KR102033788B1 - 칩 내장형 패키지 및 그 제조방법 - Google Patents

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Abstract

칩 내장형 패키지는, 코어층과, 코어층의 제1 표면 위에 부착되며, 코어층에 부착되는 면의 반대되는 면에 복수개의 범프들을 갖는 칩과, 그리고 코어층 및 칩을 둘러싸되, 코어층과 접촉하는 면의 반대되는 면에형성되어 복수개의 범프들을 노출시키는 트랜치를 갖는 제1 절연층을 포함한다.

Description

칩 내장형 패키지 및 그 제조방법{Embedded package and method of fabricating the same}
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로서, 특히 칩 내장형 패키지 및 그 제조방법에 관한 것이다.
휴대용 전자제품의 소형화가 급격하게 진행됨으로써 전자제품 내에서 반도체 패키지가 점유할 공간이 점점 감소되고 있으며, 이에 따라 반도체 패키지의 소형화를 위한 연구가 지속적으로 이루어지고 있다. 이와 같은 추세에 따라 반도체 패키지의 소형화를 위한 여러 방법들 중 하나로서, 칩을 기판 표면이 아닌 기판 내부에 내장하는 칩 내장형 패키지(embedded package)가 제안된 바 있다. 칩 내장형 패키지는, 칩이 기판 내부에 내장됨에 따라 패키지 소형화에 유리하며, 칩과 기판 사이의 전기적 접속 길이도 줄어들어 패키지의 구동능력을 향상시킨다.
일반적으로 칩 내장형 패키지에 있어서, 칩과 코어층은 비아(via)를 통해 전기적으로 연결된다. 즉 칩의 상면에 배치되는 패드와 코어층의 배선은, 칩과 코어층을 덮는 절연층을 관통하는 비아를 통해 전기적으로 연결된다. 이와 같은 비아 형성을 위해서는, 먼저 절연층을 관통하여 칩의 패드 및 코어층의 배선을 노출시키는 비아홀을 형성한 후 비아홀 내에 금속배선층을 형성한다. 그런데 이와 같은 과정에서 비아홀이 칩의 패드를 노출시키도록 정확한 위치에 형성되어야 하지만, 실제 공정에서는 절연층 물질 특성이나 장비 오차 등의 원인에 의해 정확한 위치에 비아홀이 형성되도록 하기가 용이하지 않으며, 이는 칩의 패드가 미세하게 형성되는 경우 더 심각해진다. 더욱이 비아홀 형성을 레이저를 이용하여 수행할 경우 레이저에 의한 손상이 방지되도록 추가적인 배선층이 요구된다.
본 출원이 해결하고자 하는 과제는, 칩과 코어층 연결을 위한 비아 형성 과정을 생략할 수 있도록 하는 칩 내장형 패키지와 그 제조방법으르 제공하는 것이다.
일 예에 따른 칩 내장형 패키지는, 코어층과, 코어층의 제1 표면 위에 부착되며, 코어층에 부착되는 면의 반대되는 면에 복수개의 범프들을 갖는 칩과, 그리고 코어층 및 칩을 둘러싸되, 코어층과 접촉하는 면의 반대되는 면에형성되어 복수개의 범프들을 노출시키는 트랜치를 갖는 제1 절연층을 포함한다.
일 예에 따른 칩 내장형 패키지는, 코어층과, 코어층의 제1 표면 위에 부착되며, 코어층에 부착되는 면의 반대되는 면에 복수개의 범프들을 갖되, 복수개의 범프들은 일부 범프들의 제1 범프그룹과 나머지 범프들의 제2 범프그룹으로 구분되는 칩과, 그리고 코어층 및 칩을 둘러싸되, 제1 범프그룹 내의 범프들을 노출시키는 제1 트랜치 및 제2 범프그룹 내의 범프들을 노출시키는 제2 트랜치를 갖는 절연층을 포함한다.
일 예에 따른 칩 내장형 패키지 제조방법은, 코어층의 제1 표면 위에 복수개의 범프들을 갖는 칩을 부착하는 단계와, 코어층 및 칩을 덮는 절연층을 형성하는 단계와, 그리고 절연층의 일부를 제거하여 복수개의 범프들을 동시에 노출시키는 트랜치를 형성하는 단계를 포함한다.
본 출원에 따르면, 범프를 개별적으로 노출시키는 비아홀을 형성한 후 배선층을 형성하는 경우에 비하여 복수개의 범프들을 하나의 트랜치로 노출시킨 후에 배선층을 형성함으로써, 개별적인 비아홀 형성 과정을 생략할 수 있고, 범프들 사이의 간격이 미세한 경우에도 범프와 배선층 사이의 전기적 접속을 용이하게 수행할 수 있다는 이점이 제공된다.
도 1은 일 실시예에 따른 칩 내장형 패키지의 평면도이다.
도 2는 도 1의 선 IA-IA'를 따라 절단하여 나타내 보인 단면도의 일 예이다.
도 3은 도 1의 선 IB-IB'를 따라 절단하여 나타내 보인 단면도의 일 예이다.
도 4는 도 1의 선 IA-IA'를 따라 절단하여 나타내 보인 단면도의 다른 예이다.
도 5는 도 1의 선 IB-IB'를 따라 절단하여 나타내 보인 단면도의 다른 예이다.
도 6은 다른 실시예에 따른 칩 내장형 패키지의 평면도이다.
도 7은 도 6의 선 IIA-IIA'를 따라 절단하여 나타내 보인 단면도이다.
도 8은 또 다른 실시예에 따른 칩 내장형 패키지의 평면도이다.
도 9는 도 8의 선 IIB-IIB'를 따라 절단하여 나타내 보인 단면도이다.
도 10은 또 다른 실시예에 따른 칩 내장형 패키지의 평면도이다.
도 11는 도 10의 선 IIIA-IIIA'를 따라 절단하여 나타내 보인 단면도이다.
도 12 내지 도 19는 칩 내장형 패키지의 제조방법의 일 예를 설명하기 위해 나타내 보인 단면도들이다.
도 1은 일 실시예에 따른 칩 내장형 패키지의 평면도이다. 도 1을 참조하면, 칩 내장형 패키지(100)는, 절연층(160) 내부에 내장된 칩(140)을 포함한다. 칩(140)은 상부면에 배치되는 복수개의 범프들(151, 152, 153, 154)을 갖는다. 비록 도면에 나타내지는 않았지만, 이 범프들(151, 152, 153, 154)은 칩(140) 내부의 회로 요소들(미도시)과 전기적으로 연결될 수 있다. 이에 따라 칩(140) 내부의 회로 요소들은, 범프들(151, 152, 153, 154)을 통해 외부로 신호를 출력시키거나 신호를 입력받을 수 있다. 본 예에 따른 칩 내장형 패키지(100)에 있어서, 범프들(151, 152, 153, 154)은 칩(140)의 중심부에서 상호 인접되게 배치될 수 있다. 특히 범프들(151, 152, 153, 154)은 칩(140)의 상부면 중심부에서, 도면에서 세로 방향을 따라 상호 이격되도록 일렬로 배치될 수 있다. 비록 범프들(151, 152, 153, 154)의 개수는 4개로 한정하고 있지만, 이는 단지 일 예로서 경우에 따라서 범프들(151, 152, 153, 154)의 개수는 4개보다 많을 수도 있고 적을 수도 있다.
칩(140)의 상부면은 제1 절연층(160)에 의해 덮이는 반면, 칩(140) 위의 범프들(151, 152, 153, 154)의 각각의 상부면 및 상부 측면은 제1 절연층(160)이 갖는 하나의 트랜치(162)에 의해 동시에 노출된다. 경우에 따라서 범프들(151, 152, 153, 154)의 각각의 상부면만 하나의 트랜치(162)에 의해 동시에 노출될 수도 있다. 제1 절연층(160) 및 범프들(151, 152, 153, 154) 위에는 배선층들(170-1, 170-2, 170-3, 170-4)이 배치된다. 일 예에서 하나의 배선층은 하나의 범프와 컨택되도록 배치된다. 본 예에서 배선층들(170-1, 170-2, 170-3, 170-4)은 일 방향을 따라 트랜치(162)를 덮으면서 제1 절연층(160) 위로 길게 연장된다. 본 예에서 배선층들(170-1, 170-2, 170-3, 170-4) 중 서로 인접하는 배선층들이 제1 절연층(160) 위에서 연장되는 방향은 서로 반대일 수 있다. 범프(151)에 컨택되는 배선층(170-1)의 경우 트랜치(162)를 덮으면서 제1 방향을 따라 연장되지만, 이에 인접하는 배선층(170-2)의 경우 트랜치(162)를 덮으면서 제1 방향과는 반대인 제2 방향을 따라 연장된다. 마찬가지로 배선층(170-2)에 인접하는 배선층(170-3)의 경우 제1 방향을 따라 연장되며, 배선층(170-3)에 인접하는 배선층(170-4)의 경우 제2 방향을 따라 연장된다. 본 예에 따르면, 범프들(151, 152, 153, 154) 사이의 간격(d)이 좁더라도, 하나의 트랜치(162)에 의해 범프들(151, 152, 153, 154)이 노출되므로, 일반적인 방법에서와 같이 하나의 범프에 하나의 비아홀을 형성한 후 배선층을 형성하는 경우 발생될 수 있는 현상들, 예컨대 공정과정에서의 정렬 오차로 인해 범프들(151, 152, 153, 154)이 노출되지 않는 현상이 억제된다.
도 2 및 도 3은 각각 도 1의 선 IA-IA' 및 선 IB-IB'를 따라 절단하여 나타내 보인 단면도들로서, 도면의 간단을 위해 도 2 및 도 3에 나타낸 제2 절연층과 일부 배선층의 도시가 도 1에서 생략되었다. 도 2 및 도 3을 도 1과 함께 참조하면, 칩(140)의 하부면이 코어층(110)의 상부면인 제1 표면(111) 위에 부착된다. 일 예에서, 코어층(110)은 보강재(reinforcing base material) 및 수지, 예컨대 글라스 파이버(glass fiber) 및 에폭시(epoxy), 페이퍼(paper) 및 페놀 수지(phenol resin), 및 페이퍼 및 에폭시 수지(epoxy resin)를 포함할 수 있다. 칩(140)은 복수개의 범프들(151, 152, 153, 154)을 갖는다. 복수개의 범프들(151, 152, 153, 154)은 코어층(110)에 부착되는 칩(140)의 하부면과 반대되는 칩(140)의 상부면에 배치된다. 일 예에서 범프들(151, 152, 153, 154)은 금속 재질을 포함한다. 복수개의 범프들(151, 152, 153, 154)은, 도 3에 나타낸 바와 같이, 일 방향을 따라 상호 일정 간격 이격되도록 일렬로 배치될 수 있다. 코어층(110)과 칩(140) 사이의 접착력 증가를 위해 코어층(110)과 칩(140) 사이에는 접착층(130)이 배치될 수 있다. 경우에 따라서 접착층(130)은 생략될 수도 있다.
비록 도면에 나타내지는 않았지만, 코어층(110)은 적어도 코어층(110)을 관통하는 하나 이상의 비아홀들을 가질 수 있다. 코어층(110)의 상부면(111)에는 복수개의 회로패턴들(121, 122, 123, 124)이 배치될 수 있다. 경우에 따라서 코어층(110)의 하부면(112)에도 적어도 하나 이상의 회로패턴이 배치될 수 있다. 코어층(110)이 비아홀을 갖는 경우, 상부면(111)에 배치되는 회로패턴들(121, 122, 123, 124)의 적어도 어느 하나와 하부면(112)에 배치되는 회로패턴이 비아홀을 통해 상호 연결될 수도 있다. 또한 단면 구조에서는 나타내지 않았지만, 회로패턴들(121, 122, 123, 124) 중 일부는 전기적으로 상호 연결될 수도 있다. 일 예에서 회로패턴들(121, 122, 123, 124, 125, 126)은 금속재질로 이루어진다.
코어층(110)의 상부면(111) 및 하부면(112)과, 칩(140)과, 그리고 회로패턴들(121, 122, 123, 124) 위에는 제1 절연층(160)이 배치된다. 일 예에서 제1 절연층(160)은 범프들(151, 152, 153, 154)과 식각선택비를 갖는 물질로 이루어진다. 다른 예에서 제1 절연층(160)은 감광성을 갖는 물질로 이루어질 수도 있다. 제1 절연층(160)은 복수개의 범프들(151, 152, 153, 154)을 노출시키는 트랜치(162)를 갖는다. 본 예에서 트랜치(162)에 의해 노출되는 부분은 범프들(151, 152, 153, 154)의 각각의 상부면과 상부 측면이다. 제1 절연층(160)은, 제1 절연층(160)을 관통하여 회로패턴들(122, 124)의 일부 표면을 노출시키는 비아홀들(164, 165)을 가질 수 있다.
제1 절연층(160) 위에는 복수개의 배선층들(170-1, 170-2, 170-3, 170-4)이 배치된다. 일 예에서, 복수개의 배선층들(170-1, 170-2, 170-3, 170-4)은 재배선층일 수 있다. 복수개의 배선층들(170-1, 170-2, 170-3, 170-4)은 상호 절연되도록 서로 이격되어 배치된다. 복수개의 배선층들(170-1, 170-2, 170-3, 170-4)의 각각은 트랜치(162)에 의해 노출되는 복수개의 범프들(151, 152, 153, 154)의 각각에 컨택되도록 배치된다. 배선층들(170-1, 170-2, 170-3, 170-4)의 각각은 코어층(110)에 부착된 회로패턴들(121, 122, 123, 124) 중 적어도 어느 하나에 전기적으로 연결될 수 있다. 본 예에서 범프(152)에 컨택되는 배선층(170-2)은 비아홀(164)을 통해 회로패턴(122)과 연결된다. 그리고 배선층(172)의 경우 비아홀(165)을 통해 회로패턴(124)과 연결된다.
배선층(170-2)은 트랜치(162)에 의해 노출되는 범프(152)의 상부, 즉 범프(152)의 상부면과 상부 측면을 둘러싸도록 배치된다. 이때 배선층(170-2)은, 도 3에 나타낸 바와 같이, 인접한 다른 범프들(151, 153)의 상부면 및 상부 측면을 둘러싸도록 각각 배치되는 다른 배선층들(170-1, 170-3)과 일정 간격 이격된다. 도 1을 참조하여 설명한 바와 같이, 범프(152)의 상부를 둘러싸는 배선층(170-2)은 트랜치(160)를 덮으면서 제2 방향을 따라 연장된다. 이와 같이 제2 방향을 따라 연장되는 배선층(170-2)은, 제1 절연층(160)을 관통하여 코어층(110) 상부의 회로패턴(125) 표면을 노출시키는 비아홀(164)을 따라 회로패턴(125)과 전기적으로 연결된다.
한편 범프들(151, 152, 153, 154)에 직접 연결되는 배선층들(170-1, 170-2, 170-3, 170-4) 외의 다른 배선층(172)도 제1 절연층(160) 위에 배치될 수 있다. 이 배선층(172)의 경우, 제1 절연층(160)을 관통하는 비아홀(165)을 따라 코어층(110) 상부면(111) 위의 회로패턴(124)에 전기적으로 연결된다. 비록 도면에 나타내지는 않았지만, 코어층(110)의 하부면(112) 위도 배선층이 배치될 수 있다. 이 경우 배선층은 제1 절연층(160)을 관통하는 비아홀을 통해 코어층(110)의 하부면(112) 위에 배치되는 회로패턴과 전기적으로 연결될 수 있다. 코어층(110)의 상부면(112) 위에 배치되는 제1 절연층(160)의 상부면 및 배선층들(170-1, 170-2, 170-3, 170-4, 172) 위에는 제2 절연층(181)이 배치된다. 제2 절연층(181)에 의해 배선층들(170-1, 170-2, 170-3, 170-4)은 상호 절연된다. 제2 절연층(181)은 배선층들(170-2, 172)의 상부 일부 표면을 각각 노출시키는 개구부들(191, 192)을 갖는다. 이 개구부들(191, 192)을 통해 노출된 배선층들(170-2, 172) 위에는 외부장치와의 신호전달을 위한 배선, 예컨대 솔더 볼이 배치될 수 있다. 코어층(110)의 하부면(112) 위에 있는 제1 절연층(160) 위에도 제2 절연층(182)이 배치될 수 있다. 일 예에서 제2 절연층(181, 182)은 솔더레지스트층일 수 있다.
도 4 및 도 5는 각각 도 1의 선 IA-IA' 및 선 IB-IB'를 따라 절단하여 나타내 보인 단면도의 다른 예이다. 도 4 및 도 5에서 도 2 및 도 3과 동일한 참조부호는 동일한 요소를 나타내며, 이에 따라 중복된 설명은 생략하기로 한다. 도 4 및 도 5를 참조하면, 본 예에서는 절연층(160')이 갖는 트랜치(162')에 의해 범프들(151, 152, 153, 154)의 상부면만 노출된다. 즉 트랜치(162')의 바닥면과 범프들(151, 152, 153, 154)의 상부면은 동일한 수평 레벨에 배치된다. 이에 따라 배선층들(170-1, 170-2, 170-3, 170-4)은 트랜치(162')에 의해 노출된 범프들(151, 152, 153, 154)의 상부면에만 컨택된다.
도 6은 다른 실시예에 따른 칩 내장형 패키지의 평면도이다. 그리고 도 7은 도 6의 선 IIA-IIA'를 따라 절단하여 나타내 보인 단면도이다. 도 6 및 도 7에서 도 1 및 도 2와 동일한 참조부호는 동일한 요소를 나타내며, 이에 따라 중복된 설명은 생략하기로 한다. 도 6 및 도 7을 참조하면, 본 예에 따른 칩 내장형 패키지(100')에서 배선층들(170-1', 170-2', 170-3', 170-4')의 각각은 일 방향쪽으로 트랜치(162)의 한쪽 가장자리가 노출되도록 배치된다. 즉 배선층(170-2')의 경우, 도면에서 "A"로 나타낸 바와 같이, 제1 방향을 따라 트랜치(162)의 가장자리가 노출되도록 배치되며, 배선층(170-2')이 연장되는 방향, 즉 제2 방향을 따라서는 트랜치(162)를 덮도록 배치된다. 이와 같은 배선층들(170-1', 170-2', 170-3', 170-4')의 구조는 도 4 및 도 5를 참조하여 설명한 예에 대해서도 동일하게 적용될 수 있다.
도 8은 또 다른 실시예에 따른 칩 내장형 패키지의 평면도이다. 그리고 도 9는 도 8의 선 IIB-IIB'를 따라 절단하여 나타내 보인 단면도이다. 도 8 및 도 9를 참조하면, 칩 내장형 패키지(200)는, 코어층(210)과, 코어층(210)의 상부면(211) 위에 배치되는 칩(240)과, 그리고 코어층(210)의 상부면(211) 및 하부면(212)과 칩(240)을 덮는 절연층(260)을 포함한다. 칩(240)과 코어층(210)의 상부면(211) 사이에는 접착층(230)이 배치될 수 있다. 접착층(230)은 생략될 수도 있다. 칩(240)의 상부면에는 복수개의 범프들(251, 252, 253, 254, 255, 256)이 배치된다. 본 예에 따른 칩 내장형 패키지에 있어서, 칩(240)에 형성된 복수개의 범프들(251, 252, 253, 254, 255, 256)은, 제1 범프그룹(250-1) 및 제2 범프그룹(250-2)으로 구분된다. 제1 범프그룹(250-1)은 제1 간격(d1)으로 상호 인접되게 배치되는 범프들(251, 252, 253)을 포함한다. 마찬가지로 제2 범프그룹(250-2)은 제1 간격(d1)으로 상호 인접되게 배치되는 범프들(254, 255, 256)을 포함한다.
본 예에 따른 칩 내장형 패키지(200)에 있어서, 제1 범프그룹(250-1) 내의 범프들(251, 252, 253)과, 제2 범프그룹(250-2) 내의 범프들(254, 255, 256)은, 도면에서 세로 방향을 따라 일렬로 배치된다. 제1 범프그룹(250-1) 내의 범프들(251, 252, 253) 중 제2 범프그룹(250-2)으로부터 가장 가까운 범프(253)와, 제2 범프그룹(250-2) 내의 범프들(254, 255, 256) 중 제1 범프그룹(250-1)으로부터 가장 가까운 범프(254)는 제1 간격(d1)보다 큰 제2 간격(d2)으로 상호 이격된다. 제1 범프그룹(250-1) 내의 범프들(251, 252, 253) 사이의 제1 간격(d1)과 제2 범프그룹(250-2) 내의 범프들(254, 255, 256) 사이의 제1 간격(d1)은 동일하지 않을 수도 있는데, 어느 경우이던지 제1 범프그룹(250-1)과 제2 범프그룹(250-2) 사이의 제2 간격(d2)보다는 작다. 또한 제1 범프그룹(250-1) 내의 범프들의 개수는 3개보다 많거나, 또는 더 적을 수도 있다. 마찬가지로 제2 범프그룹(250-2) 내의 범프들의 개수 또한 3개보다 많거나, 또는 더 적을 수도 있다. 제1 범프그룹(250-1) 내의 범프들의 개수와 제2 범프그룹(250-2) 내의 범프들의 개수는 같지만, 경우에 따라서는 다를 수도 있다.
칩(240)의 상부면은 절연층(260)에 의해 덮이는 반면, 칩(240) 위의 범프들(251, 252, 253, 254, 255, 256)은 절연층(260)이 갖는 제1 트랜치(262-1) 및 제2 트랜치(262-2)에 의해 노출된다. 제1 범프그룹(250-1) 내의 범프들(251, 252, 253)은 제1 트랜치(262-1)에 의해 노출된다. 제2 범프그룹(250-2) 내의 범프들(254, 255, 256)은 제2 트랜치(262-2)에 의해 노출된다. 제1 트랜치(262-1) 및 제2 트랜치(262-2)는 상호 이격되도록 배치된다. 제1 트랜치(262-1)는, 제1 범프그룹(250-1)의 범프들(251, 252, 253)의 각각의 상부면과 상부 측면을 노출시킨다. 마찬가지로 제2 트랜치(262-2)는, 제2 범프그룹(250-20의 범프들(254, 255, 256)의 각각의 상부면과 상부 측면을 노출시킨다. 그러나 도 4 및 도 5를 참조하여 설명한 바와 같이, 제1 트랜치(262-1)는, 제1 범프그룹(250-1)의 범프들(251, 252, 253)의 각각의 상부면만을 노출시킬 수도 있다. 마찬가지로 제2 트랜치(262-2)는, 제2 범프그룹(250-20의 범프들(254, 255, 256)의 각각의 상부면만을 노출시킬 수도 있다.
제1 절연층(160) 위에는 복수개의 배선층들(270-1, 270-2, 270-3, 270-4, 270-5, 270-6)이 배치된다. 일 예에서, 복수개의 배선층들(270-1, 270-2, 270-3, 270-4, 270-5, 270-6)은 재배선층일 수 있다. 복수개의 배선층들(270-1, 270-2, 270-3, 270-4, 270-5, 270-6)은 상호 절연되도록 서로 이격되어 배치된다. 배선층들(270-1, 270-2, 270-3)의 각각은 제1 트랜치(262-1)에 의해 노출되는 제1 범프그룹(250-1)의 범프들(251, 252, 253)의 각각에 컨택되도록 배치된다. 배선층들(270-4, 270-5, 270-6)의 각각은 제2 트랜치(262-2)에 의해 노출되는 제2 범프그룹(250-2)의 범프들(254, 255, 256)의 각각에 컨택되도록 배치된다. 비록 도면에 나타내지는 않았지만, 도 2를 참조하여 설명한 바와 같이, 배선층들(270-1, 270-2, 270-3, 270-4, 270-5, 270-6) 중 적어도 어느 하나는, 코어층(210)에 배치되는 회로패턴들(미도시) 중 적어도 어느 하나에, 예컨대 비아홀을 통해 전기적으로 연결될 수 있다.
배선층들(270-1, 270-2, 270-3)의 각각은, 제1 트랜치(262-1)에 의해 각각 노출되는 제1 범프그룹(250-1)의 범프들(251, 252, 253)의 각각의 상부면과 상부 측면을 둘러싸도록 배치된다. 또한 배선층들(270-4, 270-5, 270-6)의 각각은, 제2 트랜치(262-2)에 의해 각각 노출되는 제2 범프그룹(250-2)의 범프들(254, 255, 256)의 각각의 상부면과 상부 측면을 둘러싸도록 배치된다. 도 4 및 도 5를 참조하여 설명한 바와 같이, 트랜치에 의해 범프들의 상부면만 노출되는 경우, 배선층들(270-1, 270-2, 270-3)의 각각은, 제1 트랜치(262-1)에 의해 각각 노출되는 제1 범프그룹(250-1)의 범프들(251, 252, 253)의 각각의 상부면만 덮도록 배치된다. 마찬가지로 이 경우 배선층들(270-4, 270-5, 270-6)의 각각은, 제2 트랜치(262-2)에 의해 각각 노출되는 제2 범프그룹(250-2)의 범프들(254, 255, 256)의 각각의 상부면만 덮도록 배치된다.
배선층들(270-1, 270-2, 270-3)의 각각은 일 방향을 따라 제1 트랜치(262-1)를 덮으면서 제1 절연층(260) 상부면을 따라 길게 연장된다. 배선층들(270-1, 270-2, 270-3) 중 서로 인접하는 배선층들이 제1 절연층(260) 위에서 연장되는 방향은 서로 반대일 수 있다. 즉 범프(251)에 컨택되는 배선층(270-1)의 경우 제1 트랜치(262-1)를 덮으면서 제1 방향을 따라 연장되지만, 이에 인접하는 배선층(270-2)의 경우 제1 트랜치(262-1)를 덮으면서 제1 방향과는 반대인 제2 방향을 따라 연장된다. 마찬가지로 배선층(270-2)에 인접하는 배선층(270-3)의 경우 제1 방향을 따라 연장된다. 마찬가지로 배선층들(270-4, 270-5, 270-6)의 각각은 일 방향을 따라 제2 트랜치(262-2)를 덮으면서 제1 절연층(260) 상부면을 따라 길게 연장된다. 배선층들(270-4, 270-5, 270-6) 중 서로 인접하는 배선층들이 제1 절연층(260) 위에서 연장되는 방향은 서로 반대일 수 있다. 즉 범프(254)에 컨택되는 배선층(270-4)의 경우 제2 트랜치(262-2)를 덮으면서 제2 방향을 따라 연장되지만, 이에 인접하는 배선층(270-5)의 경우 제2 트랜치(262-2)를 덮으면서 제2 방향과는 반대인 제1 방향을 따라 연장된다. 마찬가지로 배선층(270-5)에 인접하는 배선층(270-6)의 경우 제2 방향을 따라 연장된다. 일 예에서 배선층들(270-1, 270-2, 270-3, 270-4, 270-5, 270-6)의 각각은, 도 6 및 도 7을 참조하여 설명한 바와 같이, 일 방향쪽으로 제1 트랜치(262-1) 및 제2 트랜치(262-2)의 한쪽 가장자리가 노출되도록 배치될 수도 있다.
한편 도면에 나타내지는 않았지만, 도 2를 참조하여 설명한 바와 같이, 범프들(251, 252, 253, 254, 255, 256)에 직접 연결되는 배선층들(270-1, 270-2, 270-3, 270-4 270-5, 270-6) 외의 다른 배선층도 제1 절연층(260) 위에 배치될 수 있다. 이 경우 이 배선층은, 제1 절연층(260)을 관통하는 비아홀을 따라 코어층(210) 상부면(211) 위의 회로패턴에 전기적으로 연결될 수 있다. 또한 코어층(210)의 하부면(212) 위에도 배선층이 배치될 수 있는데, 이 경우 배선층은 코어층(210) 하부면(211) 위의 제1 절연층(260)을 관통하는 비아홀을 통해 코어층(210)의 하부면(212) 위에 배치되는 회로패턴과 전기적으로 연결될 수 있다. 코어층(210)의 상부면(211) 위에 배치되는 제1 절연층(260)의 상부면 및 배선층들(270-1, 270-2, 270-3, 270-4, 270-5, 270-6) 위에는 제2 절연층(281)이 배치된다. 제2 절연층(281)에 의해 배선층들(270-1, 270-2, 270-3, 270-4, 270-5, 270-6)은 상호 절연된다. 제2 절연층(281)은 배선층들(270-1, 270-2, 270-3, 270-4, 270-5, 270-6) 중 적어도 어느 하나의 상부 일부 표면을 노출시키는 개구부를 적어도 하나 이상 가질 수 있다. 이 개구부를 통해 노출된 배선층 위에는 외부장치와의 신호전달을 위한 배선, 예컨대 솔더 볼이 배치될 수 있다. 마찬가지로 코어층(210)의 하부면(212) 위에 있는 제2 절연층(260) 위에도 제2 절연층(282)이 배치될 수 있다. 일 예에서 제2 절연층(281, 282)은 솔더레지스트층일 수 있다.
도 10은 또 다른 실시예에 따른 칩 내장형 패키지의 평면도이다. 그리고 도 11는 도 10의 선 IIIA-IIIA'를 따라 절단하여 나타내 보인 단면도이다. 도면의 간단을 위해 도 11에 나타낸 제2 절연층의 도시가 도 10에서 생략되었다. 먼저 도 10을 참조하면, 칩 내장형 패키지(300)는, 절연층(360) 내부에 내장된 칩(340)을 포함한다. 칩(340)은 상부면에 배치되는 복수개의 범프들(351, 352, 353, 354, 355, 356, 357, 358)을 갖는다. 칩(340)에 형성된 복수개의 범프들(351, 352, 353, 354, 355, 356, 357, 358)은, 제1 범프그룹(350-1) 및 제2 범프그룹(350-2)으로 구분된다. 제1 범프그룹(350-1)은, 칩(340)의 한 쪽 가장자리를 따라 일 방향으로 일렬로 배치되는 범프들(351, 352, 353, 354)을 포함한다. 제2 범프그룹(350-2)은, 평면 구조에서 칩(340)의 다른 쪽 가장자리를 따라 일 방향으로 일렬로 배치되는 범프들(355, 356, 357, 358)을 포함한다. 제1 범프그룹(350-1) 내의 범프들의 개수는 4개보다 많거나, 또는 더 적을 수도 있다. 마찬가지로 제2 범프그룹(350-2) 내의 범프들의 개수 또한 4개보다 많거나, 또는 더 적을 수도 있다. 제1 범프그룹(350-1) 내의 범프들의 개수와 제2 범프그룹(350-2) 내의 범프들의 개수는 같지만, 경우에 따라서는 다를 수도 있다.
칩(340)의 상부면은 제1 절연층(360)에 의해 덮이는 반면, 칩(340) 위의 범프들(351, 352, 353, 354, 355, 356, 357, 358)은 제1 절연층(360)이 갖는 제1 트랜치(362-1) 및 제2 트랜치(362-2)에 의해 노출된다. 제1 범프그룹(350-1) 내의 범프들(351, 352, 353, 354)은 제1 트랜치(362-1)에 의해 노출된다. 제2 범프그룹(350-2) 내의 범프들(355, 356, 357, 358)은 제2 트랜치(362-2)에 의해 노출된다.
제1 절연층(360) 및 범프들(351, 352, 353, 354) 위에는 배선층들(370-1, 370-2, 370-3, 370-4)이 배치된다. 또한 제1 절연층(360) 및 범프들(355, 356, 357, 358) 위에는 배선층들(370-5, 370-6, 370-7, 370-8)이 배치된다. 일 예에서 하나의 배선층은 하나의 범프와 컨택되도록 배치된다. 배선층들(370-1, 370-2, 370-3, 370-4)은 제1 트랜치(362-1)를 덮으면서 일 방향, 예컨대 제2 방향을 따라 제1 절연층(360) 위로 길게 연장된다. 배선층들(370-5, 370-6, 370-7, 370-8)은 제2 트랜치(362-2)를 덮으면서 일 방향, 예컨대 제1 방향을 따라 제1 절연층(360) 위로 길게 연장된다. 다른 예에서, 도 6 및 도 7을 참조하여 설명한 바와 같이, 배선층들(370-1, 370-2, 370-3, 370-4)의 각각은 일 방향쪽, 예컨대 제1 방향쪽으로 제1 트랜치(362-1)의 한쪽 가장자리가 노출되도록 배치될 수 있다. 마찬가지로 배선층들(370-5, 370-6, 370-7, 370-8)의 각각은 일 방향쪽, 예컨대 제2 방향쪽으로 제2 트랜치(362-2)의 한쪽 가장자리가 노출되도록 배치될 수 있다.
다음에 도 11을 도 10과 함께 참조하면, 칩(340)의 하부면이 코어층(310)의 상부면(311) 위에 부착된다. 복수개의 범프들(351, 352, 353, 354, 355, 356, 357, 358)은 코어층(310)에 부착되는 칩(340)의 하부면과 반대되는 칩(340)의 상부면에 배치된다. 코어층(310)과 칩(340) 사이의 접착력 증가를 위해 코어층(310)과 칩(340) 사이에는 접착층(130)이 배치될 수 있다. 경우에 따라서 접착층(330)은 생략될 수도 있다. 비록 도면에 나타내지는 않았지만, 코어층(310)은 적어도 코어층(310)을 관통하는 하나 이상의 비아홀들을 가질 수 있다. 코어층(310)의 상부면(311)에는 복수개의 회로패턴들(321, 322, 323, 324)이 배치될 수 있다. 경우에 따라서 코어층(310)의 하부면(312)에도 적어도 하나 이상의 회로패턴이 배치될 수 있다. 코어층(310)이 비아홀을 갖는 경우, 상부면(311)에 배치되는 회로패턴들(321, 322, 323, 324)의 적어도 어느 하나와 하부면(312)에 배치되는 회로패턴이 비아홀을 통해 상호 연결될 수도 있다. 또한 단면 구조에서는 나타내지 않았지만, 회로패턴들(321, 322, 323, 324) 중 일부는 전기적으로 상호 연결될 수도 있다.
코어층(310)의 상부면(311) 및 하부면(312)과, 칩(340)과, 그리고 회로패턴들(321, 322, 323, 324) 위에는 제1 절연층(360)이 배치된다. 제1 절연층(360)은, 제1 범프그룹(350-1)의 범프들(351, 352, 353, 354)을 노출시키는 제1 트랜치(362-1)와, 제2 범프그룹(350-2)의 범프들(255, 256, 257, 358)을 노출시키는 제2 트랜치(262-2)를 갖는다. 본 예에서 제1 트랜치(362-1) 및 제2 트랜치(262-2)에 의해 노출되는 부분은 범프들(351, 352, 353, 354, 355, 356, 357, 358)의 각각의 상부면과 상부 측면이다. 다른 예에서, 도 4 및 도 5를 참조하여 설명한 바와 같이, 제1 트랜치(362-1) 및 제2 트랜치(262-2)에 의해 노출되는 부분은 범프들(351, 352, 353, 354, 355, 356, 357, 358)의 각각의 상부면으로만 한정될 수도 있다. 제1 절연층(360)은, 제1 절연층(360)을 관통하여 회로패턴들(322, 324)의 일부 표면을 노출시키는 비아홀들(364, 365)을 가질 수 있다.
제1 절연층(360)과, 제1 범프그룹(350-1)의 범프들(351, 352, 353, 354) 및 제2 범프그룹(350-2)의 범프들(255, 256, 257, 358) 위에 배치되는 복수개의 배선층들(370-1, 370-2, 370-3, 370-4, 370-5, 370-6, 370-7, 370-8)이 배치된다. 일 예에서, 복수개의 배선층들(370-1, 370-2, 370-3, 370-4, 370-5, 370-6, 370-7, 370-8)은 재배선층일 수 있다. 복수개의 배선층들(370-1, 370-2, 370-3, 370-4, 370-5, 370-6, 370-7, 370-8)은 상호 절연되도록 서로 이격되어 배치된다. 복수개의 배선층들(370-1, 370-2, 370-3, 370-4, 370-5, 370-6, 370-7, 370-8)의 각각은 제1 트랜치(362-1) 및 제2 트랜치(362-2)에 의해 노출되는 복수개의 범프들(351, 352, 353, 354, 355, 356, 357, 358)의 각각에 컨택되도록 배치된다. 배선층(370-1, 370-2, 370-3, 370-4, 370-5, 370-6, 370-7, 370-8)의 각각은 코어층(310)에 부착된 회로패턴들(121, 122, 123, 124) 중 적어도 어느 하나에 전기적으로 연결될 수 있다. 본 예에서 범프(353)에 컨택되는 배선층(370-3)은 비아홀(364)을 통해 회로패턴(322)과 연결된다. 그리고 범프(357)에 컨택되는 배선층(370-7)은 비아홀(365)을 통해 회로패턴(324)과 연결된다.
비록 도면에 나타내지는 않았지만, 코어층(310)의 하부면(312) 위에 회로패턴이 배치될 수 있으며, 코어층(310)의 하부면(312) 위에는 배선층이 배치될 수 있다. 이 경우 배선층은 코어층(310) 하부면(312) 위의 제1 절연층(360)을 관통하는 비아홀을 통해 코어층(310)의 하부면(312) 위에 배치되는 회로패턴과 전기적으로 연결될 수 있다. 코어층(310)의 상부면(312) 위에 배치되는 제1 절연층(360)의 상부면 및 배선층(370-1, 370-2, 370-3, 370-4, 370-5, 370-6, 370-7, 370-8) 위에는 제2 절연층(381)이 배치된다. 제2 절연층(381)에 의해 배선층들(370-1, 370-2, 370-3, 370-4, 370-5, 370-6, 370-7, 370-8)은 상호 절연된다. 제2 절연층(381)은 배선층들(370-3, 370-7)의 상부 일부 표면을 각각 노출시키는 개구부들(391, 392)을 갖는다. 비록 도면에 나타내지는 않았지만, 제2 절연층(381)은 다른 배선층들의 일부 표면을 노출시키는 개구부들을 더 가질 수 있다. 개구부들(391, 392)을 통해 노출된 배선층들(370-3, 370-7) 위에는 외부장치와의 신호전달을 위한 배선, 예컨대 솔더 볼이 배치될 수 있다. 코어층(310)의 하부면(312) 위에 있는 제1 절연층(360) 위에도 제2 절연층(382)이 배치될 수 있다. 일 예에서 제2 절연층(381, 382)은 솔더레지스트층일 수 있다.
도 12 내지 도 19는 칩 내장형 패키지의 제조방법의 일 예를 설명하기 위해 나타내 보인 단면도들이다. 도 12, 도 14, 도 16, 및 도 18은 도 1의 선 IA-IA'를 따라 절단한 단면 구조를 나타내고, 도 13, 도 15, 도 17, 및 도 19는 도 1의 선 IB-IB'를 따라 절단한 단면 구조를 나타낸다. 먼저 도 12 및 도 13을 참조하면, 코어층(110)을 준비한다. 코어층(110)은 내부를 관통하는 비아홀을 가질 수 있다. 일 예에서, 코어층(110)은 보강재 및 수지, 예컨대 글라스 파이버 및 에폭시, 페이퍼 및 페놀 수지, 및 페이퍼 및 에폭시 수지를 포함할 수 있다. 코어층(110)의 상부면에는 다양한 형태의 회로패턴들(121, 122, 123, 124)이 배치된다. 코어층(110)의 하부면에도 회로패턴이 배치될 수 있다. 이 경우 코어층(110)의 상부면에 배치되는 회로패턴들(121, 122, 123, 124) 중 적어도 어느 하나와, 코어층(110)의 하부면에 배치되는 회로패턴이 비아홀을 통해 상호 전기적으로 연결될 수 있다.
다음에 코어층(110)의 상부면에 접착층(130)을 이용하여 칩(140)을 부착시킨다. 칩(140)은 접착층(130)을 통해 코어층(110)에 부착되는 하부면과, 그 반대면인 상부면을 갖는다. 칩(140)의 상부면에는 복수개의 범프들(151, 152, 153, 154)이 배치된다. 칩(140)의 상부면에 배치되는 범프들(151, 152, 153, 154)는 다양한 형태로 구성될 수 있다. 본 예에서는 도 1을 참조하여 설명한 바와 같이, 범프들(151, 152, 153, 154)이 칩(140)의 상부면 중심부에서, 도면에서 세로 방향을 따라 상호 이격되도록 배치된다. 그러나 범프들의 배치는, 도 8 또는 도 10을 참조하여 설명한 바와 같은 구성으로 이루어질 수 있으며, 이 외에 다른 다양한 형태로 배치될 수도 있다.
도 14 및 도 15를 참조하면, 코어층(110)의 상부면과 하부면, 칩(140), 및 회로패턴들(121, 122, 123, 124)을 덮는 절연층(160)을 형성한다. 일 예에서 절연층(160)은 범프들(151, 152, 153, 154)과 식각선택비를 갖는 물질로 이루어진다. 다른 예에서 절연층(160)은 감광성을 갖는 물질로 이루어질 수도 있다. 절연층(160) 형성은 절연물질을 코팅하는 방법을 사용하여 수행되거나, 또는 열 및 압력을 이용하는 라미네이팅 방법을 사용하여 수행될 수 있다.
도 16 및 도 17를 참조하면, 절연층(160) 위에 절연층(160)의 일부 표면을 노출시키는 마스크층패턴(180)을 형성한다. 마스크층패턴(180)을 형성하기 위해서는, 먼저 절연층(160)을 형성한 후 절연층(160) 위에 마스크층을 형성한다. 마스크층은 절연층(160) 형성과 동일한 방법, 예컨대 라미네이팅(laminating) 방법을 사용하여 형성할 수 있다. 다음에 마스크층 위에 마스크층의 일부 표면을 노출시키는 레지스트층패턴을 형성한다. 그리고 레지스트층패턴을 식각마스크로 마스크층의 노출부분을 제거하여 마스크층패턴(180)을 형성한다. 이때 마스크층의 노출부분의 제거는, 마스크층의 재질에 따라 플라즈마를 이용한 건식식각이나, 습식식각이나, 또는 레이저를 이용하여 수행할 수 있다. 마스크층패턴(180)을 형성한 후에는 레지스트층패턴을 제거한다. 마스크층패턴(180)에 의해 노출되는 절연층(160)의 일부 표면은, 칩(140) 위의 범프들(151, 152, 153, 154)과 중첩된다. 마스크층패턴(180)은, 금속층으로 형성할 수 있으나, 절연층(160)의 노출부분을 제거하는 동안 마스크 기능을 수행할 수 있는 다른 물질층을 사용하여 형성할 수도 있다. 마스크층패턴(180)을 식각마스크로 절연층(160)의 노출부분을 일정 깊이로 식각하여 복수개의 범프들(151, 152, 153, 154)의 상부를 동시에 노출시키는 트랜치(162)를 형성한다. 이때 식각은 플라즈마 건식식각방법을 사용하거나, 또는 화학용액을 이용한 습식식각방법을 사용하여 수행할 수 있다. 다른 예에서 레이저를 이용하여 절연층(160)을 제거할 수 있다. 트랜치(162)를 형성한 후에는 마스크층패턴(180)을 제거한다.
본 예에서는 마스크층패턴(180)을 이용하여 트랜치(162)를 형성하였으나, 광 조사나 레이저를 이용하여 트랜치(162)를 형성할 수도 있다. 광 조사를 이용하는 경우는 절연층(160)이 감광성 물질로 이루어지는 경우로서, 이 경우 별도의 마스크층패턴 없이 절연층(160)의 일부 영역에 광, 예컨대 자외선(UV)을 선택적으로 조사하여 절연층(160)의 물질 특성을 변화시킨 후에, 변화된 영역만 선택적으로 제거하여 트랜치(162)를 형성한다. 레이저를 이용하는 경우에도 별도의 마스크층패턴이 필요 없으며, 절연층(160)은 레이저에 의해 제거 가능한 물질로 이루어지면 된다. 이 경우 레이저로 절연층(160)의 일부를 선택적으로 제거한다.
도 18 및 도 19를 참조하면, 절연층(160)의 일부를 제거하여 코어층(110) 위에 있는 회로패턴들(122, 124)을 노출시키는 비아홀들(164, 165)을 형성한다. 일 예에서 비아홀들(164, 165)의 형성은 레이저를 이용하여 수행할 수 있다. 다음에 범프들(151, 152, 153, 154)의 각각에 컨택되는 배선층들(170-1, 170-2, 170-3, 170-4)을 형성한다. 이 과정에서 범프들(151, 152, 153, 154)과는 컨택되지 않는 다른 필요한 배선층(172)도 함께 형성될 수 있다. 배선층 형성을 위해 전면에 배선층용 도전층, 예컨대 금속층을 형성한 후, 통상의 방법으로 배선층용 도전층을 패터닝한다.
다음에 도 2 및 도 3에 나타낸 바와 같이, 배선층들(170-1, 170-2, 170-3, 170-4, 172) 및 절연층(160) 위에 제1 절연층(181)을 형성한다. 이 과정에서 코어층(110)의 하부면 위에 배치되는 절연층(160) 위에 제2 절연층(182)이 형성될 수 있다. 제1 절연층(181) 및 제2 절연층(182)은 솔더레지스트층으로 형성할 수 있다. 다음에 제1 절연층(181)의 일부를 제거하여 배선층들(170-2, 172)의 일부 표면을 노출시키는 비아홀을 형성한다. 비록 도면에 나타내지는 않았지만, 다른 배선층들(170-1, 170-3, 170-4)도 일부 표면이 비아홀에 의해 노출될 수 있다.
100...칩 내장형 패키지 110...코어층
140...칩 151, 152, 153, 154...범프
160...절연층 162...트랜치
170-1, 170-2, 170-3, 170-4...배선층

Claims (24)

  1. 코어층;
    상기 코어층의 제1 표면 위에 부착되며, 상기 코어층에 부착되는 면의 반대되는 면에 복수개의 범프들을 갖는 칩; 및
    상기 코어층 및 칩을 둘러싸되, 상기 코어층과 접촉하는 면의 반대되는 면에형성되어 상기 복수개의 범프들을 노출시키는 트랜치를 갖는 제1 절연층을 포함하며,
    상기 제1 절연층은 상기 복수개의 범프들이 배치되는 칩의 면을 완전히 덮으며, 그리고
    상기 복수개의 범프들은 하나의 트랜치 내에서 노출되는 칩 내장형 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트랜치에 의해 노출된 범프들의 각각에 연결되도록 배치되는 복수개의 배선들을 더 포함하는 칩 내장형 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 코어층 위에 배치되는 회로패턴을 더 포함하고, 상기 복수개의 배선들 중 적어도 어느 하나는 상기 회로패턴에 전기적으로 연결되는 칩 내장형 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 복수개의 배선들 중 적어도 어느 하나는 상기 제1 절연층을 관통하는 비아홀을 통해 상기 회로패턴에 연결되는 칩 내장형 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 복수개의 배선들의 각각은 일 방향을 따라 상기 트랜치를 덮도록 배치되는 칩 내장형 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 복수개의 배선들의 각각은 일 방향을 따라 상기 트랜치의 한쪽 가장자리가 노출되도록 배치되는 칩 내장형 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트랜치는 상기 복수개의 범프들의 상부면만 노출시키는 칩 내장형 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트랜치는 상기 복수개의 범프들의 상부면 및 상부 측면을 노출시키는 칩 내장형 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트랜치에 의해 노출된 범프들 중 적어도 어느 하나에 연결되도록 배치되는 배선층; 및
    상기 제1 절연층의 표면 위에서 상기 배선층의 일부 표면이 노출되도록 배치되는 제2 절연층을 더 포함하는 칩 내장형 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 범프들은 일 방향으로 상호 이격되도록 일렬로 배치되는 칩 내장형 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 트랜치의 바닥은 상기 제1 절연층인 칩 내장형 패키지.
  12. 코어층;
    상기 코어층의 제1 표면 위에 부착되며, 코어층에 부착되는 면의 반대되는 면에 복수개의 범프들을 갖되, 상기 복수개의 범프들은 일부 범프들의 제1 범프그룹과 나머지 범프들의 제2 범프그룹으로 구분되는 칩; 및
    상기 코어층 및 칩을 둘러싸되, 상기 제1 범프그룹 내의 범프들을 노출시키는 제1 트랜치 및 상기 제2 범프그룹 내의 범프들을 노출시키는 제2 트랜치를 갖는 절연층을 포함하며,
    상기 절연층은 상기 복수개의 범프들이 배치되는 칩의 면을 완전히 덮으며, 그리고
    상기 제1 범프그룹의 범프들 및 제2 범프그룹의 범프들은, 각각 하나의 트랜치 내에서 노출되는 칩 내장형 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    제1 범프그룹 내의 범프들과 상기 제2 범프그룹 내의 범프들은 일 방향으로 상호 이격되도록 일렬로 배치되는 칩 내장형 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 범프그룹 내의 범프들은 상기 칩의 제1 측면을 따라 일렬로 배치되고, 상기 제2 범프그룹 내의 범프들은 상기 제1 측면과 다른 제2 측면을 따라 일렬로 배치되는 칩 내장형 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 트랜치 및 제2 트랜치에 의해 노출된 범프들의 각각에 연결되도록 배치되는 복수개의 배선들을 더 포함하는 칩 내장형 패키지.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 코어층 위에 배치되는 회로패턴을 더 포함하고, 상기 복수개의 배선들 중 적어도 어느 하나는 상기 회로패턴에 전기적으로 연결되는 칩 내장형 패키지.
  17. 코어층의 제1 표면 위에 복수개의 범프들을 갖는 칩을 부착하는 단계;
    상기 코어층 및 칩을 덮는 절연층을 형성하는 단계; 및
    상기 절연층의 일부를 제거하여 상기 복수개의 범프들을 동시에 노출시키는 트랜치를 형성하되, 상기 절연층은 상기 복수개의 범프들이 배치되는 칩의 표면을 완전히 덮고, 상기 복수개의 범프들은 하나의 트랜치 내에서 노출되도록 하는 단계를 포함하는 칩 내장형 패키지 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 칩을 부착하는 단계는, 상기 범프들이 배치된 면과 반대되는 면이 상기 코어층에 부착되도록 수행하는 칩 내장형 패키지 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 범프들은 일 방향을 따라 일렬로 배치되는 칩 내장형 패키지 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 절연층의 일부를 제거하는 단계는, 마스크층을 이용한 식각방법을 사용하여 수행하는 칩 내장형 패키지 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 식각방법은, 플라즈마 건식식각방법이나, 또는 화학용액을 이용한 습식식각방법인 칩 내장형 패키지 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 절연층의 일부를 제거하는 단계는, 레이저를 이용하여 수행하는 칩 내장형 패키지 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 절연층은 감광성 재질로 형성하고, 상기 절연층의 일부를 제거하는 단계는, 상기 절연층에 대한 광조사를 이용하여 수행하는 칩 내장형 패키지 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 트랜치에 의해 노출된 범프들의 각각에 연결되도록 복수개의 배선들을 형성하는 단계를 더 포함하는 칩 내장형 패키지 제조방법.
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