KR102014187B1 - A rail to rail swing ring oscillator supplying self-noise suppression and a pll circuit using it - Google Patents

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Abstract

본 발명의 실시 예에 따른 전압 제어 발진 회로는, 피드백 루프 노드로부터 인가되는 출력 전압에 기초한 제1 클럭 신호를 출력하는 전압 제어 발진기; 상기 전압 제어 발진기로부터 출력된 제1 클럭 신호를 지연 제어 신호에 따라 시간 지연된 제2 클럭 신호를 출력하는 시간 지연부; 상기 제1 클럭 신호 및 상기 시간 지연된 제2 클럭 신호를 이용하여 위상 오차를 검출하는 페이즈 검출부; 및 상기 위상 오차에 대응하는 전류를 출력하며, 상기 피드백 루프 노드와 연결되는 차지 펌프를 포함한다.A voltage controlled oscillator circuit according to an embodiment of the present invention includes a voltage controlled oscillator for outputting a first clock signal based on an output voltage applied from a feedback loop node; A time delay unit configured to output a second clock signal delayed in time according to a delay control signal from the first clock signal output from the voltage controlled oscillator; A phase detector which detects a phase error using the first clock signal and the time delayed second clock signal; And a charge pump outputting a current corresponding to the phase error and connected to the feedback loop node.

Description

레일 투 레일 스윙을 지원하는 자가 잡음 제거 발진기 회로 및 이를 이용한 위상 고정 루프 회로{A RAIL TO RAIL SWING RING OSCILLATOR SUPPLYING SELF-NOISE SUPPRESSION AND A PLL CIRCUIT USING IT}A self-noise oscillator circuit supporting a rail-to-rail swing and a phase locked loop circuit using the same {A RAIL TO RAIL SWING RING OSCILLATOR SUPPLYING SELF-NOISE SUPPRESSION AND A PLL CIRCUIT USING IT}

본 발명은 발진기 및 이를 이용한 위상 고정 루프 회로에 관한 것이다. 보다 구체적으로, 본 발명은 레일 투 레일 스윙을 지원하는 자가 잡음 제거 발진기 회로 및 이를 이용한 위상 고정 루프 회로에 관한 것이다.The present invention relates to an oscillator and a phase locked loop circuit using the same. More specifically, the present invention relates to a self-noise canceling oscillator circuit supporting a rail-to-rail swing and a phase locked loop circuit using the same.

공정의 발전과 디지털 회로에 대한 관심이 높아지면서 클럭생성회로에 대한 연구가 활발히 진행되었다. 이 과정에서 위상동기루프(PLL)의 성능을 높이기 위한 연구가 다양하게 진행 되었다.As the development of the process and the interest in digital circuits have increased, studies on clock generation circuits have been actively conducted. In this process, various studies have been conducted to increase the performance of PLL.

이러한 위상고정루프(PLL : Phase Locked Loop)는 대표적인 피드백 시스템의 하나로서, 이러한 피드백 시스템은 동기식 반도체 메모리장치에서 메모리 컨트롤러와 같은 외부장치로부터 입력되는 외부 클록신호에 동기되어 락킹(locking)된 내부 클록신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 즉, 반도체 메모리와 메모리 컨트롤러간의 안정적인 데이터 전송을 위해서는 기준 클록신호와 데이터 간의 시간적 동기가 매우 중요하다.PLL (Phase Locked Loop) is one of the typical feedback systems, and the feedback system is an internal clock locked in synchronization with an external clock signal input from an external device such as a memory controller in a synchronous semiconductor memory device. The data is transmitted to the external devices using the signal. That is, the time synchronization between the reference clock signal and the data is very important for stable data transfer between the semiconductor memory and the memory controller.

현재 저잡음, 저전력 PLL 설계가 가능해 졌지만, 이를 실제 산업현장에서 사용하기에는 아직 부적합하다. 왜냐하면, PVT 변화 및 공급 전압 잡음에 의한 성능 저하가 심각하며 이를 해결할 수 있는 방법에 대한 연구가 충분히 진행되지 못하였기 때문이다. 그 중에서도 링 형태의 전압조절발진기(VCO)는 PLL을 구성하는 요소 중에서 외부 변화 (PVT 변화 및 공급 전압 잡음)에 가장 취약한 회로로서 원인 분석 및 해결책이 시급하다.Low-noise, low-power PLL designs are now possible, but they are still unsuitable for practical industrial use. This is because the performance deterioration due to PVT change and supply voltage noise is serious and studies on how to solve this problem have not been conducted sufficiently. Among them, the ring-shaped voltage controlled oscillator (VCO) is the circuit most vulnerable to external changes (PVT change and supply voltage noise) among the components constituting the PLL.

근래에 연구된 외부 변화에 둔감한 VCO 설계 방식은 크게 2가지로 나눌 수 있다. 이는 도 1에 도시된 바와 같다.Recently, the VCO design method which is insensitive to external changes can be divided into two types. This is as shown in FIG.

도 1(A)와 같은 첫번째 방식은 LDO 정류기를 이용한 방식으로 공급 전압 잡음이 LDO 회로에 의해 정제 된 후 VCO의 주파수를 조절하게 된다.The first method as shown in FIG. 1 (A) uses an LDO rectifier to adjust the frequency of the VCO after the supply voltage noise is purified by the LDO circuit.

또한, 도 1(B)와 같은 두번째 방식은 VCO가 갖는 전압 대비 주파수의 관계식에 반대되는 특성을 갖는 회로를 추가하여 공급 전압 잡음에 따라 일정한 특성을 갖는 성질을 이용한다. 예를 들어, VCO가 전압 대비 주파수의 관계가 양의 함수를 갖는다면, 전압 대비 주파수의 관계가 음의 함수를 갖는 회로를 이용하여 일정한 값을 갖도록 하는 형태이다.In addition, the second method as shown in FIG. 1 (B) adds a circuit having a property opposite to a voltage-to-frequency relationship of a VCO, and uses a property having a constant characteristic according to supply voltage noise. For example, when the VCO has a positive function of voltage vs. frequency, the VCO has a positive value by using a circuit having a negative function.

하지만, 이와 같은 기존의 두 가지 방식은 잡음을 제거하기 위해 필수적으로 전압 헤드룸(HEADROOM) 문제를 야기한다. 이는 공정의 발전으로 인한 공급 전압 레벨이 낮아지면서 그 문제가 더욱 더 중요해지고 있다. 왜냐하면, 낮아진 VCO 공급 전압으로 인해 VCO의 최대 주파수 값에 제한이 걸리게 되어 전체 시스템의 동작 속도를 늦추는 문제를 초래하기 때문이다.However, these two conventional methods essentially cause voltage headroom problems to eliminate noise. This problem becomes even more important as the supply voltage levels are lowered due to the development of the process. This is because the lower VCO supply voltage limits the maximum frequency value of the VCO, which slows down the overall system.

또한, 각 방식별 문제점들의 원인이 구체적으로 존재하는 바, 먼저 도 1(A)와 같은 경우, LDO의 드롭 아웃(Drop-Out) 전압으로 인하여 실제 VCO를 제어하기 위한 공급 전압은 줄어들 수 있다. 이런 경우 신호의 스윙 크기가 줄어들면서 동작 주파수 및 위상 잡음 효율이 떨어지게 되며, 결국 전압 헤드룸 문제를 야기하게 된다.In addition, the causes of the problems for each method are specifically present. First, as shown in FIG. 1A, the supply voltage for controlling the actual VCO may be reduced due to the drop-out voltage of the LDO. This reduces the swing size of the signal, reducing operating frequency and phase noise efficiency, which in turn causes voltage headroom problems.

또한, LDO를 이용하여 공급 전압 잡음을 효과적으로 제거하기 위해서는 루프의 안정성(Stability)를 고려하여야 한다. 따라서, MOS의 소스 단에 매우 큰 커패시터를 요구하게 되는데 이로 인해 LDO가 차지하는 면적이 매우 커지게 된다. 즉, LDO를 이용한 구조는 루프의 안정성(Stability) 문제로 인해 면적이 큰 커패시터를 사용해야 하는 문제점이 있다.In addition, the stability of the loop must be considered to effectively eliminate supply voltage noise using LDOs. Therefore, a very large capacitor is required at the source stage of the MOS, which causes a large area of the LDO. That is, the structure using the LDO has a problem that a capacitor having a large area must be used due to the stability problem of the loop.

한편, 도 1(B)와 같은 경우, 앞선 LDO를 사용한 구조와 동일하게, 전압 헤드룸 문제가 발생하여 VCO에 공급되는 전압이 낮아지는 문제를 발생시킨다.On the other hand, as shown in Figure 1 (B), the same as the structure using the LDO, the problem of voltage headroom occurs, causing a problem that the voltage supplied to the VCO is lowered.

또한, 이 경우 회로의 비 이상성 및 미스매치 등의 이유로 인하여 전압 변화에 따른 민감도(Sensitivity) 정도를 조절하는 것이 불가능하다. 따라서, 민감도(Sensitivity)를 측정하기 위한 추가적인 캘리브레이션(Calibration) 루프가 필요하며, 이는 추가적인 전력 소모를 야기한다.In this case, it is impossible to adjust the degree of sensitivity according to the voltage change due to the non-ideality and mismatch of the circuit. Therefore, an additional calibration loop is needed to measure Sensitivity, which causes additional power consumption.

그리고, 캘리브레이션(Calibration) 루프가 올바른 값을 찾는 데까지 매우 오랜 시간이 걸리는 문제점이 있다. 왜냐하면, 캘리브레이션(Calibration)루프는 레퍼런스(Ref.) 클럭 속도로 동작하기 때문이다.In addition, there is a problem that it takes a very long time for the calibration loop to find the correct value. This is because the calibration loop operates at the reference clock speed.

또한, PVT 변화에 대한 강인성(robustness)을 보장할 수 없다. 위와 같은 구조는 피드백 루프가 존재하지 않기 때문에, PVT 변화에 대해 동작 위치가 변하게 되면 이를 보상해 줄 수 있는 방법이 존재 하지 않는다.Also, robustness to PVT changes cannot be guaranteed. Since there is no feedback loop in the above structure, there is no way to compensate for the change in the operating position for PVT changes.

본 발명은 상기한 문제점들을 해결하기 위한 것으로, 공급 전압 잡음을 외부 레퍼런스 신호 없이도 감지하고, 이를 제거할 수 있는 피드백 루프를 구성함으로써, 저전력 저 면적의 공급 전압 잡음 상쇄 회로 및 이를 이용한 발진기와 위상 고정 루프(PLL) 회로를 구성할 수 있어, 레일 투 레일 스윙을 가능하게 하는 자가 잡음 제거 발진기 및 이를 이용한 위상 고정 루프 회로를 제공하는데 그 목적이 있다.The present invention is to solve the above problems, by configuring a feedback loop that can detect and eliminate the supply voltage noise without an external reference signal, the low-power low-area supply voltage noise cancellation circuit and the oscillator and phase lock using the same It is an object of the present invention to provide a self-noise oscillator capable of constructing a loop (PLL) circuit and enabling rail-to-rail swing, and a phase locked loop circuit using the same.

상기와 같은 문제점을 해결하기 위한 본 발명의 실시 예에 따른 전압 제어 발진 회로는, 피드백 루프 노드로부터 인가되는 출력 전압에 기초한 제1 클럭 신호를 출력하는 전압 제어 발진기; 상기 전압 제어 발진기로부터 출력된 제1 클럭 신호를 지연 제어 신호에 따라 시간 지연된 제2 클럭 신호를 출력하는 시간 지연부; 상기 제1 클럭 신호 및 상기 시간 지연된 제2 클럭 신호의 위상 오차를 검출하는 페이즈 검출부; 및 상기 위상 오차에 대응하는 전류를 출력하며, 상기 피드백 루프 노드와 연결되는 차지 펌프를 포함한다.According to an embodiment of the present invention, a voltage controlled oscillator circuit may include: a voltage controlled oscillator configured to output a first clock signal based on an output voltage applied from a feedback loop node; A time delay unit configured to output a second clock signal delayed in time according to a delay control signal from the first clock signal output from the voltage controlled oscillator; A phase detector detecting a phase error between the first clock signal and the time delayed second clock signal; And a charge pump outputting a current corresponding to the phase error and connected to the feedback loop node.

또한, 상기와 같은 문제점을 해결하기 위한 본 발명의 실시 예에 따른 위상 고정 루프 회로는, 입력된 레퍼런스 클럭 신호와 귀환 클럭 신호의 위상차에 따라 기준 클럭을 검출하는 위상 주파수 검출기; 상기 위상 주파수 검출기의 출력을 디지털 필터링하는 디지털 로우 패스 필터; 상기 필터링된 신호를 누적 오차 보정하여, 아날로그 신호로 변환하는 디지털-아날로그 변환기; 루프 내 구비되는 전압 제어 발진기의 제1 클럭 신호와, 상기 변환된 아날로그 신호를 지연 제어 신호로서 인가받아, 상기 지연 제어 신호에 따라 상기 제1 클럭 신호가 시간 지연된 제2 클럭 신호를 이용한 위상 오차 검출에 따라, 잡음 제거된 피드백 주파수 신호를 출력하는 발진기 루프 회로; 및 상기 루프 회로의 피드백 주파수 신호 출력을 분주하여, 상기 위상 주파수 검출기의 귀환 클럭 신호로 인가하는 분주기를 포함한다.In addition, a phase locked loop circuit according to an embodiment of the present invention for solving the above problems includes: a phase frequency detector for detecting a reference clock according to a phase difference between an input reference clock signal and a feedback clock signal; A digital low pass filter for digitally filtering the output of the phase frequency detector; A digital-to-analog converter configured to correct the cumulative error of the filtered signal and convert the filtered signal into an analog signal; Phase error detection using a first clock signal of a voltage controlled oscillator provided in a loop and the converted analog signal as a delay control signal, and a second clock signal whose time is delayed by the first clock signal according to the delay control signal. An oscillator loop circuit for outputting a noise canceled feedback frequency signal; And a divider for dividing a feedback frequency signal output of the loop circuit and applying the feedback frequency signal to a feedback clock signal of the phase frequency detector.

본 발명의 실시 예에 따르면, 전압 제어 발진기의 제1 클럭 신호와, 상기 제1 클럭 신호를 지연 제어 신호에 따라 시간 지연된 제2 클럭 신호를 이용하여 위상 오차를 검출하고, 검출된 위상 오차에 따른 잡음 제거된 발진 전원을 피드백 출력함으로써, 저전력으로도 공급 전압의 자가 잡음 제거가 가능한 피드백 루프 전원 회로를 용이하게 구성할 수 있다.According to an embodiment of the present invention, a phase error is detected by using a first clock signal of a voltage controlled oscillator and a second clock signal time-delayed by the first clock signal according to a delay control signal, and according to the detected phase error. By feedback output of the noise-free oscillation power supply, a feedback loop power supply circuit capable of self-noise removal of the supply voltage even at low power can be easily configured.

또한, 단일로 구성 가능한 시간 지연 셀과, 페이즈 검출부 및 차지 펌프만을 이용하여 공급 전압 잡음을 외부 레퍼런스 신호 없이도 감지하고, 이를 제거할 수 있는 피드백 루프를 구성함으로써, 저전력 저 면적의 공급 전압 잡음 상쇄 회로 및 이를 이용한 발진기와 위상 고정 루프(PLL) 회로를 구성할 수 있어, 레일 투 레일 스윙을 가능하게 하는 자가 잡음 제거 발진기 및 이를 이용한 위상 고정 루프 회로를 설계할 수 있게 되는 장점이 있다.In addition, a low-power, low-area supply voltage noise canceling circuit is constructed by using a single configurable time delay cell, a phase detector, and a charge pump to form a feedback loop that can detect and eliminate supply voltage noise without an external reference signal. And since it is possible to configure the oscillator and phase locked loop (PLL) circuit using this, there is an advantage that can design a self-noise canceling oscillator and a phase locked loop circuit using the same to enable rail-to-rail swing.

또한, 상기와 같은 자가 잡음 제거 발진회로는 기존의 LDO 레귤레이터의 전원부에도 적용될 수 있어, 저전력 공급 전압 잡음 검출 및 제거를 용이하게 수행할 수 있으며, 이를 이용한 LDO 레귤레이터 또한 상기한 저전력 및 저면적의 장점을 그대로 포함하며 그 설계가 용이할 수 있다.In addition, such a self-noise oscillation circuit can be applied to the power supply of the conventional LDO regulator, it is possible to easily detect and eliminate the low-power supply voltage noise, the LDO regulator using this also the advantages of the low power and low area It may be included as it is and the design may be easy.

도 1은 종래의 발진기 및 응용 회로를 도시한 도면이다.
도 2는 본 발명의 실시 예에 따른 전압 제어 발진 회로를 도시한 도면이다.
도 3은 본 발명의 실시 예에 따른 전압 제어 발진 회로의 시간 지연 특성을 설명하기 위한 도면이다.
도 4는 본 발명의 실시 예에 따른 전압 제어 발진 회로의 주파수 영역 Z 변환 모델과, 노이즈 감소 특성을 설명하기 위한 도면이다.
도 5는 본 발명의 실시 예에 따른 전압 제어 발진 회로를 이용한 LDO 레귤레이터를 설명하기 위한 도면이다.
도 6은 본 발명의 실시 예에 따른 전압 제어 발진 회로를 이용한 위상 고정 루프 회로를 설명하기 위한 도면이다.
도 8 내지 도 10은 본 발명의 실시 예에 따른 전압 제어 발진 회로를 보다 구체적으로 설명하기 위한 부분 회로도들이다.
도 11 내지 도 17은 본 발명의 실시 예에 따른 테스트 및 그 결과 데이터를 설명하기 위한 도면들이다.1 is a diagram illustrating a conventional oscillator and application circuit.
2 is a diagram illustrating a voltage controlled oscillation circuit according to an exemplary embodiment of the present invention.
3 is a diagram illustrating a time delay characteristic of a voltage controlled oscillator circuit according to an exemplary embodiment of the present invention.
4 is a diagram illustrating a frequency domain Z conversion model and noise reduction characteristics of a voltage controlled oscillator circuit according to an exemplary embodiment of the present invention.
5 is a view for explaining an LDO regulator using a voltage controlled oscillator circuit according to an embodiment of the present invention.
6 is a diagram illustrating a phase locked loop circuit using a voltage controlled oscillator circuit according to an exemplary embodiment of the present invention.
8 through 10 are partial circuit diagrams for describing the voltage controlled oscillation circuit according to an exemplary embodiment of the present invention in more detail.
11 to 17 are diagrams for describing a test and result data according to an embodiment of the present invention.

이하의 내용은 단지 본 발명의 원리를 예시한다. 그러므로 당업자는 비록 본 명세서에 명확히 설명되거나 도시되지 않았지만 본 발명의 원리를 구현하고 본 발명의 개념과 범위에 포함된 다양한 장치를 발명할 수 있는 것이다. 또한, 본 명세서에 열거된 모든 조건부 용어 및 실시예들은 원칙적으로, 본 발명의 개념이 이해되도록 하기 위한 목적으로만 명백히 의도되고, 이와 같이 특별히 열거된 실시예들 및 상태들에 제한적이지 않는 것으로 이해되어야 한다.The following merely illustrates the principles of the invention. Therefore, those skilled in the art, although not explicitly described or illustrated herein, can embody the principles of the present invention and invent various devices that fall within the spirit and scope of the present invention. Furthermore, all conditional terms and embodiments listed herein are in principle clearly intended for the purpose of understanding the concept of the invention and are not to be limited to the specifically listed embodiments and states. Should be.

또한, 본 발명의 원리, 관점 및 실시예들 뿐만 아니라 특정 실시예를 열거하는 모든 상세한 설명은 이러한 사항의 구조적 및 기능적 균등물을 포함하도록 의도되는 것으로 이해되어야 한다. 또한 이러한 균등물들은 현재 공지된 균등물뿐만 아니라 장래에 개발될 균등물 즉 구조와 무관하게 동일한 기능을 수행하도록 발명된 모든 소자를 포함하는 것으로 이해되어야 한다.In addition, it is to be understood that all detailed descriptions, including the principles, aspects, and embodiments of the present invention, as well as listing specific embodiments, are intended to include structural and functional equivalents of these matters. In addition, these equivalents should be understood to include not only equivalents now known, but also equivalents to be developed in the future, that is, all devices invented to perform the same function regardless of structure.

따라서, 예를 들어, 본 명세서의 블럭도는 본 발명의 원리를 구체화하는 예시적인 회로의 개념적인 관점을 나타내는 것으로 이해되어야 한다. 이와 유사하게, 모든 흐름도, 상태 변환도, 의사 코드 등은 컴퓨터가 판독 가능한 매체에 실질적으로 나타낼 수 있고 컴퓨터 또는 프로세서가 명백히 도시되었는지 여부를 불문하고 컴퓨터 또는 프로세서에 의해 수행되는 다양한 프로세스를 나타내는 것으로 이해되어야 한다.Thus, for example, it should be understood that the block diagrams herein represent a conceptual view of example circuitry embodying the principles of the invention. Similarly, all flowcharts, state transitions, pseudocodes, and the like are understood to represent various processes performed by a computer or processor, whether or not the computer or processor is substantially illustrated on a computer readable medium and whether the computer or processor is clearly shown. Should be.

프로세서 또는 이와 유사한 개념으로 표시된 기능 블럭을 포함하는 도면에 도시된 다양한 소자의 기능은 전용 하드웨어뿐만 아니라 적절한 소프트웨어와 관련하여 소프트웨어를 실행할 능력을 가진 하드웨어의 사용으로 제공될 수 있다. 프로세서에 의해 제공될 때, 상기 기능은 단일 전용 프로세서, 단일 공유 프로세서 또는 복수의 개별적 프로세서에 의해 제공될 수 있고, 이들 중 일부는 공유될 수 있다.The functionality of the various elements shown in the figures, including functional blocks represented by a processor or similar concept, can be provided by the use of dedicated hardware as well as hardware capable of executing software in association with appropriate software. When provided by a processor, the functionality may be provided by a single dedicated processor, by a single shared processor or by a plurality of individual processors, some of which may be shared.

또한 프로세서, 제어 또는 이와 유사한 개념으로 제시되는 용어의 명확한 사용은 소프트웨어를 실행할 능력을 가진 하드웨어를 배타적으로 인용하여 해석되어서는 아니되고, 제한 없이 디지털 신호 프로세서(DSP) 하드웨어, 소프트웨어를 저장하기 위한 롬(ROM), 램(RAM) 및 비 휘발성 메모리를 암시적으로 포함하는 것으로 이해되어야 한다. 주지관용의 다른 하드웨어도 포함될 수 있다.In addition, the explicit use of terms presented in terms of processor, control, or similar concept should not be interpreted exclusively as a citation to hardware capable of running software, and without limitation, ROM for storing digital signal processor (DSP) hardware, software. (ROM), RAM, and non-volatile memory are to be understood to implicitly include. Other hardware for the governor may also be included.

본 명세서의 청구범위에서, 상세한 설명에 기재된 기능을 수행하기 위한 수단으로 표현된 구성요소는 예를 들어 상기 기능을 수행하는 회로 소자의 조합 또는 펌웨어/마이크로 코드 등을 포함하는 모든 형식의 소프트웨어를 포함하는 기능을 수행하는 모든 방법을 포함하는 것으로 의도되었으며, 상기 기능을 수행하도록 상기 소프트웨어를 실행하기 위한 적절한 회로와 결합된다. 이러한 청구범위에 의해 정의되는 본 발명은 다양하게 열거된 수단에 의해 제공되는 기능들이 결합되고 청구항이 요구하는 방식과 결합되기 때문에 상기 기능을 제공할 수 있는 어떠한 수단도 본 명세서로부터 파악되는 것과 균등한 것으로 이해되어야 한다.In the claims of this specification, components expressed as means for performing the functions described in the detailed description include all types of software including, for example, a combination of circuit elements or firmware / microcode, etc. that perform the functions. It is intended to include all methods of performing a function which are combined with appropriate circuitry for executing the software to perform the function. The invention, as defined by these claims, is equivalent to what is understood from this specification, as any means capable of providing such functionality, as the functionality provided by the various enumerated means are combined, and in any manner required by the claims. It should be understood that.

상술한 목적, 특징 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해질 것이며, 그에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 또한, 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에 그 상세한 설명을 생략하기로 한다. The above objects, features, and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings, whereby those skilled in the art may easily implement the technical idea of the present invention. There will be. In addition, in describing the present invention, when it is determined that the detailed description of the known technology related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시 예에 따른 전압 제어 발진 회로를 도시한 도면이다.2 is a diagram illustrating a voltage controlled oscillation circuit according to an exemplary embodiment of the present invention.

도 2를 참조하면, 본 발명의 실시 예에 따른 전압 제어 발진 회로(100)는, 시간 지연부(110), 페이즈 검출부(120), 차지 펌프(130) 및 전압 제어 발진기(140)를 포함하여, 넓은 대역폭을 갖는 잡음 제거 전압 제어 발진 루프를 구성할 수있다.Referring to FIG. 2, the voltage controlled oscillator circuit 100 according to an embodiment of the present invention includes a time delay unit 110, a phase detector 120, a charge pump 130, and a voltage controlled oscillator 140. Can be configured with a wide bandwidth, noise canceling voltage controlled oscillation loop.

이를 위해, 전압 제어 발진기(140)는 피드백 루프 노드(150)로부터 인가되는 출력 전압에 기초한 제1 클럭 신호(R)를 출력하여, 페이즈 검출부(120) 및 시간 지연부(110)로 입력할 수 있다.To this end, the voltage controlled oscillator 140 may output the first clock signal R based on an output voltage applied from the feedback loop node 150 and input the same to the phase detector 120 and the time delay unit 110. have.

그리고, 시간 지연부(110)는 상기 전압 제어 발진기(140)로부터 출력된 제1 클럭 신호를 지연 제어 신호에 따라 시간 지연된 제2 클럭 신호(R)를 출력하여, 페이즈 검출부(120)로 입력한다.The time delay unit 110 outputs the first clock signal output from the voltage controlled oscillator 140 to the phase detector 120 by outputting the second clock signal R which is time-delayed according to the delay control signal. .

이에 따라, 페이즈 검출부(120)는 상기 제1 클럭 신호 및 상기 시간 지연된 제2 클럭 신호(D)를 이용하여 위상 오차를 검출하고, 위상 오차에 따른 검출 신호를 차지 펌프(130)로 전달한다.Accordingly, the phase detector 120 detects a phase error using the first clock signal and the time delayed second clock signal D, and transmits a detection signal according to the phase error to the charge pump 130.

차지 펌프(130)는 상기 위상 오차에 대응하는 전류를 출력하며, 상기 피드백 루프 노드와 연결되어, 상기 출력 전류에 따른 전압 제어 신호를 피드백하여 상기 전압 제어 발진기(140)로 인가한다.The charge pump 130 outputs a current corresponding to the phase error, is connected to the feedback loop node, and feeds back a voltage control signal according to the output current to the voltage controlled oscillator 140.

특히, 차지 펌프(130)에서는 상기 오차 검출 신호에 기초하여 결정되는 업 또는 다운 전류를 피드백 루프 노드로 출력하여 전압 제어 발진 회로의 출력 주파수와 위상이 결정되도록 한다. 또한, 상기 출력된 전류에 따라 결정되는 피드백 제어 전압이 상기 전압 제어 발진기(140)로 인가됨으로써, 루프가 형성될 수 있다.In particular, the charge pump 130 outputs an up or down current determined based on the error detection signal to the feedback loop node to determine the output frequency and phase of the voltage controlled oscillation circuit. In addition, a loop may be formed by applying a feedback control voltage determined according to the output current to the voltage controlled oscillator 140.

예를 들어, 페이즈 검출부(120)는 제1 클럭 신호 및 제2 클럭 신호간 차이를 감지하면 업/다운 출력 신호를 생성하고, 상기 생성된 업/다운 출력 신호가 차지 펌프(130)의 전류를 제어하며, 제어된 전류에 따라 결정되는 출력전류에 의한 전압이 전압 제어 발진 회로(100)의 출력 주파수와 위상을 결정할 수 있다.For example, when the phase detector 120 detects a difference between the first clock signal and the second clock signal, the phase detector 120 generates an up / down output signal, and the generated up / down output signal outputs the current of the charge pump 130. The voltage generated by the output current determined according to the controlled current may determine the output frequency and phase of the voltage controlled oscillation circuit 100.

본 발명의 실시 에에 따르면, 이와 같은 전압 제어 발진기(140)의 간단한 피드백 루프를 형성하여, 기존의 별도 잡음 저감 회로의 구성에 따른 높은 전력 및 전압 헤드룸 소비 없이도, 레일 투 레일 스윙 지원이 가능한 전압 제어 발진 회로도 용이하게 설계할 수 있다.According to the embodiment of the present invention, by forming a simple feedback loop of the voltage controlled oscillator 140, a voltage capable of rail-to-rail swing support without high power and voltage headroom consumption according to the configuration of a conventional separate noise reduction circuit The control oscillation circuit can also be designed easily.

이는 상기 전압 제어 발진 회로의 주파수가 고정(LOCK)되는 경우, 상기 지연 제어된 제2 클럭 신호의 시간 지연 값은 상기 전압 제어 발진기(140)의 제1 클럭 신호의 주기와 동일하게 제어되는 상태로 유지됨으로써 구현될 수 있다. 이에 따라, 상기 제1 클럭 신호와 제2 클럭 신호간 위상 오차로부터의 상기 전압 제어 발진기(140)의 전압 잡음이 압축(SUPPRESSION)되는 시스템이 형성될 수 있으며, 이에 따른 저면적, 저전력 잡음 저감이 실현될 수 있다.When the frequency of the voltage controlled oscillator circuit is locked, the time delay value of the delay controlled second clock signal is controlled to be equal to the period of the first clock signal of the voltage controlled oscillator 140. It can be implemented by being maintained. As a result, a system in which the voltage noise of the voltage controlled oscillator 140 is SUPPRESSION from the phase error between the first clock signal and the second clock signal may be formed, thereby reducing the low area and the low power noise. Can be realized.

이를 도 3 및 도 4를 참조하여 보다 구체적으로 설명하도록 한다.This will be described in more detail with reference to FIGS. 3 and 4.

도 3은 본 발명의 실시 예에 따른 압 제어 발진 회로의 시간 지연 특성을 설명하기 위한 도면이다.3 is a view for explaining a time delay characteristic of a voltage controlled oscillator circuit according to an exemplary embodiment of the present invention.

도 3을 참조하면, 전압 제어 발진기(140)로부터 출력된 제1 클럭 신호(R)와 시간 지연부(110)로부터 지연 시간 TD에 따라 지연 출력된 제2 클럭 신호(D)는 페이즈 검출부(120)로 인가될 수 있으며, 상기 페이즈 검출부(120)는 제1 클럭 신호(R) 및 상기 제2 클럭 신호(D)간 위상 오차(ΔΦ)로부터 산출된 오차 검출 신호를 차지 펌프(130)로 전달할 수 있다.Referring to FIG. 3, the first clock signal R output from the voltage controlled oscillator 140 and the second clock signal D delayed and output according to the delay time TD from the time delay unit 110 may be a phase detector 120. The phase detector 120 may transfer the error detection signal calculated from the phase error ΔΦ between the first clock signal R and the second clock signal D to the charge pump 130. Can be.

이에 따라, 제1 클럭 신호(R)의 라이징 타임 T1, T2, T3, ...에 대응하여, 지연된 제2 클럭 신호(D)의 라이징 타임은 각각 TD, T1+TD, T2+TD로 결정될 수 있으며, 이에 따른 위상 오차(ΔΦ)는 각각 T1-TD, T2-(T1+TD), ...로 결정될 수 있다.Accordingly, corresponding to the rising times T1, T2, T3, ... of the first clock signal R, the rising times of the delayed second clock signal D may be determined as TD, T1 + TD, and T2 + TD, respectively. The phase error ΔΦ may be determined as T1-TD, T2- (T1 + TD), ..., respectively.

그리고, 차지 펌프(130)의 오차 검출값에 따른 피드백에 의해 주파수 및 위상은 고정되고, 결과적으로 위상 오차(ΔΦ)는 0이 되며, 따라서, 전압 제어 발진기(140)의 제1 클럭 신호의 주기 T_VCO는 상기 시간 지연에 따른 주기 TD 값과 동일하게 형성된 상태가 유지될 수 있다. 즉, 전압 제어 발진기(140)의 주파수 F_VCO는 1/TD 인 상태로 진입하여, 주파수 고정이 이루어질 수 있다.In addition, the frequency and the phase are fixed by the feedback according to the error detection value of the charge pump 130, and as a result, the phase error ΔΦ becomes zero, thus, the period of the first clock signal of the voltage controlled oscillator 140. T_VCO may be maintained in the same state as the period TD value according to the time delay. That is, the frequency F_VCO of the voltage controlled oscillator 140 enters a state of 1 / TD, and frequency fixing may be performed.

도 4는 본 발명의 실시 예에 따른 전압 제어 발진 회로의 주파수 영역 Z 변환 모델과, 노이즈 감소 특성을 설명하기 위한 도면으로서, 상기한 바와 같은 주파수 고정에 따른 주파수 영역 Z 모델 스키마 및 이에 따른 노이즈 감소 특성을 나타내고 있다.4 is a diagram for explaining a frequency domain Z conversion model and a noise reduction characteristic of a voltage controlled oscillator circuit according to an exemplary embodiment of the present invention. The characteristics are shown.

보다 구체적으로, 도 4(A)와 같이 형성된 Z 변환 모델에 있어서, 전압 제어 발진 회로(100)의 출력 주파수 f_out에 대한 공급 전원 잡음의 전달 함수는, 시간 지연부(110), 페이즈 검출부(120) 및 차지 펌프(130)에 의해 도 4(B)에 도시된 바와 같은 그래프를 형성할 수 있다.More specifically, in the Z conversion model formed as shown in FIG. 4A, the transfer function of the supply power noise with respect to the output frequency f_out of the voltage controlled oscillation circuit 100 is a time delay unit 110 and a phase detection unit 120. ) And the charge pump 130 may form a graph as shown in FIG. 4B.

여기서, 출력 주파수에 대응하는 전달 함수 K2는 K_VDD 및 K_VCO에 의해 결정될 수 있으며, K_VDD는 열 잡음에 의해 결정될 수 있고, KVCO는 전원 잡음에 의해 결정될 수 있다.Here, the transfer function K2 corresponding to the output frequency may be determined by K_VDD and K_VCO, K_VDD may be determined by thermal noise, and KVCO may be determined by power supply noise.

이에 따라, 도 4(B)를 참조하면, VDD에 의한 열 잡음(VDD_NTF) 및 VCO에 의한 공급전원 잡음(VCO_NTF)이 하이 패스 필터링되고, 시간 지연부(110)의 시간 지연 주기 TD의 위상과 차지 펌프(130)의 출력은 로우 패스 필터링되는 것을 확인할 수 있다. Accordingly, referring to FIG. 4B, the thermal noise VDD_NTF due to VDD and the power supply noise VCO_NTF due to VCO are high pass filtered, and the phase of the time delay period TD of the time delay unit 110 is determined. It can be seen that the output of the charge pump 130 is low pass filtered.

이에 따라, 최초 전압 제어 발진기(140)의 공급 전원 잡음이 발생되더라도, 만약 시간 지연부(110)와 페이즈 검출부(120)에 따른 차지 펌프(130)의 출력이 전압 제어 발진기(140)에 의한 노이즈 영향을 받지 않는 경우, 상기 루프 회로에 의한 전달 함수 연산에 따라, 발생된 공급 전원 잡음은 축소되며 그래프상의 K2에서 0으로 수렴할 수 있음을 확인할 수 있다.Accordingly, even if the supply power noise of the first voltage controlled oscillator 140 is generated, the output of the charge pump 130 according to the time delay unit 110 and the phase detector 120 is noisy by the voltage controlled oscillator 140. If not affected, it can be seen that according to the transfer function calculation by the loop circuit, the generated supply power noise can be reduced and converge to zero at K2 on the graph.

일반적으로, 전압 제어 발진기(140)의 필터링 대역폭은 루프 연산에 따라 매우 큰 폭으로 증가하며, 상기 루프 내에는 분주기가 존재하지 않으므로, 주파수 고정된 이후의 시간 지연부(110, TD), 페이즈 검출부(120, PD) 및 차지 펌프(130, CP)는 결과적으로 공급 전원 잡음의 영향을 거의 받지 않게 되며, 따라서 공급 전원의 잡음만 제거된 주파수가 전압 제어 발진 회로의 출력으로 형성될 수 있다.In general, the filtering bandwidth of the voltage controlled oscillator 140 increases greatly according to a loop operation, and since the divider does not exist in the loop, the time delay unit 110 (TD), phase after the frequency is fixed. As a result, the detector 120 (PD) and the charge pump 130 (CP) are virtually unaffected by supply power supply noise, and thus, a frequency from which only the supply power supply noise is removed can be formed as an output of the voltage controlled oscillation circuit.

다만, 시간 지연부(110)에서 처리되는 시간 지연 주기 TD 값에 오차가 존재할 수 있으며, 그 값이 커지는 경우 전력 소모의 비효율성 및 잡음이 오히려 야기될 수 있다.However, an error may exist in the time delay period TD value processed by the time delay unit 110, and when the value is increased, inefficiency and noise of power consumption may be rather caused.

이에 따라, 상기 전압 제어 발진기(140)는 상기 차지 펌프 출력 전압에 따라 제어되는 하나 이상의 지연 셀을 포함하는 링 발진기일 수 있으며, 상기 전압 제어 발진기(140)는 상기 지연 셀 중 어느 하나의 노드로부터 출력되는 상기 제1 클럭 신호의 부분 비례(FRACTIONAL) 주기 신호를 상기 시간 지연부(110)로 출력할 수 있다.Accordingly, the voltage controlled oscillator 140 may be a ring oscillator including one or more delay cells controlled according to the charge pump output voltage, and the voltage controlled oscillator 140 may be formed from any node of the delay cells. The partial proportional period signal of the first clock signal may be output to the time delay unit 110.

예를 들어, 상기 전압 제어 발진기(140)기 N개의 딜레이 셀을 포함하는 경우, 시간 지연부(110)는 제1 클럭 신호의 부분 비례된 주기 신호를 이용하여, 제1 클럭 신호로서 처리할 수 있다. 예를 들어, 주파수 고정에 따라 상기 TD는 그 절반인 TVCO/2N 으로 형성될 수 있게 됨으로써, 오차로 인한 전력 효율 저하 및 노이즈 발생을 최소화할 수 있다.For example, when the voltage controlled oscillator 140 includes N delay cells, the time delay unit 110 may process the first clock signal using a partial proportional period signal of the first clock signal. have. For example, the TD may be formed of TVCO / 2N, which is half of the frequency fixed, thereby minimizing power efficiency degradation and noise caused by errors.

한편, 도 5는 본 발명의 실시 예에 따른 전압 제어 발진 회로를 이용한 LDO 레귤레이터를 설명하기 위한 도면이다.5 is a diagram for describing an LDO regulator using a voltage controlled oscillator circuit according to an exemplary embodiment of the present invention.

도 5를 참조하면, 본 발명의 실시 예에 따른 전압 제어 발진 회로(100)는 LDO 레귤레이터의 전압 잡음 제거 회로로서 이용될 수 있다. 즉, 상기 전압 제어 발진 회로(100)는 LDO(Low Drop Out) 레귤레이터와 연결되어, 공급 전원의 전압 잡음이 제거된 발진기 전원을 상기 LDO 레귤레이터로 제공할 수 있다.Referring to FIG. 5, the voltage controlled oscillation circuit 100 according to an embodiment of the present invention may be used as a voltage noise canceling circuit of an LDO regulator. That is, the voltage controlled oscillator circuit 100 may be connected to a low drop out (LDO) regulator to provide an oscillator power source from which voltage noise of a power supply is removed to the LDO regulator.

보다 구체적으로 예를 들어, 본 발명의 실시 예에 따른 전압 제어 발진 회로(100)의 출력은 LDO 회로의 전원 입력단으로 인가될 수 있으며, 이에 따라, 전압 헤드룸 손실 및 공급 전원 잡음 없이도 효율적인 LDO 레귤레이터가 구성될 수 있다. 다만, 이와 같이 연결된 LDO 레귤레이터 회로는 RSRR(Power supply rejection ratio)이 충분하도록 설계됨으로써, 전술한 페이즈 검출부(120) 또는 차지 펌프(130)로 인한 잡음 영향이 최소화되도록 구성되어야 할 것이다.More specifically, for example, the output of the voltage controlled oscillation circuit 100 according to an embodiment of the present invention can be applied to the power input terminal of the LDO circuit, and thus, an efficient LDO regulator without voltage headroom loss and supply power supply noise. Can be configured. However, the LDO regulator circuit connected in this way is designed to have a sufficient power supply rejection ratio (RSRR), so that the noise effect caused by the above-described phase detector 120 or the charge pump 130 should be minimized.

또한, 이와 같이 구성된 경우, 기존의 LDO 회로에 있어서 레귤레이팅된 노드의 폴(POLE) 주파수의 안정성으로 인해, 도 5에서 필요한 디커플링 캐패시터 C_d의 값이 크게 구성되고, VCO가 높은 전력을 소비해야 하는 문제점 또한 해결될 수 있다. 이는 본 발명의 실시 예에 따른 전압 제어 발진 회로(100)가 잡음 감소를 위해 작은 전류만을 소비하기 때문이며, 이에 따라, 동일한 폴 주파수라 하더라도 매우 작은 용량의 디커플링 캐패시터만으로도 LDO 레귤레이터를 설계할 수 있는 장점이 있게 된다.In addition, in this configuration, due to the stability of the POLE frequency of the regulated node in the conventional LDO circuit, the value of the decoupling capacitor C_d required in FIG. 5 is large, and the VCO needs to consume high power. The problem can also be solved. This is because the voltage controlled oscillator circuit 100 according to the embodiment of the present invention consumes only a small current to reduce noise. Accordingly, even when the same pole frequency is used, the LDO regulator can be designed with only a very small capacity of the decoupling capacitor. This will be.

도 6은 본 발명의 실시 예에 따른 전압 제어 발진 회로를 이용한 위상 고정 루프 회로를 설명하기 위한 도면이며, 도 8 내지 도 10은 본 발명의 실시 예에 따른 전압 제어 발진 회로를 보다 구체적으로 설명하기 위한 부분 회로도들이다.6 is a diagram illustrating a phase locked loop circuit using a voltage controlled oscillator circuit according to an exemplary embodiment of the present invention, and FIGS. 8 to 10 illustrate the voltage controlled oscillator circuit according to an exemplary embodiment of the present invention in more detail. Partial circuit diagrams.

도 6을 참조하면, 본 발명의 실시 예에 따른 위상 고정 루프 회로(200)는, 위상 주파수 검출기(210), 디지털 로우 패스 필터(210), 시그마-델타 DAC(210), 발진기 루프 회로(100) 및 분주기(240)를 포함한다.6, a phase locked loop circuit 200 according to an embodiment of the present invention may include a phase frequency detector 210, a digital low pass filter 210, a sigma-delta DAC 210, and an oscillator loop circuit 100. ) And the divider 240.

본 발명의 실시 예에 따른 위상 고정 루프 회로(200)는, 위상 고정 루프의 출력 전압이 VCO를 직접 제어하던 기존의 PLL과 달리, 루프 출력 신호가 발진기 루프 회로(100)의 시간 지연부(110)의 시간 지연값을 제어하기 위한 제어 신호로서 이용됨으로써, 간접적으로 제어하는 형태로 구성될 수 있다.In the phase locked loop circuit 200 according to an exemplary embodiment of the present invention, unlike the conventional PLL in which the output voltage of the phase locked loop directly controls the VCO, the time delay unit 110 of the oscillator loop circuit 100 has a loop output signal. By being used as a control signal for controlling the time delay value of), it can be configured in the form of indirect control.

이에 따라, 공급 전원의 지터(JITTER) 등으로 인한 잡음은 시간 지연부(110)에서 측정될 수 있으며, 측정된 잡음에 대한 피드백이 다시 전압 제어 발진기(140)로 인가되어, 광대역(WIDE BANDWIDTH) 공급 전원 잡음 필터링이 처리될 수 있다.Accordingly, noise due to jitter (JITTER) of the supply power may be measured by the time delay unit 110, and feedback on the measured noise is applied to the voltage controlled oscillator 140 again, thereby wideband (WIDE BANDWIDTH) Supply noise filtering can be handled.

이를 위해, 위상 주파수 검출기(210)는 입력된 레퍼런스 클럭 신호와 귀환 클럭 신호의 위상차에 따라 기준 클럭을 검출한다.To this end, the phase frequency detector 210 detects the reference clock according to the phase difference between the input reference clock signal and the feedback clock signal.

그리고, 디지털 로우 패스 필터(210)는 상기 위상 주파수 검출기의 출력을 디지털 로우 패스 필터링하여, 디지털 로우 패스 처리된 클럭 신호를 출력한다.The digital low pass filter 210 digitally performs low pass filtering on the output of the phase frequency detector and outputs a digital low pass processed clock signal.

그리고, 시그마-델타 DAC(210)는, 로우 패스 처리된 디지털 클럭 신호를 누적 오차 보정하는 시그마-델타 변환에 따라, 아날로그 신호로 변환 또는 변조하여 발진기 루프 회로(100)로 인가한다.The sigma-delta DAC 210 converts or modulates the low-pass processed digital clock signal into an analog signal and applies it to the oscillator loop circuit 100 according to a sigma-delta conversion that accumulates error correction.

특히, 시그마-델타 DAC(210)의 출력 신호는 발진기 루프 회로(100)의 시간 지연부(110)로 인가될 수 있으며, 시간 지연부(110)는 인가된 신호를 지연 제어 신호로 이용하여, 시간 지연 주기 값 TD를 산출할 수 있다.In particular, the output signal of the sigma-delta DAC 210 may be applied to the time delay unit 110 of the oscillator loop circuit 100, the time delay unit 110 by using the applied signal as a delay control signal, The time delay period value TD can be calculated.

이후, 발진기 루프 회로(100)는 전술한 본 발명의 실시 예에 따른 전압 제어 발진기(140), 시간 지연부(110), 페이즈 검출부(120) 및 차지 펌프(130)를 이용하여, 전압 제어 발진기(140)의 제1 클럭 신호와, 시간 지연부(110)에서 상기 제1 클럭 신호가 시간 지연된 제2 클럭 신호를 이용한 페이즈 검출부(120)의 위상 오차 검출 및 차지 펌프(130)의 전류 출력 제어 및 전압 피드백에 따라, 잡음 제거된 피드백 주파수 신호를 출력할 수 있다.Thereafter, the oscillator loop circuit 100 uses the voltage controlled oscillator 140, the time delay unit 110, the phase detector 120, and the charge pump 130 according to the above-described embodiment of the present invention. Phase error detection of the phase detection unit 120 and current output control of the charge pump 130 using the first clock signal of 140 and the second clock signal of which the first clock signal is time delayed by the time delay unit 110. And a noise canceled feedback frequency signal according to the voltage feedback.

그리고, 분주기(240)는 상기 발진기 루프 회로(100)의 피드백 주파수 신호 출력을 분주하여, 상기 위상 주파수 검출기(210)의 귀환 클럭 신호로 인가함으로써, 위상 고정 루프 회로를 구성할 수 있다.The divider 240 divides the feedback frequency signal output of the oscillator loop circuit 100 and applies it as a feedback clock signal of the phase frequency detector 210 to form a phase locked loop circuit.

이에 따라, 위상 주파수 검출기(210)에 입력되는 레퍼런스 클럭 신호에 따라 상기 발진기 루프 회로(100)가 위상 고정된 경우, 상기 지연 제어 신호로부터 결정되는 시간 지연 값은, 상기 제1 클럭 신호의 주기와 동일하게 형성되면서 전압 제어 발진기(140)의 잡음이 제거된 전원을 이용한 위상 고정 루프 회로가 형성될 수 있다.Accordingly, when the oscillator loop circuit 100 is phase locked according to a reference clock signal input to the phase frequency detector 210, a time delay value determined from the delay control signal is equal to a period of the first clock signal. A phase locked loop circuit using a power source in which the noise of the voltage controlled oscillator 140 is removed may be formed in the same manner.

이에 따라, 전압 헤드룸 없이도 잡음 제거된 전원 신호를 이용한 위상 고정 루프 회로를 구성할 수 있으며, 따라서 바람직하게는, 위상 주파수 검출기(210)는 레일 투 레일 스윙을 지원하는 뱅뱅(BANG-BANG) 타입의 페이즈 검출기(BBPD)를 포함하여 그 효과를 극대화할 수 있다.Accordingly, it is possible to configure a phase locked loop circuit using a noise-free power signal without voltage headroom, and thus, preferably, the phase frequency detector 210 is a BANG-BANG type that supports rail-to-rail swing. Including phase detector (BBPD) of the can maximize the effect.

또한, 전술한 바와 같이 발진기 루프 회로(100)의 전압 제어 발진기(140)는 상기 루프 회로의 출력 전압에 따라 피드백 제어되는 하나 이상의 지연 셀을 포함하는 링 발진기일 수 있다. 여기서 링 발진기에 포함된 각 지연 셀의 출력은 펄스 생성부(142)로 인가되어, 차지 펌프(130)로 제공될 수 있다.In addition, as described above, the voltage controlled oscillator 140 of the oscillator loop circuit 100 may be a ring oscillator including one or more delay cells that are feedback-controlled according to the output voltage of the loop circuit. Here, the output of each delay cell included in the ring oscillator may be applied to the pulse generator 142 and provided to the charge pump 130.

또한, 상기 지연 셀 중 어느 하나의 출력이 시간 지연부(110)로 인가될 수 있고, 이를 위한 링 발진기 출력단에는 페이즈 검출부(120)로의 비교값 출력을 위한 인버터(143)를 더 포함할 수 있다.In addition, the output of any one of the delay cells may be applied to the time delay unit 110, the ring oscillator output terminal for this may further include an inverter 143 for outputting the comparison value to the phase detector 120. .

특히, 도 8은 본 발명의 실시 예에 따른 페이즈 검출부(120)의 회로 구성을 예시한 것으로, 먼저 발진기 루프 회로(100)의 상기 시간 지연부(110)는 단일의 시간 지연 딜레이 셀(110)을 포함할 수 있으며, 시간 딜레이를 위한 시간 지연 값 TD는 시그마-델타 DAC(210)의 아날로그 출력 전압으로부터 입력받을 수 있고, 전압 제어 발진기(140)의 링 발진기의 지연 셀 중 어느 하나의 출력을 입력받아 상기 시간 지연값에 따라 지연된 제2 클럭 신호를 출력할 수 있다.In particular, FIG. 8 illustrates a circuit configuration of the phase detector 120 according to an embodiment of the present invention. First, the time delay unit 110 of the oscillator loop circuit 100 may include a single time delay delay cell 110. The time delay value TD for the time delay may be input from an analog output voltage of the sigma-delta DAC 210, and outputs one of the delay cells of the ring oscillator of the voltage controlled oscillator 140. The second clock signal delayed according to the input time delay value may be output.

그리고, 페이즈 검출부(120)는 인버터(143)로부터 출력되는 전압 제어 발진기(140)의 제1 클럭 신호와, 시간 지연부(110)로부터 출력되는 제2 클럭 신호를 서브 샘플링하여, 상기 발진기의 전원 잡음으로 인한 위상 오차를 검출하는 서브 샘플링 페이즈 검출기(SSPD)를 포함할 수 있으며, 이에 따라 전원 잡음의 페이즈 오차를 용이하게 측정할 수 있다.The phase detector 120 subsamples the first clock signal of the voltage controlled oscillator 140 output from the inverter 143 and the second clock signal output from the time delay unit 110 to supply power to the oscillator. It may include a sub-sampling phase detector (SSPD) for detecting a phase error due to noise, it is possible to easily measure the phase error of the power supply noise.

또한, 도 9는 본 발명의 실시 예에 따른 차지 펌프(130)의 회로 구성을 예시한 것으로, 차지 펌프(130)는 검출된 오차 신호를 업신호(UP) 또는 다운 신호(DOWN)로서 입력받아, 업신호 또는 다운신호에 비례하는 전류를 출력할 수 있으며, 출력되는 전류를 평활하여 전압을 출력하는 루프필터를 더 포함할 수 있다. 루프 필터의 저항 및 커패시터에 발생된 전압에 따라 발진기 루프 회로(100)의 출력 주파수 및 위상이 결정될 수 있으며, 이는 위상 주파수 검출기(210)의 레퍼런스 입력에 따라 고정될 수 있게 된다.In addition, FIG. 9 illustrates a circuit configuration of the charge pump 130 according to an exemplary embodiment of the present invention. The charge pump 130 receives the detected error signal as an up signal UP or a down signal DOWN. The output signal may output a current proportional to the up signal or the down signal, and may further include a loop filter for outputting a voltage by smoothing the output current. The output frequency and phase of the oscillator loop circuit 100 may be determined according to the voltage generated in the resistor and the capacitor of the loop filter, which may be fixed according to the reference input of the phase frequency detector 210.

도 10은 본 발명의 실시 에에 따른 전압 제어 발진기(140)의 링 발진기 구조를 보다 구체적으로 도시한 것으로, 링 발진기는 순차적으로 연결되는 복수의 차분 지연 셀(141)을 포함할 수 있으며, 바람직하게는 5 스테이지의 지연 셀을 포함하여 구성될 수 있다. 이와 같이 구성된 링 발진기의 출력은 레일 투 레일 스윙을 제공하면서도 전압 헤드룸 손실을 최소화할 수 있게 된다.10 illustrates the ring oscillator structure of the voltage controlled oscillator 140 according to an embodiment of the present invention in more detail. The ring oscillator may include a plurality of differential delay cells 141 sequentially connected. May comprise 5 stages of delay cells. The output of this configured ring oscillator provides rail-to-rail swing while minimizing voltage headroom losses.

따라서, 이와 같은 루프 구성에 따라, 과도한 전력 또는 면적을 이용하지 않더라도, 전압 제어 발진기(140)와는 독립적인 딜레이 회로만을 구성하여 전원 잡음이 제거되는 발진기 루프 회로(100)를 설계할 수 있다. 또한, 이를 포함하는 위상 주파수 고정 루프 회로(200) 또한 용이하게 설계됨으로써, 전압 헤드룸의 제거 뿐만 아니라, 전력 소모 및 면적 측면에서도 효율적인 고성능 PLL을 제공할 수 있다.Therefore, according to such a loop configuration, the oscillator loop circuit 100 may be designed in which a power supply noise is eliminated by configuring only a delay circuit independent of the voltage controlled oscillator 140 without using excessive power or area. In addition, the phase-frequency locked loop circuit 200 including the same may be easily designed to provide a high performance PLL that is efficient in terms of power consumption and area, as well as eliminating voltage headroom.

도 11 내지 도 17은 본 발명의 실시 예에 따른 테스트 및 그 결과 데이터를 설명하기 위한 도면들이다.11 to 17 are diagrams for describing a test and result data according to an embodiment of the present invention.

도 11은 본 발명의 실시 예에 따른 위상 고정 루프 회로(200)의 안정성을 설명하기 위한 것으로, 주파수는 위상 고정 루프 회로(200)의 주파수 f_MAIN과, 발진기 루프 회로(100)의 주파수 f_NSL 각각의 영향을 모두 받아 형성될 수 있으나, 결과적으로 발진기 루프 회로(100)의 전압 제어 발진기(140)의 주파수가 매우 넓은 대역폭을 가짐에 따라 안정성이 확보되는 것을 확인할 수 있다. 이에 따라, 도 11(B)와 같이 전원 잡음 및 페이즈 마진에 대한 이점이 높아질 수 있으며, 결과적으로 더 넓은 대역폭의 전압 제어 발진기(140)가 이용됨에 따라, 도 11(A)와 같이 더 많은 공급 전원 잡음이 제거될 수 있음을 확인할 수 있다.FIG. 11 illustrates the stability of the phase locked loop circuit 200 according to an embodiment of the present invention, wherein the frequency corresponds to the frequency f_MAIN of the phase locked loop circuit 200 and the frequency f_NSL of the oscillator loop circuit 100. Although it can be formed under the influence of all, as a result, it can be seen that the stability of the voltage controlled oscillator 140 of the oscillator loop circuit 100 has a very wide bandwidth. Accordingly, the advantages of power supply noise and phase margin can be increased as shown in FIG. 11 (B), and consequently, as a wider bandwidth voltage controlled oscillator 140 is used, more supply is shown as in FIG. 11 (A). It can be seen that power noise can be eliminated.

도 12는 본 발명의 실시 예가 LDO에 적용된 CMOS 제조 공정에서의 PLL 회로의 전력 및 면적을 도시한 것으로, 본 발명의 실시 예에 따른 발진기 루프 회로(100)와, LDO의 결합부는 전체 대비 450uW(약 15%) 및 0.004mm^2(약 8.5%)만의 전력 및 면적만을 차지하는 것으로 설계될 수 있어, 본 발명의 실시 예에 따른 발진기 루프 회로(100)를 이용하면 공정에 있어서도 매우 작은 오버헤드만을 발생시키는 것을 확인할 수 있다.12 illustrates the power and area of a PLL circuit in a CMOS fabrication process in which an embodiment of the present invention is applied to an LDO. The oscillator loop circuit 100 and the coupling portion of the LDO according to an embodiment of the present invention are 450uW (total). About 15%) and 0.004 mm ^ 2 (about 8.5%), which can be designed to occupy only a small amount of overhead, even when using the oscillator loop circuit 100 according to an embodiment of the present invention. It can confirm that it generates.

또한, 도 13은 스퍼(spur) 측정의 비교 결과로서, PLL 회로에 대한 본 발명의 실시 예에 따른 발진기 루프 회로(100)의 적용 전후를 도시한 것으로, 약 28dB의 스퍼 저감 효과가 나타나는 것을 확인할 수 있다.In addition, FIG. 13 shows a comparison result of a spur measurement and shows before and after the application of the oscillator loop circuit 100 according to an embodiment of the present invention to a PLL circuit, and confirms that a spur reduction effect of about 28 dB appears. Can be.

그리고, 도 14는 (A)스퍼 측정 대비 잡음 주파수와, (B)지터 측정 대비 잡음 주파수 테스트 결과를 각각 도시한 것으로, 평균 스퍼 압축이 약 30dB 발생되며, RMS 지터 값은 2.5Mhz 전원 노이즈에 대해 6.4ps로 향상되어, 지터 저감 효과 또한 확인할 수 있다.And, Figure 14 shows the noise frequency compared to the (A) spur measurement, and the noise frequency test results compared to the (B) jitter measurement, the average spur compression is generated about 30dB, RMS jitter value for 2.5Mhz power noise Improved to 6.4ps, jitter reduction can also be seen.

한편, 도 15는 페이즈 노이즈 측정 결과를 도시한 것으로, 20mV rms의 화이트 노이즈가 발진기에 부가된 경우를 도시하고 있으며, 인밴드 페이즈에서의 본 발명의 실시 예에 따른 측정 결과는 약 20dB의 노이즈 감소 효과를 나타내고 있다. 이는 노이즈가 없는 상태와 대비하여도 거의 차이가 없는 것을 확인할 수 있다.Meanwhile, FIG. 15 illustrates a phase noise measurement result, in which a white noise of 20 mV rms is added to an oscillator, and a measurement result according to an embodiment of the present invention in an in-band phase reduces noise by about 20 dB. The effect is shown. It can be seen that there is almost no difference in contrast with the noise-free state.

그리고, 도 16은 히스토그램 분석 결과를 도시한 것으로, 본 발명의 적용여부에 따라, RMS 지터가 14.1ps에서 7.5ps로 감소하면서 향상된 지터 감소 효과를 나타냄을 확인할 수 있다.And, Figure 16 shows the histogram analysis results, according to the application of the present invention, it can be seen that the RMS jitter decreases from 14.1ps to 7.5ps shows an improved jitter reduction effect.

또한, 도 17은 본 발명의 실시 예에 따른 기존 기술들 대비 잡음 저감 효과와 전체적인 요소간 비교표로서, 본 발명의 실시 예에 따른 전원 전압 잡음 제거 발진 회로를 이용한 PLL은 기존 기술들 대비 높은 스퍼 및 잡음 저감효과를 가질 뿐만 아니라, 저전력, 저면적을 차지하면서도 헤드룸 로스가 발생되지 않는 차이를 확인할 수 있다 또한, 잡음 제거를 위한 캘리브레이션이 필요 없으므로 별도의 회로 구성 또는 처리 시간이 소요되지 않는 장점을 가짐을 확인할 수 있다.In addition, FIG. 17 is a comparison table between noise reduction effects and overall factors compared to existing technologies according to an embodiment of the present invention. The PLL using the supply voltage noise canceling oscillation circuit according to an embodiment of the present invention has a higher spur and Not only does it have a noise reduction effect, but it also allows you to check the difference that it does not generate headroom loss while taking up low power and low area. Also, it does not require a separate circuit configuration or processing time because no calibration is required for noise reduction. Can be confirmed.

이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.While the above has been shown and described with respect to preferred embodiments of the present invention, the present invention is not limited to the specific embodiments described above, it is usually in the technical field to which the invention belongs without departing from the spirit of the invention claimed in the claims. Various modifications can be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or prospect of the present invention.

Claims (12)

전압 제어 발진 회로에 있어서,
피드백 루프 노드로부터 인가되는 출력 전압에 기초한 제1 클럭 신호를 출력하는 전압 제어 발진기;
상기 전압 제어 발진기로부터 출력된 제1 클럭 신호를 지연 제어 신호에 따라 시간 지연된 제2 클럭 신호를 출력하는 시간 지연부;
상기 제1 클럭 신호 및 상기 시간 지연된 제2 클럭 신호를 이용하여 위상 오차를 검출하는 페이즈 검출부; 및
상기 위상 오차에 대응하는 전류를 출력하며, 상기 피드백 루프 노드와 연결되는 차지 펌프를 포함하는
전압 제어 발진 회로.In the voltage controlled oscillation circuit,
A voltage controlled oscillator for outputting a first clock signal based on an output voltage applied from a feedback loop node;
A time delay unit configured to output a second clock signal delayed in time according to a delay control signal from the first clock signal output from the voltage controlled oscillator;
A phase detector which detects a phase error using the first clock signal and the time delayed second clock signal; And
A charge pump outputting a current corresponding to the phase error, and connected to the feedback loop node;
Voltage controlled oscillation circuit. 제1항에 있어서,
상기 전압 제어 발진기는
상기 차지 펌프 출력 전압에 따라 제어되는 하나 이상의 지연 셀을 포함하는 링 발진기인 것을 특징으로 하는
전압 제어 발진 회로.The method of claim 1,
The voltage controlled oscillator
A ring oscillator comprising one or more delay cells controlled according to the charge pump output voltage.
Voltage controlled oscillation circuit. 제2항에 있어서,
상기 전압 제어 발진기는 상기 지연 셀 중 어느 하나의 노드로부터 출력되는 상기 제1 클럭 신호의 부분 비례(FRACTIONAL) 주기 신호를 상기 시간 지연부로 출력하는
전압 제어 발진 회로.The method of claim 2,
The voltage controlled oscillator outputs a partial proportional period signal of the first clock signal output from any one of the delay cells to the time delay unit.
Voltage controlled oscillation circuit. 제1항에 있어서,
상기 페이즈 검출부는
상기 제1 클럭 신호 및 상기 제2 클럭 신호를 서브 샘플링하여, 상기 발진기의 전원 잡음으로 인한 위상 오차를 검출하는 서브 샘플링 페이즈 검출기(SSPD)를 포함하는
전압 제어 발진 회로.The method of claim 1,
The phase detection unit
A subsampling phase detector (SSPD) for subsampling the first clock signal and the second clock signal to detect phase error due to power supply noise of the oscillator;
Voltage controlled oscillation circuit. 제1항에 있어서,
상기 전압 제어 발진 회로의 주파수 고정에 따라, 상기 지연 제어 신호에 따른 시간 지연 값은, 상기 제1 클럭 신호의 주기와 동일하게 형성되는
전압 제어 발진 회로.The method of claim 1,
According to the frequency fixing of the voltage controlled oscillation circuit, a time delay value according to the delay control signal is formed in the same manner as a period of the first clock signal.
Voltage controlled oscillation circuit. 제1항에 있어서,
상기 시간 지연부는 제1 클럭 신호를 지연 제어 신호에 따라 지연하기 위한 단일의 전압 제어 딜레이 셀을 포함하는
전압 제어 발진 회로.The method of claim 1,
The time delay unit includes a single voltage control delay cell for delaying the first clock signal according to a delay control signal.
Voltage controlled oscillation circuit. 삭제delete 위상 고정 루프 회로에 있어서,
입력된 레퍼런스 클럭 신호와 귀환 클럭 신호의 위상차에 따라 기준 클럭을 검출하는 위상 주파수 검출기;
상기 위상 주파수 검출기의 출력을 디지털 필터링하는 디지털 로우 패스 필터;
상기 필터링된 신호를 누적 오차 보정하여, 아날로그 신호로 변환하는 디지털-아날로그 변환기;
루프 내 구비되는 전압 제어 발진기의 제1 클럭 신호와, 상기 변환된 아날로그 신호를 지연 제어 신호로서 인가받아, 상기 지연 제어 신호에 따라 상기 제1 클럭 신호가 시간 지연된 제2 클럭 신호를 이용한 위상 오차 검출에 따라, 잡음 제거된 피드백 주파수 신호를 출력하는 발진기 루프 회로; 및
상기 루프 회로의 피드백 주파수 신호 출력을 분주하여, 상기 위상 주파수 검출기의 귀환 클럭 신호로 인가하는 분주기를 포함하는
위상 고정 루프 회로.In a phase locked loop circuit,
A phase frequency detector detecting a reference clock according to a phase difference between an input reference clock signal and a feedback clock signal;
A digital low pass filter for digitally filtering the output of the phase frequency detector;
A digital-to-analog converter configured to correct the cumulative error of the filtered signal and convert the filtered signal into an analog signal;
Phase error detection using a first clock signal of a voltage controlled oscillator provided in a loop and the converted analog signal as a delay control signal, and a second clock signal whose time is delayed by the first clock signal according to the delay control signal An oscillator loop circuit for outputting a noise canceled feedback frequency signal; And
And a divider for dividing a feedback frequency signal output of the loop circuit and applying the feedback frequency signal as a feedback clock signal of the phase frequency detector.
Phase locked loop circuit. 제8항에 있어서,
상기 전압 제어 발진기는,
상기 루프 회로의 위상 오차 검출 결과에 따라 피드백 제어되는 하나 이상의 지연 셀을 포함하는 링 발진기인 것을 특징으로 하는
위상 고정 루프 회로.The method of claim 8,
The voltage controlled oscillator,
And a ring oscillator including one or more delay cells that are feedback-controlled according to the phase error detection result of the loop circuit.
Phase locked loop circuit. 제9항에 있어서,
상기 발진기 루프 회로는,
상기 지연 제어 신호에 따라, 상기 지연 셀 중 어느 하나의 노드로부터 출력되는 상기 제1 클럭 신호의 부분 비례(FRACTIONAL) 주기 신호로부터 지연된 상기 제2 클럭 신호를 출력하는 시간 지연부를 포함하는
위상 고정 루프 회로.The method of claim 9,
The oscillator loop circuit,
And a time delay unit configured to output the second clock signal delayed from a partial proportional period signal of the first clock signal output from any one of the delay cells according to the delay control signal.
Phase locked loop circuit. 제9항에 있어서,
상기 발진기 루프 회로는,
상기 제1 클럭 신호 및 상기 제2 클럭 신호를 서브 샘플링하여, 상기 발진기의 전원 잡음으로 인한 위상 오차를 검출하는 서브 샘플링 페이즈 검출기(SSPD)를 포함하는
위상 고정 루프 회로.The method of claim 9,
The oscillator loop circuit,
A subsampling phase detector (SSPD) for subsampling the first clock signal and the second clock signal to detect phase error due to power supply noise of the oscillator;
Phase locked loop circuit. 제8항에 있어서,
상기 레퍼런스 클럭 신호에 따라 상기 발진기 루프 회로가 위상 고정된 경우, 상기 지연 제어 신호로부터 결정되는 시간 지연 값은, 상기 제1 클럭 신호의 주기와 동일하게 형성되는 것을 특징으로 하는
위상 고정 루프 회로.The method of claim 8,
When the oscillator loop circuit is phase locked according to the reference clock signal, a time delay value determined from the delay control signal is formed in the same manner as a period of the first clock signal.
Phase locked loop circuit.
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