KR102005439B1 - Method of manufacturing solar cell - Google Patents

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Abstract

태양 전지 제조 방법을 제공한다. 태양 전지 제조 방법은 반도체 기판 상에 터널링층을 형성하고, 상기 터널링층 상에 제1 도전형 영역과 제2 도전형 영역을 형성하고, 상기 제1 도전형 영역과 상기 제2 도전형 영역과 각각 연결되는 제1 전극과 제2 전극을 형성하는 것을 포함하고, 상기 제1 도전형 영역을 형성하는 것은, 제1 도전형 도펀트를 포함하는 반도체 물질을 증착시켜 제1 도전형 반도체층 형성하고, 상기 제1 도전형 반도체층을 열처리하는 것을 포함한다.A solar cell manufacturing method is provided. A solar cell manufacturing method includes forming a tunneling layer on a semiconductor substrate, forming a first conductive type region and a second conductive type region on the tunneling layer, and forming the first conductive type region and the second conductive type region Forming a first conductive type semiconductor layer by depositing a semiconductor material including a first conductive type dopant to form the first conductive type region and forming a first electrode and a second electrode to be connected to each other; And heat treating the first conductivity type semiconductor layer.

Description

태양 전지 제조 방법{METHOD OF MANUFACTURING SOLAR CELL}METHOD OF MANUFACTURING SOLAR CELL [0002]

본 발명은 태양 전지 제조 방법에 관한 것으로서, 좀더 상세하게는 반도체 기판 위에 형성되는 도전형 영역을 구비하는 태양 전지 제조 방법에 관한 것이다.The present invention relates to a solar cell manufacturing method, and more particularly, to a solar cell manufacturing method having a conductive region formed on a semiconductor substrate.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다. With the recent depletion of existing energy sources such as oil and coal, interest in alternative energy to replace them is increasing. Among them, solar cells are attracting attention as a next-generation battery that converts solar energy into electric energy.

이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 이러한 다양한 층 및 전극의 설계에 따라 태양 전지 효율이 결정될 수 있다. 태양 전지의 상용화를 위해서는 낮은 효율을 극복하여야 하는바, 다양한 층 및 전극이 태양 전지의 효율을 최대화할 수 있도록 제조되는 것이 요구된다. JP2006-019715A등을 참고하면, 레이저를 이용해 태양 전지를 제조하는 것을 개시하고 있다.In such solar cells, various layers and electrodes can be fabricated by design. The solar cell efficiency can be determined by the design of these various layers and electrodes. In order to commercialize solar cells, it is required to overcome low efficiency, and various layers and electrodes are required to be manufactured so as to maximize the efficiency of the solar cell. JP2006-019715A and the like disclose manufacturing a solar cell by using a laser.

본 발명은 우수한 효율을 가지는 태양 전지를 제조할 수 있는 태양 전지 제조 방법을 제공하고자 한다.The present invention provides a solar cell manufacturing method capable of manufacturing a solar cell having excellent efficiency.

상술한 기술적 과제를 해결하기 위해, 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법은 반도체 기판 상에 터널링층을 형성하고, 상기 터널링층 상에 제1 도전형 영역과 제2 도전형 영역을 형성하고, 상기 제1 도전형 영역과 상기 제2 도전형 영역과 각각 연결되는 제1 전극과 제2 전극을 형성하는 것을 포함하고, 상기 제1 도전형 영역을 형성하는 것은, 제1 도전형 도펀트를 포함하는 반도체 물질을 증착시켜 제1 도전형 반도체층 형성하고, 상기 제1 도전형 반도체층을 열처리하는 것을 포함한다.According to an aspect of the present invention, there is provided a method of fabricating a solar cell including forming a tunneling layer on a semiconductor substrate, forming a first conductive type region and a second conductive type region on the tunneling layer, And forming a first electrode and a second electrode respectively connected to the first conductive type region and the second conductive type region, wherein forming the first conductive type region includes forming a first conductive type dopant Forming a first conductive type semiconductor layer by depositing a semiconductor material including the first conductive type semiconductor layer and heat treating the first conductive type semiconductor layer.

본 발명의 몇몇 실시예에 따르면, 도전형 영역의 도핑 정도를 용이하게 제어할 수 있으며, 이를 통해 태양 전지의 효율을 향상시킬 수 있다.According to some embodiments of the present invention, the degree of doping of the conductive region can be easily controlled, thereby improving the efficiency of the solar cell.

도 1는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 3a 내지 도 3h는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다.
도 4a 내지 도 4f는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다.
도 5a 내지 도 5c는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다.
도 6a 내지 도 6c는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다. 1 is a cross-sectional view illustrating an example of a solar cell manufactured by a solar cell manufacturing method according to some embodiments of the present invention.
2 is a partial rear plan view of the solar cell shown in Fig.
3A to 3H are cross-sectional views illustrating a method of manufacturing a solar cell according to some embodiments of the present invention.
4A to 4F are cross-sectional views illustrating a method of manufacturing a solar cell according to some embodiments of the present invention.
5A to 5C are cross-sectional views illustrating a method of manufacturing a solar cell according to some embodiments of the present invention.
6A to 6C are cross-sectional views illustrating a method of manufacturing a solar cell according to some embodiments of the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, it is needless to say that the present invention is not limited to these embodiments and can be modified into various forms.

도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다. In the drawings, the same reference numerals are used for the same or similar parts throughout the specification. In the drawings, the thickness, the width, and the like are enlarged or reduced in order to make the description more clear, and the thickness, width, etc. of the present invention are not limited to those shown in the drawings.

그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다. Wherever certain parts of the specification are referred to as "comprising ", the description does not exclude other parts and may include other parts, unless specifically stated otherwise. Also, when a portion of a layer, film, region, plate, or the like is referred to as being "on" another portion, it also includes the case where another portion is located in the middle as well as the other portion. When a portion of a layer, film, region, plate, or the like is referred to as being "directly on" another portion, it means that no other portion is located in the middle.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지 제조 방법을 설명한다. 본 발명의 실시예에 따른 태양 전지 제조 방법에 의하여 제조되는 태양 전지의 일 예를 먼저 설명한 후에 본 발명의 실시예에 따른 태양 전지 제조 방법을 설명한다. Hereinafter, a method of manufacturing a solar cell according to an embodiment of the present invention will be described with reference to the accompanying drawings. An example of a solar cell manufactured by the method of manufacturing a solar cell according to an embodiment of the present invention will be described first, and then a method of manufacturing a solar cell according to an embodiment of the present invention will be described.

도 1는 본 발명의 실시예에 따른 태양 전지 제조 방법에 의하여 제조되는 태양 전지의 일 예를 도시한 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다. FIG. 1 is a cross-sectional view illustrating an example of a solar cell manufactured by a solar cell manufacturing method according to an embodiment of the present invention, and FIG. 2 is a partial rear plan view of the solar cell shown in FIG.

도 1 및 도 2을 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)에 또는 반도체 기판(10) 위에 형성되는 도전형 영역(32, 34)과, 도전형 영역(32, 34)에 연결되는 전극(42, 44)과, 반도체 기판(10) 위에 형성(일 예로, 접촉)되는 절연막을 포함한다. 본 실시예에서는 반도체 기판(10) 위에 위치하는 터널링층(20)이 상술한 절연막을 구성하고, 도전형 영역(32, 34)을 포함하는 반도체층(30)이 터널링층(20) 위에 위치하는 것을 예시하였다. 1 and 2, a solar cell 100 according to the present embodiment includes a semiconductor substrate 10 including a base region 110, a semiconductor substrate 10 formed on or in contact with the semiconductor substrate 10, Electrodes 42 and 44 connected to the conductive type regions 32 and 34 and an insulating film formed on the semiconductor substrate 10 to be in contact with the conductive type regions 32 and 34. In this embodiment, the tunneling layer 20 located on the semiconductor substrate 10 constitutes the above-described insulating film, and the semiconductor layer 30 including the conductive regions 32 and 34 is located on the tunneling layer 20 .

여기서, 반도체층(30)은, 제1 도전형을 가지는 제1 도전형 영역(32)과 제2 도전형을 가지는 제2 도전형 영역(34)을 포함하는 도전형 영역(32, 34)을 포함하고, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 위치하며 진성을 가지는 배리어 영역(36)을 포함할 수 있다. Here, the semiconductor layer 30 includes conductive type regions 32 and 34 including a first conductive type region 32 having a first conductive type and a second conductive type region 34 having a second conductive type. And may include a barrier region 36 located between the first conductive type region 32 and the second conductive type region 34 and having intrinsic characteristics.

그리고 전극(42, 44)은 제1 도전형 영역(32)에 연결되는 제1 전극(42)과 제2 도전형 영역(34)에 연결되는 제2 전극(44)을 포함할 수 있다. 그리고 태양 전지(100)는 전면 패시베이션막(24), 반사 방지막(26), 후면 패시베이션막(40) 등의 또 다른 절연막을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.The electrodes 42 and 44 may include a first electrode 42 connected to the first conductive type region 32 and a second electrode 44 connected to the second conductive type region 34. The solar cell 100 may further include another insulating film such as a front passivation film 24, an antireflection film 26, and a rear passivation film 40. This will be explained in more detail.

반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하여 제2 도전형을 가지는 베이스 영역(110)을 포함할 수 있다. 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질 반도체로 구성될 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 또는 다결정 반도체(일 예로, 단결정 또는 다결정 실리콘)로 구성될 수 있다. 특히, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 반도체(예를 들어, 단결정 반도체 웨이퍼, 좀더 구체적으로는, 반도체 실리콘 웨이퍼)로 구성될 수 있다. 이와 같이 결정성이 높아 결함이 적은 베이스 영역(110) 또는 반도체 기판(10)을 기반으로 하면 전기적 특성이 우수하다.The semiconductor substrate 10 may include a base region 110 having a second conductivity type including a second conductivity type dopant at a relatively low doping concentration. The base region 110 may be formed of a crystalline semiconductor including a second conductive dopant. In one example, the base region 110 may be composed of a single crystal or a polycrystalline semiconductor (e.g., single crystal or polycrystalline silicon) including a second conductive type dopant. In particular, the base region 110 may be comprised of a single crystal semiconductor (e.g., a single crystal semiconductor wafer, more specifically a semiconductor silicon wafer) comprising a second conductive dopant. The electrical characteristics are excellent based on the base region 110 or the semiconductor substrate 10 having high crystallinity and few defects.

제2 도전형은 p형 또는 n형일 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면, 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. The second conductivity type may be p-type or n-type. For example, if the base region 110 has an n-type, the p-type (n-type) semiconductor layer forming a junction with the base region 110 and forming a carrier by photoelectric conversion It is possible to increase the photoelectric conversion area by forming the first conductivity type region 32 of the first conductivity type. In this case, the first conductivity type region 32 having a large area can effectively collect holes having a relatively low moving speed, thereby contributing to the improvement of photoelectric conversion efficiency. However, the present invention is not limited thereto.

그리고 반도체 기판(10)은 반도체 기판(10)의 전면 쪽에 위치하는 전면 전계 영역(또는 전계 영역)(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.The semiconductor substrate 10 may include a front electric field area (or an electric field area) 130 located on the front side of the semiconductor substrate 10. The front field region 130 may have a doping concentration higher than that of the base region 110 while having the same conductivity type as that of the base region 110. [

본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형을 가지는 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체를 포함하여 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분을 구성할 수 있다. 이때, 전면 전계 영역(130)의 도핑 농도는 동일한 제2 도전형을 가지는 제2 도전형 영역(34)의 도핑 농도보다 작을 수 있다. In this embodiment, the front electric field region 130 is formed in the semiconductor substrate 10 as a doped region formed by doping a dopant having a second conductivity type with a relatively high doping concentration. Accordingly, the front electric field area 130 includes a crystalline (single crystal or polycrystalline) semiconductor having a second conductivity type to constitute a part of the semiconductor substrate 10. For example, the front electric field area 130 can form a part of a single crystal semiconductor substrate having a second conductivity type (for example, a single crystal silicon wafer substrate). At this time, the doping concentration of the front electric field region 130 may be smaller than the doping concentration of the second conductive type region 34 having the same second conductivity type.

그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 전면 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 영역이 전면 전계 영역(130)을 구성할 수도 있다. 예를 들어, 베이스 영역(110)이 n형인 경우에는 전면 패시베이션막(24)이 고정 음전하를 가지는 산화물(예를 들어, 알루미늄 산화물)로 구성되어 베이스 영역(110)의 표면에 반전 영역(inversion layer)를 형성하여 이를 전계 영역으로 이용할 수 있다. 이 경우에는 반도체 기판(10)이 별도의 도핑 영역을 구비하지 않고 베이스 영역(110)만으로 구성되어, 반도체 기판(10)의 결함을 최소화할 수 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.However, the present invention is not limited thereto. Therefore, it is also possible to form the front electric field area 130 by doping a second conductive type dopant to a semiconductor layer other than the semiconductor substrate 10 (for example, an amorphous semiconductor layer, a microcrystalline semiconductor layer, or a polycrystalline semiconductor layer) have. Or a region which is similar to that doped by the fixed charge of the layer formed adjacent to the semiconductor substrate 10 (for example, the front passivation film 24 and / or the antireflection film 26) 130). For example, when the base region 110 is n-type, the front passivation film 24 may be formed of an oxide (for example, aluminum oxide) having a fixed negative charge to form an inversion layer ) Can be formed and used as an electric field region. In this case, the semiconductor substrate 10 does not have a separate doping region but consists only of the base region 110, thereby minimizing defects in the semiconductor substrate 10. [ The front electric field area 130 having various structures can be formed by various other methods.

본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 반도체 기판(10)에 형성된 텍스쳐링 구조는 반도체의 특정한 결정면(일 예로, (111)면)을 따라 형성된 외면을 가지는 일정한 형상(일 예로, 피라미드 형상)을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되어 표면 거칠기가 증가되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.In the present embodiment, the front surface of the semiconductor substrate 10 may be textured to have irregularities such as pyramids. The texturing structure formed in the semiconductor substrate 10 may have a certain shape (e.g., a pyramid shape) having an outer surface formed along a specific crystal plane (for example, (111) plane) of the semiconductor. If the surface roughness of the semiconductor substrate 10 is increased by forming concavities and convexities on the front surface of the semiconductor substrate 10 by such texturing, the reflectance of light incident through the front surface of the semiconductor substrate 10 can be reduced. Accordingly, the amount of light reaching the pn junction formed by the base region 110 and the first conductivity type region 32 can be increased, and the light loss can be minimized.

그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.The rear surface of the semiconductor substrate 10 may be made of a relatively smooth and flat surface having a surface roughness lower than that of the front surface by mirror polishing or the like. When the first and second conductivity type regions 32 and 34 are formed together on the rear side of the semiconductor substrate 10 as in the present embodiment, the characteristics of the solar cell 100 This can vary greatly. As a result, unevenness due to texturing is not formed on the rear surface of the semiconductor substrate 10, so that passivation characteristics can be improved and the characteristics of the solar cell 100 can be improved. However, the present invention is not limited thereto, and it is also possible to form concavities and convexities by texturing on the rear surface of the semiconductor substrate 10 according to circumstances. Various other variations are possible.

반도체 기판(10)의 후면 위에는 반도체 기판(10) 위에 형성되는 절연막으로 터널링층(20)이 형성될 수 있다. 일 예로, 터널링층(20)은 반도체 기판(10)의 후면에 접촉하여 형성되어 구조를 단순화할 수 있다. 그리고 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성되어 별도의 패터닝 없이 간단한 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 형상 등은 다양한 변형이 가능하다. A tunneling layer 20 may be formed on the rear surface of the semiconductor substrate 10 as an insulating film formed on the semiconductor substrate 10. For example, the tunneling layer 20 may be formed in contact with the rear surface of the semiconductor substrate 10 to simplify the structure. The tunneling layer 20 may be formed entirely on the rear surface of the semiconductor substrate 10 and may be formed by a simple process without additional patterning. However, the present invention is not limited thereto, and the shape and the like of the tunneling layer 20 can be variously modified.

터널링층(20)은 전자 및 정공에게 일종의 배리어(barrier)로 작용하여, 소수 캐리어(minority carrier)가 통과되지 않도록 하고, 터널링층(20)에 인접한 부분에서 축적된 후에 일정 이상의 에너지를 가지는 다수 캐리어(majority carrier)만이 터널링층(20)을 통과할 수 있도록 한다. 이때, 일정 이상의 에너지를 가지는 다수 캐리어는 터널링 효과에 의하여 쉽게 터널링층(20)을 통과할 수 있다. 또한, 터널링층(20)은 도전형 영역(32, 34)의 도펀트가 반도체 기판(10)으로 확산하는 것을 방지하는 확산 배리어로서의 역할을 수행할 수 있다. 이러한 터널링층(20)은 다수 캐리어가 통과할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물 등을 포함할 수 있다. 특히, 터널링층(20)이 실리콘 산화물을 포함하는 실리콘 산화물층으로 구성될 수 있다. 실리콘 산화물층은 패시베이션 특성이 우수하며 캐리어가 이동하기 쉬운 막이기 때문이다. 이러한 터널링층(20)은 특정한 조건에서 습식 화학(wet chemical) 및/또는 열적 산화(thermal oxidation)에 의하여 형성된 층일 수 있는데, 이에 대해서는 추후에 좀더 상세하게 설명한다. The tunneling layer 20 acts as a kind of barrier to electrons and holes to prevent the minority carriers from passing therethrough and to prevent the majority carriers from being accumulated in the portion adjacent to the tunneling layer 20, so that only the majority carriers can pass through the tunneling layer 20. At this time, a plurality of carriers having energy above a certain level can easily pass through the tunneling layer 20 by the tunneling effect. The tunneling layer 20 may also serve as a diffusion barrier to prevent the dopants of the conductive regions 32 and 34 from diffusing into the semiconductor substrate 10. [ The tunneling layer 20 may include a variety of materials through which a plurality of carriers can pass, for example, oxides, nitrides, and the like. In particular, the tunneling layer 20 may be composed of a silicon oxide layer comprising silicon oxide. This is because the silicon oxide layer is a film which is excellent in passivation characteristics and in which the carrier is easy to move. The tunneling layer 20 may be a layer formed by wet chemical and / or thermal oxidation under specific conditions, which will be described in detail later.

이때, 터널링층(20)의 두께는 후면 패시베이션막(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께가 5nm 이하(좀더 구체적으로는, 2nm 이하, 일 예로, 1nm 내지 2nm)일 수 있다. 터널링층(20)의 두께(T)가 5nm를 초과하면 캐리어의 이동이 원활하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있다. 캐리어의 이동을 좀더 원활하게 하기 위해서는 터널링층(20)의 두께가 2nm 이하일 수 있다. 이와 같이 터널링층(20)의 두께가 2nm 이하로 얇은 두께를 가지면, 캐리어의 전달을 원활하게 하여 태양 전지(100)의 충밀도(fill factor, FF)를 향상할 수 있다. 터널링층(20)의 두께가 1nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께가 다양한 값을 가질 수 있다.At this time, the thickness of the tunneling layer 20 may be smaller than the thickness of the rear passivation film 40. In one example, the thickness of the tunneling layer 20 may be 5 nm or less (more specifically, 2 nm or less, for example, 1 nm to 2 nm). If the thickness T of the tunneling layer 20 exceeds 5 nm, the carrier does not move smoothly and the solar cell 100 may not operate. The thickness of the tunneling layer 20 may be less than or equal to 2 nm in order to make the movement of the carrier more smooth. If the thickness of the tunneling layer 20 is as thin as 2 nm or less, the carrier can be smoothly transferred and the fill factor (FF) of the solar cell 100 can be improved. If the thickness of the tunneling layer 20 is less than 1 nm, it may be difficult to form the desired quality tunneling layer 20. However, the present invention is not limited thereto, and the thickness of the tunneling layer 20 may have various values.

터널링층(20) 위에는 도전형 영역(32, 34)을 포함하는 반도체층(30)이 위치할 수 있다. 일 예로, 반도체층(30)은 터널링층(20)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. On the tunneling layer 20, a semiconductor layer 30 including conductive regions 32 and 34 may be located. For example, the semiconductor layer 30 may be formed in contact with the tunneling layer 20 to simplify the structure. However, the present invention is not limited thereto.

본 실시예에서 반도체층(30)은, 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 터널링층(20) 위에서 동일 평면 상에 위치할 수 있다. In this embodiment, the semiconductor layer 30 includes a first conductivity type region 32 having a first conductivity type dopant and exhibiting a first conductivity type, a second conductivity type region 32 having a second conductivity type dopant and exhibiting a second conductivity type, Type region 34. [0040] The first conductive type region 32 and the second conductive type region 34 may be coplanar on the tunneling layer 20.

즉, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 서로 동일하게 다른 층이 위치하지 않거나, 제1 및 제2 도전형 영역(32, 34)과 터널링층(20) 사이에 다른 층이 위치할 경우에는 제1 및 제2 도전형 영역(32, 34)에서 상기 다른 층은 동일한 적층 구조를 가질 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들과 동일 평면 상에 배리어 영역(36)이 위치할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 동일 평면 상에 위치하지 않을 수 있다.That is, no other layer is located between the first and second conductivity type regions 32 and 34 and the tunneling layer 20, or the first and second conductivity type regions 32 and 34 and the tunneling layer 20 20, the other layers in the first and second conductivity type regions 32, 34 may have the same lamination structure. And a barrier region 36 may be positioned between the first conductivity type region 32 and the second conductivity type region 34 on the same plane. However, the technical idea of the present invention is not limited thereto, and the first conductive type region 32 and the second conductive type region 34 may not be located on the same plane.

제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다. The first conductive type region 32 forms a pn junction (or a pn tunnel junction) between the base region 110 and the tunneling layer 20 to form an emitter region for generating carriers by photoelectric conversion.

이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다. At this time, the first conductive type region 32 may include a semiconductor (for example, silicon) including a first conductive type dopant opposite to the base region 110. The first conductive type region 32 is formed separately from the semiconductor substrate 10 on the semiconductor substrate 10 (more specifically, on the tunneling layer 20) and the first conductive type dopant is doped As shown in Fig. Accordingly, the first conductive type region 32 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 10 so that the first conductive type region 32 can be easily formed on the semiconductor substrate 10. For example, the first conductivity type region 32 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the first conductive type dopant.

본 발명에 있어서, 제1 도전형 도펀트는 제1 도전형 영역(32)을 형성하는 공정에서 제1 도전형 영역(32)에 함께 포함될 수 있다. 다만, 이에 제한되는 것은 아니며, 제1 도전형 도펀트는 반도체층을 형성한 후에 이온 주입법 등의 도핑 방법에 의하여 반도체층에 포함될 수도 있다. In the present invention, the first conductivity type dopant may be included in the first conductivity type region 32 in the process of forming the first conductivity type region 32. However, the present invention is not limited thereto, and the first conductive dopant may be included in the semiconductor layer by a doping method such as ion implantation after forming the semiconductor layer.

이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 제1 도전형 도펀트를 포함할 수 있다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 일 예로, 제1 도전형 도펀트는 p형을 가지는 보론(B)일 수 있다. At this time, the first conductive type region 32 may include a first conductive type dopant that can exhibit a conductive type opposite to the base region 110. That is, when the first conductivity type dopant is a p-type, a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. When the first conductivity type dopant is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used. As an example, the first conductivity type dopant may be boron (B) having a p-type.

본 발명에 있어서, 제1 도전형 영역(32) 내에서 제1 도전형 도펀트의 농도는 균일하지 않을 수 있다. 즉, 제1 도전형 영역(32)에서 제1 도전형 도펀트의 농도는 제1 전극(42)과 인접한 영역과 터널링층(20)과 인접한 영역에서 서로 다를 수 있다. 제1 도전형 영역(32)에서, 터널링층(20)과 인접한 영역의 제1 도전형 도펀트의 농도가 제1 전극과(42)과 인접한 영역의 제1 도전형 도펀트의 농도보다 높을 수 있다. In the present invention, the concentration of the first conductivity type dopant in the first conductivity type region 32 may not be uniform. That is, the concentration of the first conductive dopant in the first conductive type region 32 may be different from that in the region adjacent to the first electrode 42 and in the region adjacent to the tunneling layer 20. In the first conductive type region 32, the concentration of the first conductive type dopant in the region adjacent to the tunneling layer 20 may be higher than the concentration of the first conductive type dopant in the region adjacent to the first electrode 42.

따라서, 제1 도전형 영역(32)에서, 터널링층(20)과 인접할수록 제1 도전형 도펀트의 농도가 증가될 수 있다. 이를 통해, 터널링층(20)을 통한 캐리어의 터널링 효과를 향상시킬 수 있다.Therefore, in the first conductive type region 32, the concentration of the first conductive type dopant can be increased as the distance from the tunneling layer 20 is increased. Through this, the tunneling effect of the carrier through the tunneling layer 20 can be improved.

또한, 제1 도전형 영역(32)을 형성하는 반도체층의 그레인(grain) 사이즈는 균일하지 않을 수 있다. 즉, 제1 도전형 영역(32)에서 그레인(grain) 사이즈는 제1 전극(42)과 인접한 영역과 터널링층(20)과 인접한 영역에서 서로 다를 수 있다. 제1 도전형 영역(32)에서, 터널링층(20)과 인접한 영역의 그레인(grain) 사이즈가 제1 전극(42)과 인접한 영역의 그레인(grain) 사이즈보다 작을 수 있다. 따라서, 제1 도전형 영역(32)에서, 제1 전극(42)과 인접할수록 제1 도전형 영역(32)을 형성하는 반도체 물질의 그레인 사이즈가 증가될 수 있다.In addition, the grain size of the semiconductor layer forming the first conductivity type region 32 may not be uniform. That is, the size of the grain in the first conductive type region 32 may be different from that in the region adjacent to the first electrode 42 and the region adjacent to the tunneling layer 20. In the first conductive type region 32, the grain size of the region adjacent to the tunneling layer 20 may be smaller than the grain size of the region adjacent to the first electrode 42. Therefore, in the first conductive type region 32, the grain size of the semiconductor material forming the first conductive type region 32 can be increased as the first electrode 42 is adjacent to the first electrode type.

또한, 제1 도전형 영역(32) 내에서 밴드갭 에너지는 균일하지 않을 수 있다. 즉, 제1 도전형 영역(32) 내에서 밴드갭 에너지는 제1 전극(42)과 인접한 영역과 터널링층(20)과 인접한 영역에서 서로 다를 수 있다. 제1 도전형 영역(32)에서, 터널링층(20)과 인접한 영역의 밴드갭 에너지가 제1 전극(42)과 인접한 영역의 밴드갭 에너지보다 작을 수 있다. 따라서, 제1 도전형 영역(32)에서, 제1 전극(42)과 인접할수록 밴드갭 에너지는 감소될 수 있다.Also, the band gap energy in the first conductivity type region 32 may not be uniform. That is, the band gap energy in the first conductive type region 32 may be different from that in the region adjacent to the first electrode 42 and in the region adjacent to the tunneling layer 20. In the first conductive type region 32, the band gap energy of the region adjacent to the tunneling layer 20 may be smaller than the band gap energy of the region adjacent to the first electrode 42. Thus, in the first conductivity type region 32, the band gap energy can be reduced as it is adjacent to the first electrode 42.

제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다. The second conductivity type region 34 forms a back surface field to prevent carriers from being lost by recombination on the surface of the semiconductor substrate 10 (more precisely, the back surface of the semiconductor substrate 10) Thereby constituting a rear electric field area.

이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다. At this time, the second conductive type region 34 may include a semiconductor (e.g., silicon) including the same second conductive type dopant as the base region 110. In this embodiment, the second conductivity type region 34 is formed separately from the semiconductor substrate 10 on the semiconductor substrate 10 (more specifically on the tunneling layer 20) and the second conductivity type dopant is doped As shown in Fig. Accordingly, the second conductive type region 34 may be formed of a semiconductor layer having a crystal structure different from that of the semiconductor substrate 10 so that the second conductive type region 34 can be easily formed on the semiconductor substrate 10. For example, the second conductivity type region 34 may be an amorphous semiconductor, a microcrystalline semiconductor, or a polycrystalline semiconductor (e.g., amorphous silicon, microcrystalline silicon, or polycrystalline silicon) that can be easily fabricated by various methods, And the second conductive type dopant.

본 발명에 있어서, 제2 도전형 도펀트는 제2 도전형 영역(34)을 형성하는 공정에서 제2 도전형 영역(34)에 함께 포함될 수 있다. 다만, 이에 제한되는 것은 아니며, 제2 도전형 도펀트는 반도체층을 형성한 후에 이온 주입법 등의 도핑 방법에 의하여 반도체층에 포함될 수도 있다. In the present invention, the second conductivity type dopant may be included in the second conductivity type region 34 in the process of forming the second conductivity type region 34. However, the present invention is not limited thereto, and the second conductive dopant may be included in the semiconductor layer by a doping method such as ion implantation after forming the semiconductor layer.

이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 제2 도전형 도펀트를 포함할 수 있다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 제2 도전형 도펀트가 n형을 가지는 인(P)일 수 있다. At this time, the second conductive type region 34 may include a second conductive type dopant that can exhibit the same conductivity type as the base region 110. That is, when the second conductivity type dopant is n-type, a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) can be used. When the second conductivity type dopant is p-type, a group III element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. As an example, the second conductivity type dopant may be phosphorus (P) having n-type conductivity.

본 발명에 있어서, 제2 도전형 영역(34) 내에서 제2 도전형 도펀트의 농도는 균일하지 않을 수 있다. 즉, 제2 도전형 영역(34)에서 제2 도전형 도펀트의 농도는 제2 전극(44)과 인접한 영역과 터널링층(20)과 인접한 영역에서 서로 다를 수 있다. 제2 도전형 영역(34)에서, 터널링층(20)과 인접한 영역의 제2 도전형 도펀트의 농도가 제2 전극과(44)과 인접한 영역의 제2 도전형 도펀트의 농도보다 높을 수 있다. 따라서, 제2 도전형 영역(34)에서, 터널링층(20)과 인접할수록 제2 도전형 도펀트의 농도가 증가될 수 있다. In the present invention, the concentration of the second conductivity type dopant in the second conductivity type region 34 may not be uniform. That is, the concentration of the second conductivity type dopant in the second conductivity type region 34 may be different from that in the region adjacent to the second electrode 44 and in the region adjacent to the tunneling layer 20. In the second conductivity type region 34, the concentration of the second conductivity type dopant in the region adjacent to the tunneling layer 20 may be higher than the concentration of the second conductivity type dopant in the region adjacent to the second electrode 44. Thus, in the second conductivity type region 34, the concentration of the second conductivity type dopant may be increased as it is adjacent to the tunneling layer 20.

또한, 제2 도전형 영역(34)을 형성하는 반도체층의 그레인(grain) 사이즈는 균일하지 않을 수 있다. 즉, 제2 도전형 영역(34)에서 그레인(grain) 사이즈는 제2 전극(44)과 인접한 영역과 터널링층(20)과 인접한 영역에서 서로 다를 수 있다. 제2 도전형 영역(34)에서, 터널링층(20)과 인접한 영역의 그레인(grain) 사이즈가 제2 전극(44)과 인접한 영역의 그레인(grain) 사이즈보다 작을 수 있다. 따라서, 제2 도전형 영역(34)에서, 제2 전극(44)과 인접할수록 제2 도전형 영역(34)을 형성하는 반도체 물질의 그레인 사이즈가 증가될 수 있다.In addition, the grain size of the semiconductor layer forming the second conductivity type region 34 may not be uniform. That is, the grain size in the second conductive type region 34 may be different from that in the region adjacent to the second electrode 44 and in the region adjacent to the tunneling layer 20. In the second conductivity type region 34, the grain size of the region adjacent to the tunneling layer 20 may be smaller than the grain size of the region adjacent to the second electrode 44. Thus, in the second conductivity type region 34, the grain size of the semiconductor material forming the second conductivity type region 34 can be increased as the second electrode 44 is adjacent to the second electrode.

또한, 제2 도전형 영역(34) 내에서 밴드갭 에너지는 균일하지 않을 수 있다. 즉, 제2 도전형 영역(34) 내에서 밴드갭 에너지는 제2 전극(44)과 인접한 영역과 터널링층(20)과 인접한 영역에서 서로 다를 수 있다. 제2 도전형 영역(34)에서, 터널링층(20)과 인접한 영역의 밴드갭 에너지가 제2 전극(44)과 인접한 영역의 밴드갭 에너지보다 작을 수 있다. 따라서, 제2 도전형 영역(34)에서, 제2 전극(44)과 인접할수록 밴드갭 에너지는 감소될 수 있다.Also, the bandgap energy in the second conductivity type region 34 may not be uniform. That is, the band gap energy in the second conductive type region 34 may be different from that in the region adjacent to the second electrode 44 and in the region adjacent to the tunneling layer 20. In the second conductivity type region 34, the band gap energy of the region adjacent to the tunneling layer 20 may be less than the band gap energy of the region adjacent to the second electrode 44. Thus, in the second conductivity type region 34, the band gap energy can be reduced as it is adjacent to the second electrode 44.

그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킨다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다. A barrier region 36 is positioned between the first conductive type region 32 and the second conductive type region 34 to separate the first conductive type region 32 and the second conductive type region 34 from each other. When the first conductive type region 32 and the second conductive type region 34 are in contact with each other, a shunt may be generated to deteriorate the performance of the solar cell 100. Accordingly, in this embodiment, unnecessary shunt can be prevented by positioning the barrier region 36 between the first conductive type region 32 and the second conductive type region 34.

배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용하거나, 또는, 배리어 영역(36)이 활성화되지 않은 도펀트를 포함하는 반도체를 포함할 수도 있다. The barrier region 36 may comprise a variety of materials that can substantially insulate them between the first conductive type region 32 and the second conductive type region 34. (I. E., Oxide or nitride), or the barrier region 36 is doped with a dopant that is not activated (e. G., Doped) You may.

배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32)과 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 방지하기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. When the barrier region 36 is formed separately from the first conductivity type region 32 and the second conductivity type region 34, the thickness of the barrier region 36 is different from that of the first conductivity type region 32 and the second conductivity type region 34, Region 34. [0035] For example, in order to more effectively prevent shorting of the first conductive type region 32 and the second conductive type region 34, a barrier region 36 is formed between the first conductive type region 32 and the second conductive type region 34 ). ≪ / RTI > Alternatively, the thickness of the barrier region 36 may be made smaller than the thickness of the first conductivity type region 32 and the second conductivity type region 34 in order to reduce the raw material for forming the barrier region 36. Of course, various modifications are possible. In addition, the basic constituent material of the barrier region 36 may include a material different from the first conductive type region 32 and the second conductive type region 34.

그리고 본 실시예에서는 배리어 영역(36)이 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이를 전체적으로 이격하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계 부분의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다.In this embodiment, the barrier region 36 is entirely spaced apart from the first conductivity type region 32 and the second conductivity type region 34. However, the present invention is not limited thereto. Therefore, the barrier region 36 may be formed to separate only a part of the boundary portions of the first conductive type region 32 and the second conductive type region 34. According to this, other portions of the boundaries of the first conductivity type region 32 and the second conductivity type region 34 may be in contact with each other.

여기서, 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34), 그리고 배리어 영역(36)의 평면 구조는 추후에 도 2을 참조하여 좀더 상세하게 설명한다.Here, the area of the first conductivity type region 32 having a conductivity type different from that of the base region 110 can be wider than the area of the second conductivity type region 34 having the same conductivity type as that of the base region 110 have. Accordingly, the pn junction formed through the tunneling layer 20 between the base region 110 and the first conductive type region 32 can be made wider. At this time, when the base region 110 and the second conductivity type region 34 have the n-type conductivity and the first conductivity type region 32 has the p-type conductivity, the first conductivity type region It is possible to effectively collect holes having a relatively slow moving speed by the electron beam 32. [ The planar structure of the first conductive type region 32, the second conductive type region 34, and the barrier region 36 will be described later in detail with reference to FIG.

반도체 기판(10)의 후면에서 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36) 위에 후면 패시베이션막(40)이 형성될 수 있다. 일 예로, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및 배리어 영역(36)에 접촉하여 형성되어 구조를 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. The rear passivation film 40 may be formed on the first and second conductivity type regions 32 and 34 and the barrier region 36 on the rear surface of the semiconductor substrate 10. [ For example, the rear passivation film 40 may be formed in contact with the first and second conductivity type regions 32 and 34 and the barrier region 36 to simplify the structure. However, the present invention is not limited thereto.

후면 패시베이션막(40)은, 도전형 영역(32, 34)과 전극(42, 42)의 전기적 연결을 위한 개구부(402, 404)를 구비한다. 개구부(402, 404)는, 제1 도전형 영역(32)과 제1 전극(42)의 연결을 위한 제1 개구부(402)와, 제2 도전형 영역(34)과 제2 전극(44)의 연결을 위한 제2 개구부(404)를 구비한다. 이에 의하여 후면 패시베이션막(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하는 역할을 한다. 또한, 후면 패시베이션막(40)은 제1 및 제2 도전형 영역(32, 34) 및/또는 배리어 영역(36)을 패시베이션하는 효과를 가질 수 있다.The rear passivation film 40 has openings 402 and 404 for electrical connection between the conductive regions 32 and 34 and the electrodes 42 and 42. The openings 402 and 404 include a first opening 402 for connecting the first conductivity type region 32 and the first electrode 42 and a second opening 403 for connecting the second conductivity type region 34 and the second electrode 44, And a second opening 404 for connection with the second opening 404. As a result, the rear passivation film 40 is formed in the same manner as that of the first conductive type region 32 and the second conductive type region 34 in the case of the electrode to which the first conductive type region 32 and the second conductive type region 34 should not be connected 44 in the case of the second conductivity type region 34 and the first electrode 42 in the case of the second conductivity type region 34). In addition, the back passivation film 40 may have the effect of passivating the first and second conductivity type regions 32, 34 and / or the barrier region 36.

후면 패시베이션막(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 실리콘 탄화물, 비정질 실리콘 등을 포함하는 단일막 또는 다층막일 수 있다. The back passivation film 40 may be a single film or a multilayer film including silicon oxide, silicon nitride, silicon oxynitride, silicon carbide, amorphous silicon, and the like.

반도체층(30) 위에서 전극(42, 44) 위치하지 않는 부분에 후면 패시베이션막(40)이 위치할 수 있다. 후면 패시베이션막(40)은 터널링층(20)보다 두꺼운 두께를 가질 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 그 외의 다양한 변형이 가능하다. The rear passivation film 40 may be positioned on the semiconductor layer 30 at a portion not located at the electrodes 42 and 44. [ The back passivation film 40 may have a greater thickness than the tunneling layer 20. As a result, the insulating characteristics and the passivation characteristics can be improved. Various other variations are possible.

일 예로, 본 실시예에서 전면 패시베이션막(24) 및/또는 반사 방지막(26), 후면 패시베이션막(40)은 우수한 절연 특성, 패시베이션 특성 등을 가질 수 있도록 도펀트 등을 구비하지 않을 수 있다. For example, in the present embodiment, the front passivation film 24 and / or the antireflection film 26 and the rear passivation film 40 may not include a dopant or the like so as to have excellent insulating properties, passivation properties, and the like.

반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다. Electrodes 42 and 44 located on the rear surface of the semiconductor substrate 10 include a first electrode 42 electrically and physically connected to the first conductivity type region 32 and a second electrode 42 electrically connected to the second conductivity type region 34 And a second electrode 44 electrically and physically connected.

이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.The first and second electrodes 42 and 44 may include various metal materials. The first and second electrodes 42 and 44 are connected to the first conductive type region 32 and the second conductive type region 34 without being electrically connected to each other, And can have a variety of planar shapes. That is, the present invention is not limited to the planar shapes of the first and second electrodes 42 and 44.

이하에서는 도 1 및 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상의 일 예를 상세하게 설명한다. 1 and 2, the first conductive type region 32 and the second conductive type region 34, the barrier region 36, and the planar shape of the first and second electrodes 42 and 44 Will be described in detail.

도 1 및 도 2을 참조하면, 본 실시예에서는, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성되면서, 길이 방향과 교차하는 방향에서 서로 교번하여 위치하고 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 1 and 2, in the present embodiment, the first conductive type region 32 and the second conductive type region 34 are formed to be long in a stripe shape, and alternate with each other in the direction crossing the longitudinal direction Respectively. Barrier regions 36 may be located between the first conductivity type region 32 and the second conductivity type region 34 to isolate them. Although not shown, a plurality of first conductive regions 32 spaced apart from each other may be connected to each other at one edge, and a plurality of second conductive regions 34 separated from each other may be connected to each other at the other edge. However, the present invention is not limited thereto.

이때, 상술한 바와 같이 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. At this time, the area of the first conductivity type region 32 may be larger than the area of the second conductivity type region 34 as described above. In one example, the areas of the first conductivity type region 32 and the second conductivity type region 34 can be adjusted by varying their widths. That is, the width W1 of the first conductivity type region 32 may be greater than the width W2 of the second conductivity type region 34. [

그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 그 외의 다양한 변형이 가능하다. 그리고 도면에 도시하지는 않았지만, 제1 전극(42)이 일측 가장자리에서 서로 연결되어 형성되고, 제2 전극(44)이 타측 가장자리에서 서로 연결되어 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.The first electrode 42 may be formed in a stripe shape corresponding to the first conductivity type region 32 and the second electrode 44 may be formed in a stripe shape corresponding to the second conductivity type region 34 . Various other variations are possible. Although not shown in the figure, the first electrodes 42 may be connected to each other at one edge, and the second electrodes 44 may be connected to each other at the other edge. However, the present invention is not limited thereto.

다시 도 1를 참조하면, 반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 전면 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 전면 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 전면 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 전면 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.1, a front passivation film 24 and / or an antireflection film (not shown) are formed on the front surface of the semiconductor substrate 10 (more precisely, on the front electric field area 130 formed on the front surface of the semiconductor substrate 10) 26) can be located. Only the front passivation film 24 may be formed on the semiconductor substrate 10 or only the antireflection film 26 may be formed on the semiconductor substrate 10 or the front passivation film 26 may be formed on the semiconductor substrate 10. [ The antireflection film 24 and the antireflection film 26 may be sequentially disposed. The front passivation film 24 and the antireflection film 26 are sequentially formed on the semiconductor substrate 10 so that the semiconductor substrate 10 is contacted with the front passivation film 24. However, the present invention is not limited thereto, and the semiconductor substrate 10 may be formed in contact with the anti-reflection film 26, and various other modifications are possible.

전면 패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다. The front passivation film 24 and the antireflection film 26 may be formed entirely on the entire surface of the semiconductor substrate 10. [ Here, the term " formed as a whole " includes not only completely formed physically but also includes cases where there are inevitably some exclusion parts.

전면 패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 전면 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.The front passivation film 24 is formed in contact with the front surface of the semiconductor substrate 10 to passivate defects existing in the front surface or bulk of the semiconductor substrate 10. [ Thus, the recombination site of the minority carriers can be removed to increase the open-circuit voltage of the solar cell 100. The antireflection film 26 reduces the reflectance of light incident on the front surface of the semiconductor substrate 10. The amount of light reaching the pn junction formed at the interface between the base region 110 and the first conductive type region 32 can be increased. Accordingly, the short circuit current Isc of the solar cell 100 can be increased. As described above, the open-circuit voltage and the short-circuit current of the solar cell 100 can be increased by the front passivation film 24 and the anti-reflection film 26, thereby improving the efficiency of the solar cell 100.

전면 패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 전면 패시베이션막(24) 및/또는 반사 방지막(26)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, 실리콘 탄화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 전면 패시베이션막(24)은, 반도체 기판(10) 위에 형성되는 실리콘 산화물층일 수 있고, 반사 방지막(26)은 실리콘 질화물층 및 실리콘 탄화물층이 차례로 적층된 구조를 가질 수 있다. The front passivation film 24 and / or the antireflection film 26 may be formed of various materials. For example, the front passivation film 24 and / or the antireflection film 26 may include a silicon nitride film, a silicon nitride film including hydrogen, a silicon oxide film, a silicon oxynitride film, an aluminum oxide film, a silicon carbide film, MgF 2 , ZnS, TiO 2 , 2 , or a multilayer film structure in which two or more films are combined. For example, the front passivation film 24 may be a silicon oxide layer formed on the semiconductor substrate 10, and the antireflection film 26 may have a structure in which a silicon nitride layer and a silicon carbide layer are sequentially stacked.

본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 통과하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다. When light is incident on the solar cell 100 according to the present embodiment, electrons and holes are generated by the photoelectric conversion at the pn junction formed between the base region 110 and the first conductivity type region 32, And electrons pass through the tunneling layer 20 to move to the first and second electrodes 42 and 44 after moving to the first conductivity type region 32 and the second conductivity type region 34, respectively. Thereby generating electrical energy.

본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. In the solar cell 100 having the rear electrode structure in which the electrodes 42 and 44 are formed on the rear surface of the semiconductor substrate 10 and electrodes are not formed on the front surface of the semiconductor substrate 10 as in the present embodiment, The shading loss can be minimized at the front of the display device. Thus, the efficiency of the solar cell 100 can be improved. However, the present invention is not limited thereto.

본 실시예에서는 반도체 기판(10) 위에 위치하는 도전형 영역(32, 34)이 우수한 품질을 가지도록 형성한다. 이를 도 3a 내지 도 3h를 참조한 본 발명의 실시예에 따른 태양 전지(100)의 제조 방법에서 상세하게 설명한다. 앞서 설명한 것들에 대해서는 상세한 설명을 생략하고 설명하지 않은 부분을 상세하게 설명한다. In this embodiment, the conductive regions 32 and 34 located on the semiconductor substrate 10 are formed to have excellent quality. This will be described in detail in the method of manufacturing the solar cell 100 according to the embodiment of the present invention with reference to FIGS. 3A to 3H. The detailed description will be omitted for the ones described above and the details not described will be described in detail.

도 3a 내지 도 3h는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다. 3A to 3H are cross-sectional views illustrating a method of manufacturing a solar cell according to some embodiments of the present invention.

먼저, 도 3a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)의 후면 위에 절연막인 터널링층(20)을 형성한다.First, as shown in FIG. 3A, a tunneling layer 20, which is an insulating film, is formed on the rear surface of a semiconductor substrate 10 including a base region 110 having a second conductive dopant.

터널링층(20)을 제조하는 방법은 다양한 방법이 고려될 수 있는데, 이처럼 얇은 두께의 터널링층(20)은 반도체 기판(10)의 표면을 액상의 산화제로 이뤄진 화학 솔루션(chemical solution)에 노출시켜 절연막인 터널링층(20)을 형성하는 방법이 이용된다. 산화제로는 오존(O3)과 과산화 수소(H2O2)와 같은 것들이 이용된다.The thinner tunneling layer 20 may be formed by exposing the surface of the semiconductor substrate 10 to a chemical solution comprising a liquid oxidizing agent A method of forming the tunneling layer 20 which is an insulating film is used. As the oxidizing agent, ozone (O 3 ) and hydrogen peroxide (H 2 O 2 ) are used.

다른 형태로, 열적 산화에 의해 터널링층(20)을 형성하는 것 역시 가능하다. 이 열적 산화는 일정 온도 분위기의 로(furnace)에 반도체 기판(10)을 위치시키고, 반응 가스를 주입해 반도체 기판(10)의 표면에서 화학 반응을 일으키는 형태로 이뤄진다. 반응 가스로는 질소(N2)와 산소(O2)가 이용될 수 있으며, 추가로 물 또는 염산의 액상 버블이 추가될 수도 있다. 이 열적 산화는 800℃ 내지 900℃의 온도에서 15분 내지 25분동안 실시된다.In another form, it is also possible to form the tunneling layer 20 by thermal oxidation. The thermal oxidation is performed by placing the semiconductor substrate 10 in a furnace of a constant temperature atmosphere and introducing a reaction gas to cause a chemical reaction on the surface of the semiconductor substrate 10. [ As the reaction gas, nitrogen (N 2) and oxygen (O 2) may be used, and liquid bubbles of water or hydrochloric acid may be added. This thermal oxidation is carried out at a temperature of 800 ° C to 900 ° C for 15 minutes to 25 minutes.

이어서, 도 3b를 참조하면, 터널링층(20) 상에 제1 도전형 반도체층(300)을 형성한다.Next, referring to FIG. 3B, a first conductive semiconductor layer 300 is formed on the tunneling layer 20.

제1 도전형 반도체층(300)을 형성하는 공정은, 화학 기상 증착(chemical vapor deposition, CVD)이거나, 압력을 조절하여 상압보다 낮은 압력에서 열처리 공정을 수행할 수 있는 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD) 을 통해 수행될 수 있다. 제1 도전형 반도체층(300)은 미세 결정질, 비정질, 또는 다결정 반도체로 구성될 수 있다. 제1 도전형 반도체층(300)은 터널링층(20)과 인-시츄 공정에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20) 및 제1 도전형 반도체층(300)에 인-시츄 공정이 적용되지 않을 수도 있다. The first conductive semiconductor layer 300 may be formed by a chemical vapor deposition (CVD) method or a low pressure chemical vapor deposition (CVD) method capable of performing a heat treatment process at a pressure lower than normal pressure by controlling a pressure chemical vapor deposition, LPCVD). The first conductive semiconductor layer 300 may be formed of a microcrystalline, amorphous, or polycrystalline semiconductor. The first conductive semiconductor layer 300 may be formed by an in-situ process with the tunneling layer 20. However, the present invention is not limited thereto, and the in-situ process may not be applied to the tunneling layer 20 and the first conductive semiconductor layer 300.

제1 도전형 반도체층(300)이 다결정 실리콘층 또는 비정질 실리콘층으로 이루어질 때, 실리콘을 포함하는 실란(SiH4) 기체를 원료 기체로 공급한다. 이 때, 제1 도전형 도펀트를 포함하는 도핑 가스를 함께 공급할 수 있다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 포함하는 도핑 가스를 사용할 수 있고, 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 포함하는 도핑 가스를 사용할 수 있다.When the first conductive semiconductor layer 300 is made of a polycrystalline silicon layer or an amorphous silicon layer, silane (SiH 4 ) gas containing silicon is supplied to the source gas. At this time, a doping gas including the first conductivity type dopant can be supplied together. That is, when the first conductivity type dopant is a p-type, a doping gas containing a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) When the dopant is n-type, a doping gas containing a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), antimony (Sb)

제1 도전형 반도체층(300)을 형성하는 동안, 제1 도전형 도펀트를 포함하는 도핑 가스의 공급량을 조절하여, 제1 도전형 반도체층(300)이 포함하는 제1 도전형 도펀트의 농도를 제1 도전형 반도체층(300) 내에서 변화시킬 수 있다. 즉, 제1 도전형 반도체층(300) 내에서, 터널링층(20)과 가까운 영역의 제1 도전형 도펀트의 농도가 높도록 제1 도전형 반도체층(300)을 형성할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 필요에 따라 제1 도전형 반도체층(300) 내에서, 터널링층(20)과 가까운 영역의 제1 도전형 도펀트의 농도가 낮도록 제1 도전형 반도체층(300)을 형성할 수 있다. During the formation of the first conductivity type semiconductor layer 300, the supply amount of the doping gas including the first conductivity type dopant is controlled so that the concentration of the first conductivity type dopant included in the first conductivity type semiconductor layer 300 Can be changed in the first conductivity type semiconductor layer (300). That is, the first conductivity type semiconductor layer 300 can be formed in the first conductivity type semiconductor layer 300 so that the concentration of the first conductivity type dopant in the region close to the tunneling layer 20 is high. However, the technical idea of the present invention is not limited thereto, and if necessary, in the first conductive semiconductor layer 300, the concentration of the first conductive type dopant in a region close to the tunneling layer 20 is low, The conductive semiconductor layer 300 can be formed.

그리고 제1 도전형 반도체층(300)의 증착 공정에서는 반도체 물질을 포함하는 기체 외에도 이산화질소(N2O) 기체 및/또는 산소(O2) 기체를 함께 주입하여 결정립 크기, 결정성 등을 조절할 수 있다. In addition, in the process of depositing the first conductive semiconductor layer 300, nitrogen dioxide (N 2 O) gas and / or oxygen (O 2 ) gas may be injected together with a gas including a semiconductor material to control the grain size and crystallinity have.

도면에서는 반도체 기판(10)의 후면에만 제1 도전형 반도체층(300)이 형성된 것을 예시하였으나, 본 발명이 이에 한정되는 것은 아니다. 제1 도전형 반도체층(300)의 제조 방법에 따라 반도체 기판(10)의 전면 및/또는 측면에도 제1 도전형 반도체층(300)이 추가적으로 형성될 수 있다. 이렇게 반도체 기판(10)의 전면 등에 형성된 제1 도전형 반도체층(300)은 추후에 별도의 단계에서 제거될 수 있다. Although the first conductive semiconductor layer 300 is formed only on the rear surface of the semiconductor substrate 10, the present invention is not limited thereto. The first conductive semiconductor layer 300 may be additionally formed on the front surface and / or the side surface of the semiconductor substrate 10 according to the method of manufacturing the first conductive semiconductor layer 300. The first conductive semiconductor layer 300 formed on the front surface of the semiconductor substrate 10 may be removed at a later stage.

이어서, 도 3c를 참조하면, 레이저를 조사하여 제1 도전형 반도체층(300)의 일부를 제1 도전형 영역(32)로 활성화시킨다.Referring to FIG. 3C, a portion of the first conductive semiconductor layer 300 is activated to the first conductive type region 32 by irradiating a laser.

도시된 바와 같이, 레이저를 선택적으로 조사하여 제1 도전형 반도체층(300)이 포함하는 제1 도전형 도펀트를 활성화시킬 수 있다. 이 경우, 레이저가 선택적으로 조사된 제1 도전형 영역(32)의 그레인(grain) 사이즈는 그렇지 않은 영역과 비교하여 상대적으로 클 수 있다. 따라서, 제1 도전형 반도체층(300)이 비정질 실리콘인 경우 레이저의 선택적 조사로 인해, 제1 도전형 영역(32)은 폴리 실리콘으로 결정성이 변화할 수 있다.As shown in the figure, the laser may be selectively irradiated to activate the first conductive dopant included in the first conductive semiconductor layer 300. In this case, the grain size of the first conductive type region 32 to which the laser is selectively irradiated may be relatively large compared with the region where the laser is selectively irradiated. Therefore, when the first conductivity type semiconductor layer 300 is amorphous silicon, the crystallinity of the first conductivity type region 32 may be changed to polysilicon due to selective irradiation of the laser.

또한, 레이저가 선택적으로 조사된 제1 도전형 영역(32)의 밴드갭 에너지는 그렇지 않은 영역과 비교하여 상대적으로 작을 수 있다. 따라서, 추후 공정에서 형성될 제1 전극이 형성될 영역에 레이저를 선택적으로 조사한 경우, 제1 전극과 대응되는 제1 도전형 영역(32) 일부의 밴드갭 에너지는 상대적으로 낮추고, 제2 도전형 영역과 인접한 제1 도전형 영역(32)의 일부의 밴드갭 에너지는 상대적으로 높게 되어 배리어 역할을 수행할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 추후 제1 전극이 형성될 영역과 대응되는 영역은 물론, 제1 도전형 반도체층(300)의 전 영역에 레이저를 조사할 수 있다.In addition, the band gap energy of the first conductive type region 32 to which the laser is selectively irradiated may be relatively small as compared with the region where the laser is selectively irradiated. Therefore, when a laser is selectively irradiated to a region where a first electrode to be formed in a subsequent process is to be formed, the band gap energy of a part of the first conductive type region 32 corresponding to the first electrode is relatively lowered, The bandgap energy of a part of the first conductive type region 32 adjacent to the region becomes relatively high and can act as a barrier. However, the technical idea of the present invention is not limited to this, and it is possible to irradiate the entire region of the first conductivity type semiconductor layer 300 with a laser as well as a region corresponding to a region where the first electrode is to be formed later.

본 발명에 있어서, 레이저를 선택적으로 조사하는 경우, 국부적인 열처리가 가능하므로 태양전지의 손상을 최소화시킬 수 있다.In the present invention, when a laser is selectively irradiated, it is possible to perform local heat treatment, so that the damage of the solar cell can be minimized.

한편, 앞서 설명한 바와 달리, 제1 도전형 영역(32)은 진성 반도체층에 제1 도전형 도펀트를 이온주입하고, 레이저를 선택적으로 조사하는 방법을 통해 형성할 수 있다. 다만, 이에 제한되는 것은 아니다.On the other hand, unlike the above description, the first conductivity type region 32 can be formed by ion implanting a first conductivity type dopant into the intrinsic semiconductor layer and selectively irradiating the laser. However, the present invention is not limited thereto.

이어서, 도 3d를 참조하면, 제1 도전형 반도체층(300)을 패터닝한다. 구체적으로, 제1 도전형 반도체층(300)을 패터닝하여, 증착 홈(34h)을 형성한다. 이 때, 제1 도전형 영역(32)과 제1 도전형 반도체층(300)의 일부가 잔존할 수 있다. 잔존하는 제1 도전형 반도체층(300)의 일부는 추후 베리어 영역으로 형성될 수 있다. 제1 도전형 반도체층(300)을 패터닝하는 것은, 사진 식각 공정을 포함하는 다양한 패터닝 공정으로 형성될 수 있다.Next, referring to FIG. 3D, the first conductive semiconductor layer 300 is patterned. Specifically, the first conductivity type semiconductor layer 300 is patterned to form a deposition groove 34h. At this time, a part of the first conductivity type region 32 and the first conductivity type semiconductor layer 300 may remain. A part of the remaining first conductivity type semiconductor layer 300 may be formed later as a barrier region. Patterning the first conductive semiconductor layer 300 can be performed by various patterning processes including a photolithography process.

이어서, 도 3e를 참조하면, 제1 도전형 영역(32)과 증착 홈(34h)을 덮는 제2 도전형 반도체층(340)을 형성한다. 제2 도전형 반도체층(340)은 상술한 제1 도전형 반도체층(300)의 도전형과 다른 제2 도전형 도펀트를 포함할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 포함하는 도핑 가스를 사용할 수 있고, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 포함하는 도핑 가스를 사용할 수 있다.Referring to FIG. 3E, a second conductive semiconductor layer 340 is formed to cover the first conductive type region 32 and the deposition groove 34h. The second conductivity type semiconductor layer 340 may include a second conductivity type dopant that is different from the conductivity type of the first conductivity type semiconductor layer 300 described above. When the second conductivity type dopant is a p-type, a doping gas containing a Group 3 element such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be used. In the case of n-type, a doping gas containing a Group 5 element such as phosphorus (P), arsenic (As), bismuth (Bi), and antimony (Sb) may be used.

제2 도전형 반도체층(340)은 상술한 제1 도전형 반도체층(300)과 동일한 공정으로 형성될 수 있으므로, 반복되는 설명은 생략한다. 이 때, 반도체 기판(10)의 전면을 텍스쳐링하고 전면 전계 영역(130) 형성할 수 있다. 즉, 제2 도전형 반도체층(340)과 전면 전계 영역(130)은 동시에 증착될 수 있다. The second conductive type semiconductor layer 340 may be formed by the same process as the first conductive type semiconductor layer 300 described above, and thus a repeated description thereof will be omitted. At this time, the entire surface of the semiconductor substrate 10 may be textured to form the front electric field area 130. That is, the second conductive semiconductor layer 340 and the front electric field region 130 can be simultaneously deposited.

한편, 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다. On the other hand, wet or dry texturing can be used for texturing the surface of the semiconductor substrate 10. The wet texturing can be performed by immersing the semiconductor substrate 10 in the texturing solution, and has a short process time. In dry texturing, the surface of the semiconductor substrate 10 is cut by using a diamond grill or a laser, so that irregularities can be formed uniformly, but the processing time is long and damage to the semiconductor substrate 10 may occur. Alternatively, the semiconductor substrate 10 may be textured by reactive ion etching (RIE) or the like. As described above, the semiconductor substrate 10 can be textured in various ways in the present invention.

이어서, 도 3f를 참조하면, 제2 도전형 영역(34)을 선택적인 레이저 조사로 형성할 수 있다. Next, referring to FIG. 3F, the second conductive type region 34 can be formed by selective laser irradiation.

구체적으로, 제2 도전형 반도체층(340)에 레이저를 선택적으로 조사하여 제2 도전형 영역(34)를 형성한다. 이 경우, 레이저가 선택적으로 조사된 제2 도전형 영역(34)의 그레인(grain) 사이즈는 그렇지 않은 영역과 비교하여 상대적으로 클 수 있다. 따라서, 제1 도전형 반도체층(300)이 비정질 실리콘인 경우 레이저의 선택적 조사로 인해, 제1 도전형 영역(32)은 폴리 실리콘으로 결정성이 변화할 수 있다.Specifically, the second conductivity type semiconductor layer 340 is selectively irradiated with a laser to form the second conductivity type region 34. In this case, the grain size of the second conductivity type region 34 in which the laser is selectively irradiated may be relatively large in comparison with the region where it is not. Therefore, when the first conductivity type semiconductor layer 300 is amorphous silicon, the crystallinity of the first conductivity type region 32 may be changed to polysilicon due to selective irradiation of the laser.

또한, 레이저가 선택적으로 조사된 제2 도전형 영역(34)의 밴드갭 에너지는 그렇지 않은 영역과 비교하여 상대적으로 작을 수 있다. 따라서, 추후 공정에서 형성될 제2 전극이 형성될 영역에 레이저를 선택적으로 조사한 경우, 제2 전극과 대응되는 제2 도전형 영역(34) 일부의 밴드갭 에너지는 상대적으로 낮추고, 제1 도전형 영역(32)과 인접한 제2 도전형 영역(34)의 일부의 밴드갭 에너지는 상대적으로 높게 되어 배리어 역할을 수행할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 추후 제2 전극이 형성될 영역과 대응되는 영역은 물론, 예비 제2 도전형 영역의 전 영역에 레이저를 조사할 수 있다.In addition, the band gap energy of the second conductive type region 34 in which the laser is selectively irradiated may be relatively small as compared with the non-irradiated region. Therefore, when a laser is selectively irradiated to a region where a second electrode to be formed in a subsequent process is to be formed, the band gap energy of a part of the second conductive type region 34 corresponding to the second electrode is relatively lowered, The band gap energy of the portion of the second conductivity type region 34 adjacent to the region 32 becomes relatively high and can act as a barrier. However, the technical idea of the present invention is not limited to this, and it is possible to irradiate the entire region of the spare second conductivity type region as well as the region corresponding to the region where the second electrode is to be formed later.

한편, 제1 도전형 영역(32)와 제2 도전형 영역(34) 사이에 배리어 영역(36)이 형성될 수 있다. 본 발명에 있어서, 배리어 영역(36)은 레이저가 조사되지 않은 영역일 수 있다. 따라서, 배리어 영역(36)은 상대적으로 높은 밴드갭 에너지를 가질 수 있으며, 이에 따라 배리어 역할을 수행할 수 있다. 다만, 이에 제한되는 것은 아니며, 배리어 영역(36)은 추가적인 공정을 통해 제1 도전형 영역(32) 및/또는 제2 도전형 영역(34)의 일부를 제거하고 형성될 수 있다. On the other hand, a barrier region 36 may be formed between the first conductive type region 32 and the second conductive type region 34. In the present invention, the barrier region 36 may be a region not irradiated with a laser. Accordingly, the barrier region 36 can have a relatively high band gap energy, and can thus act as a barrier. The barrier region 36 may be formed by removing a portion of the first conductive type region 32 and / or the second conductive type region 34 through an additional process.

본 실시예에서는 제1 도전형 영역(32)을 형성한 반도체 기판(10)의 전면을 텍스쳐링하고, 전면 전계 영역(130)과 제2 도전형 영역(34)을 함께 형성한 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 제1 도전형 영역(32), 제2 도전형 영역(34), 전면 전계 영역(130) 및 텍스쳐링 구조의 형성 순서는 다양하게 변형이 가능하다. 그리고 제2 도전형 영역(34)과 전면 전계 영역(130)이 서로 다른 공정에 의하여 형성될 수 있다. 한편, 제2 도전형 영역(34)은 진성 반도체층에 제2 도전형 도펀트를 이온주입하고, 레이저를 선택적으로 조사하는 방법을 통해 형성할 수 있다. 다만, 이에 제한되는 것은 아니다.The front surface of the semiconductor substrate 10 on which the first conductive type region 32 is formed is textured and the front electric field region 130 and the second conductive type region 34 are formed together. However, the present invention is not limited thereto. Accordingly, the formation order of the first conductive type region 32, the second conductive type region 34, the front electric field region 130, and the texturing structure can be variously modified. The second conductive type region 34 and the front electric field region 130 may be formed by different processes. On the other hand, the second conductivity type region 34 can be formed by ion implanting a second conductivity type dopant into the intrinsic semiconductor layer and selectively irradiating the laser. However, the present invention is not limited thereto.

이어서, 도 3g에 도시한 바와 같이, 반도체 기판(10)의 전면 및 후면에 또 다른 절연막을 형성한다. 즉, 반도체 기판(10)의 전면에 전면 패시베이션막(24) 및 반사 방지막(26)을 형성하고, 반도체 기판(10)의 후면에 후면 패시베이션막(40)을 형성한다. Next, as shown in FIG. 3G, another insulating film is formed on the front and rear surfaces of the semiconductor substrate 10. That is, a front passivation film 24 and an antireflection film 26 are formed on the entire surface of the semiconductor substrate 10, and a rear passivation film 40 is formed on the rear surface of the semiconductor substrate 10.

좀더 구체적으로, 반도체 기판(10)의 전면 위에 전면 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 후면 패시베이션막(40)을 전체적으로 형성한다. 전면 패시베이션막(24), 반사 방지막(26), 또는 후면 패시베이션막(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 전면 패시베이션막(24), 반사 방지막(26) 및 후면 패시베이션막(40)의 형성 순서가 한정되는 것은 아니다.  More specifically, the front passivation film 24 and the antireflection film 26 are entirely formed on the front surface of the semiconductor substrate 10, and the rear passivation film 40 is formed on the rear surface of the semiconductor substrate 10 as a whole. The front passivation film 24, the antireflection film 26 or the rear passivation film 40 may be formed by various methods such as vacuum deposition, chemical vapor deposition, spin coating, screen printing or spray coating. The order of forming the front passivation film 24, the antireflection film 26, and the rear passivation film 40 is not limited.

이어서, 도 3h에 도시한 바와 같이, 제1 및 제2 도전형 영역(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. Next, as shown in FIG. 3H, first and second electrodes 42 and 44 connected to the first and second conductivity type regions 32 and 34, respectively, are formed.

일 예로, 패터닝 공정에 의하여 후면 패시베이션막(40)에 제1 및 제2 개구부(402, 404)를 형성하고, 그 이후에 제1 및 제2 개구부(402, 404) 내를 채우면서 제1 및 제2 전극(42, 44)을 형성한다. 이때, 제1 및 제2 개구부(402, 404)는 레이저를 이용한 레이저 어블레이션, 또는 식각 용액 또는 식각 페이스트 등을 이용한 다양한 방법에 의하여 형성될 수 있다. 그리고 제1 및 제2 전극(42, 44)은 도금법, 증착법 등의 다양한 방법에 의하여 형성될 수 있다. For example, the first and second openings 402 and 404 are formed in the rear passivation film 40 by the patterning process, and then the first and second openings 402 and 404 are formed while filling the first and second openings 402 and 404, The second electrodes 42 and 44 are formed. At this time, the first and second openings 402 and 404 may be formed by laser ablation using a laser, or various methods using an etching solution or an etching paste. The first and second electrodes 42 and 44 may be formed by various methods such as a plating method and a deposition method.

다른 예로, 제1 및 제2 전극 형성용 페이스트를 후면 패시베이션막(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)가 형성되므로, 별도로 제1 및 제2 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.Alternatively, the first and second electrode forming pastes may be applied on the rear passivation film 40 by screen printing or the like, and then fire through or laser firing contact may be performed to form the above- The first and second electrodes 42 and 44 may be formed. In this case, since the first and second openings 402 and 404 are formed when the first and second electrodes 42 and 44 are formed, the process of forming the first and second openings 402 and 404 separately You do not need to add it.

본 발명에 있어서. 도전형 영역(32, 34)를 형성하는 것은, 도펀트를 포함하는 다결정 또는 비정질 구조의 반도체층을 형성하는 것을 포함하며, 상기 반도체층에 레이저를 조사하여 활성화시키는 것을 포함한다. 이에 따라, 도핑 정도를 용이하게 제어할 수 있으며, 도전형 영역(32, 34) 내에서의 도핑 농도의 조절 역시 가능하다.In the present invention, Formation of the conductive regions 32 and 34 includes forming a semiconductor layer of a polycrystalline or amorphous structure including a dopant and irradiating the semiconductor layer with laser to activate the semiconductor layer. Accordingly, the degree of doping can be easily controlled, and the doping concentration in the conductive regions 32 and 34 can be controlled.

이이서, 도 4a 내지 도 4f를 참조하여, 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명한다. 본 실시예에 따른 태양 전지 제조 방법은 상술한 태양 전지 제조 방법과 비교하여, 열처리를 전체적으로 수행하는 것을 제외하고 실질적으로 유사할 수 있다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며 반복되는 설명은 생략될 수 있다.4A to 4F, a method of manufacturing a solar cell according to some embodiments of the present invention will be described. The solar cell manufacturing method according to this embodiment can be substantially similar to the solar cell manufacturing method described above, except that the heat treatment is performed entirely. Accordingly, like reference numerals refer to like elements and repeated descriptions may be omitted.

도 4a 내지 도 4f는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다. 4A to 4F are cross-sectional views illustrating a method of manufacturing a solar cell according to some embodiments of the present invention.

도 4a를 참조하면, 반도체 기판(110) 상에 터널링층(20)과 제1 도전형 반도체층(300)을 형성한다. 구체적으로, 반도체 기판(110) 상에 터널링층(20)을 형성하고, 터널링층(20) 상에 제1 도전형 반도체층(300)을 형성한다. 상술한 실시예에서 설명한 바와 같이, 제1 도전형 반도체층(300)은 제1 도전형의 도펀트를 포함할 수 있다.Referring to FIG. 4A, a tunneling layer 20 and a first conductive semiconductor layer 300 are formed on a semiconductor substrate 110. Specifically, a tunneling layer 20 is formed on the semiconductor substrate 110, and a first conductive semiconductor layer 300 is formed on the tunneling layer 20. As described in the above embodiments, the first conductivity type semiconductor layer 300 may include a dopant of the first conductivity type.

도 4b를 참조하면, 제1 도전형 반도체층(300)을 패터닝하여, 증착 홈(34h)를 형성한다. 구체적으로, 열처리를 통해 제1 도전형 영역이 형성될 영역을 남기고, 제2 도전형 영역이 형성될 영역을 제거한다. 제2 도전형 영역이 형성될 영역이 증착 홈(34h)일 수 있다. 한편,상기 패터닝 공정은 사진 식각 공정을 포함하는 다앙한 패터닝 공정을 통해 수행될 수 있다. Referring to FIG. 4B, the first conductive semiconductor layer 300 is patterned to form a deposition groove 34h. Specifically, the region where the first conductivity type region is to be formed is left through the heat treatment, and the region where the second conductivity type region is to be formed is removed. The region in which the second conductivity type region is to be formed may be the deposition groove 34h. Meanwhile, the patterning process may be performed through a densely patterning process including a photolithography process.

도 4c를 참조하면, 열처리를 수행하여 제1 도전형 영역(32)을 형성한다. 구체적으로, 반도체 기판(110)을 전체적으로 열처리 하여, 패터닝된 제1 도전형 반도체층(300)을 제1 도전형 영역(32)로 활성화 시킨다. 본 실시예에 있어서, 상기 열처리 공정은 챔버(chamber) 또는 노(furnace) 내에서 수행 될 수 있다.Referring to FIG. 4C, a heat treatment is performed to form the first conductive type region 32. Specifically, the semiconductor substrate 110 is heat-treated as a whole to activate the patterned first conductivity type semiconductor layer 300 as the first conductivity type region 32. In the present embodiment, the heat treatment process may be performed in a chamber or a furnace.

이어서, 도 4d를 참조하면, 제2 도전형 반도체층(340)을 제1 도전형 영역(320)과 증착 홈(34h) 상에 형성한다. Referring to FIG. 4D, a second conductive semiconductor layer 340 is formed on the first conductive type region 320 and the deposition groove 34h.

이이서, 도 4e를 참조하면, 제2 도전형 반도체층(340)을 패터닝하여, 제2 도전형 영역(34)을 형성한다. 구체적으로, 제1 도전형 영역(320) 상에 배치된 제2 도전형 반도체층(340)을 제거하고, 패터닝하여 제2 도전형 영역(34)을 형성한다. 이 경우, 제1 도전형 영역(32)과 제2 도전형 영역(34)가 서로 이격되도록 패터닝될 수 있다. 즉, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 베리어 홈(36h)가 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 도전형 영역(32)과 제2 도전형 영역(34)은 연속적으로 형성될 수 있다. 이 때, 반도체 기판(10)의 전면을 텍스쳐링하고 전면 전계 영역(130) 형성할 수 있다. 즉, 제2 도전형 반도체층(340)과 전면 전계 영역(130)은 동시에 증착될 수 있다. 이어서, 열처리를 통해 제2 도전형 영역(34)을 활성화시킨다. 한편, 상기 열처리 공정은 제2 반도체층(340)의 패터닝 전 또는 후에 수행될 수 있다.Referring to FIG. 4E, the second conductivity type semiconductor layer 340 is patterned to form the second conductivity type region 34. More specifically, the second conductive type semiconductor layer 340 disposed on the first conductive type region 320 is removed and patterned to form the second conductive type region 34. In this case, the first conductive type region 32 and the second conductive type region 34 may be patterned to be spaced from each other. That is, a barrier groove 36h may be formed between the first conductivity type region 32 and the second conductivity type region 34. [ However, the technical idea of the present invention is not limited thereto, and the first conductive type region 32 and the second conductive type region 34 may be formed continuously. At this time, the entire surface of the semiconductor substrate 10 may be textured to form the front electric field area 130. That is, the second conductive semiconductor layer 340 and the front electric field region 130 can be simultaneously deposited. Then, the second conductivity type region 34 is activated by heat treatment. The heat treatment may be performed before or after the patterning of the second semiconductor layer 340.

도 4f를 참조하면, 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 베리어 영역(36)을 형성할 수 있다. Referring to FIG. 4F, a barrier region 36 may be formed between the first conductive type region 32 and the second conductive type region 34.

이이서, 상술한 실시예의 도 3g 및 도 3h와 동일한 중간 단계를 통해 도 1의 태양 전지를 제조한다.The solar cell of Figure 1 is then fabricated through the same intermediate steps as Figures 3g and 3h of the previous embodiments.

본 실시예에 있어서, 상술한 실시예와 달리 열처리는 전체적으로 수행될 수 있다. 따라서, 선택적인 열처리를 위한 추가적인 장치 없이 용이하게 열처리를 수행할 수 있다.In this embodiment, unlike the above-described embodiment, the heat treatment can be performed entirely. Thus, the heat treatment can be easily performed without any additional apparatus for selective heat treatment.

이어서, 도 5a 내지 도 5c를 참조하여, 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명한다. Next, referring to Figs. 5A to 5C, a method of manufacturing a solar cell according to some embodiments of the present invention will be described.

본 실시예에 따른 태양 전지 제조 방법은 상술한 태양 전지 제조 방법과 비교하여, 제2 도전형 영역을 형성하는 공정이 다른 점을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 반복되는 설명은 생략될 수 있다. The solar cell manufacturing method according to this embodiment is substantially the same as the above-described solar cell manufacturing method except for the process of forming the second conductivity type region. Accordingly, like reference numerals refer to like elements, and thus, repetitive descriptions may be omitted.

도 5a 내지 도 5c는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다. 5A to 5C are cross-sectional views illustrating a method of manufacturing a solar cell according to some embodiments of the present invention.

도 5a를 참조하면, 반도체 기판(110) 상에 패시베이션막(20)과 제1 도전형 반도체층(300)을 형성한다.Referring to FIG. 5A, a passivation film 20 and a first conductive semiconductor layer 300 are formed on a semiconductor substrate 110.

도 5b를 참조하면, 레이저를 선택적으로 조사하여, 제1 도전형 영역(32)을 형성한다.Referring to FIG. 5B, a laser is selectively irradiated to form a first conductivity type region 32. [0044] FIG.

도 5c를 참조하면, 반응 가스를 이용하여, 제2 도전형 영역(34)를 형성한다. 구체적으로, 마스크(40)를 이용하여, 제2 도전형 영역(34)을 노출시키고, 노출된 제2 도전형 영역(34)에 염화포스포릴(POCl3)인 반응 가스와 열확산을 이용해 제2 도전형 영역(34)을 형성한다. 이 때, 배리어 영역(36)은 마스크(40)를 통해 보호될 수 있다. Referring to FIG. 5C, a second conductivity type region 34 is formed using a reactive gas. Specifically, the mask 40 is used to expose the second conductive type region 34, and the second conductive type region 34 is exposed to the second conductive type region 34 using a reaction gas of phosphorous chloride (POCl 3 ) Conductive region 34 is formed. At this time, the barrier region 36 can be protected through the mask 40.

이 때, 반도체 기판(10)의 전면을 텍스쳐링하고 전면 전계 영역(130) 형성할 수 있다. 즉, 제2 도전형 반도체층(340)과 전면 전계 영역(130)은 반응 가스를 이용해 동시에 형성될 수 있다. 한편, 본 실시예에 있어서, 반응 가스를 이용하여 제2 도전형 영역(34)를 형성한 것으로 설명하였지만, 이와 달리 이온 주입을 통해 제2 도전형 영역(340)을 형성할 수 있다. 이후, 마스크(40)를 제거한 후에, 상술한 실시예의 도 3g 및 도 3h의 공정을 수행하여 도 1의 태양 전지를 제조할 수 있다.At this time, the entire surface of the semiconductor substrate 10 may be textured to form the front electric field area 130. That is, the second conductive semiconductor layer 340 and the front electric field area 130 may be formed simultaneously using a reactive gas. In this embodiment, the second conductivity type region 34 is formed by using the reaction gas. Alternatively, the second conductivity type region 340 may be formed through ion implantation. Thereafter, after the mask 40 is removed, the solar cell of FIG. 1 can be manufactured by performing the processes of FIGS. 3G and 3H of the above-described embodiment.

이어서, 도 6a 내지 도 6c를 참조하여, 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 설명한다. 6A to 6C, a method of manufacturing a solar cell according to some embodiments of the present invention will be described.

본 실시예에 따른 태양 전지 제조 방법은 상술한 태양 전지 제조 방법과 비교하여, 제2 도전형 영역을 형성하는 공정이 다른 점을 제외하고 실질적으로 동일하다. 따라서, 동일한 참조 번호는 동일한 구성 요소를 지칭하며, 이에 따라 반복되는 설명은 생략될 수 있다. The solar cell manufacturing method according to this embodiment is substantially the same as the above-described solar cell manufacturing method except for the process of forming the second conductivity type region. Accordingly, like reference numerals refer to like elements, and thus, repetitive descriptions may be omitted.

도 6a 내지 도 6c는 본 발명의 몇몇 실시예에 따른 태양 전지 제조 방법을 도시한 단면도들이다. 6A to 6C are cross-sectional views illustrating a method of manufacturing a solar cell according to some embodiments of the present invention.

도 6a는 상술한 실시예의 도 3d와 대응될 수 있다. 따라서, 이전 공정은 상술한 실시예와 동일하게 수행된다.Fig. 6A can correspond to Fig. 3D of the above-described embodiment. Thus, the previous process is performed in the same manner as the above-described embodiment.

도 6a를 참조하면, 제1 도전형 반도체층(300)을 패터닝한다. 이어서, 도 6b를 참조하면, 제1 도전형 영역(32) 및 증착 홈(34h) 상에 진성 반도체층(340)을 형성한다. Referring to FIG. 6A, the first conductive semiconductor layer 300 is patterned. Referring to FIG. 6B, the intrinsic semiconductor layer 340 is formed on the first conductive type region 32 and the deposition groove 34h.

이어서, 도 6c를 참조하면, 반응 가스를 이용하여, 진성 반도체층(340)을 제2 도전형 영역(34)로 도핑시킨다. 즉, 마스크(40)를 이용하여, 제2 도전형 영역(34)을 노출시키고, 노출된 제2 도전형 영역(34)에 염화포스포릴(POCl3)인 반응 가스와 열확산을 이용해 제2 도전형 영역(34)을 형성한다. 이 때, 배리어 영역(36)은 마스크(40)를 통해 보호될 수 있다. 이에 따라, 배리어 영역은 진성 반도체층으로 형성될 수 있다. Referring to FIG. 6C, the intrinsic semiconductor layer 340 is doped into the second conductivity type region 34 using a reactive gas. That is, the second conductive type region 34 is exposed using the mask 40, and the second conductive type region 34 is formed by using the reaction gas of phosphorous chloride (POCl 3 ) and the thermal diffusion, Type regions 34 are formed. At this time, the barrier region 36 can be protected through the mask 40. Accordingly, the barrier region can be formed of the intrinsic semiconductor layer.

이 때, 반도체 기판(10)의 전면을 텍스쳐링하고 전면 전계 영역(130) 형성할 수 있다. 즉, 제2 도전형 반도체층(340)과 전면 전계 영역(130)은 반응 가스를 이용해 동시에 형성될 수 있다. 한편, 본 실시예에 있어서, 반응 가스를 이용하여 제2 도전형 영역(34)를 형성한 것으로 설명하였지만, 이와 달리 이온 주입을 통해 제2 도전형 영역(340)을 형성할 수 있다. 이후, 마스크(40)를 제거한 후에, 상술한 실시예의 도 3g 및 도 3h의 공정을 수행하여 도 1의 태양 전지를 제조할 수 있다.At this time, the entire surface of the semiconductor substrate 10 may be textured to form the front electric field area 130. That is, the second conductive semiconductor layer 340 and the front electric field area 130 may be formed simultaneously using a reactive gas. In this embodiment, the second conductivity type region 34 is formed by using the reaction gas. Alternatively, the second conductivity type region 340 may be formed through ion implantation. Thereafter, after the mask 40 is removed, the solar cell of FIG. 1 can be manufactured by performing the processes of FIGS. 3G and 3H of the above-described embodiment.

상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects and the like according to the above-described embodiments are included in at least one embodiment of the present invention, and the present invention is not limited to only one embodiment. Further, the features, structures, effects, and the like illustrated in the embodiments may be combined or modified in other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 태양 전지
10: 반도체 기판
20: 제어 패시베이션층
24: 전면 패시베이션막
26: 반사 방지막
32: 제1 도전형 영역
34: 제2 도전형 영역
40: 후면 패시베이션막
42; 제1 전극
44: 제2 전극 100: Solar cell
10: semiconductor substrate
20: control passivation layer
24: front passivation film
26: Antireflection film
32: first conductivity type region
34: second conductivity type region
40: rear passivation film
42; The first electrode
44: Second electrode

Claims (15)

반도체 기판 상에 터널링층을 형성하고,
상기 터널링층 상에 제1 도전형 영역과 제2 도전형 영역을 형성하고,
상기 제1 도전형 영역과 상기 제2 도전형 영역과 각각 연결되는 제1 전극과 제2 전극을 형성하는 것을 포함하고,
상기 제1 도전형 영역을 형성하는 것은,
제1 도전형 도펀트를 포함하는 반도체 물질을 증착시켜 제1 도전형 반도체층 형성하고, 상기 제1 도전형 반도체층을 열처리하는 것을 포함하고,
상기 제1 도전형 반도체층을 형성하는 것은 상기 제1 도전형 도펀트를 포함하는 도핑 가스의 공급량을 조절하여,
상기 제1 도전형 반도체층의 두께에 따라 상기 제1 도전형 도펀트의 농도가 달라지게하며,
상기 제1 도전형 반도체층을 형성하는 것은 이산화 질소 기체 및 산소 중 적어도 하나를 포함하여 상기 제1 도전형 반도체층의 두께에 따라 결정립 크기 및 결정성을 다르게하는 태양 전지 제조 방법.Forming a tunneling layer on the semiconductor substrate,
Forming a first conductive type region and a second conductive type region on the tunneling layer,
And forming a first electrode and a second electrode that are connected to the first conductive type region and the second conductive type region, respectively,
The formation of the first conductivity type region may include:
Forming a first conductive type semiconductor layer by depositing a semiconductor material including a first conductive type dopant and heat treating the first conductive type semiconductor layer,
The formation of the first conductive type semiconductor layer may be performed by adjusting the supply amount of the doping gas including the first conductive type dopant,
The concentration of the first conductive type dopant may be varied according to the thickness of the first conductive type semiconductor layer,
Wherein forming the first conductive semiconductor layer includes at least one of nitrogen dioxide gas and oxygen so that the grain size and the crystallinity are different according to the thickness of the first conductive type semiconductor layer. 제 1항에 있어서,
상기 제1 도전형 영역을 형성하는 것은,
상기 터널링층 상에 제1 도전형 도펀트를 포함하고, 다결정질 또는 비정질 구조를 가지는 제1 도전형 반도체층을 형성하고,
상기 제1 도전형 반도체층의 일부를 열처리하여 상기 제1 도전형 영역을 형성하는 것을 포함하는 태양 전지 제조 방법.The method according to claim 1,
The formation of the first conductivity type region may include:
Forming a first conductive type semiconductor layer having a polycrystalline or amorphous structure on the tunneling layer, the first conductive type semiconductor layer including a first conductive type dopant,
And forming a first conductive type region by heat-treating a part of the first conductive type semiconductor layer. 제 1항에 있어서,
상기 제1 도전형 영역을 형성하는 것은,
상기 터널링층 상에 제1 도전형 도펀트를 포함하는 다결정질 또는 비정질 구조의 제1 도전형 반도체층을 증착하고,
상기 제1 도전형 반도체층을 제1 도전형 영역에 해당하는 영역이외의 부분을 제거하여 패턴을 형성하고,
상기 패턴된 제1 도전형 반도체층을 열처리하는 것을 포함하는 태양 전지 제조 방법.The method according to claim 1,
The formation of the first conductivity type region may include:
Depositing a first conductive type semiconductor layer of polycrystalline or amorphous structure including the first conductive type dopant on the tunneling layer,
Forming a pattern by removing portions of the first conductivity type semiconductor layer other than the region corresponding to the first conductivity type region,
And heat treating the patterned first conductivity type semiconductor layer. 제 1항에 있어서,
상기 제2 도전형 영역을 형성하는 것은,
상기 제1 도전형 도펀트와 반대되는 제2 도전형 도펀트를 포함하는 제2 도전형 반도체층을 증착시키고,
상기 제2 도전형 반도체층을 열처리하는 것을 포함하는 태양 전지 제조 방법.The method according to claim 1,
The formation of the second conductivity type region may be performed,
Depositing a second conductive type semiconductor layer including a second conductive type dopant opposite to the first conductive type dopant,
And annealing the second conductive semiconductor layer. 제 1항에 있어서,
상기 제2 도전형 영역을 형성하는 것은,
상기 제1 도전형 영역이 형성된 기판 상에, 제2 도전형 불순물을 포함한 제2 도전형 도펀트를 포함하는 다결정 또는 비정질 구조의 반도체 물질을 증착시켜 제2 도전형 반도체층을 형성한 후,
상기 제2 도전형 반도체층을 패터닝하여 제2 도전형 영역을 형성하고, 열처리하는 것을 포함하는 태양 전지 제조 방법.The method according to claim 1,
The formation of the second conductivity type region may be performed,
Forming a second conductive type semiconductor layer by depositing a polycrystalline or amorphous semiconductor material including a second conductive type dopant including a second conductive type impurity on a substrate on which the first conductive type region is formed,
Patterning the second conductive type semiconductor layer to form a second conductive type region, and performing heat treatment. 제 1항에 있어서,
상기 제2 도전형 영역을 형성하는 것은,
상기 제1 도전형 반도체층이 부분적으로 형성된 반도체 기판 상에, 제2 도전형 불순물을 포함하는 다결정 또는 비정질 구조의 반도체 물질을 증착시켜 제2 도전형 반도체층을 형성한 후 열처리하고, 상기 열처리된 제2 도전형 반도체층을 패터닝하여 제2 도전형 영역을 형성하는 것을 포함하는 태양 전지 제조 방법.The method according to claim 1,
The formation of the second conductivity type region may be performed,
Forming a second conductive type semiconductor layer by depositing a semiconductor material having a polycrystalline or amorphous structure including a second conductive type impurity on the semiconductor substrate partially formed with the first conductive type semiconductor layer, And patterning the second conductivity type semiconductor layer to form a second conductivity type region. 제 6항에 있어서,
상기 제2 도전형 반도체층을 패터닝하는 것은,
상기 제2 도전형 영역을 상기 제1 도전형 영역과 소정거리 이격되도록 패터닝하는 것을 포함하는 태양 전지 제조 방법.The method according to claim 6,
The patterning of the second conductivity type semiconductor layer may be performed,
And patterning the second conductive type region to be spaced apart from the first conductive type region by a predetermined distance. 제 7항에 있어서,
상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 베리어 영역을 형성하는 것을 더 포함하는 태양 전지 제조 방법.8. The method of claim 7,
And forming a barrier region between the first conductive type region and the second conductive type region. 제 1항에 있어서,
상기 제2 도전형 영역을 형성하는 것은,
상기 제1 도전형 반도체층이 부분적으로 형성된 제1 도전형 반도체층 내부로 제2 도전형 불순물을 확산시키는 것을 포함하는 태양 전지 제조 방법.The method according to claim 1,
The formation of the second conductivity type region may be performed,
And diffusing the second conductivity type impurity into the first conductivity type semiconductor layer in which the first conductivity type semiconductor layer is partially formed. 제 9항에 있어서,
상기 제2 도전형 도펀트를 확산시키는 것은, 이온 주입 또는 반응 가스를 이용한 공정을 포함하는 태양 전지 제조 방법. 10. The method of claim 9,
And diffusing the second conductive dopant includes ion implantation or a process using a reactive gas. 제 1항에 있어서,
상기 제2 도전형 영역을 형성하는 것은,
상기 제1도전형 반도체층이 부분적으로 형성된 반도체 기판 상에 진성 다결정 실리콘층 또는 진성 비정질 실리콘층을 증착한 후, 상기 반도체 기판 내부로 제2 도전형 도펀트을 확산시키는 것을 포함하는 태양 전지 제조 방법.The method according to claim 1,
The formation of the second conductivity type region may be performed,
Depositing an intrinsic polycrystalline silicon layer or an intrinsic amorphous silicon layer on the semiconductor substrate on which the first conductivity type semiconductor layer is partially formed, and then diffusing the second conductivity type dopant into the semiconductor substrate. 제 9항에 있어서,
상기 제2 도전형 도펀트가 기판의 전면에서 확산되어 전면 전계 영역을 상기 제2 도전형 영역과 동시에 형성하는 것을 더 포함하는 태양 전지 제조 방법.10. The method of claim 9,
Wherein the second conductive dopant is diffused from a front side of the substrate to simultaneously form a front electric field region with the second conductive type region. 제 11항에 있어서,
상기 제2 도전형 영역이 상기 제1 도전형 영역과 소정거리 이격되도록 패터닝되는 것을 포함하는 태양 전지 제조 방법.12. The method of claim 11,
And patterning the second conductive type region so as to be spaced apart from the first conductive type region by a predetermined distance. 제 13항에 있어서,
상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 배치된 배리어 영역을 형성하는 것을 더 포함하는 태양 전지 제조 방법.14. The method of claim 13,
And forming a barrier region disposed between the first conductive type region and the second conductive type region. 제 11항에 있어서,
상기 제2 도전형 도펀트를 확산시키는 것은, 이온 주입 또는 반응 가스를 이용한 공정을 포함하는 태양 전지 제조 방법.

12. The method of claim 11,
And diffusing the second conductive dopant includes ion implantation or a process using a reactive gas.

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