KR102005352B1 - Fan-out semiconductor package - Google Patents

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KR102005352B1 KR1020160113001A KR20160113001A KR102005352B1 KR 102005352 B1 KR102005352 B1 KR 102005352B1 KR 1020160113001 A KR1020160113001 A KR 1020160113001A KR 20160113001 A KR20160113001 A KR 20160113001A KR 102005352 B1 KR102005352 B1 KR 102005352B1
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Abstract

본 개시는 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 상기 반도체칩의 적어도 일부를 봉합하는 봉합재, 상기 반도체칩의 활성면 상에 배치된 절연층, 및 상기 절연층 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하며, 상기 절연층은 저유전 물질을 포함하는, 팬-아웃 반도체 패키지에 관한 것이다.The present disclosure relates to a semiconductor chip having an active surface on which a connection pad is disposed and an inactive surface disposed on the opposite side of the active surface, a sealing material for sealing at least a part of the semiconductor chip, And a re-wiring layer disposed on the insulating layer and electrically connected to the connection pad, wherein the insulating layer comprises a low dielectric material.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}[0001] FAN-OUT SEMICONDUCTOR PACKAGE [0002]

본 개시는 반도체 패키지, 예를 들면, 접속단자를 반도체 소자가 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
The present disclosure relates to a semiconductor package, for example, a fan-out semiconductor package that can extend a connection terminal out of the area where the semiconductor element is disposed.

전자기기 시스템의 성능을 높이기 위해서는 LSI(Large Scale IC) 내부의 전송신호를 고속화하는 것과 함께 LSI간의 신호전송도 고속화하는 것이 매우 중요하다. 최근 하이 엔드 패키지 트렌드를 보면, 신호의 고속화 및 안정화를 위해 칩을 배선층 안쪽으로 실장한 WLP(Wafer Level Package) 등이 개발되고 있다.
In order to improve the performance of the electronic device system, it is very important to speed up the transmission signal in the LSI (Large Scale IC) and speed up the signal transmission between the LSIs. In recent high-end package trends, Wafer Level Package (WLP) has been developed in which chips are mounted inside wiring layers to speed up and stabilize signals.

WLP 등은 소형화, 박형화, 고밀도화와 더불어 고속화 특성을 갖는 반도체 패키지이다. 다만, 현재 WLP나 TSV 등의 구조 및 이에 사용되는 절연재료를 통해서는 신호의 속도가 빨라질수록 심하게 발생하는 신호 로스의 개선이 어렵다.
WLP and the like are semiconductor packages having high speed characteristics in addition to miniaturization, thinning, and high density. However, it is difficult to improve the signal loss due to the structure of WLP, TSV, etc. and the insulating material used therein as the signal speed increases.

본 개시의 여러 목적 중 하나는 신호 전송 노이즈를 줄여 하이 엔드(High End) 제품에 적용할 수 있는 새로운 팬-아웃 반도체 패키지를 제공하는 것이다.
One of the purposes of this disclosure is to provide a new fan-out semiconductor package that can be applied to high end products by reducing signal transmission noise.

본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 재배선층이 형성되는 절연층의 재료로 저유전 물질을 도입하여 신호 로스를 개선하는 것이다
One of the solutions proposed through this disclosure is to improve the signal loss by introducing a low dielectric material into the material of the insulating layer on which the rewiring layer is formed

예를 들면, 본 개시에 따른 팬-아웃 반도체 패키지는 접속패드가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩, 반도체칩의 적어도 일부를 봉합하는 봉합재, 반도체칩의 활성면 상에 배치된 절연층, 및 절연층 상에 배치되며 접속패드와 전기적으로 연결된 재배선층을 포함하며, 절연층은 저유전 물질을 포함하는 것일 수 있다.
For example, a fan-out semiconductor package according to the present disclosure may include a semiconductor chip having an active surface on which a connection pad is disposed and an inactive surface disposed on the opposite side of the active surface, a sealing material for sealing at least a part of the semiconductor chip, An insulating layer disposed on the active surface, and a redistribution layer disposed on the insulating layer and electrically connected to the connection pad, wherein the insulating layer comprises a low dielectric material.

본 개시의 여러 효과 중 일 효과로서 신호 전송 노이즈를 줄여 하이 엔드 제품에 적용할 수 있는 새로운 팬-아웃 반도체 패키지를 제공할 수 있다.
It is possible to provide a new fan-out semiconductor package which can be applied to a high-end product by reducing signal transmission noise as one of the effects of the present disclosure.

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도다.
도 11은 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례이다.
도 12는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 13은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 14는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 절연층의 유전정접에 따른 신호손실의 결과를 대략 나타낸다.
도 16은 절연층의 표면조도에 따른 동박의 거칠기를 대략 나타낸다.
도 17은 및 도 18은 동박의 거칠기가 신호손실에 미치는 영향을 나타낸다.
도 19는 UV 처리에 따른 도금 결과를 대략 나타낸다.1 is a block diagram schematically showing an example of an electronic equipment system.
2 is a perspective view schematically showing an example of an electronic apparatus.
3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.
5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.
9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.
10 is a schematic sectional elevational-cut view of the fan-out semiconductor package of FIG.
Fig. 11 is a schematic manufacturing example of the fan-out semiconductor package of Fig.
12 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
13 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
14 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.
Fig. 15 roughly shows the result of signal loss due to dielectric loss tangent of the insulating layer.
Fig. 16 roughly shows the roughness of the copper foil according to the surface roughness of the insulating layer.
Fig. 17 and Fig. 18 show the influence of the roughness of the copper foil on the signal loss.
Fig. 19 roughly shows the plating result according to the UV treatment.

이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
Hereinafter, the present disclosure will be described with reference to the accompanying drawings. The shape and size of elements in the drawings may be exaggerated or reduced for clarity.

전자기기Electronics

도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
1 is a block diagram schematically showing an example of an electronic equipment system.

도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
Referring to the drawings, an electronic device 1000 accommodates a main board 1010. The main board 1010 is physically and / or electrically connected to the chip-related components 1020, the network-related components 1030, and other components 1040. They are also combined with other components to be described later to form various signal lines 1090.

칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
Chip related components 1020 include memory chips such as volatile memory (e.g., DRAM), non-volatile memory (e.g., ROM), flash memory, etc.; An application processor chip such as a central processor (e.g., a CPU), a graphics processor (e.g., a GPU), a digital signal processor, a cryptographic processor, a microprocessor, Analog-to-digital converters, and logic chips such as application-specific integrated circuits (ICs), and the like, but it is needless to say that other types of chip-related components may be included. It goes without saying that these components 1020 can be combined with each other.

네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
IEEE 802.11 family, etc.), IEEE 802.20, long term evolution (LTE), Ev-DO, HSPA +, HSDPA +, HSUPA +, EDGE, GSM , And any other wireless and wired protocols designated as GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G and later, as well as any other wireless or wired Any of the standards or protocols may be included. It goes without saying that the network-related component 1030 may be combined with the chip-related component 1020, as well.

기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
Other components 1040 include high-frequency inductors, ferrite inductors, power inductors, ferrite beads, low temperature co-firing ceramics (LTCC), EMI (Electro Magnetic Interference) filters, and MLCC (Multi-Layer Ceramic Condenser) But is not limited to, passive components used for various other purposes, and the like. It is also understood that other components 1040 may be combined with each other with the chip-related component 1020 and / or the network-related component 1030.

전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱, 비디오 코덱, 전력 증폭기, 나침반, 가속도계, 자이로스코프, 스피커, 대량 저장 장치(예컨대, 하드디스크 드라이브), CD(compact disk), 및 DVD(digital versatile disk) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
Depending on the type of electronic device 1000, the electronic device 1000 may include other components that may or may not be physically and / or electrically connected to the mainboard 1010. Examples of other components include a camera 1050, an antenna 1060, a display 1070, a battery 1080, an audio codec, a video codec, a power amplifier, a compass, an accelerometer, a gyroscope, a speaker, A hard disk drive), a compact disk (CD), and a digital versatile disk (DVD), but the present invention is not limited thereto. Other types of electronic devices 1000 And the like may be included.

전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
The electronic device 1000 may be a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, a computer a computer, a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like. However, it is needless to say that the present invention is not limited thereto and may be any other electronic device that processes data.

도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
2 is a perspective view schematically showing an example of an electronic apparatus.

도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드(1110)가 수용되어 있으며, 메인보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
Referring to the drawings, a semiconductor package is applied to various electronic apparatuses as described above for various purposes. For example, a main board 1110 is accommodated in the body 1101 of the smartphone 1100, and various components 1120 are physically and / or electrically connected to the main board 1110. In addition, other components, such as the camera 1130, that are physically and / or electrically connected to the main board 1010 or not may be contained within the body 1101. Some of the components 1120 may be chip related components, and the semiconductor package 100 may be, for example, an application processor, but is not limited thereto. It is needless to say that the electronic device is not necessarily limited to the smartphone 1100, but may be another electronic device as described above.

반도체 패키지Semiconductor package

일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
In general, a semiconductor chip has many microelectronic circuits integrated therein, but itself can not serve as a finished product of a semiconductor, and there is a possibility of being damaged by external physical or chemical impact. Therefore, the semiconductor chip itself is not used as it is, and the semiconductor chip is packaged and used as electronic devices in a package state.

반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
The reason for the necessity of semiconductor packaging is that there is a difference in circuit width between the semiconductor chip and the main board of the electronic device from the viewpoint of electrical connection. Specifically, in the case of a semiconductor chip, the size of the connection pad and the spacing between the connection pads are very small. On the other hand, in the case of the main board used in electronic equipment, the size of the component mounting pad and the interval between the component mounting pads are much larger than the scale of the semiconductor chip . Therefore, there is a need for a packaging technique which makes it difficult to directly mount a semiconductor chip on such a main board and can buffer the difference in circuit width between the semiconductor chips.

이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
The semiconductor package manufactured by such a packaging technique can be classified into a fan-in semiconductor package and a fan-out semiconductor package depending on the structure and use.

이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
Hereinafter, the fan-in semiconductor package and the fan-out semiconductor package will be described in more detail with reference to the drawings.

(팬-인 반도체 패키지)(Fan-in semiconductor package)

도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.3 is a cross-sectional view schematically showing the front and rear of the package of the fan-in semiconductor package.

도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
4 is a cross-sectional view schematically showing a packaging process of a fan-in semiconductor package.

도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
The semiconductor chip 2220 includes a body 2221 including silicon (Si), germanium (Ge), gallium arsenide (GaAs), or the like; A connection pad 2222 including a conductive material and a passivation film 2223 such as an oxide film or a nitride film formed on one surface of the body 2221 and covering at least a part of the connection pad 2222. [ May be an integrated circuit (IC) in a bare state. At this time, since the connection pad 2222 is very small, the integrated circuit (IC) is difficult to be mounted on a medium-level printed circuit board (PCB) as well as a main board of an electronic apparatus.

이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연 수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
A connection member 2240 is formed on the semiconductor chip 2220 in accordance with the size of the semiconductor chip 2220 in order to rewire the connection pad 2222. [ The connecting member 2240 is formed by forming an insulating layer 2241 with an insulating material such as a photosensitive insulating resin (PID) on the semiconductor chip 2220 and forming a via hole 2243h for opening the connecting pad 2222, The wiring pattern 2242 and the via 2243 can be formed. Thereafter, a passivation layer 2250 for protecting the connecting member 2240 is formed, and an under-bump metal layer 2260 or the like is formed after the opening 2251 is formed. That is, through a series of processes, a fan-in semiconductor package 2200 including, for example, a semiconductor chip 2220, a connecting member 2240, a passivation layer 2250, and an under bump metal layer 2260, do.

이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
As described above, the fan-in semiconductor package is a package in which all the connection pads of the semiconductor chip, for example, I / O (Input / Output) terminals are disposed inside the element, and the fan-in semiconductor package has good electrical characteristics and can be produced at low cost have. Accordingly, many devices incorporated in a smart phone are manufactured in the form of a fan-in semiconductor package. Specifically, development is being made in order to implement a small-sized and fast signal transmission.

다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 갖는 것은 아니기 때문이다.
However, in the fan-in semiconductor package, all of the I / O terminals must be disposed inside the semiconductor chip, so that there are many space limitations. Therefore, such a structure is difficult to apply to a semiconductor chip having a large number of I / O terminals or a semiconductor chip having a small size. In addition, due to this vulnerability, the fan-in semiconductor package can not be directly mounted on the main board of the electronic device. Even if the size and spacing of the I / O terminals of the semiconductor chip are enlarged by the re-wiring process, they do not have a size and an interval enough to be directly mounted on the electronic device main board.

도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.5 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is mounted on an interposer substrate and finally mounted on a main board of an electronic apparatus.

도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
6 is a cross-sectional view schematically showing a case where a fan-in semiconductor package is embedded in an interposer substrate and finally mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
Referring to the drawing, the fan-in semiconductor package 2200 is again rewired with the connection pads 2222 of the semiconductor chip 2220, that is, the I / O terminals through the interposer substrate 2301, May be mounted on the main board 2500 of the electronic device with the fan-in semiconductor package 2200 mounted on the interposer substrate 2301. At this time, the solder ball 2270 and the like can be fixed with the underfill resin 2280 and the outside can be covered with the molding material 2290 or the like. Alternatively, the fan-in semiconductor package 2200 may be embedded in a separate interposer substrate 2302, and the interposer substrate 2302 may be embedded in the connection pads 2220 of the semiconductor chip 2220, The I / O terminals 2222, i.e., the I / O terminals, may be re-routed again and finally mounted on the main board 2500 of the electronic device.

이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
Since the fan-in semiconductor package is difficult to be directly mounted on the main board of the electronic apparatus, it is mounted on a separate interposer substrate and then re-packaged to be mounted on the electronic device main board, And is mounted on an electronic device main board while being embedded in a substrate.

(팬-아웃 반도체 패키지)(Fan-out semiconductor package)

도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
7 is a cross-sectional view showing a schematic view of a fan-out semiconductor package.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
In the fan-out semiconductor package 2100, for example, the outer side of the semiconductor chip 2120 is protected by the sealing material 2130, and the connection pad 2122 of the semiconductor chip 2120 is connected to the connection member 2120. [ The semiconductor chip 2120 is rewound to the outside of the semiconductor chip 2120. At this time, a passivation layer 2150 may be further formed on the connecting member 2140, and an under bump metal layer 2160 may be further formed on the opening of the passivation layer 2150. A solder ball 2170 may be further formed on the under bump metal layer 2160. The semiconductor chip 2120 may be an integrated circuit (IC) including a body 2121, a connection pad 2122, a passivation film, and the like. The connecting member 2140 includes an insulating layer 2141, a re-wiring layer 2142 formed on the insulating layer 2241, and a via 2143 for electrically connecting the connecting pad 2122 and the re-wiring layer 2142 .

이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
As described above, the fan-out semiconductor package is formed by rewiring the I / O terminals to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip. As described above, in the fan-in semiconductor package, all of the I / O terminals of the semiconductor chip must be disposed inside the semiconductor chip. If the element size is reduced, the ball size and pitch must be reduced. On the other hand, in the fan-out semiconductor package, the I / O terminals are rewired to the outside of the semiconductor chip through the connecting member formed on the semiconductor chip so that the size of the semiconductor chip is reduced. And can be mounted on a main board of an electronic device without a separate interposer substrate as will be described later.

도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
8 is a cross-sectional view schematically showing a case where the fan-out semiconductor package is mounted on a main board of an electronic apparatus.

도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
Referring to the drawings, the fan-out semiconductor package 2100 may be mounted on a main board 2500 of an electronic device through a solder ball 2170 or the like. That is, as described above, the fan-out semiconductor package 2100 includes a connection member 2120 that can rewire the connection pad 2122 to the fan-out area beyond the size of the semiconductor chip 2120 on the semiconductor chip 2120, The standardized ball layout can be used as it is, and as a result, it can be mounted on the main board 2500 of the electronic apparatus without a separate interposer substrate or the like.

이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
Since the fan-out semiconductor package can be mounted on the main board of the electronic device without using a separate interposer substrate, the thickness of the fan-out semiconductor package can be reduced compared to a fan-in semiconductor package using the interposer substrate. Do. In addition, it has excellent thermal characteristics and electrical characteristics and is particularly suitable for mobile products. In addition, it can be implemented more compactly than a general POP (Package on Package) type using a printed circuit board (PCB), and it is possible to solve a problem caused by a bending phenomenon.

한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
On the other hand, the fan-out semiconductor package means a package technology for mounting the semiconductor chip on a main board or the like of an electronic device and protecting the semiconductor chip from an external impact, and the scale, (PCB) such as an interposer substrate having a built-in fan-in semiconductor package.

이하에서는, 신호 전송 노이즈를 줄여 하이 엔드 제품에 적용할 수 있는 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
Hereinafter, a fan-out semiconductor package which can be applied to a high-end product by reducing signal transmission noise will be described with reference to the drawings.

도 9는 팬-아웃 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.9 is a cross-sectional view schematically showing an example of a fan-out semiconductor package.

도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 I-I' 면 절단 평면도다.
Figure 10 is a schematic II 'side cut-away plan view of the fan-out semiconductor package of Figure 9;

도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 접속패드(112)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(110), 반도체칩(110)의 적어도 일부를 봉합하는 봉합재(120), 반도체칩(110)의 활성면 상에 배치된 절연층(130), 절연층(130) 상에 배치되며 접속패드(112)와 전기적으로 연결된 제1 및 제2 재배선층(132a, 132b), 절연층(130)을 관통하며 제1 및 제2 재배선층(132a, 132b)을 연결하는 비아(133), 절연층(130) 상에 배치되며 제2 재배선층(132b) 중 적어도 일부를 노출시키는 개구부를 갖는 패시베이션층(140), 개구부에 배치된 언더범프금속층(145), 및 언더범프금속층(145) 상에 배치되며 재배선층(132a, 132b)과 전기적으로 연결된 접속단자(150)를 포함한다.
Referring to the drawings, a fan-out semiconductor package 100A according to an exemplary embodiment includes a semiconductor chip 110 having an active surface on which a connection pad 112 is disposed and an inactive surface disposed on the opposite side of the active surface, a semiconductor chip 110, An insulating layer 130 disposed on the active surface of the semiconductor chip 110; a first insulating layer 130 disposed on the insulating layer 130 and electrically connected to the connection pad 112; A via 133 connecting through the first and second rewiring layers 132a and 132b and the insulating layer 130 and connecting the first and second rewiring layers 132a and 132b, A passivation layer 140 having an opening for exposing at least a part of the re-distribution layer 132b, an under bump metal layer 145 disposed at the opening portion, and re-wiring layers 132a and 132b disposed on the under bump metal layer 145 And a connection terminal 150 electrically connected thereto.

반도체칩(110)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Integrated Circuit: IC)일 수 있다. 집적회로는, 공지의 반도체 칩, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있다. 또는, 집적회로는, 파워 매니지먼트 집적회로(PMIC: Power Management IC)일 수 있다. 또는, 어플리케이션 프로세서와 파워 매니지먼트 집적회로를 모두를 포함할 수 있다. 다만, 이에 한정되는 것은 아니다.The semiconductor chip 110 may be an integrated circuit (IC) in which hundreds to millions of devices are integrated into one chip. The integrated circuit may be an application processor (AP) such as a known semiconductor chip such as a central processor (e.g., CPU), a graphics processor (e.g., GPU), a digital signal processor, Processor. Alternatively, the integrated circuit may be a power management IC (PMIC). Or both an application processor and a power management integrated circuit. However, the present invention is not limited thereto.

반도체칩(110)은 바디(111), 바디(111)의 일면 상에 형성된 접속패드(112), 및 바디(111)의 일면 상에 형성되어 접속패드(112)의 일부를 덮는 패시베이션막(113)을 포함할 수 있다. 바디(111)는, 예를 들면, 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 접속패드(112)는 반도체칩(110)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 도전성 물질, 바람직하게는 알루미늄(Al)을 사용할 수 있다. 접속패드(112)는 재배선층(132a, 132b)에 의하여 재배선 된다. 반도체칩(110)은 접속패드(112)가 형성된 측이 활성면, 그 반대측이 비활성면이 된다. 패시베이션막(113)은 바디(111)를 외부로부터 보호하는 기능을 수행하며, 예를 들면, SiO 등의 산화막 또는 SiN 등의 질화막 등으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수도 있다. 그 외에도 바디(111)와 접속패드(112) 사이나, 바디(111)와 패시베이션막(113) 사이에 SiO 등의 절연막 등이 더 배치될 수 있다.
The semiconductor chip 110 includes a body 111, a connection pad 112 formed on one surface of the body 111, and a passivation film 113 formed on one surface of the body 111 and covering a part of the connection pad 112 ). The body 111 may be formed based on, for example, an active wafer. In this case, silicon (Si), germanium (Ge), gallium arsenide (GaAs) or the like may be used as the base material. The connection pad 112 is for electrically connecting the semiconductor chip 110 to other components, and a conductive material, preferably aluminum (Al), may be used as the forming material. The connection pads 112 are rewired by the re-wiring layers 132a and 132b. In the semiconductor chip 110, the side on which the connection pad 112 is formed becomes the active surface, and the side opposite thereto becomes the inactive side. The passivation film 113 functions to protect the body 111 from the outside and may be formed of, for example, an oxide film such as SiO 2 or a nitride film such as SiN or a double layer of an oxide film and a nitride film have. An insulating film such as SiO 2 may be further disposed between the body 111 and the connection pad 112 or between the body 111 and the passivation film 113.

봉합재(120)는 반도체칩(110)을 보호할 수 있으며, 반도체칩(110)을 고정할 수 있다. 봉합 형태는 특별히 제한되지 않으며, 반도체칩(110)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(120)는 반도체칩(110)의 측면을 둘러싸며 비활성면은 노출시킬 수 있다. 봉합재(120)의 상면은 반도체칩(110)의 비활성면과 동일 레벨에 위치할 수 있다. 봉합재(120)는 반도체칩(110)의 패시베이션막(113)과 절연층(130) 사이의 공간을 채울 수 있다.
The sealing material 120 can protect the semiconductor chip 110 and fix the semiconductor chip 110. [ The sealing shape is not particularly limited and may be a shape that covers at least a part of the semiconductor chip 110. For example, the sealant 120 may surround the side surface of the semiconductor chip 110 and expose the inactive surface. The upper surface of the sealing material 120 may be located at the same level as the inactive surface of the semiconductor chip 110. [ The sealant 120 may fill a space between the passivation film 113 of the semiconductor chip 110 and the insulating layer 130.

봉합재(120)의 구체적인 물질은 특별히 한정되는 않으며, 예를 들면, 절연물질이 사용될 수 있다. 보다 구체적으로는, 봉합재(120)의 물질로 무기 필러 및 절연 수지를 포함하되 글라스 클로스를 포함하지 않는, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 다만, 이에 한정되는 것은 아니며, 공지의 EMC(Epoxy Molding Compound) 역시 봉합재(120)의 물질로 사용될 수 있다.
The specific material of the sealing material 120 is not particularly limited, and for example, an insulating material may be used. More specifically, for example, ABF (Ajinomoto Build-up Film) including inorganic filler and insulating resin but not including glass cloth may be used as the material of the sealing material 120. However, the present invention is not limited thereto, and known EMC (Epoxy Molding Compound) may also be used as the material of the sealing material 120.

절연층(130)은 재배선층(132a, 132b)을 형성하기 위한 것으로, 일례에서는 절연층(130)이 저유전 물질을 포함한다. 재배선층(132a, 132b)이 형성되는 절연층(130)이 저유전 물질을 포함하는 경우 신호 전송 노이즈를 줄일 수 있다. 따라서, 예컨대 60GHz 이상의 고주파영역에서도 신호의 전송속도가 매우 빠를 수 있다. 저유전 물질은 10GHz 내지 20GHz에서 측정한 유전정접(Tan Deleta)의 범위가 0.0001 내지 0.006 정도, 보다 바람직하게는 0.0001 내지 0.004 정도일 수 있다. 저유전 물질의 구체적인 물질은 특별히 한정되지 않으며, 절연성을 가지면서 상술한 유전정접의 범위를 만족하는 것이면 어떤 것이든 사용할 수 있다. 예를 들면, 저유전 물질은 폴리이미드(PI), 시클로올레핀폴리머(COP), 폴리페닐렌옥사이드(PPO), 폴리페닐렌에테르(PPE), 에폭시-시아네이트에테르(Epoxy-cyanate ester), 및 액정폴리머(LCP) 중 하나 이상일 수 있다. 절연층(130)의 두께는 특별히 한정되지 않으며, 예를 들면, 5 내지 100㎛ 정도일 수 있다.
The insulating layer 130 is for forming the redistribution layers 132a and 132b. In one example, the insulating layer 130 includes a low dielectric material. Signal transmission noise can be reduced when the insulating layer 130 on which the redistribution layers 132a and 132b are formed includes a low dielectric material. Therefore, even in a high frequency range of 60 GHz or more, for example, the signal transmission rate can be very fast. The low dielectric material may have a dielectric tangent (Tan Deleta) of about 0.0001 to about 0.006, more preferably about 0.0001 to about 0.004, as measured at 10 GHz to 20 GHz. The specific material of the low dielectric material is not particularly limited, and any material having insulation and satisfying the above-described range of dielectric tangent can be used. For example, the low dielectric material may be selected from the group consisting of polyimide (PI), cycloolefin polymer (COP), polyphenylene oxide (PPO), polyphenylene ether (PPE), epoxy-cyanate ester, Liquid crystal polymer (LCP). The thickness of the insulating layer 130 is not particularly limited, and may be, for example, about 5 to 100 占 퐉.

절연층(130)은 표면조도(Ra)가 0.10㎛ 이하일 수 있다. 즉, 절연층(130)의 표면은 UV(예컨대, 약 185nm, 254nm) 조사에 의하여 개질되어 밀착력이 향상될 수 있고, 그 결과 절연층(130)에 무전해동도금으로 빠르고 간단하게 미세패턴으로 재배선층(132a, 132b)을 형성할 수 있다. 절연층(130)은 도면에서와 달리 다층으로 구성될 수도 있으며, 이 경우 다층의 절연층 사이에도 재배선층이 배치될 수 있다.
The insulating layer 130 may have a surface roughness Ra of 0.10 m or less. That is, the surface of the insulating layer 130 may be modified by irradiation with UV (for example, about 185 nm, 254 nm) to improve the adhesion. As a result, the insulating layer 130 may be rapidly and simply The wiring layers 132a and 132b can be formed. The insulating layer 130 may be formed in multiple layers unlike the drawing, in which case a re-wiring layer may be disposed between the insulating layers.

재배선층(132a, 132b)은 반도체칩(110)의 접속패드(112)를 재배선하여 접속단자(150)와 전기적으로 연결시킨다. 재배선층(132a, 132b)은 절연층(130)의 표면에 무전해동도금으로 형성될 수 있는바, 무전해구리를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 구리 외에 다른 도전성 물질을 포함할 수도 있다. 재배선층(132a, 132b)은 형성되는 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 접속단자 패드 등을 포함할 수 있다.
The redistribution layers 132a and 132b rewire the connection pads 112 of the semiconductor chip 110 and electrically connect the connection pads 112 to the connection terminals 150. [ The redistribution layers 132a and 132b may be formed by electroless copper plating on the surface of the insulating layer 130 and may include electroless copper. However, the present invention is not limited thereto, and it may include a conductive material other than copper. The redistribution layers 132a and 132b can perform various functions according to the design design of the layer to be formed. For example, it may include a ground (GND) pattern, a power (PoWeR: PWR) pattern, a signal (S: S) pattern, The signal S pattern includes various signals except the ground (GND) pattern, the power (PWR) pattern, and the like, for example, a data signal. It may also include via pads, connection terminal pads, and the like.

재배선층(132a, 132b)은 절연층(130)의 봉합재(120)와 접하는 제1면 상에 배치된 제1재배선층(132a) 및 제1면과 마주보는 제2면 상에 배치된 제2재배선층(132b)을 포함한다. 제1재배선층(132a)은 별도의 연결부재(115)를 통하여 반도체칩(110)의 접속패드(112)와 연결될 수 있다. 연결부재(115)는 공지의 구리 포스트(Cu post), 도전성 범프(Conductive bump) 등일 수 있다.
The redistribution layers 132a and 132b include a first redistribution layer 132a disposed on the first side of the insulating layer 130 in contact with the sealing material 120 and a second redistribution layer 132b disposed on the second side facing the first side. 2 redistribution layer 132b. The first rewiring layer 132a may be connected to the connection pad 112 of the semiconductor chip 110 through another connecting member 115. [ The connecting member 115 may be a known copper post (Cu post), a conductive bump, or the like.

비아(133)는 절연층(130)을 관통하며 절연층(130)의 제1면 및 제2면에 각각 배치된 제1재배선층(132a) 및 제2재배선층(132b)을 전기적으로 연결한다. 비아(133)는 마찬가지로 무전해구리를 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 구리 외에 다른 도전성 물질을 포함할 수도 있다. 비아(133)의 형상은 특별히 한정되지 않으며, 테이퍼 형상, 원기둥 형상 등 다양한 형상일 수 있다.
The vias 133 electrically connect the first redistribution layer 132a and the second redistribution layer 132b disposed on the first and second surfaces of the insulating layer 130 through the insulating layer 130 . Vias 133 may also include electroless copper. However, the present invention is not limited thereto, and it may include a conductive material other than copper. The shape of the via 133 is not particularly limited, and may be various shapes such as a taper shape, a cylindrical shape, and the like.

패시베이션층(140)은 절연층(130), 재배선층(132a, 132b) 등을 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 패시베이션층(140)은 제2재배선층(133b)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 개구부는 노출되는 제2재배선층(133b)의 일면을 완전히 또는 일부만 노출시킬 수 있으며, 때에 따라서는 측면도 노출시킬 수 있다. 패시베이션층(140)의 물질은 특별히 한정되지 않으며, 예를 들면, 감광성 절연 수지와 같은 감광성 절연물질을 사용할 수 있다. 또는, 솔더 레지스트를 사용할 수도 있다. 또는, 글라스 클로스는 포함하지 않으나, 필러(Filler)가 함침된 절연수지, 예를 들면, 무기 필러 및 에폭시 수지를 포함하는 ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다.
The passivation layer 140 is an additional structure for protecting the insulating layer 130, the rewiring layers 132a and 132b from external physical chemical damage, and the like. The passivation layer 140 may have an opening exposing at least a part of the second redistribution layer 133b. The opening can expose only one or both of the entire surface of the exposed second rewiring layer 133b, and at the same time, the side surface can also be exposed. The material of the passivation layer 140 is not particularly limited, and for example, a photosensitive insulating material such as a photosensitive insulating resin can be used. Alternatively, a solder resist may be used. Alternatively, an ABF (Ajinomoto Build-up Film) including an insulating resin impregnated with a filler, such as an inorganic filler and an epoxy resin, which does not include glass cloth, may be used.

언더범프금속층(145)은 접속단자(150)의 접속 신뢰성을 향상시켜 패키지(100A)의 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속층(145)은 패시베이션층(140)의 개구부에 배치될 수 있다. 언더범프금속층(145)은 공지의 금속을 이용하여 메탈화(Metallization) 방법으로 형성할 수 있다.
The under bump metal layer 145 is an additional structure for improving the connection reliability of the connection terminal 150 to improve the board level reliability of the package 100A. The under bump metal layer 145 may be disposed in the opening of the passivation layer 140. The under bump metal layer 145 may be formed by a metalization method using a known metal.

접속단자(150)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 접속단자(150)를 통하여 전자기기의 메인보드에 실장될 수 있다. 접속단자(150)는 도전성 물질, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 접속단자(150)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 접속단자(150)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 접속단자(150)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 접속단자(150)의 수는 반도체칩(110)의 접속패드(112)의 수에 따라서 수십 내지 수천 개일 수 있으며, 이에 한정되는 것은 아니고, 그 이상 또는 그 이하의 수를 가질 수도 있다.
The connection terminal 150 is a structure for physically and / or electrically connecting the fan-out semiconductor package 100A to the outside. For example, the fan-out semiconductor package 100A may be mounted on the main board of the electronic device through the connection terminal 150. [ The connection terminal 150 may be formed of a conductive material, for example, a solder, but is merely an example, and the material is not particularly limited thereto. The connection terminal 150 may be a land, a ball, a pin, or the like. The connection terminal 150 may be formed of multiple layers or a single layer. In the case of a multi-layered structure, it may include a copper pillar and a solder. In the case of a single layer, tin-silver may include solder or copper. However, the present invention is not limited thereto. . The number, spacing, arrangement, etc. of the connection terminals 150 are not particularly limited and can be sufficiently modified according to the design specifications of the ordinary artisan. For example, the number of the connection terminals 150 may be several tens to several thousands depending on the number of the connection pads 112 of the semiconductor chip 110, and is not limited to this, have.

접속단자(150) 중 적어도 하나는 팬-아웃(fan-out) 영역에 배치된다. 팬-아웃(fan-out) 영역이란 반도체칩(110)이 배치된 영역을 벗어나는 영역을 의미한다. 즉, 일례에 따른 반도체 패키지(100A)는 팬-아웃(fan-out) 패키지이다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 별도의 기판 없이 전자기기에 실장이 가능한바 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
At least one of the connection terminals 150 is disposed in a fan-out region. A fan-out region is an area outside the region where the semiconductor chip 110 is disposed. That is, the semiconductor package 100A according to the example is a fan-out package. The fan-out package is more reliable than the fan-in package, allows multiple I / O terminals, and facilitates 3D interconnection. In addition, compared with BGA (Ball Grid Array) package and LGA (Land Grid Array) package, it is possible to manufacture a thin bar package that can be mounted on electronic devices without a separate substrate, and is excellent in price competitiveness.

도 11은 도 9의 팬-아웃 반도체 패키지의 개략적인 제조 일례이다.
Fig. 11 is a schematic manufacturing example of the fan-out semiconductor package of Fig.

도면을 참조하면, 먼저 제1면에 제1재배선층(132a)이 형성되어 있고, 제2면에는 도금층(131)이 형성되어 있는 절연층(130)을 준비한다. 그리고, 절연층(130) 상에 반도체칩(110)을 접속패드(112)가 제1재배선층(132a)과 연결되도록 배치한다. 접속패드(112)와 제1재배선층(132a)의 연결은 연결부재(115)를 이용한다. 절연층(130)의 표면은 UV 조사 등으로 처리되어 표면조도(Ra)가 0.10㎛ 이하일 수 있으며, 따라서 제1재배선층(132a) 및 도금층(131)은 무전해동도금 등으로 형성할 수 있다.
Referring to FIG. 1, an insulating layer 130 having a first rewiring layer 132a formed on a first surface thereof and a plating layer 131 formed on a second surface thereof is prepared. The semiconductor chip 110 is disposed on the insulating layer 130 such that the connection pad 112 is connected to the first redistribution layer 132a. A connection member 115 is used to connect the connection pad 112 and the first rewiring layer 132a. The surface of the insulating layer 130 may be treated by UV irradiation or the like so that the surface roughness Ra may be 0.10 占 퐉 or less so that the first rewiring layer 132a and the plating layer 131 can be formed by electroless copper plating or the like.

다음으로, 봉합재(120)를 이용하여 반도체칩(110)을 봉합한다. 봉합 방법은 특별히 한정되지 않으며, 예를 들면, 절연층(130) 상에 봉합재(120) 형성 물질을 공지의 라미네이션 방법이나 도포 방법으로 형성하고 경화하는 방법을 이용할 수 있다. 그리고, 두께 조절을 위하여, 봉합재(120)의 상부를 연마한다. 예를 들면, 봉합재(120)가 반도체칩(110)의 비활성면을 노출시키도록 상부를 연마할 수 있다. 연마 방법으로는 공지의 방법이 이용될 수 있다.
Next, the semiconductor chip 110 is sealed using the sealing material 120. [ The sealing method is not particularly limited, and for example, a method of forming a material for forming the sealing material 120 on the insulating layer 130 by a known lamination method or coating method and curing can be used. Then, the upper portion of the sealing material 120 is polished to adjust the thickness. For example, the upper portion may be polished so that the sealing material 120 exposes the inactive surface of the semiconductor chip 110. [ As the polishing method, a known method can be used.

다음으로, 도금층(131)을 이용하여 제2재배선층(132b) 및 비아(133)를 형성한다. 절연층(130)의 표면은 UV 조사 등으로 처리되어 표면조도(Ra)가 0.10㎛ 이하일 수 있으며, 따라서 제2재배선층(132b) 및 비아(133) 역시 무전해동도금 등으로 형성할 수 있다. 그리고, 패시베이션층(140)을 공지의 라미네이션 방법이나 도포 방법을 이용하여 형성하고, 그 재료에 따라 개구부를 레이저 드릴 및/또는 기계적 드릴이나 포토리소그래비 법 등을 이용하여 형성한 후, 공지의 메탈화 방법으로 개구부에 언더범프금속층(145)을 형성하고, 언더범프금속층(145) 상에 공지의 방법으로 접속단자(150)를 형성하면, 팬-아웃 반도체 패키지(100A)를 제조할 수 있다.
Next, the second redistribution layer 132b and the vias 133 are formed by using the plating layer 131. Next, The surface of the insulating layer 130 may be treated by UV irradiation or the like to have a surface roughness Ra of 0.10 占 퐉 or less and therefore the second rewiring layer 132b and the via 133 may also be formed by electroless copper plating or the like. Then, the passivation layer 140 is formed using a known lamination method or a coating method, and an opening is formed by using a laser drill and / or a mechanical drill or a photolithographic method in accordance with the material, The fan-out semiconductor package 100A can be manufactured by forming the under bump metal layer 145 in the opening portion by the metallization method and forming the connection terminal 150 on the under bump metal layer 145 by a known method .

한편, 경우에 따라서는, 절연층(130)에 제1재배선층(132a), 제2재배선층(132b), 및 비아(133)를 먼저 형성하고, 반도체칩(110)을 배치한 후, 봉합재(120)로 봉합하는 순서로 제조될 수도 있다. 즉, 일례에 따른 팬-아웃 반도체 패키지(100A)의 제조 순서는 필요에 따라서 적절하게 변경될 수 있다.
On the other hand, in some cases, the first rewiring layer 132a, the second rewiring layer 132b, and the vias 133 are first formed in the insulating layer 130, the semiconductor chip 110 is disposed, And sewing with the ash 120. Fig. That is, the manufacturing sequence of the fan-out semiconductor package 100A according to the example can be appropriately changed as needed.

도 12는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
12 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100B)는 복수의 절연층(130a, 130b)을 포함하며, 더 많은 층수의 재배선층(132a, 132b, 132c) 및 비아(133a, 133b)를 포함한다. 즉, 필요에 따라서는 이와 같이 절연층(130a, 130b), 재배선층(132a, 132b, 132c), 비아(133a, 133b)를 더 형성할 수 있다. 그 외에 다른 구성은 상술한 바와 실질적으로 동일한바 생략한다.
Referring to the drawings, a fan-out semiconductor package 100B according to another embodiment includes a plurality of insulating layers 130a and 130b, and a plurality of rewiring layers 132a, 132b, and 132c and vias 133a and 133b ). That is, the insulating layers 130a and 130b, the re-wiring layers 132a, 132b and 132c, and the vias 133a and 133b can be further formed as necessary. Other configurations are substantially the same as those described above, and a description thereof will be omitted.

도 13은 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
13 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100C)는 반도체칩(110) 측부에 배치된 방열부재(160)를 더 포함한다. 방열부재(160)는 고속 신호 전달에 따라 발생하는 열을 외부로 방출시키는 역할을 수행할 수 있다. 방열부재(160)는 구리(Cu) 등을 포함하는 방열 비아 형태일 수도 있고, 써스(SUS), 인바(Invar) 등을 포함하는 메탈 칩 형태일 수도 있다. 방열부재(160)는 봉합재(120)에 의하여 적어도 일부가 봉합된다. 이때, 봉합재(120)는 방열부재(160)의 상면을 노출시킬 수 있다. 즉, 봉합재(120)의 상면은 방열부재(160)의 상면과도 동일 레벨에 위치할 수 있다. 이는, 봉합재(120)로 방열부재(160)를 봉합한 후, 봉합재(120)를 연마할 때 방열부재(160) 역시 함께 연마할 수 있기 때문이다.
Referring to the drawings, a fan-out semiconductor package 100C according to another example further includes a heat radiation member 160 disposed on a side of the semiconductor chip 110. [ The heat dissipating member 160 may externally dissipate the heat generated by the high-speed signal transmission. The heat radiating member 160 may be in the form of a heat radiating via including copper (Cu) or the like, or may be in the form of a metal chip including SUS, Invar and the like. At least a part of the heat dissipating member (160) is sealed by the sealing member (120). At this time, the sealant 120 may expose the upper surface of the heat dissipating member 160. That is, the upper surface of the sealing member 120 may be positioned at the same level as the upper surface of the heat dissipating member 160. This is because the heat dissipating member 160 can be polished together when the sealing member 120 is polished after the heat dissipating member 160 is sealed with the sealing member 120. [

도 14는 팬-아웃 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
14 is a cross-sectional view schematically showing another example of the fan-out semiconductor package.

도면을 참조하면, 다른 일례에 따른 팬-아웃 반도체 패키지(100D)는 패시베이션층(140) 표면에 실장된 표면실장부품(170)을 더 포함한다. 표면실장부품(170)은 연결부재(146)를 통하여 재배선층(132b)과 전기적으로 연결될 수 있으며, 따라서 반도체칩(110)과도 전기적으로 연결될 수 있다. 표면실장부품(170)은 공지의 능동부품, 수동부품 등일 수 있으며, 경우에 따라서는 다른 반도체칩일 수 있다.
Referring to the drawings, another exemplary fan-out semiconductor package 100D further includes a surface mount component 170 mounted on the surface of the passivation layer 140. [ The surface mount component 170 may be electrically connected to the redistribution layer 132b through the connection member 146 and may be electrically connected to the semiconductor chip 110. [ The surface mount component 170 may be a known active component, a passive component, or the like, and may be a different semiconductor chip in some cases.

도 15는 절연층의 유전정접에 따른 신호손실의 결과를 대략 나타낸다.
Fig. 15 roughly shows the result of signal loss due to dielectric loss tangent of the insulating layer.

도면을 참조하면, 유전정접의 범위가 0.0001 내지 0.006인 LCP(Liquid Crystal Polymer, 유전정접 0.002, 표면처리 UV or Primer) 및 COP(Cyclo Olefin Polymer, 유전정접 0.0004, 표면처리 UV or Primer)를 절연층 재료로 이용하는 경우, 유전정접의 범위가 0.006을 초과하는 Epoxy(유전정접 0.0073, 표면처리 UV)를 절연층 재료로 이용하는 경우 대비, 신호손실이 작다는 것을 알 수 있다. 다만, UV 조사(185, 254㎚)를 하여 표면조도를 0.10㎛ 이하로 하여 회로를 형성한 경우와 달리, 도금 밀착력을 높이기 위하여 프라이머 처리를 하는 경우에는 신호손실이 커지는 것을 알 수 있다. 신호손실의 측정은 신호 노이즈 정도를 나타내는 Eye height(단위: Voltage) 및 Jitter RMS(단위: ps)로 부터 도출하였다. 측정은 L: 111.5㎜, W: 100㎛, S: 55㎛ 조건에서 Agilent Infinium DCA 86100A Oscilloscope 및 Agilent 54754 Differential TDR Module 장비를 이용하여 수행하였다.
Referring to the drawings, LCP (Liquid Crystal Polymer, dielectric tangent 0.002, surface treatment UV or Primer) having a dielectric tangent of 0.0001 to 0.006 and COP (Cyclo Olefin Polymer, dielectric tangent 0.0004, surface treatment UV or Primer) When used as a material, it can be seen that the signal loss is small compared with the case of using epoxy (dielectric tangent 0.0073, surface treatment UV) having dielectric tangent exceeding 0.006 in the insulating layer material. However, unlike the case where a circuit is formed by UV irradiation (185, 254 nm) and the surface roughness is 0.10 m or less, signal loss increases when primer treatment is performed to increase the plating adhesion. The measurement of the signal loss is derived from Eye height (unit: Voltage) and Jitter RMS (unit: ps), which indicates the degree of signal noise. The measurement was performed using an Agilent Infinium DCA 86100A Oscilloscope and Agilent 54754 Differential TDR Module equipment under conditions of L: 111.5 mm, W: 100 μm, and S: 55 μm.

도 16은 절연층의 표면조도에 따른 동박의 거칠기를 대략 나타낸다.
Fig. 16 roughly shows the roughness of the copper foil according to the surface roughness of the insulating layer.

도면을 참조하면, 유전정접의 범위가 0.0001 내지 0.006인 절연층의 표면조도(Rz)가 0.19 인 경우, 즉 표면조도(Ra)가 0.10㎛ 이하인 경우, 동박이 편평하게 밀착력이 우수하게 도금으로 형성되는 것을 알 수 있다. 반면, 표면조도(Rz)가 0.20 초과인 경우, 즉 표면조도(Ra)가 0.10㎛ 초과인 경우, 동박이 제대로 도금되지 않으며, 표면이 상당히 거친 것을 알 수 있다.
Referring to the drawings, when the surface roughness (Rz) of the insulating layer having a dielectric tangent of 0.0001 to 0.006 is 0.19, that is, when the surface roughness Ra is 0.10 탆 or less, the copper foil is flatly formed by plating . On the other hand, when the surface roughness Rz is larger than 0.20, that is, when the surface roughness Ra is larger than 0.10 占 퐉, the copper foil is not plated properly and the surface is considerably rough.

도 17은 및 도 18은 동박의 거칠기가 신호손실에 미치는 영향을 나타낸다.
Fig. 17 and Fig. 18 show the influence of the roughness of the copper foil on the signal loss.

도면을 참조하면, 고주파 영역에서 유전정접의 범위가 0.0001 내지 0.006인 절연층의 표면조도(Rz)가 커서 동박의 거칠기가 커지는 경우, 이에 따라서 신호손실이 상대적으로 심해지는 것을 알 수 있다.
Referring to the drawings, it can be seen that when the surface roughness Rz of the insulating layer having the dielectric tangent in the high frequency range of 0.0001 to 0.006 is large and the roughness of the copper foil is large, the signal loss is relatively increased accordingly.

도 19는 UV 처리에 따른 도금 결과를 대략 나타낸다.
Fig. 19 roughly shows the plating result according to the UV treatment.

도면을 참조하면, 유전정접의 범위가 0.0001 내지 0.006인 저유전 재료를 사용하는 경우, 절연층에 UV 처리(185, 254㎚)를 하지 않으면 도금이 거의 불가(UV 조사시간: 0초, P/S: 미도금)한 것을 알 수 있다. 반면, 절연층에 UV 처리(185, 254㎚)를 한 경우 밀착력이 향상되어 도금이 가능(UV 조사시간: 10초~90초, P/S 0.422~0.336kgf/cm)해지는 것을 알 수 있다. 시편 1은 UV 조사시간이 0초이며 미도금 결과이고, 시편 2는 UV 조사시간이 10초이며 0.422kgf/cm 도금된 결과이고, 시편 3은 UV 조사시간이 30초이며 0.494kgf/cm 도금된 결과이고, 시편 4는 UV 조사시간이 60초이며 0.354kgf/cm 도금된 결과이며, 시편 5는 UV 조사시간이 90초이며 0.336kgf/cm 도금된 결과이다. UV 조사거리는 30㎜ 이었으며, 도금은 무전해 동도금을 이용하였다.
Referring to the drawings, when a low dielectric material having a dielectric loss tangent of 0.0001 to 0.006 is used, plating is almost impossible (UV irradiation time: 0 second, P / S: unplated). On the other hand, when the insulating layer is subjected to UV treatment (185, 254 nm), adhesion is improved and plating is possible (UV irradiation time: 10 to 90 seconds, P / S is 0.422 to 0.336 kgf / cm). The specimen 1 had a UV irradiation time of 0 seconds and an unplated result. The specimen 2 had a UV irradiation time of 10 seconds and was plated with 0.422 kgf / cm. The specimen 3 had a UV irradiation time of 30 seconds and a plated 0.494 kgf / cm The result of specimen 4 was UV irradiation time of 60 seconds and plated 0.354kgf / cm, and specimen 5 was UV irradiation time of 90 seconds and plated 0.336kgf / cm. The UV irradiation distance was 30 mm, and electroless copper plating was used for plating.

본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
The expression " exemplary " used in this disclosure does not mean the same embodiment but is provided for emphasizing and explaining different unique features. However, the above-mentioned examples do not exclude that they are implemented in combination with the features of other examples. For example, although the description in the specific example is not described in another example, it can be understood as an explanation related to another example, unless otherwise described or contradicted by the other example.

본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제 1, 제 2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제 1 구성요소는 제 2 구성요소로 명명될 수도 있고, 유사하게 제 2 구성요소는 제 1 구성요소로 명명될 수도 있다.
In the present disclosure, the meaning of being connected is not a direct connection but a concept including an indirect connection. In addition, the term "electrically connected" means a concept including both a physical connection and a non-connection. Also, the first, second, etc. expressions are used to distinguish one component from another, and do not limit the order and / or importance of the components. In some cases, without departing from the scope of the right, the first component may be referred to as a second component, and similarly, the second component may be referred to as a first component.

본 개시에서 상부, 하부, 상측, 하측, 상면, 하면 등은 첨부된 도면을 기준으로 판단한다. 예를 들면, 제1연결부재는 제2연결부재 보다 상부에 위치한다. 다만, 특허청구범위가 이에 한정되는 것은 아니다. 본 개시에서 수직 방향은 상술한 상부 및 하부 방향을 의미하며, 수평 방향은 이와 수직한 방향을 의미한다. 이때, 수직 단면은 수직 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에 도시한 단면도를 그 예로 들 수 있다. 또한, 수평 단면은 수평 방향의 평면으로 절단한 경우를 의미하는 것으로, 도면에서 도시한 평면도를 그 예로 들 수 있다.
In the present disclosure, upper, lower, upper, lower, upper, lower, and the like are determined based on the attached drawings. For example, the first connecting member is located above the second connecting member. However, the claims are not limited thereto. In the present disclosure, the vertical direction means the above-described upper and lower directions, and the horizontal direction means the direction perpendicular thereto. In this case, the vertical cross-section means a case of cutting into a plane in the vertical direction, and the cross-sectional view shown in the figure is an example. In addition, the horizontal cross-section means a case where the horizontal cross-section is cut into a plane in the horizontal direction, for example, the plan view shown in the drawing.

본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
The terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.

1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체 소자 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 재배선부 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체 소자
2121: 바디 2122: 접속패드
2140: 재배선부 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼 100: 반도체 패키지
100A~100D: 팬-아웃 반도체 패키지
110: 반도체칩 111: 바디
112: 접속패드 113: 패시베이션막
120: 봉합재 130: 절연층
131: 도금층 132a, 132b, 132c: 재배선층
133, 133a, 133b: 비아 140: 패시베이션층
145: 언더범프금속층 150: 접속단자
160: 방열부재 170: 표면실장부품
115, 146: 연결부재 1000: electronic device 1010: main board
1020: Chip related parts 1030: Network related parts
1040: Other parts 1050: Camera
1060: antenna 1070: display
1080: Battery 1090: Signal line
1100: Smartphone 1101: Smartphone body
1110: Smartphone mainboard 1111: mainboard insulation layer
1112: main board wiring 1120: parts
1130: Smartphone camera 2200: Fan-in semiconductor package
2220: Semiconductor device 2221: Body
2222: connection pad 2223: passivation film
2240: re-spreading portion 2241: insulating layer
2242: re-wiring layer 2243: via
2250: passivation layer 2260: under bump metal layer
2270: solder ball 2280: underfill resin
2290: molding material 2500: main board
2301: Interposer substrate 2302: Interposer substrate
2100: Fan-out semiconductor package 2120: Semiconductor device
2121: Body 2122: Connection pad
2140: re-spreading portion 2141: insulating layer
2142: re-wiring layer 2143: via
2150: passivation layer 2160: under bump metal layer
2170: solder ball 100: semiconductor package
100A to 100D: Fan-out semiconductor package
110: semiconductor chip 111: body
112: connection pad 113: passivation film
120: sealant 130: insulating layer
131: Plated layer 132a, 132b, 132c:
133, 133a, 133b: via 140: passivation layer
145: under bump metal layer 150: connection terminal
160: heat radiating member 170: surface mount component
115, 146: connecting member

Claims (14)

접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
상기 반도체칩의 적어도 일부를 봉합하는 봉합재;
상기 반도체칩의 활성면 상에 배치된 절연층; 및
상기 절연층 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층; 을 포함하며,
상기 절연층은 유전정접(Tan delta)이 0.0001 내지 0.006인 저유전 물질을 포함하고,
상기 재배선층이 배치되는 상기 절연층의 표면은 표면조도(Ra)가 0.10㎛ 이하인,
팬-아웃 반도체 패키지.
A semiconductor chip having an active surface on which a connection pad is disposed and an inactive surface disposed on the opposite side of the active surface;
A sealing material for sealing at least a part of the semiconductor chip;
An insulating layer disposed on the active surface of the semiconductor chip; And
A re-wiring layer disposed on the insulating layer and electrically connected to the connection pad; / RTI >
Wherein the insulating layer comprises a low dielectric material having a dielectric tangent (Tan delta) of 0.0001 to 0.006,
Wherein the surface of the insulating layer on which the re-distribution layer is disposed has a surface roughness (Ra)
A fan-out semiconductor package.
제 1 항에 있어서,
상기 저유전 물질은 폴리이미드(PI), 시클로올레핀폴리머(COP), 폴리페닐렌옥사이드(PPO), 폴리페닐렌에테르(PPE), 에폭시-시아네이트에테르(Epoxy-cyanate ester), 및 액정폴리머(LCP) 중 하나 이상인,
팬-아웃 반도체 패키지.
The method according to claim 1,
The low dielectric material may be selected from the group consisting of polyimide (PI), cycloolefin polymer (COP), polyphenylene oxide (PPO), polyphenylene ether (PPE), epoxy-cyanate ester, LCP)
A fan-out semiconductor package.
삭제delete 제 1 항에 있어서,
상기 절연층의 표면은 UV 처리된,
팬-아웃 반도체 패키지.
The method according to claim 1,
The surface of the insulating layer is UV-
A fan-out semiconductor package.
제 4 항에 있어서,
상기 재배선층은 무전해구리를 포함하는,
팬-아웃 반도체 패키지.
5. The method of claim 4,
Wherein the re-distribution layer comprises electroless copper,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 봉합재는 상기 비활성면을 노출시키는,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the sealing member exposes the inactive surface,
A fan-out semiconductor package.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 is abandoned due to registration fee. 제 6 항에 있어서,
상기 봉합재의 상면은 상기 비활성면과 동일 레벨에 위치하는,
팬-아웃 반도체 패키지.
The method according to claim 6,
Wherein the upper surface of the sealing material is located at the same level as the inactive surface,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 절연층은 상기 봉합재와 접하는 제1면 및 상기 제1면과 마주보는 제2면을 가지며, 상기 재배선층은 상기 제1면 및 및 제2면 상에 각각 배치된 제1재배선층 및 제2재배선층을 포함하며, 상기 제1재배선층 및 제2재배선층은 상기 절연층을 관통하는 비아를 통하여 전기적으로 연결된,
팬-아웃 반도체 패키지.
The method according to claim 1,
Wherein the insulating layer has a first surface in contact with the sealing material and a second surface facing the first surface, the re-distribution layer having a first rewiring layer and a second rewiring layer disposed on the first surface and the second surface, respectively, Wherein the first rewiring layer and the second rewiring layer are electrically connected through vias through the insulation layer,
A fan-out semiconductor package.
◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 9 is abandoned upon payment of registration fee. 제 8 항에 있어서,
상기 접속패드 및 상기 제1재배선층 사이에 배치되어, 상기 접속패드 및 상기 제1재배선층을 연결하는 연결부재; 를 더 포함하는,
팬-아웃 반도체 패키지.
9. The method of claim 8,
A connection member disposed between the connection pad and the first rewiring layer, the connection member connecting the connection pad and the first rewiring layer; ≪ / RTI >
A fan-out semiconductor package.
제 1 항에 있어서,
상기 반도체칩의 측부에 배치된 방열부재; 를 더 포함하며,
상기 봉합재는 상기 방열부재의 적어도 일부를 봉합하는,
팬-아웃 반도체 패키지.
The method according to claim 1,
A heat dissipating member disposed on a side of the semiconductor chip; Further comprising:
Wherein the sealing member seals at least a part of the heat radiation member,
A fan-out semiconductor package.
제 10 항에 있어서,
상기 봉합재는 상기 방열부재의 상면을 노출시키는,
팬-아웃 반도체 패키지.
11. The method of claim 10,
Wherein the sealing member exposes an upper surface of the heat radiation member,
A fan-out semiconductor package.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 12 is abandoned due to registration fee. 제 11 항에 있어서,
상기 봉합재의 상면은 상기 방열부재의 상면과 동일 레벨에 위치하는,
팬-아웃 반도체 패키지.
12. The method of claim 11,
Wherein the upper surface of the sealing member is located at the same level as the upper surface of the heat radiation member,
A fan-out semiconductor package.
제 1 항에 있어서,
상기 절연층 상에 배치되며 상기 재배선층의 일부를 노출시키는 개구부를 갖는 패시베이션층;
상기 패시베이션층의 개구부 상에 배치된 언더범프금속층; 및
상기 언더범프금속층 상에 배치되며, 상기 재배선층과 전기적으로 연결된 접속단자; 를 더 포함하며,
상기 접속단자는 적어도 하나가 팬-아웃 영역에 배치된,
팬-아웃 반도체 패키지.
The method according to claim 1,
A passivation layer disposed on the insulating layer and having an opening exposing a part of the redistribution layer;
An under bump metal layer disposed on the opening of the passivation layer; And
A connection terminal disposed on the under bump metal layer and electrically connected to the re-wiring layer; Further comprising:
Wherein at least one of the connection terminals is disposed in a fan-out area,
A fan-out semiconductor package.
제 13 항에 있어서,
상기 패시베이션층 표면 상에 배치되며, 상기 반도체칩과 전기적으로 연결된 표면실장부품; 을 더 포함하는,
팬-아웃 반도체 패키지.14. The method of claim 13,
A surface mount component disposed on the surface of the passivation layer and electrically connected to the semiconductor chip; ≪ / RTI >
A fan-out semiconductor package.
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US10658348B2 (en) 2018-09-27 2020-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having a plurality of first and second conductive strips
US10861841B2 (en) * 2018-09-28 2020-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with multiple polarity groups
DE102019101999B4 (en) 2018-09-28 2021-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. SEMICONDUCTOR DEVICE WITH MULTIPLE POLARITY GROUPS
TWI768294B (en) * 2019-12-31 2022-06-21 力成科技股份有限公司 Package structure and manufacturing method thereof
CN117976552A (en) * 2024-04-02 2024-05-03 成都奕成集成电路有限公司 Manufacturing method of chip packaging structure and chip packaging structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110308848A1 (en) * 2009-02-12 2011-12-22 Sumitomo Bakelite Company, Ltd. Resin composition for wiring board, resin sheet for wiring board, composite body, method for producing composite body, and semiconductor device
US20150303158A1 (en) * 2013-03-08 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Reduction and Adhesion Improvement of Semiconductor Die Package
US20160093580A1 (en) * 2011-12-30 2016-03-31 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI426587B (en) * 2010-08-12 2014-02-11 矽品精密工業股份有限公司 Chip scale package and fabrication method thereof
US9385006B2 (en) * 2012-06-21 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming an embedded SOP fan-out package

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110308848A1 (en) * 2009-02-12 2011-12-22 Sumitomo Bakelite Company, Ltd. Resin composition for wiring board, resin sheet for wiring board, composite body, method for producing composite body, and semiconductor device
US20160093580A1 (en) * 2011-12-30 2016-03-31 Deca Technologies Inc. Semiconductor device and method comprising redistribution layers
US20150303158A1 (en) * 2013-03-08 2015-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage Reduction and Adhesion Improvement of Semiconductor Die Package

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