KR102002212B1 - Potentiation operation method of the synapse device for application on neuromorphic system - Google Patents
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Abstract
본 발명은 뉴로모픽 시스템 응용을 위한 시냅스 장치 및 이의 동작 조건에 관한 것으로, 보다 상세하세는 전압의 진폭이나 규정전류(compliance current)의 크기를 변화시키는 것과 같은 복잡한 프로그래밍 스킴(scheme)을 사용하지 않고 최적화된 펄스를 갖는 강화 동작 사이클을 도입하는 것만으로도 아날로그 거동 스위칭을 갖는 하프늄 산화물 (HfO2) 기반 시냅스 장치의 효율적인 다중 컨덕턴스 상태(multiple conductance states)를 구현할 수 있는 강화 동작 사이클의 동작 조건에 관한 것이다.The present invention relates to a synaptic device and its operating conditions for use in a neuromotor system application. More specifically, the present invention does not use a complex programming scheme such as changing the amplitude of a voltage or the magnitude of a compliance current (HfO 2 ) -based synaptic device with analogue behavior switching by merely introducing an energized operating cycle with an optimized pulse at the operating conditions of an energized operating cycle that can implement efficient multiple conductance states .
Description
본 발명은 뉴로모픽 시스템 응용을 위한 시냅스 장치의 동작 조건에 관한 것으로, 보다 상세하세는 하프늄 산화물 (HfO2) 기반 시냅스 장치의 효율적인 다중 컨덕턴스 상태(multiple conductance states)를 구현하기 위한 동작 조건에 관한 것이다.The present invention relates to operating conditions of a synaptic device for use in a neuromotor system application and more specifically relates to operating conditions for implementing efficient multiple conductance states of a hafnium oxide (HfO 2 ) -based synaptic device will be.
현재 널리 사용되고 있는 폰 노이만 방식의 컴퓨팅 시스템은 반복적이고 단순한 계산에서 상당한 처리능력을 보여주고 있다. 반면, 좀 더 복잡한 고차원의 계산에는 상당한 에너지 및 시간이 소요되고 있다. 이러한 문제점의 해결책으로 제시된 뉴로모픽 시스템은 방대한 양의 시냅스를 통해 하나의 뉴런으로부터 다른 뉴런으로 정보가 전달되는 인간 두뇌를 모방하여, 전자 시스템에서 데이터를 컨덕턴스 형태로 전달함으로써, 기존의 폰 노이만 방식으로 해결하기 어려웠던 계산을 저 전력으로 단시간 안에 해결할 수 있을 것으로 주목받고 있다.The von Neumann type of computing system, which is now widely used, shows considerable processing power in repetitive and simple calculations. On the other hand, more complex high-dimensional calculations are taking considerable energy and time. The neuromotor system proposed as a solution to this problem imitates the human brain in which information is transmitted from one neuron to another neuron through a vast amount of synapses and transmits the data in a conductance form in the electronic system, It can be solved in a short time with low power.
이 때문에 최근 들어 뉴로모픽 시스템의 연구가 활발히 진행되고 있다. 뉴로모픽 시스템을 구현하는데 있어서는 그 기반이 되는 시냅스 소자가 가장 중요하다. 시냅스 소자는 인간 두뇌의 시냅스와 유사한 기능을 수행하여 뉴로모픽 시스템의 학습 및 인식기능을 가능하게 한다. 기존의 Flash, SRAM, DRAM 등 여러 가지 메모리 소자들이 시냅스 소자로 사용될 수 있지만, 보다 저 전력 및 고 집적의 시냅스 소자를 만들기 위해 PCM(phase change memory), FeRAM(Ferroelectric Random Access Memory), ReRAM(Resistance Random Access Memory) 등의 여러 종류의 시냅스 소자들이 연구되고 있다.For this reason, researches on the Nyomo pick system have been actively conducted in recent years. The synaptic element that is the basis for the implementation of the neuromotor system is most important. The synaptic device performs a similar function to the synapses of the human brain, enabling the learning and cognitive functions of the neuromorphic system. A variety of memory devices such as Flash, SRAM, and DRAM can be used as synapse devices. However, in order to make synapses with lower power and higher integration, phase change memory (PCM), ferroelectric random access memory (FeRAM) Random Access Memory) have been studied.
이때, 1015개에 이르는 인간 두뇌를 모방한 뉴로모픽 전자 시스템을 구현하기 위해서는, 약 10 nm 이하의 크기까지 다운스케일링 가능하면서도 2-단자를 갖는 시냅스 장치를 구현할 필요가 있다. 그러나, 현재 시냅스 모방 소자로 사용되는 CMOS(complementary metal oxide semiconductor) 트랜지스터는 다운스케일에 한계가 있고 3-단자를 갖기 때문에 시냅스 특성에 궁극적으로 적합하지 않다.At this time, in order to implement a novel sympathetic electronic system that imitates 10 15 human brains, it is necessary to implement a synapse device capable of downscaling down to a size of about 10 nm and having a 2-terminal. However, complementary metal oxide semiconductor (CMOS) transistors currently used as synaptic mimic elements are ultimately unsuitable for synapse properties because of their limited downscale and have three terminals.
또한, 뉴로모픽 시스템에 사용되는 시냅스 장치는, 생물학적 시냅스의 아날로그적 특성에 대응하는 다중 컨덕턴스 상태(multiple conductance states)를 구현해야 한다. 이러한 다중 컨덕턴스 상태는 급격한 기울기를 갖는 전압 변화에 의해서가 아니라, 적응학습(adaptive learning)으로 불리는 인간두뇌의 메모리 저장방법인, 전기적 펄스 입력에 의해서 구현될 필요가 있다. 특히, 생체모방 소자에 보다 적합하기 위해서는, 시냅스의 아날로그 특성을 모방하는 전기적 펄스 입력에 따른 다중 컨덕턴스 상태의 조절이, 펄스 진폭(amplitude)의 변화에 의해서가 아니라, 동일한 크기의 입력 펄스들의 개수(number) 변화에 의해 이루어질 필요가 있다.In addition, synaptic devices used in neuromotor systems have to implement multiple conductance states corresponding to analogue characteristics of biological synapses. This multi-conductance state needs to be implemented by electrical pulse input, which is a memory storage method of the human brain called adaptive learning, rather than by a voltage change with a steep slope. In particular, in order to be more suitable for a biomimetic device, the adjustment of the multi-conductance state due to the electrical pulse input mimicking the analog nature of the synapse is not due to a change in the pulse amplitude, number needs to be changed.
그러나, 종래의 다중 컨덕턴스 상태 관련 특징 연구들에서는, 이러한 생체모방 특성을 구현하기 위해 전압의 진폭이나 규정전류(compliance current)의 크기를 변화시키는 것과 같은 복잡한 프로그래밍 스킴(scheme)을 사용함에 따라, 회로 구현에 부담을 주는 문제가 있다.However, in conventional multi-conductance state feature studies, using a complex programming scheme such as varying the amplitude of the voltage or the magnitude of the compliance current to implement this biomimetic characteristic, There is a problem that burdens the implementation.
본 발명이 해결하고자 하는 과제는 상기한 바와 같이 종래 기술의 단점 및 문제점을 개선하기 위한 것으로서, 본 발명의 일 측면은 뉴로모픽 시스템 응용을 위한 시냅스 장치의 동작 조건을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in order to solve the problems and disadvantages of the prior art as described above, and it is an aspect of the present invention to provide an operating condition of a synapse device for a novel Lomographic system application.
상기 과제를 이루기 위하여 본 발명의 일 측면은 뉴로모픽 시스템 응용을 위한 시냅스 장치의 동작 조건을 제공한다.According to an aspect of the present invention, there is provided an operating condition of a synapse device for a novel Lomographic system application.
상기 뉴로모픽 시스템 응용을 위한 시냅스 장치의 동작 조건은 RRAM 소자 및 상기 RRAM 소자에 연결되는 트렌지스터를 포함하는 뉴로모픽 시스템 응용을 위한 1 트랜지스터-1 저항(1T-1R) 구조의 시냅스 장치의 동작 조건일 수 있다.The operating conditions of the synaptic device for use in the neuromotor system include the operation of a synaptic device of a 1-transistor-1 resistor (1T-1R) structure for a novel Lomographic system application comprising an RRAM device and a transistor connected to the RRAM device Lt; / RTI >
상기 동작 조건에 따라, 상기 시냅스 장치의 저항이 증가 또는 감소하여 멀티 레벨 셀 특성을 갖도록 구성될 수 있다.According to the operating condition, the resistance of the synapse device may be configured to increase or decrease to have multi-level cell characteristics.
상기 동작 조건이 강화(potentiation) 동작 조건인 경우, 강화 동작 사이클의 수행 횟수에 따라 상기 시냅스 장치의 저항이 감소할 수 있다.If the operating condition is a potentiation operating condition, the resistance of the synapse device may decrease according to the number of times of the enforcing operation cycle.
상기 강화 동작 사이클은 양의 전압 입력 및 음의 전압 입력을 포함할 수 있다.The energized operation cycle may include a positive voltage input and a negative voltage input.
상기 RRAM 소자는 TiN 하부 전극. 상기 하부 전극 상에 배치되는 HfO2 저항변화층. 상기 저항변화층 상에 배치되는 Ti 산소포착층 및 상기 산소포착층 상에 배치되는 TiN 상부 전극을 포함할 수 있다. The RRAM element is a TiN bottom electrode. And an HfO 2 resistance-variable layer disposed on the lower electrode. A Ti oxygen scavenger layer disposed on the resistance-variable layer, and a TiN upper electrode disposed on the oxygen scavenger layer.
상기 저항변화층에서 도전성 필라멘트의 형성 및 소멸이 이루어져 저항 상태가 변화되도록 구성될 수 있다.The conductive filament may be formed and destroyed in the resistance variable layer to change the resistance state.
상기 도전성 필라멘트는 상기 산소포착층으로부터 침투된 금속이온의 산화환원 반응에 의하거나, 상기 저항변화층과 상기 산소포착층과의 화학반응을 통해 형성된 산소 공공(oxygen vacancy)에 의해 형성될 수 있다.The conductive filament may be formed by an oxidation-reduction reaction of metal ions impregnated from the oxygen trapping layer or an oxygen vacancy formed through a chemical reaction between the resistance-variable layer and the oxygen trapping layer.
상기 동작 조건이 강화(potentiation) 동작 조건인 경우, 상기 강화 동작 사이클의 수행 횟수에 따라 상기 시냅스 장치의 저항 상태가 선형적으로 감소하고,Wherein when the operating condition is a potentiation operating condition, the resistance state of the synapse device linearly decreases according to the number of times of the enforcing operation cycle,
상기 동작 조건이 약화(depression) 동작 조건인 경우, 인가되는 음(negative)의 전압 입력의 펄스 개수에 따라 상기 시냅스 장치의 저항 상태가 선형적으로 증가할 수 있다.If the operating condition is a depression operating condition, the resistance state of the synapse device may linearly increase according to the number of pulses of a negative voltage input applied.
상기 강화(potentiation) 동작 사이클은 리드(read)동작, 셋(set) 동작 및 리셋(reset) 동작을 순서대로 수행하는 것일 수 있다.The potentiation operation cycle may be a sequence of performing a read operation, a set operation, and a reset operation.
상기 셋(set) 동작은, 상기 트렌지스터의 게이트 전극에 인가되는, 크기가 고정된 조건을 갖는 셋 게이트 전압 및 상기 RRAM 소자에 인가되는, 펄스폭 및 크기가 고정된 조건을 갖는 셋 전압으로 수행될 수 있다.The set operation is performed with a set gate voltage having a fixed size condition applied to a gate electrode of the transistor and a set voltage having a pulse width and a fixed size applied to the RRAM element .
상기 셋 게이트 전압의 크기는 0.6V 내지 2V일 수 있다.The magnitude of the set gate voltage may be between 0.6V and 2V.
상기 셋 전압의 크기는 0.7V 내지 1.5V일 수 있다.The magnitude of the set voltage may be 0.7V to 1.5V.
상기 셋 전압의 펄스폭은 1ns 내지 1ms일 수 있다.The pulse width of the set voltage may be 1 ns to 1 ms.
상기 셋 전압의 크기는 0.8V 이고, 펄스폭은 1ms 이며, 상기 셋 게이트 전압의 크기는 1.2V일 수 있다.The magnitude of the set voltage may be 0.8V, the pulse width may be 1ms, and the magnitude of the set gate voltage may be 1.2V.
상기 리셋(set) 동작은, 상기 트렌지스터의 게이트 전극에 인가되는, 크기가 고정된 조건을 갖는 리셋 게이트 전압 및 상기 RRAM 소자에 인가되는, 펄스폭 및 크기가 고정된 조건을 갖는 리셋 전압으로 수행될 수 있다.The reset operation is performed with a reset gate voltage having a fixed size condition applied to the gate electrode of the transistor and a reset voltage having a pulse width and a fixed size applied to the RRAM device .
상기 리셋 게이트 전압의 크기는 0.6V 내지 2V일 수 있다.The magnitude of the reset gate voltage may be between 0.6V and 2V.
상기 리셋 전압의 크기는 -3V 내지 0.5V일 수 있다.The magnitude of the reset voltage may be -3V to 0.5V.
상기 리셋 전압의 펄스폭은 1ns 내지 1ms일 수 있다.The pulse width of the reset voltage may be 1 ns to 1 ms.
상기 리셋 전압의 크기는 -1.2V 이고, 펄스폭은 1ms 이며, 상기 리셋 게이트 전압의 크기는 1.5V일 수 있다.The magnitude of the reset voltage may be -1.2V, the pulse width may be 1ms, and the magnitude of the reset gate voltage may be 1.5V.
상기 셋 전압의 펄스폭과 상기 리셋 전압의 펄스폭의 차의 절댓값은 90um 이하일 수 있다.The absolute value of the difference between the pulse width of the set voltage and the pulse width of the reset voltage may be 90um or less.
본 발명에 따르면, 강화 동작 사이클에서 세트 및 리셋 펄스를 미세하게 최적화함으로써, 시냅스 장치의 전류는 강화 동작 사이클 횟수에 따라 선형적으로 증가하고, 시냅스 장치의 스위칭이 아날로그 거동을 보이는 효과가 있다.According to the present invention, by finely optimizing the set and reset pulses in the energized operating cycle, the current of the synapse device increases linearly with the number of energized operation cycles, and the switching of the synapse device has the effect of showing the analog behavior.
또한, 전압의 진폭이나 규정전류(compliance current)의 크기를 변화시키는 것과 같은 복잡한 프로그래밍 스킴(scheme)을 사용하지 않고 최적화된 펄스를 갖는 강화 동작 사이클을 도입하는 것만으로도 아날로그 거동 스위칭을 갖는 시냅스 장치를 얻을 수 있다.It is also possible to use a synapse device with analogue behavior switching only by introducing an enhanced operating cycle with optimized pulses without using a complicated programming scheme such as changing the amplitude of the voltage or the magnitude of the compliance current, Can be obtained.
또한, 본 발명의 강화(potentiation) 동작 사이클을 적용한 시냅스 장치를 포함한 뉴로모픽 시스템의 경우, 컨덕턴스 상태 변화가 선형적이고, 학습 정확도가 80% 이상 100% 미만으로 크게 증가하는 효과가 있다.Further, in the case of the novel Lompick system including the synaptic device to which the potentiation operation cycle of the present invention is applied, the change in the conductance state is linear and the learning accuracy is significantly increased from 80% to less than 100%.
본 발명의 기술적 효과들은 이상에서 언급한 것들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The technical effects of the present invention are not limited to those mentioned above, and other technical effects not mentioned can be clearly understood by those skilled in the art from the following description.
도 1은 본 발명의 바람직한 실시예에 따른 RRAM 소자의 구성을 도시한 도면이다.
도 2a는 바람직한 본 발명의 RRAM 소자를 포함하는 1 트랜지스터-1 저항(1T-1R) 구조의 시냅스 장치를 도시한 평면도이다.
도 2b는 본 발명의 바람직한 실시예에 따른 뉴로모픽 시스템 응용을 위한 시냅스 장치의 전류 - 전압 (I-V) 그래프이다.
도 3은 바람직한 본 발명의 실시예에 따른 시냅스 장치에 인가되는 전압 크기 변화 또는 펄스폭 변화에 따른 독출 전류(read current)의 변화를 도시한 그래프들이다.
도 4a는 바람직한 본 발명의 실시예에 따른 시냅스 장치의 셋(set) 동작시 인가되는 전압 크기 변화 또는 펄스폭 변화에 따른 셋 이벤트의 발생 확률을 나타낸 그래프이다.
도 4b는 바람직한 본 발명의 실시예에 따른 시냅스 장치에 인가되는 전압 크기 변화 또는 펄스폭 변화에 따른 독출 전류(read current)의 변화를 도시한 그래프이다.
도 5는 바람직한 본 발명의 실시예에 따른 시냅스 장치에 인가되는 게이트 전압의 크기 변화에 따른 독출 전류(read current)의 변화를 도시한 그래프이다.
도 6a는 본 발명에 따른 강화(potentiation) 동작 사이클을 나타낸 개념도이다.
도 6b는 case a 및 case b조건의 강화(potentiation) 동작 사이클을 적용하고, 사이클 횟수에 따른 전류를 측정하여 나타낸 그래프이다.
도 6c는 case c 조건의 강화(potentiation) 동작 사이클을 적용하고, 사이클 횟수에 따른 전류를 측정하여 나타낸 그래프이다.
도 6d는 바람직한 본 발명의 강화 동작 사이클이 적용될 때 시냅스 장치 내의 변화를 나타낸 개념도이다.
도 7은 바람직한 본 발명의 실시예에 따른 시냅스 장치의 강화(potentiation) 동작 수행시 독출 전류 변화를 나타낸 그래프이다.
도 8a는 시냅스 장치를 포함하는 뉴로모픽 시스템을 패턴 인식에 적용하기 위한, 다층 퍼셉트론(perceptron) 알고리즘을 사용한 신경망 구조를 도시한 도면이다.
도 8b는 바람직한 본 발명의 실시예에 따른 시냅스 장치를 도 8a의 패턴 인식에 적용한 경우 얻어진 결과를 도시한 그래프이다.1 is a diagram illustrating a configuration of an RRAM device according to a preferred embodiment of the present invention.
2A is a plan view illustrating a synaptic device of a 1-transistor-1 resistor (1T-1R) structure including a preferred RRAM device of the present invention.
FIG. 2B is a current-voltage (IV) graph of a synapse device for a New Lomographic system application in accordance with a preferred embodiment of the present invention.
3 is a graph showing a change in a read current according to a voltage magnitude change or a pulse width change applied to a synapse device according to an exemplary embodiment of the present invention.
FIG. 4A is a graph illustrating the probability of occurrence of a set event according to a voltage magnitude change or a pulse width change applied in a set operation of a synapse device according to an exemplary embodiment of the present invention.
FIG. 4B is a graph showing a change in a read current according to a voltage magnitude change or a pulse width change applied to a synapse device according to an exemplary embodiment of the present invention.
FIG. 5 is a graph illustrating a change in a read current according to a magnitude of a gate voltage applied to a synapse device according to an exemplary embodiment of the present invention. Referring to FIG.
6A is a conceptual diagram showing a potentiation operation cycle according to the present invention.
FIG. 6B is a graph showing the currents according to the number of cycles by applying the potentiating operation cycle of the case a and case b conditions.
FIG. 6C is a graph showing a current according to the number of cycles by applying a potentiation operation cycle of the case c condition.
Figure 6d is a conceptual diagram showing the change in the synaptic device when the preferred enhanced operating cycle of the present invention is applied.
FIG. 7 is a graph illustrating changes in read current when a potentiation operation of a synapse device according to an exemplary embodiment of the present invention is performed.
8A is a diagram showing a neural network structure using a multilayer perceptron algorithm for applying a novel Lomographic system including a synapse device to pattern recognition.
FIG. 8B is a graph showing the results obtained when the synaptic device according to the preferred embodiment of the present invention is applied to the pattern recognition of FIG. 8A.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다.While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. Rather, the intention is not to limit the invention to the particular forms disclosed, but rather, the invention includes all modifications, equivalents and substitutions that are consistent with the spirit of the invention as defined by the claims.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상(on)"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것을 이해할 수 있을 것이다.It will be appreciated that when an element such as a layer, region or substrate is referred to as being present on another element "on," it may be directly on the other element or there may be an intermediate element in between .
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다.Although the terms first, second, etc. may be used to describe various elements, components, regions, layers and / or regions, such elements, components, regions, layers and / And should not be limited by these terms.
또한, 이하의 설명에서, "A/B/C 구조"는 A층 상에 B층 및 C층이 차례로 적층된 구조를 의미한다.In the following description, "A / B / C structure" means a structure in which a B layer and a C layer are sequentially stacked on the A layer.
도 1은 본 발명의 바람직한 실시예에 따른 RRAM 소자의 구성을 도시한 도면이다.1 is a diagram illustrating a configuration of an RRAM device according to a preferred embodiment of the present invention.
도 1을 참조하면, 본 발명의 바람직한 실시예에 따른 RRAM 소자(100)는 TiN 하부 전극(bottom electrode, BE)(140), 상기 하부 전극 상에 배치되는 HfO2 저항변화층(130), 상기 저항변화층 상에 배치되는 Ti 산소포착층(120) 및 상기 산소포착층 상에 배치되는 TiN 상부 전극(top electrode, TE)(110)을 포함한다.Referring to FIG. 1, a
상기 시냅스 장치는 하부 전극(140) 및 상부 전극(110)에 전압이 인가되어 형성된 수직 전계에 따라 저항변화층(130)에 도전성 필라멘트(conductive filament, CF)가 형성되거나 소멸됨으로써, 저항이 변화될 수 있다. 이러한 저항변화를 이용하여, RRAM 소자가 고저항 상태(High Resistance State, HRS)(off 상태)로부터 저저항 상태(Low Resistance State, LRS)(on 상태)로, 또는, 저저항 상태(LRS)(on 상태)로부터 고저항 상태(HRS)(off 상태)로 전환될 수 있다. 이때, 고저항 상태(HRS)로부터 저저항 상태(LRS)로의 전환은 셋(set) 동작으로, 저저항 상태(LRS)로부터 고저항 상태(HRS)로의 전환은 리셋(reset) 동작으로 불린다.The conductive filament CF is formed or extinguished in the
본 발명은 상기 RRAM 소자(100)에 인가되는 펄스폭 및 크기가 고정된 최적의 동작 조건을 갖는 전압 입력의 펄스 개수에 따라 상기 RRAM 소자의 저항 상태가 선형적으로 증가 또는 감소하여 멀티 레벨 셀(multi-level cell) 특성을 갖도록 구성되는 것을 특징으로 한다. 따라서, 하부 전극 및 상부 전극으로서 TiN, 저항변화층으로서 HfO2 , 산소포착층으로서 Ti를 사용하지 않고 다른 재료를 사용하게 되면 RRAM 소자의 물리적 특성이 달라져 펄스폭 및 크기가 고정된 최적의 동작 조건이 달라질 것이며 본 발명이 성립되지 않을 수 있다.According to the present invention, the resistance state of the RRAM device linearly increases or decreases according to the number of pulses of a voltage input having an optimal operating condition with a fixed pulse width and size applied to the
도 2a는 바람직한 본 발명의 RRAM 소자를 포함하는 1 트랜지스터-1 저항(1T-1R) 구조의 시냅스 장치를 도시한 평면도이다.2A is a plan view illustrating a synaptic device of a 1-transistor-1 resistor (1T-1R) structure including a preferred RRAM device of the present invention.
도 2a를 참조하면, 1T-1R 구조의 시냅스 장치는 CMOS(complementary metal-oxide semiconductor)에 완벽하게 호환되는 TiN/ HfO2/ Ti/ TiN 구조를 가진 RRAM 소자 및 0.35μm 크기의 트랜지스터를 포함하여 구성하였으며, 통상적인 방법을 통해 제조하였다.Referring to FIG. 2A, a synapse device having a 1T-1R structure includes an RRAM device having a TiN / HfO 2 / Ti / TiN structure completely compatible with a complementary metal-oxide semiconductor (CMOS) And was prepared by a conventional method.
예를 들어, 통상적인 200-mm 웨이퍼 공정에 의해 1T-1R 구조의 시냅스 장치를 포함하는 시냅스 어레이가 제조될 수 있다. 이 경우, TiN 하부 전극(BE) 위에 6 nm 두께의 HfO2 저항변화층이 증착될 수 있으며, 그 위에 15 nm 두께의 Ti 산소포착층이 증착되고, 그 위에 TiN 상부 전극(TE)이 증착되며, 최종적으로 캡핑층들이 증착될 수 있다. For example, a synaptic array comprising a synaptic device of the 1T-1R structure can be produced by a conventional 200-mm wafer process. In this case, a 6 nm thick HfO 2 resistance variable layer may be deposited on the TiN bottom electrode BE, a 15 nm thick Ti oxygen trapping layer is deposited thereon, and a TiN top electrode TE is deposited thereon , And finally capping layers can be deposited.
이러한 1T-1R 시냅스 장치의 어레이 배열에서, 워드라인(word line)의 바이어스 전압이 게이트 전극에 인가되고, 비트라인(bit line)의 바이어스 전압이 상부 전극(TE)에 인가될 수 있다.In this array arrangement of 1T-1R synapse apparatus, a bias voltage of a word line is applied to the gate electrode, and a bias voltage of a bit line can be applied to the upper electrode TE.
도 2b는 본 발명의 바람직한 실시예에 따른 뉴로모픽 시스템 응용을 위한 시냅스 장치의 전류 - 전압 (I-V) 그래프이다.FIG. 2B is a current-voltage (I-V) graph of a synapse device for a New Lomographic system application in accordance with a preferred embodiment of the present invention.
도 2b를 참조하면, 초기 상태에서의 형성 공정 후에, 바이폴라 스위칭 거동은 1.2V의 게이트 전압 하에서 100 회 사이클 동안 재현 가능하게 관찰되었다. 강화(potentiation)상태에서는 약 1V에서 급격하게 HRS가 LRS로 전환되었으며, 약화(depression) 상태에서는 점진적으로 LRS가 HRS로 전환되었다.Referring to FIG. 2B, after the formation process in the initial state, the bipolar switching behavior was reproducibly observed for 100 cycles under a gate voltage of 1.2V. In the potentiation state, the HRS was rapidly converted to LRS at about 1 V, and in the depressed state, LRS was gradually converted to HRS.
도 3은 바람직한 본 발명의 실시예에 따른 시냅스 장치에 인가되는 전압 크기 변화 또는 펄스폭 변화에 따른 독출 전류(read current)의 변화를 도시한 그래프들이다.3 is a graph showing a change in a read current according to a voltage magnitude change or a pulse width change applied to a synapse device according to an exemplary embodiment of the present invention.
도 3을 참조하면, 10ms의 펄스폭 및 0.8V의 크기를 갖는 양의 펄스를 적용 할 때, 2번째 펄스에서 이미 포화전류에 다다르며, 그 후 지속적인 펄스 인가에도 포화전류만이 검출되었다. 즉, 2번째 펄스 입력부터 곧바로 시냅스 장치의 컨덕턴스는 포화 상태로 유지된다.Referring to FIG. 3, when a positive pulse having a pulse width of 10 ms and a magnitude of 0.8 V is applied, the saturation current already reaches the saturation current at the second pulse, and then only the saturation current is detected even with continuous pulse application. That is, immediately after the second pulse input, the conductance of the synapse device is kept saturated.
이와 비슷하게, 일정한 펄스폭(PW = 1 μs)에 대해 리셋 전압(Vreset)의 크기가 증가하면, 독출 전류(read current)가 감소된다. 이때, 강화(potentiation) 동작과 달리, 약화(depression) 동작에서는 리셋 전압 펄스의 인가되는 개수가 증가됨에 따라, 독출 전류(read current)가 감소하는 것을 확인할 수 있다.Similarly, when the magnitude of the reset voltage (V reset ) increases for a constant pulse width (PW = 1 μs), the read current is reduced. At this time, unlike the potentiation operation, in the depression operation, it can be seen that the read current decreases as the number of applied reset voltage pulses increases.
즉, 도전성 필라멘트(CF)의 소멸 모드 동안에서 컨덕턴스 감소는 반복적으로 인가되는 전압 펄스들에 의해 영향을 받지만, 도전성 필라멘트 형성 모드에서는 반복적으로 인가되는 전압 펄스들이 컨덕턴스 증가에 영향을 주지 않는다는 것을 알 수 있다.That is, while the conductance reduction during the extinction mode of the conductive filament CF is affected by repeatedly applied voltage pulses, it can be seen that in the conductive filament formation mode, repeatedly applied voltage pulses do not affect the conductance increase have.
이는, 도전성 필라멘트 형성 메커니즘에 기인한 것이다.This is due to the conductive filament formation mechanism.
HfO2/Ti 계면에서 화학 반응에 의해 생성 된 산소 공공(oxygen vacancy)은 양의 바이어스 하에서 하부 전극 (BE)쪽으로 이동하기 시작하며, 도전성 필라멘트가 형성된다. 이때, 단 1번의 셋 전압 펄스에 의해서도 충분히 두꺼운 도전성 필라멘트(CF)가 형성되기 때문에 2번째 펄스 입력부터 곧바로 시냅스 장치의 컨덕턴스는 포화 상태로 유지된다.At the HfO 2 / Ti interface, the oxygen vacancies generated by the chemical reaction start to move toward the lower electrode BE under a positive bias, and a conductive filament is formed. At this time, since the conductive filament (CF) is formed thick enough even by only one set voltage pulse, the conductance of the synapse device is maintained in a saturated state immediately after the second pulse input.
반면, 음의 바이어스가 인가될 때, 산소 공공(oxygen vacancy)은 상부 전극 쪽으로 이동하기 시작하며, 도전성 필라멘트가 서서히 제거된다. 즉, 도전성 필라멘트와 하부 전극(BE) 팁 사이의 갭이 꾸준히 넓어져서 점진적으로 증가 된 저항을 초래한다. 따라서, 도전성 필라멘트(CF)의 소멸 모드 동안에서 반복적으로 인가되는 전압 펄스들의 영향을 받아 독출 전류(read current)가 선형적으로 감소하게 된다.On the other hand, when a negative bias is applied, the oxygen vacancy starts to move toward the upper electrode, and the conductive filament is gradually removed. That is, the gap between the conductive filament and the bottom electrode (BE) is steadily widened, resulting in a progressively increased resistance. Therefore, the read current is linearly decreased due to the influence of the voltage pulses repeatedly applied during the extinction mode of the conductive filament CF.
그러므로, 시냅스 장치의 스위칭이 아날로그 거동을 보이기 위해서는, 도전성 필라멘트(CF)의 급격한 형성을 방지할 필요가 있다.Therefore, in order for the switching of the synapse device to exhibit the analog behavior, it is necessary to prevent the abrupt formation of the conductive filament CF.
도 4a는 바람직한 본 발명의 실시예에 따른 시냅스 장치의 셋(set) 동작시 인가되는 전압 크기 변화 또는 펄스폭 변화에 따른 셋 이벤트의 발생 확률을 나타낸 그래프이다.FIG. 4A is a graph illustrating the probability of occurrence of a set event according to a voltage magnitude change or a pulse width change applied in a set operation of a synapse device according to an exemplary embodiment of the present invention.
더욱 상세하게, 셋(set) 동작시 인가되는 전압 크기 변화(0.6V ~ 0.8V) 또는 펄스폭 변화(1에 따라 셋 이벤트가 발생할 확률을 측정하였다. RRAM 장치의 필라멘트적 특성으로 인해, 이진 상태를 나타내는 셋 이벤트는 주로 확률에 의해 결정된다. 상기 셋 이벤트는 100 사이클 후 최종 전류의 상태가 3μA를 초과하는 상태를 의미하며, 10개의 셀을 사용하여 측정하였다.More specifically, the probability of a set event occurring with a voltage magnitude change (0.6 V to 0.8 V) or a pulse width change (1) applied during a set operation was measured. Due to the filamentary characteristic of the RRAM device, The set event refers to a state where the state of the final current exceeds 3 μA after 100 cycles and is measured using 10 cells.
도 4a를 참조하면, 더 큰 크기의 셋 전압(set voltage)을 사용하거나 고정된 셋 전압에서 더 긴 펄스폭을 사용함으로써 높은 확률의 셋 이벤트를 얻을 수 있음을 알 수 있다.Referring to FIG. 4A, it can be seen that a set event of high probability can be obtained by using a set voltage of a larger size or using a longer pulse width at a fixed set voltage.
도 4b는 바람직한 본 발명의 실시예에 따른 시냅스 장치에 인가되는 전압 크기 변화 또는 펄스폭 변화에 따른 독출 전류(read current)의 변화를 도시한 그래프이다.FIG. 4B is a graph showing a change in a read current according to a voltage magnitude change or a pulse width change applied to a synapse device according to an exemplary embodiment of the present invention.
더욱 자세하게는, 고정된 게이트 전압 및 고정된 리셋 전압 조건에서 셋 전압의 크기 또는 셋 전압의 펄스폭을 조절하여 독출 전류를 측정하였다.More specifically, the read current was measured by adjusting the magnitude of the set voltage or the pulse width of the set voltage at a fixed gate voltage and a fixed reset voltage condition.
도 4b를 참조하면. 더 큰 크기의 셋 전압(set voltage)을 사용하거나 고정된 셋 전압에서 더 긴 펄스폭을 사용함으로써 보다 높은 독출 전류(read current)가 검출되며, 도전성 필라멘트 형성에 큰 영향을 미치는 게이트 전압을 고정시켰음에도 불구하고, 구별 가능한 LRS가 달성되는 것을 알 수 있다.Referring to FIG. Higher read current is detected by using a larger set voltage or by using a longer pulse width at a fixed set voltage, and the gate voltage, which greatly affects the formation of the conductive filament, is fixed , It can be seen that a distinguishable LRS is achieved.
전압의 크기와 전압의 펄스폭이 멀티 레벨 셀(multi-level cell)에 미치는 영향은 산소 공공(oxygen vacancy)의 이동을 고려하여 설명할 수 있다. 더 큰 크기의 셋 전압(set voltage)을 사용하거나 고정된 셋 전압에서 더 긴 펄스폭을 사용함으로써, 더 높은 구동력이 발생하고, 이로 인해 이동 전위가 낮아져 더 많은 수의 산소 공공이 발생하게 된다. 많은 수의 산소 공공은 더욱 두꺼운 도전성 필라멘트(CF)를 형성하며, 이로 인해 보다 높은 독출 전류(read current)가 검출되는 것이다.The influence of the magnitude of the voltage and the pulse width of the voltage on the multi-level cell can be explained by considering the movement of the oxygen vacancy. By using a larger set voltage or by using a longer pulse width at a fixed set voltage, a higher driving force is generated, resulting in a lower moving potential and a larger number of oxygen vacancies. A large number of oxygen vacancies form thicker conductive filaments CF, which leads to higher read currents being detected.
즉, 고정된 게이트 전압 및 고정된 리셋 전압 조건에서 셋 전압의 크기 또는 셋 전압의 펄스폭을 조절하여 강화(potentiation) 상태 및 약화(depression) 상태에서도 멀티 레벨 셀(multi-level cell)특성을 가질 수 있으며, 다중 컨덕턴스 상태(multiple conductance states)가 구현됨을 알 수 있다.That is, by controlling the magnitude of the set voltage or the pulse width of the set voltage under a fixed gate voltage and a fixed reset voltage condition, a multi-level cell characteristic can be obtained even in a potentiation state and a depression state And that multiple conductance states are implemented.
도 5는 바람직한 본 발명의 실시예에 따른 시냅스 장치에 인가되는 게이트 전압의 크기 변화에 따른 독출 전류(read current)의 변화를 도시한 그래프이다.FIG. 5 is a graph illustrating a change in a read current according to a magnitude of a gate voltage applied to a synapse device according to an exemplary embodiment of the present invention. Referring to FIG.
더욱 자세하게는 고정된 셋 전압에서 0.6V 내지 1.2V 범위의 게이트전압을 인가하여 독출 전류(read current)를 측정하였다.More specifically, the read current was measured by applying a gate voltage in the range of 0.6V to 1.2V at a fixed set voltage.
도 5를 참조하면, 일정한 셋 조건에서 게이트 전압의 크기를 0.6V에서 1.2V까지 상승 시키면, 독출 전류(read current)는 점차적으로 증가하는 것을 알 수 있다. 이 결과는 많은 산소 공공이 도전성 필라멘트(CF)의 크기를 결정한다는 것을 의미한다.Referring to FIG. 5, when the gate voltage is increased from 0.6 V to 1.2 V under a certain set condition, the read current gradually increases. This result means that many oxygen vacancies determine the size of the conductive filament (CF).
즉, 게이트 전압의 크기가 도전성 필라멘트(CF)의 크기를 직접 결정하고, 게이트 전압의 크기를 제어함으로써, 강화(potentiation)상태일 때 멀티 레벨 셀(multi-level cell)특성의 범위는 더욱 확장되는 것을 의미한다.That is, by directly determining the size of the conductive filament CF and controlling the magnitude of the gate voltage, the range of the multi-level cell characteristic is further extended when the gate voltage is in the potentiation state .
상술한 바와 같이 인가되는 전압의 크기 또는 전압의 펄스폭을 조절하거나 게이트 전압을 조절하여 필라멘트형 RRAM 시냅스 장치의 다중 컨덕턴스 상태(multiple conductance states)를 구현할 수 있다. 하지만 이러한 접근 방식은 회로 구현에 부담을 주는 문제가 있다.As described above, multiple conductance states of the filament-type RRAM synapse device can be realized by adjusting the magnitude of the applied voltage or the pulse width of the voltage or adjusting the gate voltage. However, this approach has a problem that burdens the implementation of the circuit.
도 6a는 본 발명에 따른 강화(potentiation) 동작 사이클을 나타낸 개념도이다. 6A is a conceptual diagram showing a potentiation operation cycle according to the present invention.
상기 강화(potentiation) 동작 사이클은 리드(read)동작, 셋(set) 동작 및 리셋(reset) 동작을 순서대로 수행하였으며, ‘A’지점(point ‘A’)은 상기 강화 동작 사이클에서 셋 동작을 수행한 후, 리셋 동작을 수행하기 전의 지점이며, ‘B’지점(point ‘B’)은 강화 동작 사이클(리드 동작, 셋 동작 및 리셋 동작)이 모두 수행된 후의 지점이다.The potentiation operation cycle is performed in order of a read operation, a set operation and a reset operation, and an 'A' point (point 'A' (Point B ') is a point after all the reinforcing operation cycles (the read operation, the set operation, and the reset operation) are performed.
도 6a를 참조하면, 강화(potentiation) 동작 사이클에서 셋 게이트 전압의 크기, 셋 전압의 크기, 셋 전압의 펄스폭, 리셋 게이트 전압의 크기, 리셋 전압의 크기 및 리셋 전압의 펄스폭을 3가지 조건으로 설정하였다. 구체적으로 case a는, 1.2V의 셋 게이트 전압, 0.8V , 1μs의 셋 전압, 1.5V의 리셋 게이트 전압 및 -1.2V, 1ms의 리셋 전압의 조건으로 설정하였고, case b는 1.2V의 셋 게이트 전압, 0.8V , 1ms의 셋 전압, 1.5V의 리셋 게이트 전압 및 -1.2V, 1μs의 리셋 전압의 조건으로 설정하였으며, case c는 1.2V의 셋 게이트 전압, 0.8V , 1ms의 셋 전압, 1.5V의 리셋 게이트 전압 및 -1.2V, 1ms의 리셋 전압의 조건으로 설정하였다.6A, the magnitude of the set gate voltage, the magnitude of the set voltage, the pulse width of the set voltage, the magnitude of the reset gate voltage, the magnitude of the reset voltage, and the pulse width of the reset voltage in the potentiation operation cycle are classified into three conditions Respectively. Specifically, case a was set under the conditions of a set gate voltage of 1.2 V, a set voltage of 0.8 V, a set voltage of 1 s, a reset gate voltage of 1.5 V, a reset voltage of -1.2 V, and a case b, A set voltage of 0.8 V, 1 ms, a reset gate voltage of 1.5 V, a reset voltage of -1.2 V, and a reset voltage of 1 μs, case c is set to a set gate voltage of 1.2 V, a set voltage of 0.8 V, V reset gate voltage, -1.2 V, and 1 ms reset voltage.
도 6b는 case a 및 case b조건의 강화(potentiation) 동작 사이클을 적용하고, 사이클 횟수에 따른 전류를 측정하여 나타낸 그래프이다. FIG. 6B is a graph showing the currents according to the number of cycles by applying the potentiating operation cycle of the case a and case b conditions.
전류 측정은 상기 도 6(a)에 도시한 ‘B#’지점(point ‘B#’)에서 이루어졌다. ‘B#’지점은 강화 동작 사이클이 #번(# cycle for potentiation) 수행된 후의 지점을 의미한다.Current measurements were made in the 'B #' point (point 'B #') in Fig. 6 (a) to FIG. The 'B # ' point refers to the point after the reinforcement cycle # is performed for # cycles for potentiation.
도 6b를 참조하면, case a의 경우(강한 리셋 펄스) 강화 동작 사이클의 셋 동작시 도전성 필라멘트(CF)를 형성하는 산소 공공(oxygen vacancy)을 생성하는 힘보다 리셋 동작시 도전성 필라멘트(CF)에 형성된 산소 공공(oxygen vacancy)을 분해하는 힘이 강해 강화 동작 사이클 횟수가 증가하더라도 전류가 증가하지 않는 것을 알 수 있다.Referring to FIG. 6B, in case a case (strong reset pulse), during the set operation of the reinforcing operation cycle, the conductive filament CF during the reset operation rather than the force for generating the oxygen vacancy forming the conductive filament CF, It can be seen that the current does not increase even though the number of times of the reinforcing operation cycle is increased because the force for decomposing the formed oxygen vacancy is strong.
반면, case b의 경우(약한 리셋 펄스) 강화 동작 사이클의 셋 동작시 도전성 필라멘트를 형성하는 산소 공공(oxygen vacancy)을 생성하는 힘보다 리셋 동작시 도전성 필라멘트(CF)에 형성된 산소 공공(oxygen vacancy)을 분해하는 힘이 약해 한번 형성된 도전성 필라멘트(CF)가 두꺼운 상태로 유지된다. 또한, 위에서 서술한 바와 같이, 단 1번의 셋 전압 펄스에 의해서도 충분히 두꺼운 도전성 필라멘트(CF)가 형성되기 때문에 2번째 펄스 입력부터 곧바로 시냅스 장치의 컨덕턴스는 포화 상태로 유지된다. 따라서, 강화 동작 사이클 횟수와 상관없이 높은 전류가 형성되는 것을 알 수 있다.On the other hand, in the case b (weak reset pulse), the oxygen vacancy formed in the conductive filament CF during the reset operation rather than the force for generating the oxygen vacancy forming the conductive filament during the set operation of the enforced operation cycle, The conductive filament CF formed once is maintained in a thick state. Further, as described above, since the sufficiently thick conductive filament (CF) is formed even by only one set voltage pulse, the conductance of the synapse device is maintained in a saturated state immediately after the second pulse input. Therefore, it can be seen that a high current is generated irrespective of the number of times of the reinforcing operation cycle.
도 6c는 case c 조건의 강화(potentiation) 동작 사이클을 적용하고, 사이클 횟수에 따른 전류를 측정하여 나타낸 그래프이다. FIG. 6C is a graph showing a current according to the number of cycles by applying a potentiation operation cycle of the case c condition.
전류 측정은 상기 도 6(a)에 도시한 ‘A#’지점(point ‘A#’) 및‘B#’지점(point ‘B#’)에서 각각 이루어졌다. ‘A#’지점은 #번째 강화 동작 사이클에서 셋 동작이후 리셋 동작이 시작되기 전 지점을 의미하며, ‘B#’지점은 강화 동작 사이클이 #번(# cycle for potentiation) 수행된 후의 지점을 의미한다.The current measurement was performed at the 'A # ' point (point 'A # ') and the B # point (point 'B # ') shown in FIG. 6 (a). 'A # ' means the point before the reset operation starts after the set operation in the # reinforcement operation cycle, and 'B # ' means the point after the reinforcement operation cycle # is performed for # cycle for potentiation do.
도 6c를 참조하면, 갑작스러운 전류 변화는 A#’지점(point ‘A#’)에서 발생한다. 즉 각각의 셋 동작 이후 포화상태(Saturation)이 되는 것을 의미한다. 그 후 리셋 동작이 수행되며, 리셋 동작이 수행된 후(point ‘B#’)의 전류는 강화 동작 사이클 횟수에 따라 선형적으로 증가하는 것을 알 수 있다.Referring to Figure 6c, abrupt current change is caused in the A # 'point (point' A # '). That is, saturation after each set operation. Thereafter, a reset operation is performed, and it can be seen that the current (point 'B # ') after the reset operation is performed linearly increases in accordance with the number of times of enforcing operation cycles.
따라서, 바람직한 본 발명의 강화(potentiation) 동작 사이클은 1.2V의 셋 게이트 전압, 0.8V , 1ms의 셋 전압, 1.5V의 리셋 게이트 전압 및 -1.2V, 1ms의 리셋 전압의 조건을 갖는 동작이다.Thus, the preferred potentiation operating cycle of the present invention is operation with a set gate voltage of 1.2V, a set voltage of 0.8V, 1ms, a reset gate voltage of 1.5V, and a reset voltage of -1.2V, 1ms.
도 6d는 바람직한 본 발명의 강화 동작 사이클이 적용될 때 시냅스 장치 내의 변화를 나타낸 개념도이다.Figure 6d is a conceptual diagram showing the change in the synaptic device when the preferred enhanced operating cycle of the present invention is applied.
도 6d를 참조하면, 첫 번째 강화 동작 사이클이 수행될 때, 첫 번째 셋 동작(1st-set)이 수행되면 도전성 필라멘트가 형성(CF formation)되며, 시냅스 장치의 저항 상태는 LRS 상태가 된다. 그 후 첫 번째 리셋(1st-reset) 동작이 시냅스 장치에 수행되면, 시냅스 장치의 저항 상태는 HRS에 가까운 중간 저항 상태(intermediate resistance state : IRS)가 된다. 이것은 1ms 펄스폭을 갖는 리셋 전압이 도전성 필라멘트(CF)에서 산소 공공을 전부 분리하기에 불충분하여 부분적으로 파단 된 도전성 필라멘트(Partially ruptured CF)가 형성되는 것을 의미하며, 부분적으로 파단 된 도전성 필라멘트와 하부 전극 사이의 스위칭 갭(Switching gap)이 형성됨을 의미한다.Referring to FIG. 6D, when the first set operation (1 st -set) is performed when the first enforced operation cycle is performed, the conductive filament is formed and the resistance state of the synapse device becomes the LRS state. If the first reset (1 st -reset) operation is then performed on the synapse device, the resistance state of the synapse device becomes an intermediate resistance state (IRS) close to the HRS. This means that a reset voltage having a 1 ms pulse width is insufficient for completely separating the oxygen vacancies from the conductive filament CF to form a partially broken conductive filament (partially ruptured CF), and the partially broken conductive filament and the lower Which means that a switching gap is formed between the electrodes.
두 번째 강화 동작 사이클이 수행될 때, 상기 첫 번째 강화 동작 사이클에서 생성된 부분적으로 파단 된 도전성 필라멘트가 두 번째 셋 동작(2nd-set) 동안 피뢰침 역할을 하여 많은 산소 공공이 생성된다. 이로 인해 밀도가 높은 도전성 필라멘트(Dense CF)가 형성된다. 그 후 두 번째 리셋 동작(2nd-reset)이 수행되면, 도 6d에 도시한 것과 같이 시냅스 장치의 저항 상태는 LRS에 보다 더 가까운 IRS 상태(덜 분해된 도전성 필라멘트)가 된다. 이것은 도전성 필라멘트와 하부 전극 사이의 스위칭 갭(Switching gap)이 감소하는 것을 의미한다(Reduced gap).Two time a second reinforcement action carried out cycle, the first part of the fracture generated from the enhanced operating cycle conductive filament, the second set of operations (2 nd -set) number of oxygen vacancies in a lightning conductor for a role is created. As a result, the conductive filament (dense CF) having high density is formed. Then, when the second reset operation (2 nd -reset) is performed, the resistance state of the synapse device becomes IRS state (less disassembled conductive filament) closer to LRS as shown in Fig. 6D. This means that the switching gap between the conductive filament and the lower electrode is reduced (Reduced gap).
즉, 시냅스 장치의 전류는 강화 동작 사이클 횟수에 따라 선형적으로 증가하는 것을 알 수 있으며, 이는 강화 동작 사이클에서 세트 및 리셋 펄스가 미세하게 최적화되었을 때 시냅스 장치의 스위칭이 아날로그 거동을 보이는 것을 의미한다.That is, it can be seen that the current of the synapse device increases linearly with the number of energized operation cycles, which means that switching of the synapse device exhibits analog behavior when the set and reset pulses are finely optimized in the energized operating cycle .
본 발명의 강화(potentiation) 동작 조건을 정리하면, 강화(potentiation) 동작 사이클에서 셋(set) 동작은 상기 트렌지스터의 게이트 전극에 인가되는, 크기가 고정된 조건을 갖는 셋 게이트 전압 및 상기 RRAM 소자에 인가되는, 펄스폭 및 크기가 고정된 조건을 갖는 셋 전압으로 수행되며, 리셋(set) 동작은 상기 트렌지스터의 게이트 전극에 인가되는, 크기가 고정된 조건을 갖는 리셋 게이트 전압 및 상기 RRAM 소자에 인가되는, 펄스폭 및 크기가 고정된 조건을 갖는 리셋 전압으로 수행된다.Summarizing the potentiation operating conditions of the present invention, in a potentiation operation cycle, a set operation is applied to the gate electrode of the transistor, a set gate voltage with a fixed magnitude condition, And a reset operation is performed on the reset gate voltage having a fixed magnitude condition applied to the gate electrode of the transistor and a reset gate voltage applied to the gate electrode of the transistor, Lt; / RTI > is performed with a reset voltage having a fixed pulse width and magnitude.
상기 셋 게이트 전압의 크기는 0.6V 내지 2V이고, 상기 셋 전압의 크기는 0.7V 내지 1.5V이며, 상기 셋 전압의 펄스폭은 1ns 내지 1ms이다.The magnitude of the set gate voltage is 0.6V to 2V, the magnitude of the set voltage is 0.7V to 1.5V, and the pulse width of the set voltage is 1ns to 1ms.
또한, 상기 리셋 게이트 전압의 크기는 0.6V 내지 2V이고, 상기 리셋 전압의 크기는 -3V 내지 0.5V이며, 상기 리셋 전압의 펄스폭은 1ns 내지 1ms이다.Also, the magnitude of the reset gate voltage is 0.6V to 2V, the magnitude of the reset voltage is -3V to 0.5V, and the pulse width of the reset voltage is 1ns to 1ms.
셋 전압의 펄스폭과 리셋 전압의 펄스폭의 차의 절댓값이 90μm 이하인 조건일 때 셋 전압의 펄스폭 및 리셋 전압의 펄스폭은 최적화되며, 상술한 바와 같이 셋 전압의 펄스폭 및 리셋 전압의 펄스폭을 최적화할 경우, 시냅스 장치의 스위칭이 아날로그 거동을 가진다.The pulse width of the set voltage and the pulse width of the reset voltage are optimized when the absolute value of the difference between the pulse width of the set voltage and the pulse width of the reset voltage is 90 m or less, When optimizing the width, the switching of the synapse device has analog behavior.
따라서, 전압의 진폭이나 규정전류(compliance current)의 크기를 변화시키는 것과 같은 복잡한 프로그래밍 스킴(scheme)을 사용하지 않고 최적화된 펄스를 갖는 강화 동작 사이클을 도입하는 것만으로도 아날로그 거동 스위칭을 갖는 시냅스 장치를 얻을 수 있다.Thus, by merely introducing an energized operating cycle with optimized pulses without using a complicated programming scheme such as changing the amplitude of the voltage or the magnitude of the compliance current, synaptic devices with analog behavior switching Can be obtained.
도 7은 바람직한 본 발명의 실시예에 따른 시냅스 장치의 강화(potentiation) 동작 수행시 독출 전류 변화를 나타낸 그래프이다.FIG. 7 is a graph illustrating changes in read current when a potentiation operation of a synapse device according to an exemplary embodiment of the present invention is performed.
α는 선형성 인자를 나타내며, 시냅스가 선형 강화 (linear potentiation)에 대응하는 다수의 상태를 가질 때, α는 1에 가까워지고, 세밀한 이산 신호를 갖는 더 많은 데이터가 시냅스에 의해 정확하게 인식된다. α represents a linearity factor, and when the synapse has multiple states corresponding to linear potentiation, α approaches 1, and more data with fine discrete signals is correctly recognized by the synapse.
도 7을 참조하면, 본 발명의 바람직한 실시예에 따른 강화(potentiation) 동작 사이클을 적용하여 강화 동작을 수행하였을 경우 선형성 인자인 α의 값이 1.7임을 알 수 있다. 반면, 본 발명의 강화 동작 사이클을 적용하지 않고, 최적화된 펄스폭을 사용하지 않았을 경우(최적화 되지 않은 펄스)에는 선형성 인자인 α의 값이 16.53임을 알 수 있다. Referring to FIG. 7, when the enhancement operation is performed by applying the potentiation operation cycle according to the preferred embodiment of the present invention, the linearity factor α is 1.7. On the other hand, it can be seen that the value of the linearity factor a is 16.53 when the optimized pulse width is not used (non-optimized pulse) without applying the reinforcing operation cycle of the present invention.
또한, 전압의 진폭이나 규정전류(compliance current)의 크기를 변화시키는 것과 같은 복잡한 프로그래밍 스킴(scheme)을 사용하는 기존의 시냅스 장치 (α=0.51)와 비교하였을 때 성능의 차이가 없음을 의미한다. It also means that there is no difference in performance when compared to conventional synaptic devices (α = 0.51) using a complex programming scheme such as varying the amplitude of the voltage or the magnitude of the compliance current.
따라서, 전압의 진폭이나 규정전류(compliance current)의 크기를 변화시키는 것과 같은 복잡한 프로그래밍 스킴(scheme)을 사용하지 않고 최적화된 펄스를 갖는 강화 동작 사이클을 도입하는 것만으로도 아날로그 거동 스위칭을 갖는 시냅스 장치를 얻을 수 있는 것이다.Thus, by merely introducing an energized operating cycle with optimized pulses without using a complicated programming scheme such as changing the amplitude of the voltage or the magnitude of the compliance current, synaptic devices with analogue behavior switching Can be obtained.
도 8a는 시냅스 장치를 포함하는 뉴로모픽 시스템을 패턴 인식에 적용하기 위한, 다층 퍼셉트론(perceptron) 알고리즘을 사용한 신경망 구조를 도시한 도면이다.8A is a diagram showing a neural network structure using a multilayer perceptron algorithm for applying a novel Lomographic system including a synapse device to pattern recognition.
도 8a를 참조하면, 본 발명의 바람직한 실시예에 따른 시냅스 장치를 뉴로모픽 시스템에 응용한 패턴 인식 계산에 적용된, 다층 퍼셉트론을 가진 신경망 모델의 구조가 도시되었다. 다층 퍼셉트론 신경망 모델은 복수의 뉴런들을 가지는 입력층, 복수의 은닉층 및 출력층의 다층 구조를 가진다. 이때, 입력 뉴런 및 출력 뉴런의 사이에 복수의 은닉 뉴런이 위치하며, 각각의 층으로부터 다음 층으로의 연결에 다수의 시냅스 장치들이 사용되었다. 여기서, 입력 뉴런에 인가되는 신호는 시냅스 장치들의 컨덕턴스를 통해 다음 뉴런들로 전달되며, 후자의 뉴런은 신호의 합계에 의한 결과에 따라 뉴런이 활성화되었는지 여부를 결정한다.Referring to FIG. 8A, a structure of a neural network model having a multilayer perceptron, which is applied to pattern recognition calculation applied to a neuromotor system according to a preferred embodiment of the present invention, is shown. The multilayer perceptron neural network model has a multilayer structure of an input layer having a plurality of neurons, a plurality of hidden layers, and an output layer. At this time, a plurality of concealed neurons are located between the input neuron and the output neuron, and a plurality of synapse devices are used for connection from each layer to the next layer. Here, the signal applied to the input neuron is delivered to the next neurons through the conductance of the synapse devices, and the latter neuron determines whether the neuron is activated according to the result of the sum of the signals.
도 8b는 바람직한 본 발명의 실시예에 따른 시냅스 장치를 도 8a의 패턴 인식에 적용한 경우 얻어진 결과를 도시한 그래프이다.FIG. 8B is a graph showing the results obtained when the synaptic device according to the preferred embodiment of the present invention is applied to the pattern recognition of FIG. 8A.
이 때, 강화(potentiation) 동작은 본 발명의 강화(potentiation) 동작 사이클을 적용하여 수행하였으며, 약화(depression) 동작은 1.1V, 1μs의 단일 네거티브 펄스를 인가하여 수행하였다. At this time, the potentiation operation was performed by applying the potentiation operation cycle of the present invention, and the depression operation was performed by applying a single negative pulse of 1.1 V, 1 μs.
도 8b를 참조하면, 본 발명의 강화(potentiation) 동작 사이클을 적용하지 않은 시냅스 장치(α=16.53)를 포함한 뉴로모픽 시스템에서는, 온/오프 상태에 따른 컨덕턴스 상태의 차이가 10배로 증가되기는 하지만, 컨덕턴스 변화가 비선형적이기 때문에, 학습 정확도가 20% 미만으로 낮게 측정되었다.Referring to FIG. 8B, in the case of a novel Lomographic system including a synaptic device (α = 16.53) to which the potentiation operation cycle of the present invention is not applied, the difference in conductance state according to the ON / OFF state is increased ten times , The learning accuracy was measured to be less than 20%, because the conductance change was nonlinear.
이에 반해, 본 발명의 강화(potentiation) 동작 사이클을 적용한 시냅스 장치(α=1.7)를 포함한 뉴로모픽 시스템의 경우, 컨덕턴스 상태 변화가 선형적으로서, 학습 정확도가 80% 이상 100% 미만으로 크게 증가하는 것으로 확인되었다.On the contrary, in the case of a novel Lomonote system including a synaptic device (α = 1.7) to which the potentiation operation cycle of the present invention is applied, the conductance state change is linear and the learning accuracy is greatly increased from 80% to less than 100% Respectively.
또한, 전압의 진폭이나 규정전류(compliance current)의 크기를 변화시키는 것과 같은 복잡한 프로그래밍 스킴(scheme)을 사용하는 기존의 시냅스 장치(α=0.51)와 비교하였을 때에도 학습 정확도의 차이가 없음을 알 수 있다.It is also found that there is no difference in learning accuracy when compared with conventional synaptic devices (α = 0.51) using a complex programming scheme such as varying the amplitude of the voltage or the magnitude of the compliance current have.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.
100 : RRAM 소자
110 : 상부 전극
120 : 산소포착층
130 : 저항변화층
140 : 하부 전극100: RRAM element
110: upper electrode
120: oxygen trap layer
130: resistance variable layer
140: lower electrode
Claims (16)
강화(potentiation) 동작 사이클을 리드(read) 동작, 셋(set) 동작 및 리셋(reset) 동작 순서대로 수행하되,
상기 셋(set) 동작은 상기 트렌지스터의 게이트 전극에 인가되는, 크기가 고정된 조건을 갖는 셋 게이트 전압 및 상기 RRAM 소자에 인가되는, 펄스폭 및 크기가 고정된 조건을 갖는 셋 전압으로 수행되고,
상기 리셋(reset) 동작은 상기 트렌지스터의 게이트 전극에 인가되는, 크기가 고정된 조건을 갖는 리셋 게이트 전압 및 상기 RRAM 소자에 인가되는, 펄스폭 및 크기가 고정된 조건을 갖는 리셋 전압으로 수행되며,
강화 동작 사이클의 수행 횟수에 따라 시냅스 장치의 전류가 선형적으로 증가하여 멀티 레벨 셀 특성을 갖고,
상기 RRAM 소자는 TiN 하부 전극;
상기 하부 전극 상에 배치되는 HfO2 저항변화층;
상기 저항변화층 상에 배치되는 Ti 산소포착층 및
상기 산소포착층 상에 배치되는 TiN 상부 전극을 포함하고,
상기 저항변화층에서 도전성 필라멘트의 형성 및 소멸이 이루어져 저항 상태가 변화되도록 구성되는 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.
1. A method of enhancing a synapse device having a 1-transistor-1 resistor (1T-1R) structure for a novel Lomographic system application including a RRAM device and a transistor connected to the RRAM device,
The potentiation operation cycle is performed in the order of the read operation, the set operation, and the reset operation,
Wherein the set operation is performed with a set gate voltage having a fixed size condition applied to a gate electrode of the transistor and a set voltage having a pulse width and a fixed magnitude applied to the RRAM element,
Wherein the reset operation is performed with a reset gate voltage having a fixed magnitude condition applied to a gate electrode of the transistor and a reset voltage having a pulse width and a magnitude fixed condition applied to the RRAM element,
The current of the synapse device increases linearly according to the number of times of the enforced operation cycle,
The RRAM element includes a TiN lower electrode;
An HfO 2 resistance variable layer disposed on the lower electrode;
A Ti oxygen-trapping layer disposed on the resistance-variable layer and
And a TiN upper electrode disposed on the oxygen trap layer,
Wherein the conductive filaments are formed and destroyed in the resistance variable layer to change the resistance state of the conductive filaments.
상기 도전성 필라멘트는 상기 산소포착층으로부터 침투된 금속이온의 산화환원 반응에 의하거나, 상기 저항변화층과 상기 산소포착층과의 화학반응을 통해 형성된 산소 공공(oxygen vacancy)에 의해 형성되는 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
The conductive filament is formed by an oxidation-reduction reaction of metal ions permeated from the oxygen trapping layer or an oxygen vacancy formed through a chemical reaction between the resistance-variable layer and the oxygen trapping layer. A method of reinforced operation of a synapse device for application of a neuromotor system.
상기 강화 동작 사이클이 수행될 때, 셋 동작과 리셋 동작에 의해 도전성 필라멘트와 하부 전극 사이의 스위칭 갭이 형성되며, 상기 강화 동작 사이클의 수행 횟수에 따라 산소 공공의 증가로 인해 도전성 필라멘트의 밀도가 증가하고, 이로부터 도전성 필라멘트와 하부 전극 사이의 스위칭 갭이 감소하여, 시냅스 장치의 전류가 선형적으로 증가하는 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.
The method according to claim 1,
A switching gap between the conductive filament and the lower electrode is formed by the set operation and the reset operation when the reinforcing operation cycle is performed, and the density of the conductive filament is increased due to the increase in oxygen vacancy according to the number of times of the reinforcing operation cycle Wherein the switching gap between the conductive filament and the lower electrode is reduced to linearly increase the current in the synapse device.
상기 셋 게이트 전압의 크기는 0.6V 내지 2V인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
Wherein the magnitude of the set-gate voltage is between 0.6V and 2V.
상기 셋 전압의 크기는 0.7V 내지 1.5V 인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
Wherein the magnitude of the set voltage is between 0.7V and 1.5V.
상기 셋 전압의 펄스폭은 1ns 내지 1ms인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
Wherein the pulse width of the set voltage is 1 ns to 1 ms.
상기 셋 전압의 크기는 0.8V 이고, 펄스폭은 1ms 이며, 상기 셋 게이트 전압의 크기는 1.2V인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.
The method according to claim 1,
Wherein the magnitude of the set voltage is 0.8V, the pulse width is 1ms, and the magnitude of the set gate voltage is 1.2V.
상기 리셋 게이트 전압의 크기는 0.6V 내지 2V인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
Wherein the magnitude of the reset gate voltage is between 0.6V and 2V.
상기 리셋 전압의 크기는 -3V 내지 -0.5V인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
Wherein the magnitude of the reset voltage is between -3V and -0.5V.
상기 리셋 전압의 펄스폭은 1ns 내지 1ms인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
Wherein the pulse width of the reset voltage is 1 ns to 1 ms.
상기 리셋 전압의 크기는 -1.2V 이고, 펄스폭은 1ms 이며, 상기 리셋 게이트 전압의 크기는 1.5V인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
Wherein the magnitude of the reset voltage is -1.2V, the pulse width is 1ms, and the magnitude of the reset gate voltage is 1.5V.
상기 셋 전압의 펄스폭과 상기 리셋 전압의 펄스폭의 차의 절댓값은 90um 이하인 것을 특징으로 하는 뉴로모픽 시스템 응용을 위한 시냅스 장치의 강화 동작 방법.The method according to claim 1,
Wherein a difference between a pulse width of the set voltage and a pulse width of the reset voltage is 90um or less.
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| Woo, Jiyong, et al. Multilevel conductance switching of a HfO2 RRAM array induced by controlled filament for neuromorphic applications. 2016 IEEE Silicon Nanoelectronics Workshop (SNW). IEEE. 2016.6.* |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11790989B2 (en) | 2020-02-18 | 2023-10-17 | Applied Materials, Inc. | Soft reset for multi-level programming of memory cells in non-von neumann architectures |
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