KR101987304B1 - Semiconductor Memory Apparatus - Google Patents

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Abstract

본 기술에 따른 반도체 메모리 장치는 클럭 신호에 응답하여 데이터를 라이징 정렬 데이터 및 폴링 정렬 데이터로 정렬하여 출력하는 제 1 데이터 정렬부; 상기 클럭 신호에 응답하여 상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 병렬 정렬하여 복수의 정렬 데이터를 출력하는 제 2 데이터 정렬부; 및 상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 상기 제 1 정렬부에서 상기 제 2 정렬부로 전송하는 제 1 및 제 2 글로벌 라인을 포함한다.A semiconductor memory device according to the present invention includes a first data arrangement unit arranged to sort data into rising sorting data and polling sorting data in response to a clock signal and outputting the sorted data; A second data alignment unit for aligning the rising alignment data and the polling alignment data in parallel in response to the clock signal and outputting a plurality of alignment data; And first and second global lines for transmitting the rising alignment data and the polling alignment data from the first alignment unit to the second alignment unit.

Figure R1020120151747
Figure R1020120151747

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}[0001] Semiconductor Memory Apparatus [0002]

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 메모리 장치의 데이터 전송 회로에 관한 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a data transfer circuit of a semiconductor memory device.

일반적으로, 반도체 메모리 장치는 읽기 동작 또는 쓰기 동작에서 글로벌 라인(GIO)를 통해 데이터를 메모리 셀 또는 외부로 전달한다.In general, a semiconductor memory device transfers data to or from a memory cell via a global line (GIO) in a read operation or a write operation.

한편, 반도체 메모리 장치는, 고속 동작을 수행하기 위해 동시에 입출력되는 데이터의 비트 수를 증가시키고 있다. 그러나 동시에 입출력되는 데이터의 비트 수에 비례하여 글로벌 라인을 증가시키면, 반도체 메모리 장치의 면적과 생산 비용이 증가하는 문제가 발생한다.On the other hand, the semiconductor memory device increases the number of bits of data to be simultaneously input and output in order to perform a high-speed operation. However, if the number of global lines is increased in proportion to the number of bits of data input / output at the same time, there arises a problem that the area and the production cost of the semiconductor memory device increase.

도 1은 종래 기술에 따른 반도체 메모리 장치(1) 내의 데이터를 정렬하기 위한 블록 구성도이다.1 is a block diagram for arranging data in the semiconductor memory device 1 according to the prior art.

도 1을 참조하면, 종래의 반도체 메모리 장치(1)는 데이터 정렬부(10) 및 메모리 셀 영역(20)을 포함한다. Referring to FIG. 1, a conventional semiconductor memory device 1 includes a data arrangement unit 10 and a memory cell region 20. As shown in FIG.

데이터 정렬부(10)는 클럭 신호(CLK)에 동기되어 직렬 형태로 인가되는 데이터(DQ)를 병렬로 정렬하고, 정렬된 데이터(DQ)를 복수의 글로벌 라인(GIO<O:3>)를 통해 메모리 셀 영역(20)으로 전달한다.The data arranging unit 10 arranges the data DQ applied in series in synchronization with the clock signal CLK in parallel and outputs the aligned data DQ to the plurality of global lines GIO < O: 3 > To the memory cell region 20. [

예를 들어, 데이터 정렬부(10)에 직렬로 입력되는 데이터(DQ)를 4비트 프리-페치로 병렬 정렬하는 경우, 데이터 정렬부(10)에서 메모리 셀 영역(20)으로 데이터(DQ)를 전달하기 위해 복수의 글로벌 라인(GIO<0:3>)도 4개가 된다. 즉, 글로벌 라인(GIO)은 데이터(DQ)의 프리-페치에 비례하여 증가하는 문제점이 있다.For example, when the data DQ serially input to the data aligning unit 10 is arranged in parallel by 4-bit pre-fetching, the data DQ is transferred from the data aligning unit 10 to the memory cell region 20 There are also four global lines (GIO <0: 3>) for transmission. That is, the global line GIO increases in proportion to the pre-fetch of the data DQ.

본 발명은 글로벌 라인을 줄일 수 있는 반도체 메모리 장치를 제공한다.The present invention provides a semiconductor memory device capable of reducing a global line.

본 발명의 실시예에 따른 반도체 메모리 장치는 클럭 신호에 응답하여 데이터를 라이징 정렬 데이터 및 폴링 정렬 데이터로 정렬하여 출력하는 제 1 데이터 정렬부; 상기 클럭 신호에 응답하여 상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 병렬 정렬하여 복수의 정렬 데이터를 출력하는 제 2 데이터 정렬부; 및 상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 상기 제 1 정렬부에서 상기 제 2 정렬부로 전송하는 제 1 및 제 2 글로벌 라인을 포함한다.A semiconductor memory device according to an embodiment of the present invention includes a first data arrangement unit for sorting data into rising sorting data and polling sorting data in response to a clock signal and outputting the sorted data; A second data alignment unit for aligning the rising alignment data and the polling alignment data in parallel in response to the clock signal and outputting a plurality of alignment data; And first and second global lines for transmitting the rising alignment data and the polling alignment data from the first alignment unit to the second alignment unit.

본 발명의 다른 실시예에 따른 반도체 메모리 장치는 클럭 신호에 응답하여 병렬로 입력된 복수의 정렬 데이터를 오드 정렬 데이터 및 이븐 정렬 데이터로 출력하는 제 1 데이터 정렬부; 상기 클럭 신호에 응답하여 상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터를 직렬로 변환하여 데이터를 출력하는 제 2 데이터 정렬부; 및 상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터를 상기 제 1 정렬부에서 상기 제 2 정렬부로 전송하는 제 1 및 제 2 글로벌 라인을 포함한다.According to another aspect of the present invention, there is provided a semiconductor memory device including: a first data arrangement unit for outputting a plurality of alignment data input in parallel in response to a clock signal as odd alignment data and even alignment data; A second data arrangement unit for converting the odd alignment data and the ord alignment data into serial in response to the clock signal and outputting data; And first and second global lines for transmitting the odd alignment data and the odd alignment data from the first alignment unit to the second alignment unit.

본 발명의 반도체 메모리 장치는 글로벌 라인을 줄일 수 있는 데이터 정렬회로로써, 반도체 메모리 장치의 면적을 향상시킬 수 있다.The semiconductor memory device of the present invention is a data alignment circuit capable of reducing a global line, thereby improving the area of the semiconductor memory device.

도 1은 종래 기술에 따른 반도체 메모리 장치 내의 데이터를 정렬하기 위한 블록 구성도,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치가 데이터를 정렬하는 과정에 따른 동작 파형도,
도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 블록도,
도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치가 데이터를 정렬하는 과정에 따른 동작 파형도이다.1 is a block diagram for arranging data in a semiconductor memory device according to the prior art;
2 is a block diagram of a semiconductor memory device according to an embodiment of the present invention;
FIG. 3 is an operation waveform diagram of a semiconductor memory device according to an embodiment of the present invention,
4 is a block diagram of a semiconductor memory device according to another embodiment of the present invention;
5 is an operation waveform diagram of a semiconductor memory device according to another embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention.

도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 블록도이다.2 is a block diagram of a semiconductor memory device 2 according to an embodiment of the present invention.

반도체 메모리 장치(2)는 제 1 데이터 정렬부(100), 제 2 데이터 정렬부(200) 및 제 1 및 제 2 글로벌 라인(GIO<0:1>)을 포함한다.The semiconductor memory device 2 includes a first data arrangement unit 100, a second data arrangement unit 200, and first and second global lines GIO < 0: 1 >.

제 1 데이터 정렬부(100)는 제 1 클럭 버퍼(110), 프리 정렬부(120) 및 GIO 전달부(130)를 포함한다.The first data arrangement unit 100 includes a first clock buffer 110, a pre-arrangement unit 120, and a GIO transfer unit 130.

프리 정렬부(120)는 제 1 래치부(121) 및 제 2 래치부(122)를 포함한다.The pre-alignment unit 120 includes a first latch unit 121 and a second latch unit 122.

제 2 데이터 정렬부(200)는 제 2 클럭 버퍼(210), GIO 수신부(220), 병렬 정렬부(230) 및 병렬 출력부(240)를 포함한다.The second data sorting unit 200 includes a second clock buffer 210, a GIO receiving unit 220, a parallel arranging unit 230, and a parallel output unit 240.

병렬 정렬부(230)는 제 3 내지 제 6 래치부(231, 232, 233, 234)를 포함한다.The parallel alignment unit 230 includes third to sixth latch units 231, 232, 233, and 234.

우선, 제 1 데이터 정렬부(100)는 클럭 신호(CLK)에 동기되어 직렬 형태로 인가되는 데이터(DQ)를 클럭 신호(CLK)의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 맞춰 데이터(DQ)를 정렬하여 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)를 생성하고, 정렬된 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)를 복수의 글로벌 라인(GIO<0:1>)에 전달한다.The first data arranging unit 100 adjusts the data DQ applied in series in synchronization with the clock signal CLK to the rising edge and the falling edge of the clock signal CLK And outputs the aligned rising sorting data ALIGN_DQR0 and the polling sorting data ALIGN_DQF0 to the plurality of global lines GIO < 0: 1 &lt; RTI ID = 0.0 &gt; >).

구체적으로, 제 1 클럭 버퍼(110)는 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 동기시켜 서로 180°의 위상(phase) 차이를 갖는 라이징 클럭 신호(CLK_R) 및 폴링 클럭 신호(CLK_F)를 출력한다.Specifically, the first clock buffer 110 generates a rising clock signal CLK_R and a polling clock signal CLK_F having a phase difference of 180 degrees with each other in synchronization with the rising edge and the falling edge of the clock signal CLK Output.

여기서, 라이징 클럭 신호(CLK_R) 및 폴링 클럭 신호(CLK_F)는 180°의 위상 차이만 가지며, 클럭 신호(CLK)와 동일한 주기를 갖는다.Here, the rising clock signal CLK_R and the polling clock signal CLK_F have a phase difference of 180 degrees, and have the same period as the clock signal CLK.

프리 정렬부(120)는 라이징 클럭 신호(CLK_R) 및 폴링 클럭 신호(CLK_F)에 동기시켜 데이터(DQ)를 제 1 래치부(121) 및 제 2 래치부(122)에 저장한다.The prearrangement unit 120 stores the data DQ in the first latch unit 121 and the second latch unit 122 in synchronization with the rising clock signal CLK_R and the polling clock signal CLK_F.

제 1 래치부(121) 및 제 2 래치부(122)의 동작을 제어하는 신호로 라이징 클럭 신호(CLK_R) 및 폴링 클럭 신호(CLK_F)를 사용하기 때문에, 프리 정렬부(120)의 출력 신호인 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)는 클럭 신호(CLK)의 한 주기인 1tCK 동안 유지된다.Since the rising clock signal CLK_R and the polling clock signal CLK_F are used as signals for controlling the operations of the first latch unit 121 and the second latch unit 122, Rising alignment data ALIGN_DQR0 and polling alignment data ALIGN_DQF0 are held for 1 tCK, which is one cycle of the clock signal CLK.

GIO 전달부(130)는 프리 정렬부(120)에서 병렬 형태로 출력된 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)를 해당 글로벌 라인(GIO<0>, GIO<1>)에 전달한다.The GIO transfer unit 130 transfers the rising sorting data ALIGN_DQR0 and the polling sorting data ALIGN_DQF0 outputted in parallel form to the corresponding global lines GIO <0> and GIO <1> in the pre-aligning unit 120 .

종래 기술에 따른 반도체 장치(1)의 데이터 정렬부(10)와 본 발명의 실시예에 따른 제 1 데이터 정렬부(100)를 비교하면 다음과 같다.The data arranging unit 10 of the semiconductor device 1 according to the related art is compared with the first data arranging unit 100 according to the embodiment of the present invention as follows.

종래 기술에 따른 데이터 정렬부(10)는 글로벌 라인(GIO)을 통해 메모리 셀 영역(20)으로 데이터(DQ)를 전달하기 전에 프리-페치 동작을 미리 수행하고, 메모리 셀 영역(20)은 별도의 데이터(DQ) 정렬없이 병렬 정렬된 데이터(DQ)를 이용한다.The data arrangement unit 10 according to the related art performs the pre-fetch operation in advance before transferring the data DQ to the memory cell area 20 through the global line GIO, (DQ) without the data (DQ) alignment of the data DQ.

그러나, 본 발명의 실시예에 따른 제 1 데이터 정렬부(100)는 프리-페치 동작을 수행하지 않고, 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 데이터(DQ)를 정렬만 한 후에 바로 글로벌 라인(GIO)를 통해 정렬된 데이터를 제 2 데이터 정렬부(200)에 전송한다.However, the first data arrangement unit 100 according to the embodiment of the present invention does not perform the pre-fetch operation but merely arranges the data DQ on the rising edge and the falling edge of the clock signal CLK, And transmits the data arranged on the line GIO to the second data arrangement unit 200. [

제 2 데이터 정렬부(200)는 프리-페치 동작을 수행하여 메모리 셀 영역으로 전달한다. 본 발명의 실시예에서는 4비트 프리-페치 동작을 예시하지만, 다른 비트로 프리-페치 동작이 가능하다.The second data arrangement unit 200 performs a pre-fetch operation and transfers the data to the memory cell area. In the embodiment of the present invention, the 4-bit pre-fetch operation is illustrated, but the pre-fetch operation is possible with other bits.

구체적으로, 제 2 데이터 정렬부(200)는 클럭 신호(CLK)에 동기되어 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)를 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 맞춰 4비트의 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2)를 병렬 형태로 출력한다.Specifically, the second data sorting unit 200 synchronizes the rising sorting data ALIGN_DQR0 and the polling sorting data ALIGN_DQF0 with the rising edge and the falling edge of the clock signal CLK in synchronization with the clock signal CLK, And outputs the alignment data (ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2) in a parallel form.

제 2 클럭 버퍼(210)는 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 동기시켜 서로 180˚의 위상(phase) 차이를 갖는 라이징 클럭 신호(CLK_R) 및 폴링 클럭 신호(CLK_F)를 출력한다.The second clock buffer 210 outputs a rising clock signal CLK_R and a polling clock signal CLK_F having phase differences of 180 degrees with each other in synchronization with the rising edge and the falling edge of the clock signal CLK.

GIO 수신부(220)는 글로벌 라인(GIO<0:1>)을 통해 전달된 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)를 병렬 정렬부(230)에 전달한다.The GIO receiving unit 220 transmits the rising sorting data ALIGN_DQR0 and the polling sorting data ALIGN_DQF0 transmitted through the global lines GIO <0: 1> to the parallel sorting unit 230.

병렬 정렬부(220)는 라이징 클럭 신호(CLK_R) 및 폴링 클럭 신호(CLK_F)에 동기시켜 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)를 제 3 래치부 내지 제 6 래치부(231, 232, 233, 234)에 저장하여 제 1 내지 제 4 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2)를 출력한다.The parallel arranging unit 220 synchronizes the rising sorting data ALIGN_DQR0 and the polling sorting data ALIGN_DQF0 with the rising clock signal CLK_R and the polling clock signal CLK_F from the third latch unit to the sixth latch unit 231 and 232 233, and 234 to output first through fourth alignment data ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, and ALIGN_DQF2.

제 3 래치부(231)는 라이징 클럭 신호(CLK_R)에 응답하여 라이징 정렬 데이터(ALIGN_DQR0)를 소정 시간 지연시켜 제 1 정렬 데이터(ALIGN_DQR1)를 출력하고, 제 4 래치부(232)는 라이징 클럭 신호(CLK_R)에 응답하여 제 1 정렬 데이터(ALIGN_DQR1)를 소정 시간 지연시켜 제 3 정렬 데이터(ALIGN_DQR2)를 출력한다.The third latch unit 231 outputs the first alignment data ALIGN_DQR1 by delaying the rising alignment data ALIGN_DQR0 by a predetermined time in response to the rising clock signal CLK_R and the fourth latch unit 232 latches the rising clock signal And outputs the third alignment data ALIGN_DQR2 by delaying the first alignment data ALIGN_DQR1 by a predetermined time in response to the first alignment data CLK_R.

또, 제 5 래치부(233)는 폴링 클럭 신호(CLK_F)에 응답하여 폴링 정렬 데이터(ALIGN_DQF0)를 소정 시간 지연시켜 제 2 정렬 데이터(ALIGN_DQF1)를 출력하고, 제 6 래치부(234)는 폴링 클럭 신호(CLK_F)에 응답하여 제 2 정렬 데이터(ALIGN_DQF1)를 소정 시간 지연시켜 제 4 정렬 데이터(ALIGN_DQF2)를 출력한다.The fifth latch unit 233 outputs the second alignment data ALIGN_DQF1 by delaying the polling alignment data ALIGN_DQF0 by a predetermined time in response to the polling clock signal CLK_F and the sixth latch unit 234 outputs the second alignment data ALIGN_DQF2, And outputs the fourth alignment data ALIGN_DQF2 by delaying the second alignment data ALIGN_DQF1 by a predetermined time in response to the clock signal CLK_F.

병렬 출력부(240)는 병렬 정렬부(230)에서 출력된 제 1 내지 제 4 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2)를 입력받아 병렬로 정렬하여 출력한다. 병렬 출력부(240)는 병렬로 정렬된 제 1 내지 제 4 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2)를 메모리 셀 영역으로 전달한다.The parallel output unit 240 receives the first through fourth alignment data ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, and ALIGN_DQF2 output from the parallel alignment unit 230 and outputs the aligned data in parallel. The parallel output unit 240 transfers the first to fourth alignment data (ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2) arranged in parallel to the memory cell region.

도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(2)가 데이터를 정렬하는 과정에 따른 동작 파형도이다.3 is an operation waveform diagram according to the process of arranging data in the semiconductor memory device 2 according to the embodiment of the present invention.

도 2 및 도 3을 참조하여, 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 동작을 설명하면 다음과 같다.The operation of the semiconductor memory device 2 according to the embodiment of the present invention will now be described with reference to FIGS. 2 and 3. FIG.

클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 동기되어 데이터(DQ)가 인가된다.Data DQ is applied in synchronization with the rising edge and the falling edge of the clock signal CLK.

제 1 클럭 버퍼(110) 및 제 2 클럭 버퍼(210)는 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 동기시켜 서로 180°의 위상 차이를 갖는 라이징 클럭 신호(CLK_R) 및 폴링 클럭 신호(CLK_F)를 출력한다.The first clock buffer 110 and the second clock buffer 210 generate a rising clock signal CLK_R and a polling clock signal CLK_F having a phase difference of 180 degrees with each other in synchronization with the rising edge and the falling edge of the clock signal CLK, ).

제 1 데이터 정렬부(100)는 클럭 신호(CLK)에 동기되어 직렬 형태로 인가되는 데이터(DQ)를 클럭 신호(CLK)의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 맞춰 데이터(DQ)를 정렬하여 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)를 출력한다. 이때, 라이징 정렬 데이터(ALIGN_DQR0)와 폴링 정렬 데이터(ALIGN_DQF0)의 출력 마진 차이는 클럭 신호(CLK) 의 반주기인 0.5tCK가 된다.The first data arrangement unit 100 receives the data DQ applied in a serial form in synchronization with the clock signal CLK to the data (DQ) in synchronization with the rising edge and the falling edge of the clock signal CLK DQ) to output rising sorting data ALIGN_DQR0 and polling sorting data ALIGN_DQF0. At this time, the output margin difference between the rising sorting data ALIGN_DQR0 and the polling sorting data ALIGN_DQF0 becomes 0.5 tCK, which is a half cycle of the clock signal CLK.

제 2 데이터 정렬부(200)는 클럭 신호(CLK)에 동기되어 라이징 정렬 데이터(ALIGN_DQR0) 및 폴링 정렬 데이터(ALIGN_DQF0)를 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 맞춰 4비트의 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2)를 병렬 형태로 출력한다.The second data sorting unit 200 synchronizes the rising sorting data ALIGN_DQR0 and the polling sorting data ALIGN_DQF0 with the rising edge and the falling edge of the clock signal CLK in synchronization with the clock signal CLK, ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2) in a parallel form.

이때, 제 2 데이터 정렬부(200)는 제 1 정렬 데이터(ALIGN_DQR1) 및 제 2 정렬 데이터(ALIGN_DQF1)를 라이징 정렬 데이터(ALIGN_DQR0)보다 1.5tCK 늦게 출력시킨다. 또, 제 2 데이터 정렬부(200)는 제 3 정렬 데이터(ALIGN_DQR2) 및 제 4 정렬 데이터(ALIGN_DQF2)를 제 1 정렬 데이터(ALIGN_DQR1) 및 제 2 정렬 데이터(ALIGN_DQF1)보다 1tCK 늦게 출력시켜 병렬 형태로 4비트의 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2)를 출력한다.At this time, the second data sorting unit 200 outputs the first sorting data ALIGN_DQR1 and the second sorting data ALIGN_DQF1 by 1.5 tCK later than the rising sorting data ALIGN_DQR0. The second data arrangement unit 200 outputs the third alignment data ALIGN_DQR2 and the fourth alignment data ALIGN_DQF2 later than the first alignment data ALIGN_DQR1 and the second alignment data ALIGN_DQF1 by 1 tCK, And outputs 4-bit alignment data (ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2).

도 4는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(3)의 블록도이다.4 is a block diagram of a semiconductor memory device 3 according to another embodiment of the present invention.

반도체 메모리 장치(3)는 제 1 데이터 정렬부(300), 제 2 데이터 정렬부(400) 및 제 1 및 제 2 글로벌 라인(GIO<0:1>)을 포함한다.The semiconductor memory device 3 includes a first data arrangement unit 300, a second data arrangement unit 400 and first and second global lines GIO <0: 1>.

제 1 데이터 정렬부(300)는 쉬프터(310), 제 1 직렬 변환부(320) 및 GIO 전달부(330)를 포함한다.The first data arrangement unit 300 includes a shifter 310, a first serial conversion unit 320, and a GIO transfer unit 330.

제 2 데이터 정렬부(400)는 GIO 수신부(410) 및 제 2 직렬 변환부(420)를 포함한다.The second data sorting unit 400 includes a GIO receiving unit 410 and a second serial converting unit 420.

제 1 데이터 정렬부(300)는 병렬로 입력되는 복수의 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2)를 클럭 신호(CLK)에 따라 정렬하여 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)를 출력한다.The first data arrangement unit 300 arranges the plurality of alignment data ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2 and ALIGN_DQF2 inputted in parallel according to the clock signal CLK to generate the even alignment data signal EVEN_DQ and the od alignment data ODD_DQ, .

구체적으로, 쉬프터(310)는 클럭 신호(CLK)의 라이징 에지에 응답하여 제 1 및 제 2 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1)를 소정 시간 지연하여 제 1 지연 정렬 데이터(DALIGN_DQR1) 및 제 2 지연 정렬 데이터(DALIGN_DQF1)를 출력한다.Specifically, the shifter 310 delays the first and second alignment data ALIGN_DQR1 and ALIGN_DQF1 by a predetermined time in response to the rising edge of the clock signal CLK to generate the first delay alignment data DALIGN_DQR1 and the second delay alignment data (DALIGN_DQF1).

여기서, 쉬프터(310)는 제 1 및 제 2 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1)를 클럭 신호(CLK)의 한주기인 1tCK만큼 지연시켜 제 1 지연 정렬 데이터(DALIGN_DQR1) 및 제 2 지연 정렬 데이터(DALIGN_DQF1)를 출력한다.Here, the shifter 310 delays the first and second alignment data ALIGN_DQR1 and ALIGN_DQF1 by 1 tCK, which is one cycle of the clock signal CLK, and outputs the first delay alignment data DALIGN_DQR1 and the second delay alignment data DALIGN_DQF1 Output.

제 1 직렬 변환부(320)는 클럭 신호(CLK)의 라이징 에지에 응답하여 제 1 지연 정렬 데이터(DALIGN_DQR1), 제 2 지연 정렬 데이터(DALIGN_DQF1), 제 3 정렬 데이터(ALIGN_DQR2) 및 제 4 정렬 데이터(ALIGN_DQF2)를 정렬하여 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)를 출력한다.In response to the rising edge of the clock signal CLK, the first serializer 320 generates the first delayed alignment data DALIGN_DQR1, the second delayed alignment data DALIGN_DQF1, the third alignment data ALIGN_DQR2, (ALIGN_DQF2) to output the even alignment data signal (EVEN_DQ) and the od alignment data (ODD_DQ).

제 1 직렬 변환부(320)는 클럭 신호(CLK)의 라이징 에지에 제 3 정렬 데이터(ALIGN_DQR2) 및 제 4 정렬 데이터(ALIGN_DQF2)를 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)로 출력하고, 다음 클럭 신호(CLK)의 라이징 에지에 제 1 지연 정렬 데이터(DALIGN_DQR1) 및 제 2 지연 정렬 데이터(DALIGN_DQF1)를 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)한다.The first serializer 320 outputs the third alignment data ALIGN_DQR2 and the fourth alignment data ALIGN_DQF2 to the rising edge of the clock signal CLK as the even alignment data signal EVEN_DQ and the ord alignment data ODD_DQ And arranges the first delayed alignment data DALIGN_DQR1 and the second delayed alignment data DALIGN_DQF1 at the rising edge of the next clock signal CLK with the even alignment data signal EVEN_DQ and the od alignment data ODD_DQ.

제 1 직렬 변환부(320)는 클럭 신호(CLK)의 라이징 에지에 제 3 및 제 4 정렬 데이터(ALIGN_DQR2, ALIGN_DQF2)와 제 1 및 제 2 지연 정렬 데이터(DALIGN_DQR1, DALIGN_DQF1)를 교차하여 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)로 출력한다.The first serializer 320 crosses the rising edge of the clock signal CLK with the third and fourth alignment data ALIGN_DQR2 and ALIGN_DQF2 and the first and second delay alignment data DALIGN_DQR1 and DALIGN_DQF1, Signal EVEN_DQ and the odd alignment data ODD_DQ.

GIO 전달부(330)는 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)를 제 1 및 제 2 글로벌 라인(GIO<0:1>)로 전달한다.The GIO transfer unit 330 transfers the even alignment data signal EVEN_DQ and the odd alignment data ODD_DQ to the first and second global lines GIO <0: 1>.

제 2 데이터 정렬부(400)는 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 응답하여 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)를 직렬 정렬된 데이터(DQ)로 출력한다.The second data arrangement unit 400 outputs the even alignment data signal EVEN_DQ and the order alignment data ODD_DQ as the serial alignment data DQ in response to the rising edge and the falling edge of the clock signal CLK.

GIO 수신부(410)는 제 1 및 제 2 글로벌 라인(GIO<0:1>)으로부터 전달된 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)를 제 2 직렬 변환부(420)로 전달한다.The GIO receiving unit 410 transmits the first alignment data signal EVEN_DQ and the second alignment data ODD_DQ from the first and second global lines GIO <0: 1> to the second serial converter 420 .

제 2 직렬 변환부(420)은 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 응답하여 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)를 직렬 정렬된 데이터(DQ)로 출력한다.The second serializer 420 outputs the even alignment data signal EVEN_DQ and the order alignment data ODD_DQ as serial aligned data DQ in response to the rising edge and the falling edge of the clock signal CLK.

제 2 직렬 변환부(420) 클럭 신호(CLK)의 라이징 에지에 이븐 정렬 데이터(EVEN_DQ)를 출력하고 클럭 신호(CLK)의 폴링 에지에 오드 정렬 데이터(ODD_DQ)를 출력한다.The second serializer 420 outputs the even alignment data EVEN_DQ to the rising edge of the clock signal CLK and the odd alignment data ODD_DQ to the falling edge of the clock signal CLK.

도 5는 본 발명의 다른 실시예에 따른 반도체 메모리 장치(3)가 데이터를 정렬하는 과정에 따른 동작 파형도이다.5 is an operation waveform diagram of a semiconductor memory device 3 according to another embodiment of the present invention.

도 4 및 도 5를 참조하여, 도체 메모리 장치(3)가 데이터를 정렬하는 과정에 따른 동작을 설명하면 다음과 같다.The operation of the conductor memory device 3 in the process of sorting the data will be described with reference to FIGS. 4 and 5 as follows.

클럭 신호(CLK)에 동기되어 복수의 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2)가 병렬로 인가된다.A plurality of alignment data ALIGN_DQR1, ALIGN_DQF1, ALIGN_DQR2, ALIGN_DQF2 are applied in parallel in synchronization with the clock signal CLK.

제 1 및 제 2 정렬 데이터(ALIGN_DQR1, ALIGN_DQF1)를 클럭 신호의 한 주기인 1tCK만큼 지연시켜 제 1 및 제 2 지연 정렬 데이터(DALIGN_DQR1, DALIGN_DQF1)를 출력한다.And outputs first and second delay alignment data DALIGN_DQR1 and DALIGN_DQF1 by delaying the first and second alignment data ALIGN_DQR1 and ALIGN_DQF1 by 1 tCK, which is one cycle of the clock signal.

제 3 및 제 4 정렬 데이터(ALIGN_DQR2, ALIGN_DQF2), 제 1 및 제 2 지연 정렬 데이터(DALIGN_DQR1, DALIGN_DQF1)를 클럭 신호(CLK)의 라이징 에지에 맞춰 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)를 출력한다.The third and fourth alignment data ALIGN_DQR2 and ALIGN_DQF2 and the first and second delay alignment data DALIGN_DQR1 and DALIGN_DQF1 to the rising edge of the clock signal CLK to generate the even alignment data signal EVEN_DQ and the od alignment data ODD_DQ ).

다음으로, 클럭 신호(CLK)의 라이징 에지 및 폴링 에지에 응답하여 이븐 정렬 데이터 신호(EVEN_DQ) 및 오드 정렬 데이터(ODD_DQ)를 직렬로 정렬하여 데이터(DQ)를 출력한다.Next, in response to the rising edge and the falling edge of the clock signal CLK, the even alignment data signal EVEN_DQ and the order alignment data ODD_DQ are serially aligned to output the data DQ.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. Only. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

1, 2: 반도체 메모리 장치 10: 데이터 정렬부
20: 메모리 셀 영역 100, 300: 제 1 데이터 정렬부
110: 제 1 클럭 버퍼 120: 프리 정렬부
121: 제 1 래치부 122: 제 2 래치부
130, 330: GIO 전달부 200, 400: 제 2 데이터 정렬부
210: 제 2 클럭 버퍼 220, 410: GIO 수신부
230: 병렬 정렬부 231: 제 3 래치부
232: 제 4 래치부 233: 제 5 래치부
234: 제 6 래치부 240: 병렬 출력부
310: 쉬프터 320: 제 1 직렬 변환부
420: 제 2 직렬 변환부1, 2: semiconductor memory device 10:
20: memory cell area 100, 300:
110: first clock buffer 120: pre-
121: first latch portion 122: second latch portion
130, 330: GIO transfer unit 200, 400: second data arrangement unit
210: second clock buffer 220, 410: GIO receiver
230: parallel arrangement part 231: third latch part
232: fourth latch portion 233: fifth latch portion
234: sixth latch section 240: parallel output section
310: shifter 320: first serial converter
420: a second serial-

Claims (13)

클럭 신호에 응답하여 데이터를 라이징 정렬 데이터 및 폴링 정렬 데이터로 정렬하여 출력하는 제 1 데이터 정렬부;
상기 클럭 신호에 응답하여 상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 병렬 정렬하여 복수의 정렬 데이터를 출력하는 제 2 데이터 정렬부; 및
상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 상기 제 1 데이터 정렬부에서 상기 제 2 데이터 정렬부로 전송하는 제 1 및 제 2 글로벌 라인을 포함하며,
상기 제 1 데이터 정렬부는
상기 클럭 신호를 입력받아 서로 180°의 위상차이를 갖는 라이징 클럭 신호 및 폴링 클럭 신호를 출력하는 제 1 클럭 버퍼;
상기 라이징 클럭 신호 및 상기 폴링 클럭 신호에 응답하여 상기 데이터를 상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터로 정렬하는 프리 정렬부; 및
상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 상기 제 1 및 제 2 글로벌 라인으로 전달하는 GIO 전달부를 포함하고,
상기 제 1 및 제 2 글로벌 라인의 수는 프리-페치 비트 수에 비해 적은 반도체 메모리 장치.
A first data sorting unit for sorting data into rising sorting data and polling sorting data in response to a clock signal and outputting the sorted data;
A second data alignment unit for aligning the rising alignment data and the polling alignment data in parallel in response to the clock signal and outputting a plurality of alignment data; And
And first and second global lines for transmitting the rising sorting data and the polling sorting data from the first data arranging unit to the second data arranging unit,
The first data arrangement unit
A first clock buffer receiving the clock signal and outputting a rising clock signal and a polling clock signal having a phase difference of 180 degrees with each other;
A pre-alignment unit for aligning the data into the rising sorting data and the polling sorting data in response to the rising clock signal and the polling clock signal; And
And a GIO transferring unit for transferring the rising sorting data and the polling sorting data to the first and second global lines,
Wherein the number of the first and second global lines is smaller than the number of pre-fetch bits.
◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 2 is abandoned due to payment of registration fee. 제 1항에 있어서,
상기 제 1 데이터 정렬부는
상기 클럭 신호의 라이징 에지에 상기 데이터를 동기시켜 상기 라이징 정렬 데이터를 출력하고 상기 클럭 신호의 폴링 에지에 상기 데이터를 동기시켜 상기 폴링 정렬 데이터를 출력하는 반도체 메모리 장치.
The method according to claim 1,
The first data arrangement unit
Outputting the rising alignment data in synchronization with the rising edge of the clock signal, and outputting the polling alignment data by synchronizing the data to a falling edge of the clock signal.
◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 3 is abandoned due to the registration fee. 제 1항에 있어서,
상기 제 2 데이터 정렬부는
상기 클럭 신호의 라이징 에지 및 폴링 에지에 응답하여 상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 병렬 정렬하는 반도체 메모리 장치.
The method according to claim 1,
The second data arrangement unit
And wherein the rising sorting data and the polling sorting data are arranged in parallel in response to a rising edge and a falling edge of the clock signal.
삭제delete ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 5 is abandoned due to the registration fee. 제 1항에 있어서,
상기 프리 정렬부는
상기 라이징 클럭 신호에 응답하여 상기 데이터를 정렬하여 상기 라이징 정렬 데이터로 출력하는 제 1 래치부; 및
상기 폴링 클럭 신호에 응답하여 상기 데이터를 정렬하여 상기 폴링 정렬 데이터로 출력하는 제 2 래치부를 포함하는 반도체 메모리 장치.
The method according to claim 1,
The pre-
A first latch for aligning the data in response to the rising clock signal and outputting the rising sorting data; And
And a second latch unit arranged to sort the data in response to the polling clock signal and to output the data as the polling alignment data.
◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 6 is abandoned due to the registration fee. 제 1항에 있어서,
상기 제 2 데이터 정렬부는
상기 클럭 신호를 입력받아 서로 180°의 위상차이를 갖는 상기 라이징 클럭 신호 및 상기 폴링 클럭 신호를 출력하는 제 2 클럭 버퍼;
상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 수신하여 상기 제 2 데이터 정렬부 내로 전달하는 GIO 수신부;
상기 라이징 클럭 신호 및 상기 폴링 클럭 신호에 응답하여 상기 라이징 정렬 데이터 및 상기 폴링 정렬 데이터를 병렬 정렬하여 상기 복수의 정렬 데이터를 출력하는 병렬 정렬부를 포함하는 반도체 메모리 장치.
The method according to claim 1,
The second data arrangement unit
A second clock buffer receiving the clock signal and outputting the rising clock signal and the polling clock signal having a phase difference of 180 degrees with each other;
A GIO receiver for receiving the rising sorting data and the polling sorting data and delivering the data to the second data sorting unit;
And a parallel arrangement unit for parallel-aligning the rising alignment data and the polling alignment data in response to the rising clock signal and the polling clock signal to output the plurality of alignment data.
◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 is abandoned due to registration fee. 제 6항에 있어서,
상기 제 2 데이터 정렬부는
상기 병렬 정렬부에서 출력되는 상기 복수의 정렬 데이터를 메모리 셀 영역으로 출력하는 병렬 출력부를 더 포함하는 반도체 메모리 장치.
The method according to claim 6,
The second data arrangement unit
And a parallel output section for outputting the plurality of alignment data output from the parallel alignment section to a memory cell area.
◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 8 is abandoned due to the registration fee. 제 7항에 있어서,
상기 병렬 정렬부는
상기 라이징 클럭 신호에 응답하여 상기 라이징 정렬 데이터를 소정시간 지연하여 제 1 정렬 데이터를 출력하는 제 1 래치부;
상기 폴링 클럭 신호에 응답하여 상기 폴링 정렬 데이터를 소정시간 지연하여 제 2 정렬 데이터를 출력하는 제 2 래치부;
상기 라이징 클럭 신호에 응답하여 상기 제 1 정렬 데이터를 소정시간 지연하여 제 3 정렬 데이터를 출력하는 제 3 래치부; 및
상기 폴링 클럭 신호에 응답하여 상기 제 2 정렬 데이터를 소정시간 지연하여 제 4 정렬 데이터를 출력하는 제 4 래치부를 포함하는 반도체 메모리 장치.
8. The method of claim 7,
The parallel alignment unit
A first latch for delaying the rising alignment data by a predetermined time in response to the rising clock signal and outputting first alignment data;
A second latch unit responsive to the polling clock signal for outputting second alignment data by delaying the polling alignment data by a predetermined time;
A third latch for delaying the first alignment data by a predetermined time in response to the rising clock signal and outputting third alignment data; And
And a fourth latch for delaying the second alignment data by a predetermined time in response to the polling clock signal to output fourth alignment data.
클럭 신호에 응답하여 병렬로 입력된 복수의 정렬 데이터를 오드 정렬 데이터 및 이븐 정렬 데이터로 출력하는 제 1 데이터 정렬부;
상기 클럭 신호에 응답하여 상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터를 직렬로 변환하여 데이터를 출력하는 제 2 데이터 정렬부; 및
상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터를 상기 제 1 데이터 정렬부에서 상기 제 2 데이터 정렬부로 전송하는 제 1 및 제 2 글로벌 라인을 포함하며,
상기 제 1 데이터 정렬부는
상기 클럭 신호에 응답하여 제 1 및 제 2 정렬 데이터를 지연시키는 쉬프터;
상기 클럭 신호에 응답하여 상기 쉬프터의 출력신호 및 제 3 및 제 4 정렬 데이터를 상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터로 변환시키는 직렬 변환부; 및
상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터를 상기 제 1 및 제 2 글로벌 라인에 전달하는 GIO 전달부를 포함하고,
상기 제 1 및 제 2 글로벌 라인의 수는 프리-페치 비트 수에 비해 적은 반도체 메모리 장치.
A first data arrangement for outputting a plurality of alignment data input in parallel in response to a clock signal as odd alignment data and even alignment data;
A second data arrangement unit for converting the odd alignment data and the ord alignment data into serial in response to the clock signal and outputting data; And
And first and second global lines for transmitting the odd alignment data and the odd alignment data from the first data arrangement unit to the second data arrangement unit,
The first data arrangement unit
A shifter for delaying the first and second alignment data in response to the clock signal;
A serial converter for converting the output signal of the shifter and the third and fourth alignment data into the even alignment data and the od alignment data in response to the clock signal; And
And a GIO transferring unit for transferring the odd alignment data and the odd alignment data to the first and second global lines,
Wherein the number of the first and second global lines is smaller than the number of pre-fetch bits.
삭제delete ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 11 is abandoned due to registration fee. 제 9항에 있어서,
상기 제 2 데이터 정렬부는
상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터를 수신하여 전달하는 GIO 수신부; 및
상기 GIO 수신부에서 출력된 상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터를 상기 클럭 신호의 라이징 에지 및 폴링 에지에 응답하여 직렬로 데이터를 출력하는 제 2 직렬 변환부를 포함하는 반도체 메모리 장치.
10. The method of claim 9,
The second data arrangement unit
A GIO receiver for receiving and transmitting the even alignment data and the od alignment data; And
And a second serial converter for serially outputting the odd alignment data and the odd alignment data output from the GIO receiver in response to a rising edge and a falling edge of the clock signal.
◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 12 is abandoned due to registration fee. 제 9항에 있어서,
상기 쉬프터는
상기 제 1 및 제 2 정렬 데이터를 상기 클럭 신호의 한 주기만큼 지연시켜 출력하는 반도체 메모리 장치.
10. The method of claim 9,
The shifter
And delaying the first and second alignment data by one period of the clock signal.
◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 13 is abandoned due to registration fee. 제 12항에 있어서,
상기 직렬 변환부는
상기 쉬프터의 출력 신호 및 제 3 및 제 4 정렬 데이터를 한 주기마다 교차하여 출력하여 상기 이븐 정렬 데이터 및 상기 오드 정렬 데이터를 출력하는 반도체 메모리 장치.13. The method of claim 12,
The serializer
And outputting the odd alignment data and the odd alignment data by outputting the output signal of the shifter and the third and fourth alignment data crossing every one cycle.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830572B2 (en) 2020-12-15 2023-11-28 SK Hynix Inc. Pipe latch circuit, operating method thereof, and semiconductor memory device including the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832030B1 (en) * 2007-03-31 2008-05-26 주식회사 하이닉스반도체 Semiconductor memory device with data input block

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100845796B1 (en) * 2006-02-07 2008-07-14 주식회사 하이닉스반도체 Circuit and Method for Inputting/Outputting Data of Semiconductor Memory Apparatus
KR101092998B1 (en) * 2009-10-29 2011-12-12 주식회사 하이닉스반도체 Circuit and method for parallel to serial converting
KR20110076673A (en) * 2009-12-29 2011-07-06 주식회사 하이닉스반도체 Semiconductor memory device
KR101133686B1 (en) * 2010-05-28 2012-04-12 에스케이하이닉스 주식회사 Semiconductor device and operation method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100832030B1 (en) * 2007-03-31 2008-05-26 주식회사 하이닉스반도체 Semiconductor memory device with data input block

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11830572B2 (en) 2020-12-15 2023-11-28 SK Hynix Inc. Pipe latch circuit, operating method thereof, and semiconductor memory device including the same

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