KR101984929B1 - 반도체 패키지 제조용 트레이 - Google Patents

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Abstract

본 발명의 기술적 사상은 반도체 패키지 공정에 이용되는 반도체 패키지 제조용 트레이에 있어서, 복수개의 웨이퍼들이 배치될 수 있도록 복수개의 캐비티들이 형성된 반도체 패키지 제조용 트레이를 제공한다.

Description

반도체 패키지 제조용 트레이 {Tray for manufacturing semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 웨이퍼 레벨 패키지(wafer level package) 기술을 이용한 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 제조된 반도체 칩들에 대하여, 반도체 패키지 공정을 수행하여 반도체 패키지를 제조한다. 최근에는 반도체 패키지의 생산 비용을 절감하기 위하여, 웨이퍼 레벨에서 반도체 패키지 공정을 수행하고, 반도체 패키지 공정을 거친 웨이퍼 레벨의 반도체 패키지를 반도체 칩으로 개별화하는 웨이퍼 레벨 패키지 기술이 제안되었다.
웨이퍼 레벨 패키지에 의하면, 인쇄회로기판(printed circuit board)이 필요 없으므로 반도체 패키지의 전체 두께가 얇아질 수 있고, 낮은 두께를 가지므로 우수한 방열효과를 가지는 반도체 패키지를 제조할 수 있다. 하지만, 웨이퍼 레벨 패키지 기술을 이용함에 있어서, 반도체 패키지 공정의 비용을 보다 더 절감시키고, 반도체 패키지 공정의 생산성을 향상시킬 수 있는 방안에 대한 요구가 있다.
대한민국 등록특허공보 제10-0887475호(2009년3월10일)
본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 공정에 이용되는 반도체 패키지 제조용 트레이를 제공하는데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 패키지 공정에 이용되는 반도체 패키지 제조용 트레이에 있어서, 복수개의 웨이퍼들이 배치될 수 있도록 복수개의 캐비티들이 형성된 반도체 패키지 제조용 트레이를 제공한다.
나아가, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 반도체 패키지 공정에 이용되는 반도체 패키지 제조용 트레이에 있어서, 평판(plate) 형상의 몸체, 및 상기 몸체의 상부에 마련되고 복수개의 웨이퍼들이 각각 배치될 수 있는 복수의 웨이퍼 배치 영역들을 포함하는 반도체 패키지 제조용 트레이를 제공한다.
본 발명의 실시예들에 따른 반도체 패키지 제조용 트레이에 의하면, 웨이퍼 레벨 패키지 기술을 이용하여 반도체 패키지를 제조할 수 있으므로, 소형화되고 방열 효율이 우수한 반도체 패키지를 제조할 수 있다.
나아가, 본 발명의 실시예들에 따른 반도체 패키지 제조용 트레이에 의하면, 트레이에 복수개의 웨이퍼들을 배치하여 패널 레벨로 반도체 패키지 공정을 수행할 수 있으므로, 반도체 패키지 공정의 비용을 절감할 수 있고 반도체 패키지 공정의 생산성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 2a는 본 발명의 일부 실시예들에 따른 트레이의 사시도이다.
도 2b는 도 2a의 ⅡB-ⅡB’선에 따른 트레이의 단면도로서, 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 3은 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이의 사시도이다.
도 4는 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 5는 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 6a는 본 발명의 일부 실시예들에 따른 트레이의 사시도이다.
도 6b는 도 6a의 ⅥB-ⅥB’선에 따른 트레이의 단면도로서, 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 7a는 본 발명의 일부 실시예들에 따른 트레이의 분리 사시도이다.
도 7b는 도 7a의 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 8은 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이에 복수개의 웨이퍼들이 배치된 모습을 나타내는 단면도이다.
도 9a 내지 도 9j는 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다.
이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도 1은 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 흐름도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 복수개의 웨이퍼들을 준비하는 단계(S100), 트레이에 복수개의 웨이퍼들을 배치하는 단계(S200), 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계(S300), 복수개의 웨이퍼들을 트레이로부터 분리하는 단계(S400), 및 복수개의 웨이퍼들 각각을 패키지 단위로 절단하는 단계(S500)를 순차적으로 진행할 수 있다.
좀 더 구체적으로, 복수개의 웨이퍼들을 준비하는 단계(S100)는, 각각 반도체 기판 및 상기 반도체 기판 상에 형성된 반도체 소자를 포함하는 복수개의 웨이퍼들을 준비한다.
상기 반도체 기판은, 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 상기 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는 상기 반도체 기판은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 반도체 기판은 BOX 층(buried oxide layer)을 포함할 수 있다. 상기 반도체 기판은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well)을 포함할 수 있다. 또한, 반도체 기판은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 반도체 소자는 다양한 종류의 복수의 개별 소자 (individual devices)를 포함할 수 있다. 예컨대, 복수의 개별 소자는 다양한 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 반도체 기판의 상기 도전 영역에 전기적으로 연결될 수 있다. 상기 반도체 소자는 상기 복수의 개별 소자 중 적어도 2개, 또는 상기 복수의 개별 소자와 상기 반도체 기판의 상기 도전 영역을 전기적으로 연결하는 도전성 배선 또는 도전성 플러그를 더 포함할 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의하여 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
이어서, 트레이에 복수개의 웨이퍼들을 배치하는 단계(S200)는, 복수개의 웨이퍼들이 배치되기에 적절한 구조를 가진 트레이(예를 들어, 도 2a의 100 참조)를 준비하고, 상기 트레이의 정해진 위치에 복수개의 웨이퍼들을 배치한다. 일부 실시예들에서, 상기 트레이에는 복수개의 웨이퍼들의 배치를 용이하게 하기 위하여, 복수개의 웨이퍼들을 수용할 수 있는 복수개의 캐비티가 형성되어 있을 수 있다. 웨이퍼가 트레이의 상기 캐비티에 배치될 때, 패드가 형성된 웨이퍼의 상면은 상부를 향하고, 웨이퍼의 상면과 반대되는 하면은 트레이의 표면에 접촉할 수 있다.
다음으로, 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계(S300)는, 트레이에 배치된 복수개의 웨이퍼들에 대하여 동시에 인터커넥션 구조를 형성한다. 여기서, 인터커넥션 구조(도 9i의 200 참조)는 웨이퍼에 형성된 반도체 소자의 패드와 외부 장치를 전기적으로 연결하기 위하여 웨이퍼 상에 형성되는 구조물을 의미할 수 있다. 상기 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계는 후술되는 도 9b 내지 도 9h의 설명 부분에서 보다 상세하게 설명하기로 한다.
계속하여, 복수개의 웨이퍼들을 트레이로부터 분리하는 단계(S400)는, 상기 복수개의 웨이퍼들 상에 인터커넥션 구조를 형성하는 단계를 통하여 형성된 구조물의 일부를 제거한 후, 트레이로부터 복수개의 웨이퍼들을 분리한다. 상기 트레이로부터 분리된 복수개의 웨이퍼들 각각은, 그 상부에 형성된 인터커넥션 구조를 포함하는 웨이퍼 레벨 패키지 형태의 반도체 패키지일 수 있다. 상기 복수개의 웨이퍼들을 트레이로부터 분리하는 단계는 후술되는 도 9i의 설명 부분에서 보다 상세하게 설명하기로 한다.
이후, 복수개의 웨이퍼들 각각을 패키지 단위로 절단하는 단계(S500)는, 트레이로부터 분리된 웨이퍼 레벨의 반도체 패키지에 대하여 쏘잉(sawing) 공정을 수행하여, 상기 웨이퍼 레벨의 반도체 패키지를 복수개의 패키지 단위의 반도체 패키지들로 개별화(singulation)할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 의하면, 웨이퍼 레벨 패키지 기술을 이용하여 반도체 패키지를 제조할 수 있으므로, 소형화되고 방열 효율이 우수한 반도체 패키지를 제조할 수 있다.
나아가, 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 의하면, 복수개의 웨이퍼를 트레이에 배치하여 반도체 패키지 공정의 단위 공정들의 적어도 일부분을 패널 레벨로 진행할 수 있다. 따라서, 복수개의 웨이퍼에 대하여 동시에 반도체 패키지 공정을 수행할 수 있으므로 반도체 패키지 공정을 단순화할 수 있고 생산성을 향상시킬 수 있다.
도 2a는 본 발명의 일부 실시예들에 따른 트레이(100)의 사시도이다. 도 2b는 도 2a의 ⅡB-ⅡB’선에 따른 트레이(100)의 단면도로서, 트레이(100)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다.
도 2a 및 도 2b를 참조하면, 트레이(100)는 평판(plate) 형상을 가지며, 몸체(110) 및 복수개의 캐비티들(120)를 포함할 수 있다.
트레이(100)는 복수개의 웨이퍼들(10)이 동시에 배치될 수 있도록 충분한 평면적을 가질 수 있다. 트레이(100)는 복수개의 웨이퍼들(10)에 대한 반도체 패키지 공정이 진행되는 동안 복수개의 웨이퍼들(10)을 지지할 수 있다. 트레이(100)는 도 2a에 도시된 것과 같이 직사각형 형태를 가질 수 있으나, 트레이(100)의 형태가 이에 한정되는 것은 아니다.
몸체(110)는 트레이(100)의 전체적인 외관을 구성하며, 트레이(100)와 마찬가지로 복수개의 웨이퍼(10)가 동시에 배치되기에 충분한 평면적을 가질 수 있다.
복수개의 캐비티들(120)은 복수개의 웨이퍼들(10)이 각각 수용될 수 있는 공간을 제공할 수 있으며, 반도체 패키지 공정동안 복수개의 웨이퍼들(10)이 배치되는 웨이퍼 배치 영역일 수 있다. 캐비티(120)는 몸체(110)에 마련된 리세스(recess) 영역을 의미할 수 있으며, 웨이퍼(10)의 하면과 마주하는 바닥면 및 웨이퍼(10)의 측부와 마주하는 측벽을 포함할 수 있다.
복수개의 캐비티들(120)은 웨이퍼(10)에 대응하는 형상을 가질 수 있으며, 예컨대 트레이(100)를 상부에서 보았을 때 캐비티(120)는 원 모양을 가질 수 있다. 도 2a 및 도 2b에서는 복수개의 캐비티들(120)이 대체로 동일한 치수(dimensions)를 가지는 것으로 도시되었으나, 복수개의 캐비티들(120)의 치수, 예컨대 복수개의 캐비티들(120) 각각의 수평 면적 및/또는 깊이(120h)는 서로 상이할 수 있다. 나아가, 도 2a에서는 4 개의 캐비티(120)가 트레이(100)에 형성된 것으로 도시되었으나, 하나의 트레이(100)에 형성된 캐비티(120)의 수는 2 개, 3개, 또는 5 개 이상일 수도 있다.
일부 실시예들에서, 트레이(100)는 노치부(130)를 포함할 수 있다. 노치부(130)는 복수개의 캐비티들(120) 각각에 배치될 수 있으며, 예컨대 캐비티(120)의 측벽에 배치될 수 있다. 노치부(130)는 트레이(100)의 소정의 위치에 웨이퍼(10)를 위치시키기 위하여 마련될 수 있다. 노치부(130)를 통해, 웨이퍼(10)는 캐비티(120) 내에서 소정 방향으로 정렬되어 위치될 수 있다. 일부 실시예들에서, 노치부(130)는 웨이퍼(10)의 노치(notch)와 접촉하여 캐비티(120) 내에 웨이퍼(10)를 고정시킬 수 있다.
일부 실시예들에서, 트레이(100)는 얼라인 마크(140)를 포함할 수 있다. 얼라인 마크(140)는 몸체(110)의 상면(111)에서 복수개의 캐비티들(120) 각각의 주변에 배치될 수 있다. 얼라인 마크(140)는 트레이(100)의 소정의 위치에 웨이퍼(10)를 위치시키기 위하여 마련될 수 있다. 또한, 반도체 패키지 공정 동안 다수의 단위 공정들을 수행하기 위한 반도체 제조 장비들은 얼라인 마크(140)를 이용하여 캐비티(120) 및/또는 캐비티(120)에 배치된 웨이퍼(10)의 위치를 인식할 수 있다.
도 2b에 도시된 것과 같이, 웨이퍼(10)는 패드(13)가 형성된 상면(11)이 상부를 향하고 상기 상면(11)과 반대되는 하면이 캐비티(120)의 바닥면과 마주하도록 캐비티(120) 내에 배치될 수 있다. 바꿔 말해서, 웨이퍼(10)가 캐비티(120)에 배치될 때, 웨이퍼(10)의 활성면은 외부에 노출되고, 웨이퍼(10)의 비활성면은 캐비티(120)의 바닥면과 대면할 수 있다. 캐비티(120)의 수평 폭, 예컨대 캐비티(120)의 지름을 가로지르는 수평 폭은 웨이퍼(10)의 수평 폭 보다 클 수 있으며, 그에 따라 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리는 소정 거리(190) 이격될 수 있다. 상기 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 거리(190)는, 예를 들어 라미네이팅 방법에 의하여 복수개의 웨이퍼들(10) 및 트레이(100)의 표면 상에 절연층(예를 들어, 도 9b의 211참조)이 형성될 때, 상기 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 공간(120S)이 상기 절연층에 의하여 채워지지 않도록 적절하게 조절될 수 있다.
일부 실시예들에서, 상기 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 거리(190)는 약 0.01mm 내지 약 5mm 사이일 수 있다. 상기 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 거리(190)가 약 0.01mm 이상일 때, 웨이퍼(10)와 캐비티(120)의 측벽 간의 거리는 웨이퍼(10)를 트레이(100)로부터 안정적으로 분리하기에 충분할 수 있으므로, 웨이퍼(10)의 분리 시 웨이퍼(10)가 트레이(100)에 충돌하면서 발생되는 손상을 방지할 수 있다. 또한, 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 거리(190)가 약 5mm 이하이면, 반도체 패키지 공정 동안 파티클이 웨이퍼(10)와 캐비티(120)의 측벽 사이로 유입되는 것을 방지할 수 있고, 상기 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 공간(120S)에는 상기 절연층이 채워지지 않아 웨이퍼(10)의 분리를 용이하게 할 수 있다.
일부 실시예들에서, 캐비티(120)의 깊이(120h)는 웨이퍼(10)의 두께(10h)와 실질적으로 동일할 수 있다. 바꿔 말해서, 웨이퍼(10)가 캐비티(120)에 배치되었을 때, 몸체(110)의 상면(111)은 웨이퍼(10)의 상면(11)과 동일한 레벨을 가질 수 있다. 즉, 몸체(110)의 상면(111)은 웨이퍼(10)의 상면(11)은 동일 평면 상에 위치할 수 있다. 몸체(110)의 상면(111)이 웨이퍼(10)의 상면(11)과 동일한 레벨을 가지는 경우, 몸체(110)의 상면(111) 및 웨이퍼(10)의 상면(11)을 덮도록 형성된 절연층은 거의 단차(stepped portion)를 가지지 않도록 형성될 수 있다.
본 발명의 실시예들에서, 반도체 패키지의 제조 과정의 적어도 일부는 복수개의 웨이퍼들(10)을 트레이(100)에 배치한 상태로 이루어지므로, 트레이(100)는 내화학성 및 내열성을 가지는 물질로 이루어질 수 있다.
일부 실시예들에서, 트레이(100)는 금속 소재, 예컨대 철, 니켈, 코발트, 티타늄, 또는 이들이 포함된 합금으로 구성될 수 있다.
일부 실시예들에서, 트레이(100)는 세라믹 소재, 예컨대 알루미나 또는 탄화 규소로 구성될 수 있다.
일부 실시예들에서, 트레이(100)는 탄소 섬유로 구성될 수 있다. 또는, 트레이(100)는 절연체인 프리프레그(prepreg)로 구성될 수 있으며, 예를 들어 트레이(100)는 성형 되기 전의 강화 섬유 등에 열경화성 수지를 침투시켜 B-stage(수지의 반경화 상태)까지 경화시킨 재료로 구성될 수 있다.
도 3은 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이(100a)의 사시도이다. 도 3에 도시된 트레이(100a)는 복수개의 캐비티들(120a, 120b)이 서로 다른 수평 폭을 가지는 점을 제외하고는 도 2a 및 도 2b에 도시된 트레이(100)와 대체로 동일한 구성을 가질 수 있다. 도 3에 있어서, 도 2a 및 도 2b와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 3을 참조하면, 트레이(100a)는 수평 폭이 서로 다른 적어도 하나의 제1 캐비티(120a) 및 적어도 하나의 제2 캐비티(120b)를 포함할 수 있다. 예컨대, 제1 캐비티(120a)의 지름은 제2 캐비티(120b)의 지름보다 클 수 있다. 트레이(100a)가 수평 폭이 서로 다른 제1 캐비티(120a) 및 제2 캐비티(120b)를 포함함으로써, 지름이 상이한 웨이퍼들이 동시에 트레이(100a)에 탑재될 수 있다. 따라서, 트레이(100a)를 이용하면, 지름이 서로 다른 웨이퍼들에 대하여 동시에 반도체 패키지 공정을 수행할 수 있다.
도면에서는 트레이(100a)는 2가지의 수평 폭을 가지는 캐비티들을 포함하는 것으로 도시되었으나, 3가지 이상의 수평 폭을 가지는 캐비티들을 포함할 수도 있다.
도 4는 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이(100b)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다. 도 4에 도시된 트레이(100b)는 캐비티(120a)의 깊이(120ha)를 제외하고는 도 2a 및 도 2b에 도시된 트레이(100)와 대체로 동일한 구성을 가질 수 있다. 도 4에 있어서, 도 2a 및 도 2b와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 4를 참조하면, 트레이(100b)에 구비된 캐비티(120a)의 깊이(120ha)는 웨이퍼(10)의 두께(10h)보다 작을 수 있다. 따라서, 웨이퍼(10)가 캐비티(120a) 내에 배치되었을 때, 웨이퍼(10)의 적어도 일부분은 몸체(110a)의 상면(111a)으로부터 돌출될 수 있다. 즉, 웨이퍼(10)가 캐비티(120a) 내에 배치되었을 때, 몸체(110a)의 상면(111a)은 웨이퍼(10)의 상면(11)보다 낮은 레벨에 위치할 수 있다. 다시 말해서, 캐비티(120a)의 바닥면으로부터 몸체(110a)의 상면(111a) 간의 수직 거리는, 캐비티(120a)의 바닥면으로부터 캐비티(120a)에 수용된 웨이퍼(10)의 상면(11) 간의 수직 거리보다 작을 수 있다.
도면에는 도시되지 않았으나, 트레이(100b)는 캐비티(120a)의 측벽에 배치된 노치부(도 2a의 130 참조) 및/또는 몸체(110a)의 상면(111a)에 배치된 얼라인 마크(도 2a의 140 참조)를 포함할 수 있다.
몸체(110a)의 상면(111a)이 웨이퍼(10)의 상면(11)보다 낮은 레벨에 위치하는 경우에, 몸체(110a)의 상면(111a) 및 웨이퍼(10)의 상면(11)을 덮도록 형성되는 절연층(예를 들어, 도 9b의 211 참조)은 웨이퍼(10)의 가장자리와 인접한 부분에서 단차를 가지도록 형성될 수 있다. 또한, 상기 절연층은 웨이퍼(10)의 측면의 일부분을 덮도록 형성될 수 있다.
도 5는 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이(100c)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다. 도 5에 도시된 트레이(100c)는 캐비티가 형성되지 않은 점을 제외하고는 도 2a 및 도 2b에 도시된 트레이(100)와 대체로 동일한 구성을 가질 수 있다. 도 5에 있어서, 도 2a 및 도 2b와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 5를 참조하면, 트레이(100c)는 복수개의 웨이퍼들(10)이 배치될 수 있는 평평한(flat) 상면(111b)을 제공할 수 있다. 복수개의 웨이퍼들(10) 각각은 몸체(110b)의 상면(111b)에 마련된 복수개의 웨이퍼 배치 영역들(113)에 위치될 수 있다.
도면에는 도시되지 않았으나, 트레이(100c)는 몸체(110b)의 상면(111b)에 배치된 얼라인 마크(도 2a의 140 참조)를 포함할 수 있다. 일부 실시예들에서, 상기 얼라인 마크는 복수개의 웨이퍼들(10)을 복수개의 웨이퍼 배치 영역들(113)에 배치하기 위하여 이용될 수 있다.
트레이(100c)가 평평한 상면(111b)을 가지는 경우에, 트레이(100c)의 표면 및 웨이퍼(10)의 표면을 따라 형성된 절연층(예를 들어, 도 9b의 211 참조)은 트레이(100c)의 상면(111b)을 덮고, 웨이퍼(10)의 상면(11) 및 측면을 덮을 수 있다. 상기 절연층에 의하여, 트레이(100c)에 배치된 웨이퍼(10)는 반도체 패키지 공정 동안 고정될 수 있다.
도 6a는 본 발명의 일부 실시예들에 따른 트레이(100d)의 사시도이다. 도 6b는 도 6a의 ⅥB-ⅥB’선에 따른 트레이(100d)의 단면도로서, 트레이(100d)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다. 도 6a 및 도 6b에 도시된 트레이(100d)는 패턴(150)을 더 포함하는 점을 제외하고는 도 5에 도시된 트레이(100c)와 대체로 동일한 구성을 가질 수 있다. 도 6a 및 도 6b에 있어서, 도 5와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 6a 및 도 6b를 참조하면, 트레이(100d)는 몸체(110b)의 상면(111b)에 마련된 패턴(150)을 포함할 수 있다. 패턴(150)은 복수개의 웨이퍼들(10)이 배치될 수 있는 웨이퍼 배치 영역(113)을 한정할 수 있다. 일부 실시예들에서, 패턴(150) 및/또는 얼라인 마크(140)는 복수개의 웨이퍼들(10)을 복수개의 웨이퍼 배치 영역들(113)에 배치하기 위하여 이용될 수 있다. 패턴(150)에 의하여, 트레이(100d)에 배치되는 웨이퍼(10)가 소정의 위치로부터 벗어나는 오차가 감소될 수 있다.
패턴(150)은 상부로 노출될 수 있으며, 상부에서 보았을 때 링 형상을 가질 수 있다. 이 경우, 링 형상의 패턴(150)의 안쪽 영역은 웨이퍼 배치 영역(113)으로 정의될 수 있다. 도면에서는 패턴(150)이 연속적으로 연장되는 링 형상을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 예컨대, 패턴(150)은 불연속적일 수 있고, 일부분이 절개된 링 형상을 가질 수 있다. 상기 패턴(150)은 예를 들어 구리로 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 7a는 본 발명의 일부 실시예들에 따른 트레이(100e)의 분리 사시도이다. 도 7b는 도 7a의 트레이(100e)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다. 도 7a 및 도 7b에 도시된 트레이(100e)는 제1 몸체(110_1) 및 제2 몸체(110_2)를 포함한다는 점을 제외하고는 도 2a 및 도 2b에 도시된 트레이(100)와 대체로 동일한 구성을 가질 수 있다. 도 7a 및 도 7b에 있어서, 도 2a 및 도 2b와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 7a 및 도 7b를 참조하면, 트레이(100e)는 분리 및 결합이 가능한 제1 몸체(110_1) 및 제2 몸체(110_2)를 가지는 몸체(110c)를 포함할 수 있다. 제1 몸체(110_1)은 평판 형상을 가질 수 있다. 제2 몸체(110_2)는 제1 몸체(110_1) 상에 배치될 수 있고, 제2 몸체(110_2)를 관통하는 복수의 홀들(121)을 가질 수 있다. 제1 몸체(110_1) 및 제2 몸체(110_2)가 결합되었을 때, 제1 몸체(110_1)는 제2 몸체(110_2)의 하부에 배치되어 상기 복수의 홀들(121) 각각의 일측을 막을 수 있다.
도 7b에 도시된 것과 같이, 제1 몸체(110_1) 및 제2 몸체(110_2)가 결합되었을 때, 상기 제1 몸체(110_1)가 상기 복수의 홀들(121) 각각의 일측을 막으므로 트레이(100e)에는 복수개의 웨이퍼들(10)이 수용될 수 있는 리세스 영역들이 형성될 수 있다. 반도체 패키지 공정의 적어도 일부가 진행되는 동안, 복수개의 웨이퍼들(10) 각각은 복수의 홀들(121) 각각에 수용될 수 있다. 복수의 홀들(121)에 복수개의 웨이퍼들(10)이 수용되어 있는 동안, 복수개의 웨이퍼들(10)의 하면은 제1 몸체(110_1)와 마주하고, 복수개의 웨이퍼들(10)의 측부는 복수의 홀들(121)에 의하여 제공된 측벽과 마주할 수 있다.
한편, 제1 몸체(110_1)와 제2 몸체(110_2)가 결합 및 분리 가능하게 구성됨에 따라, 인터커넥션 구조(예를 들어, 도 9i의 200 참조)의 형성 이후 웨이퍼(10)를 트레이(100e)로부터 좀 더 용이하게 분리할 수 있다. 즉, 제2 몸체(110_2)를 제1 몸체(110_1)로부터 분리하기만 하면 복수개의 웨이퍼들(10)의 측부가 노출되므로, 웨이퍼(10)의 분리 시 발생할 수 있는 웨이퍼(10)의 손상을 방지할 수 있다.
도 8은 본 발명의 기술적 사상의 일부 실시예들에 따른 트레이(100f)에 복수개의 웨이퍼들(10)이 배치된 모습을 나타내는 단면도이다. 도 8에 도시된 트레이(100f)는 캐비티(120a)의 형상을 제외하고는 도 2a 및 도 2b에 도시된 트레이(100)와 대체로 동일한 구성을 가질 수 있다. 도 8에 있어서, 도 2a 및 도 2b와 동일한 참조 번호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략하거나 간단히 한다.
도 8을 참조하면, 캐비티(120a)의 측벽은 경사지게 형성될 수 있다. 예를 들어, 몸체(110d)의 상부에 형성된 캐비티(120a)는 상부에서 하부로 갈수록 좁아지는 형상을 가질 수 있다. 바꿔 말해서, 캐비티(120a)의 수평 폭은 캐비티(120a)의 바닥면에 인접할수록 작아질 수 있다.
캐비티(120a)의 측벽이 경사지게 형성됨에 따라, 트레이(100f)의 캐비티(120a) 내에 웨이퍼(10)를 배치할 때 웨이퍼(10)를 좀 더 용이하게 캐비티(120a) 내에 배치할 수 있다. 나아가, 캐비티(120a)는 상부로 갈수록 넓어지는 형상을 가지므로, 웨이퍼(10)의 분리 시 웨이퍼(10)가 캐비티(120a)의 측벽에 충돌하면서 발생되는 손상을 방지할 수 있다.
도 9a 내지 도 9j는 본 발명의 기술적 사상의 일부 실시예들에 따른 반도체 패키지의 제조 방법을 공정 순서에 따라 나타내는 단면도들이다. 도 9a 내지 도 9j에서는, 도 2a 및 도 2b에 도시된 트레이(100)를 이용한 반도체 패키지의 제조 방법을 설명하기로 한다.
도 9a를 참조하면, 복수개의 웨이퍼들(10)을 트레이(100)에 배치한다. 복수개의 웨이퍼들(10) 각각은 트레이(100)에 마련된 서로 다른 캐비티(120)에 수용되도록 배치될 수 있다. 웨이퍼(10)는 패드(13)가 형성된 웨이퍼(10)의 상면(11)이 위로 노출되도록 캐비티(120) 내에 배치될 수 있다. 바꿔 말해서, 웨이퍼(10)는 상기 상면(11)과 반대되는 하면이 캐비티(120)의 바닥면과 마주하도록 캐비티(120) 내에 배치될 수 있다. 바꿔 말해서, 웨이퍼(10)의 활성면은 노출되고, 웨이퍼(10)의 비활성면은 트레이(100)의 표면과 접촉할 수 있다.
웨이퍼(10)는 캐비티(120)의 측벽과 이격되도록 캐비티(120) 내에 배치될 수 있다. 웨이퍼(10)의 측면과 캐비티(120)의 측벽이 이격됨에 따라, 웨이퍼(10)의 측면과 캐비티(120)의 측벽 사이에는 상부가 노출된 공간(120S)이 형성될 수 있다.
도 9a에 도시된 것과 같이, 캐비티(120)의 깊이는 웨이퍼(10)의 두께와 대체로 동일할 수 있으며, 이에 따라 캐비티(120) 내에 배치된 웨이퍼(10)의 상면(11)과 몸체(110)의 상면(111)은 동일한 높이 레벨을 가질 수 있다.
다만, 이에 한정되는 것은 아니며, 캐비티(120) 내에 웨이퍼(10)가 배치되었을 때, 몸체(110)의 상면은 웨이퍼(10)의 상면(11)과 다른 높이 레벨을 가질 수도 있다. 예를 들어, 몸체(110)의 상면은 웨이퍼(10)의 상면(11)보다 낮은 레벨을 가질 수 있다.
도 9b를 참조하면, 트레이(100) 및 복수개의 웨이퍼들(10) 상에 제1 절연층(211)을 형성한다. 상기 제1 절연층(211)은 패드(13)의 적어도 일부분을 노출시킬 수 있는 개구부(211H)를 가지도록 형성될 수 있다. 제1 절연층(211)은 몸체(110)의 상면(111) 및 복수개의 웨이퍼들(10)의 상면(11)을 덮을 수 있다.
제1 절연층(211)은 후속 공정 동안 캐비티(120) 내에 배치된 웨이퍼(10)를 고정시키는 기능을 수행할 수 있다. 또한, 제1 절연층(211)은 웨이퍼(10)와 캐비티(120)의 측벽 사이의 공간(120S)을 덮을 수 있다. 예컨대, 웨이퍼(10)와 캐비티(120)의 측벽 사이의 공간(120S)은 제1 절연층(211)에 의하여 밀봉될 수 있다. 제1 절연층(211)은 인터커넥션 구조가 형성되는 동안 웨이퍼(10)와 캐비티(120)의 측벽 사이의 공간(120S)을 덮어, 상기 공간(120S)으로 이물질이 유입되는 것을 방지할 수 있다.
일부 실시예들에서, 제1 절연층(211)은 웨이퍼(10)의 측면과 캐비티(120)의 측벽 사이의 상기 공간(120S)의 상부를 덮도록 형성되되, 웨이퍼(10)의 측면과 캐비티(120)의 측벽 사이의 공간(120S)에는 채워지지 않을 수 있다. 제1 절연층(211)이 웨이퍼(10)의 측면과 캐비티(120)의 측벽 사이의 공간(120S)에는 채워지지 않으므로, 향후 웨이퍼(10)를 트레이(100)로부터 용이하게 분리할 수 있다.
일부 실시예들에서 제1 절연층(211)은 필름 공정을 통하여 형성될 수 있다. 예컨대, 라미네이팅 방법에 의하여 감광성 필름을 몸체(110)의 상면(111) 및 복수개의 웨이퍼들(10)의 상면(11)에 부착시킨 후, 노광 및 현상 공정을 통하여 웨이퍼(10)의 패드가 노출되도록 상기 감광성 필름의 일부를 제거할 수 있다.
또한, 일부 실시예들에서, 제1 절연층(211)은 비감광성 물질을 포함할 수 있다. 예컨대, 비광감성 필름을 몸체(110)의 상면(111) 및 복수개의 웨이퍼들(10)의 상면(11)에 부착시킨 후, 레이저 커팅 장치로 웨이퍼(10)의 패드가 노출되도록 상기 비감광성 필름의 일부를 제거할 수 있다.
제1 절연층(211)은, 예를 들어 폴리이미드(polyimide)와 같은 폴리머 물질로 구성될 수 있다.
한편, 다른 실시예들에서, 제1 절연층(211)은 스핀-코팅(spin-coating) 방법에 의하여 형성될 수도 있다.
도 9c를 참조하면, 제1 절연층(211)의 표면 및 제1 절연층(211)의 개구부(211H)를 통해 노출된 패드(13)의 표면을 덮는 시드 금속층(221a)을 형성한다. 상기 시드 금속층(221a)은, 예를 들어 스퍼터링 방법에 의하여 증착될 수 있으나, 시드 금속층(221a)의 형성 방법이 이에 한정되는 것은 아니다. 시드 금속층(221a)은, 예컨대 Ti, Cu, Ni, Al, Pt, Au, Ag, W, Ta, Co 또는 이들의 조합 중 어느 하나를 포함할 수 있다.
도 9d를 참조하면, 시드 금속층(221a) 상에 제1 마스크 개구부(290H)를 가지는 제1 마스크 패턴(290)을 형성한다. 시드 금속층(221a)의 일부는 제1 마스크 개구부(290H)에 의하여 노출될 수 있다.
제1 마스크 패턴(290)은, 예를 들어, 시드 금속층(221a) 상에 감광성 물질막을 형성한 후, 상기 감광성 물질막에 대하여 포토 리소그래피 기술을 이용한 패터닝 공정을 통하여 형성될 수 있다. 포토 리소그래피 공정을 위하여, 소정의 패턴이 형성된 노광 마스크를 사용할 수 있고, KrF 또는 ArF와 같은 레이저 광원이 사용될 수 있다.
일부 실시예들에서, 제1 마스크 패턴(290)은 필름 공정에 의하여 형성될 수 있다. 예컨대, 시드 금속층(221a)을 덮도록 감광성 필름을 시드 금속층(221a) 상에 부착시킨 후, 노광 및 현상 공정을 통하여 시드 금속층(221a)의 일부를 노출시키는 제1 마스크 개구부(290H)을 형성할 수 있다.
도 9e를 참조하면, 제1 마스크 개구부(290H)의 적어도 일부분을 채우는 제1 금속층(223)을 형성한다. 제1 금속층(223)은 제1 마스크 개구부(290H)를 통하여 노출된 시드 금속층(221a) 부분의 표면을 덮도록 형성될 수 있다.
제1 금속층(223)은 예를 들면, 도금 방법을 통하여 형성할 수 있다. 예를 들면, 제1 금속층(223)은 구리로 이루어질 수 있다. 일부 실시예들에서, 제1 금속층(223)은 시드 금속층(221a)을 시드(seed)로 하여 도금 방법으로 형성할 수 있다. 예를 들면, 제1 금속층(223)은 이머젼 도금(immersion plating), 무전해 도금(electroless plating), 전기도금(electroplating) 또는 이들의 조합에 의하여 형성될 수 있다.
일부 실시예들에서, 트레이(100)의 상면(111) 및 복수개의 웨이퍼들(10) 상에 형성된 시드 금속층(221a)은 전체적으로 대체로 균일한 두께를 가지도록 형성될 수 있다. 특히, 캐비티(120)의 깊이가 캐비티(120)에 수용된 웨이퍼(10)의 두께와 실질적으로 동일한 경우에, 캐비티(120)의 측벽과 캐비티(120)에 수용된 웨이퍼(10) 사이의 공간(도 9b의 120 참조) 부근의 시드 금속층(221a)은 단차없이 형성될 수 있다. 이 경우, 캐비티(120)의 측벽과 캐비티(120)에 수용된 웨이퍼(10) 사이의 공간 부근에서, 시드 금속층(211a)은 트레이(100)의 상면(111)과 평행할 수 있다. 또한, 캐비티(120)의 측벽과 캐비티(120)에 수용된 웨이퍼(10) 사이의 공간 상의 시드 금속층(221a) 부분의 두께는, 복수개의 웨이퍼들(10) 상의 시드 금속층(221a) 부분의 두께와 실질적으로 동일할 수 있다. 그에 따라, 도금 지그(도시 생략)를 이용하여 시드 금속층(221a)에 전원을 인가하는 방식의 도금 공정에서, 상기 전원은 시드 금속층(221a) 전체에 좀 더 균일하게 전달될 수 있다. 예컨대, 트레이(100)의 상면(111)의 가장자리 부근의 시드 금속층(221a)의 일 지점에 상기 도금 지그를 접촉시키더라도, 상기 도금 지그를 통하여 인가된 전원은 균일한 두께를 가지는 시드 금속층(211a) 전체에 균일하게 전달될 수 있다.
도 9f를 참조하면, 제1 금속층(223)을 형성한 후, 도 9e의 결과물에서 제1 마스크 패턴(290) 및 제1 마스크 패턴(290) 아래의 시드 금속층(도 9e의 221a) 부분을 제거한다.
제1 마스크 패턴(290)을 제거하기 위하여 애싱(ashing) 또는 스트립(strip) 공정을 이용할 수 있다. 또한, 제1 마스크 패턴(290)을 제거한 후, 제1 마스크 패턴(290) 아래의 시드 금속층(도 9e의 221a) 부분을 제거하기 위하여, 화학적 식각 방법이 이용될 수 있다.
일부 실시예들에서, 상기 제1 금속층(223) 및 시드 금속층(221)은 일체로 결합될 수 있으며, 배선층(distribution layer, 220)를 구성할 수 있다.
도 9g를 참조하면, 제1 금속층(223)을 덮는 제2 절연층(213)을 형성하고, 이어서 제2 절연층(213)을 관통하여 제1 금속층(223)에 연결되는 제2 금속층(225)을 차례로 형성한다. 일부 실시예들에서, 제1 절연층(211), 배선층(220), 제2 절연층(213), 및 제2 금속층(225)은 인터커넥션 구조(200a)를 구성할 수 있다.
일부 실시예들에서, 제2 절연층(213)은 도 9b를 참조하여 설명된 제1 절연층(211)과 유사하게 필름 공정에 의하여 형성될 수 있다. 제2 절연층(213)은 감광성 물질을 포함할 수 있고, 또는 비감광성 물질을 포함할 수도 있다.
일부 실시예들에서, 제2 금속층(225)은 언더 범프 메탈(under bump metal, UBM)일 수 있다. 다른 실시예들에서, 제2 금속층(225)은 생략될 수도 있다.
도 9h를 참조하면, 제2 금속층(225) 상에 외부 연결 단자(400)를 형성한다. 외부 연결 단자(400)는, 예를 들어 솔더 볼 또는 솔더 범프일 수 있다. 외부 연결 단자(400)는 반도체 패키지와 외부 장치를 전기적으로 연결하도록 구성될 수 있다. 외부 연결 단자(400)는 시드 금속층(221), 제1 금속층(223), 및 제2 금속층(225)을 통하여 웨이퍼(10)의 패드(13)에 전기적으로 연결될 수 있다. 한편, 제2 금속층(225)이 생략된 경우에는, 외부 연결 단자(400)는 제2 절연층(213)에 의해 노출된 제1 금속층(223)에 부착될 수 있다.
도 9i를 참조하면, 복수개의 웨이퍼들(10)을 트레이(100)로부터 분리하기 위하여, 트레이(100) 및/또는 복수개의 웨이퍼들(10) 상에 적층된 구조물의 일부분을 제거한다. 이때, 캐비티(120)이 측벽과 캐비티(120)에 수용된 웨이퍼(10) 사이에 남아있는 물질이 제거될 수도 있다.
예컨대, 트레이(100) 및/또는 복수개의 웨이퍼들(10) 상에 적층된 구조물이 제거됨에 따라, 인터커넥션 구조(200)에는 분리 레인(separation lane, 250)이 형성될 수 있다. 상기 분리 레인(250)은 제1 절연층(211) 및 제2 절연층(213)을 수직으로 관통할 수 있으며, 복수개의 웨이퍼들(10) 각각의 가장자리 부분을 따라서 형성될 수 있다. 상기 분리 레인(250)은 상부에서 보았을 때 링 형상을 가질 수 있다. 분리 레인(250)에 의하여, 캐비티(120)의 측벽과 웨이퍼(10)의 가장자리 사이의 공간(120S)은 상부로 노출될 수 있다. 나아가, 웨이퍼(10)의 가장자리 영역의 일부 및/또는 트레이(100)의 표면의 일부도 노출될 수 있다. 분리 레인(250)에 의하여 웨이퍼(10) 및 웨이퍼(10) 상부의 인터커넥션 구조(200)를 포함하는 웨이퍼 레벨의 반도체 패키지들은 서로 분리될 수 있다.
분리 레인(250)은, 예를 들면, 레이저 드릴링 방법을 통하여 형성될 수 있다.
도 9j를 참조하면, 웨이퍼 레벨의 반도체 패키지(1)를 트레이로부터 분리하며, 쏘잉 공정을 통하여 웨이퍼 레벨의 반도체 패키지(1)를 다수의 패키지 단위의 반도체 패키지들로 개별화(singulation)한다. 다시 말해서, 쏘잉 블레이드(BL)가 스크라이브 레인(scribe lane, SL)을 따라서 웨이퍼 레벨의 반도체 패키지(1)를 절삭함에 따라서, 웨이퍼 레벨의 반도체 패키지(1)는 다수의 패키지 단위의 반도체 패키지들로 개별화될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법에 의하면, 반도체 패키지 공정의 다수의 단위 공정들은 복수개의 웨이퍼들(10)을 지지할 수 있는 트레이(100)를 이용하여 수행될 수 있다. 즉, 반도체 패키지 공정은 복수개의 웨이퍼들(10)을 트레이(100)에 배치하여 진행되므로, 패널 레벨로 다수의 웨이퍼 레벨의 반도체 패키지들(1)을 제조할 수 있다. 따라서, 본 발명의 기술적 사상에 의하면, 복수개의 웨이퍼들(10)에 대한 반도체 패키지 공정을 동시에 수행할 수 있으므로 생산성을 향상시킬 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 웨이퍼 13: 패드
100: 트레이 110: 몸체
120: 캐비티 130: 노치부
140: 얼라인 마크 200: 인터커넥션 구조
211: 제1 절연층 213: 제2 절연층
221: 시드 금속층 223: 제1 금속층
225: 제2 금속층 400: 외부 연결 단자

Claims (12)

  1. 반도체 패키지 공정에 이용되는 반도체 패키지 제조용 트레이에 있어서,
    복수개의 웨이퍼들이 각각 배치되는 복수개의 캐비티들이 형성되고,
    상기 캐비티는 상기 캐비티에 수용된 상기 웨이퍼를 지지하는 바닥면 및 상기 캐비티에 수용된 상기 웨이퍼의 가장자리와 마주하는 측벽을 가지고,
    상기 캐비티의 측벽 상에 마련되고 상기 캐비티에 수용된 상기 웨이퍼의 노치(notch)에 접촉하여 상기 웨이퍼를 고정하도록 구성된 노치부와,
    상기 트레이의 상면 상에 마련되고, 상기 캐비티로부터 이격된 얼라인 마크를 포함하고,
    상기 복수개의 캐비티들은 제1 지름을 가지는 제1 캐비티 및 상기 제1 지름과 상이한 제2 지름을 가지는 제2 캐비티를 포함하고, 상기 제1 캐비티 및 상기 제2 캐비티는 서로 다른 지름을 갖는 웨이퍼를 수용하도록 구성된 반도체 패키지 제조용 트레이.
  2. 제 1 항에 있어서,
    상기 캐비티의 깊이는 상기 캐비티에 수용된 상기 복수개의 웨이퍼들의 두께와 같거나 보다 작은 것을 특징으로 하는 반도체 패키지 제조용 트레이.
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 캐비티의 측벽과, 상기 캐비티에 수용된 상기 웨이퍼의 가장자리 사이의 거리는 0.01mm 내지 5mm 사이인 것을 특징으로 하는 반도체 패키지 제조용 트레이.
  7. 제 1 항에 있어서,
    상기 캐비티는 상부에서 하부로 갈수록 좁아지는 것을 특징으로 하는 반도체 패키지 제조용 트레이.
  8. 반도체 패키지 공정에 이용되는 반도체 패키지 제조용 트레이에 있어서,
    몸체;
    상기 몸체의 상부에 마련되고, 복수개의 웨이퍼들이 각각 배치되는 복수의 웨이퍼 배치 영역들로서, 각각 상기 웨이퍼가 수용될 수 있는 리세스 영역을 포함하는 상기 복수의 웨이퍼 배치 영역들;
    상기 몸체의 상부 표면 상에 마련되며, 상기 복수의 웨이퍼 배치 영역들을 한정하는 패턴;
    상기 몸체의 상부 표면 상에 마련되며, 상기 복수개의 웨이퍼 배치 영역들로부터 이격된 얼라인 마크; 및
    상기 리세스 영역 내에 마련되고, 상기 리세스 영역에 수용된 상기 웨이퍼의 노치에 접촉하여 상기 웨이퍼를 고정하도록 구성된 노치부를 포함하고,
    상기 복수의 웨이퍼 배치 영역들은 제1 지름을 갖는 제1 리세스 영역 및 상기 제1 지름과 상이한 제2 지름을 가지는 제2 리세스 영역을 포함하고, 상기 제1 리세스 영역 및 상기 제2 리세스 영역은 서로 다른 지름을 가지는 웨이퍼를 수용하도록 구성된 반도체 패키지 제조용 트레이.
  9. 제 8 항에 있어서,
    상기 몸체는 분리가능하도록 결합된 제1 몸체 및 제2 몸체를 포함하며,
    상기 제2 몸체에는 상기 제2 몸체를 관통하는 복수의 홀들이 형성되고,
    상기 제1 몸체 및 상기 제2 몸체가 결합되었을 때, 상기 복수의 홀들의 일측은 상기 제1 몸체에 의하여 막히는 것을 특징으로 하는 반도체 패키지 제조용 트레이.
  10. 삭제
  11. 제 8 항에 있어서,
    상기 리세스 영역이 상기 몸체의 상면으로부터 연장된 깊이는 상기 리세스 영역에 수용되는 웨이퍼의 두께 이하인 것을 특징으로 하는 반도체 패키지 제조용 트레이.
  12. 제 8 항에 있어서,
    상기 몸체는 티타늄, 탄소 섬유, 또는 프리프레그(prepreg)로 구성된 것을 특징으로 하는 반도체 패키지 제조용 트레이.
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