KR101981319B1 - 박막 캐패시터, 및 반도체 장치 - Google Patents

박막 캐패시터, 및 반도체 장치 Download PDF

Info

Publication number
KR101981319B1
KR101981319B1 KR1020177027425A KR20177027425A KR101981319B1 KR 101981319 B1 KR101981319 B1 KR 101981319B1 KR 1020177027425 A KR1020177027425 A KR 1020177027425A KR 20177027425 A KR20177027425 A KR 20177027425A KR 101981319 B1 KR101981319 B1 KR 101981319B1
Authority
KR
South Korea
Prior art keywords
electrode
thin film
film capacitor
capacitor
dielectric
Prior art date
Application number
KR1020177027425A
Other languages
English (en)
Other versions
KR20180091704A (ko
Inventor
마사미츠 요시자와
아츠노리 하토리
히로타카 하타노
카즈키 쿠즈모토
Original Assignee
가부시키가이샤 노다스크린
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 노다스크린 filed Critical 가부시키가이샤 노다스크린
Publication of KR20180091704A publication Critical patent/KR20180091704A/ko
Application granted granted Critical
Publication of KR101981319B1 publication Critical patent/KR101981319B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

반도체칩(50)을 포함하는 반도체 장치(100)의 재배선층(10)에 배치되는 박막 캐패시터(20)로서, 박막 캐패시터(20)는 제1 전극(21A), 제1 전극 위에 형성된 유전체(21B), 및 유전체 위에 형성된 제2 전극(21C)으로 이루어지는 캐패시터 본체부 (21)와, 제1 전극(21A)의 하면에 설치되고, 당해 박막 캐패시터(20)를 반도체칩(50)의 보호막(52) 위에 첩부할 때 사용되는 접착부(22)를 구비한다. 캐패시터 본체부 (21)와 접착부(22)의 두께의 총계가 20㎛ 이하이다.

Description

박막 캐패시터, 및 반도체 장치
본 발명은 박막 캐패시터 및 박막 캐패시터를 구비한 반도체 장치에 관한 것으로서, 상세하게는, 반도체칩을 포함하는 반도체 장치의 재배선층에 배치되는 박막 캐패시터에 관한 것이다.
종래, 이 종류의 박막 캐패시터로서, 예를 들면, 특허문헌 1에 개시된 기술이 알려져 있다. 특허문헌 1에서는, 알루미늄박(밸브 금속 재료)으로 이루어지는 양극, 양극 산화 피막으로 이루어지는 유전체막, 및 도전성 고분자 재료로 이루어지는 음극으로 구성되는 박막 캐패시터가 개시되어 있다. 이 박막 캐패시터는 은 페이스트막(도전성 접착 재료)를 사용하여 재배선층에 첩합하여, 접착되어 있다. 이 구성에 의해, 반도체 집적 회로(반도체칩)의 극히 가까이에 대용량의 캐패시터를 실장하는 것이 가능하게 되어 있다.
일본 특개 2008-227266호 공보
(발명의 개요)
(발명이 해결하고자 하는 과제)
그렇지만, 상기의 문헌에 개시된 박막 캐패시터에서는, 그 두께가 0.1mm 내지 0.15mm(100㎛ 내지 150㎛)로 되어 있다. 그 때문에 재배선층의 절연막의 두께가 재배선을 형성하는데 필요하게 되는 두께 이상으로 되어, 재배선층의 두께가 필요 이상으로 두꺼워진다고 하는 문제가 생긴다. 또한 절연막, 예를 들면, 폴리이미드막을 스핀 코팅법을 사용하여 제막하려고 할 때, 박막 캐패시터의 두께에 기인하여, 절연막에 불균일이 생길 우려가 있다.
그래서, 본 명세서에서는, 재배선층의 절연막의 두께의 증가를 억제할 수 있음과 아울러, 절연막에 불균일이 생기는 것을 억제할 수 있는, 반도체 장치의 재배선층에 배치되는 박막 캐패시터, 및 반도체 장치를 제공한다.
본 명세서에 의해 개시되는 박막 캐패시터는 반도체칩을 포함하는 반도체 장치의 재배선층에 배치되는 박막 캐패시터로서, 제1 전극, 상기 제1 전극 위에 형성된 유전체, 및 상기 유전체 위에 형성된 제2 전극으로 이루어지는 캐패시터 본체부와, 상기 제1 전극의 하면에 설치되고, 당해 박막 캐패시터를 상기 반도체칩의 보호막 위에 첩부할 때 사용되는 접착부를 구비하고, 상기 캐패시터 본체부와 상기 접착부와의 두께의 총계가 20㎛ 이하이다.
본 구성에 의하면, 박막 캐패시터의 두께는 접착부의 두께를 포함하여 20㎛ 이하로 된다. 그 때문에 박막 캐패시터의 두께의 총계값을 통상 재배선층, 상세하게는, 재배선층을 구성하는 절연막 위에 도금 구리에 의한 배선을 형성하는데 필요하게 되는 절연막의 두께 미만으로 제한할 수 있다. 또한 박막 캐패시터의 두께의 총계 값을 작게 함으로써, 폴리이미드 등의 절연막을 스핀 코팅법에 의해 제막할 때, 절연막에 불균일이 생기는 것을 저감시킬 수 있다. 그 결과, 절연막의 평탄성이 얻어진다. 즉, 본 구성의 박막 캐패시터에 의하면, 박막 캐패시터가 재배선층에 배치되는 경우이어도, 재배선층의 절연막의 두께의 증가를 억제할 수 있음과 아울러, 절연막에 불균일이 생기는 것을 억제할 수 있다.
상기 박막 캐패시터에 있어서, 상기 접착부의 주변 벽부는 하방을 향하여 넓어지는 테이퍼 형상으로 형성되어 있도록 해도 된다.
본 구성에 의하면, 폴리이미드 등의 절연막을 스핀 코팅법에 의해 제막할 때, 절연막에 불균일이 생기는 것을 보다 효과적으로 저감시킬 수 있다. 즉, 접착부의 두께는, 통상, 캐패시터 본체부 각 부의 두께보다 두껍게 되는 경우가 많고, 그 경우에 있어서, 접착부의 주변 벽부를 테이퍼 형상으로 함으로써, 절연막을 스핀 코팅법에 의해 제막할 때, 박막 캐패시터 위에 매끄럽게 제막할 수 있다.
또한 상기 박막 캐패시터에 있어서, 상기 접착부의 두께가 상기 캐패시터 본체부의 두께 이상이도록 해도 된다.
본 구성에 의하면, 박막 캐패시터에 있어서의 접착부의 두께의 비율을 증가 시킴으로써 절연막을 스핀 코팅법에 의해 제막할 때, 박막 캐패시터 위에 보다 매끄럽게 제막할 수 있다.
또한 상기 박막 캐패시터에 있어서, 상기 접착부, 상기 제1 전극, 상기 유전체, 및 상기 제2 전극의 각 평면 형상은 최하단의 상기 접착부로부터 최상단의 상기 제2 전극을 향하여 작아지는 직사각형 형상을 이루고, 상기 접착부, 상기 제1 전극, 상기 유전체, 및 상기 제2 전극의 각 가장자리부는 최하단의 상기 접착부로부터 최상단의 상기 제2 전극을 향하여 높아지는 계단 형상의 단차를 형성하고 있도록 해도 된다.
본 구성에 의하면, 박막 캐패시터의 가장자리부가 계단 형상의 단차를 이룸으로써, 박막 캐패시터에 폴리이미드 등의 절연막을 스핀 코팅법에 의해 제막할 때, 박막 캐패시터의 가장자리부에 의해 절연막의 불균일이 발생하는 것을 억제할 수 있다.
또한 상기 박막 캐패시터에 있어서, 상기 접착부에 의해 당해 박막 캐패시터를 상기 반도체칩의 보호막 위에 첩부할 때 상기 제2 전극의 가장자리부에 위치하는 상기 유전체에 발생하는 응력을 완화시키는 응력 완화 구조를 구비하도록 해도 된다.
본 구성에 의하면, 응력 완화 구조에 의해, 박막 캐패시터를 반도체칩의 보호막 위에 첩부할 때, 유전체에 발생하는 응력에 의해 유전체 자체가 파괴되는 것을 방지할 수 있다. 즉, 박막 캐패시터를 반도체칩의 보호막 위에 첩부할 때, 박막 캐패시터와 반도체칩의 소정의 평행도가 확보되지 않는 경우, 즉, 박막 캐패시터가 기운 상태에서 보호막 위에 첩부되는 경우, 제2 전극의 가장자리부의 하측 코너부로부터 유전체에 집중하여 힘이 작용하고, 그 힘에 의해 유전체에 응력이 발생한다. 그 응력이 유전체의 파괴력을 상회한 경우, 유전체가 파손되어, 제2 전극과 제1 전극이 도통하는 것을 생각할 수 있다. 그러나, 응력 완화 구조에 의해 유전체에 발생하는 응력이 완화되기 때문에, 그러한 유전체의 파손이 방지된다.
또한 상기 박막 캐패시터에 있어서, 상기 응력 완화 구조는 평면으로 보아 상기 제2 전극을, 소정의 간극을 두고 둘러싸도록 형성되어, 상기 제1 전극과 전기적으로 접속되는 상부 도체부와, 평면으로 보아 상기 유전체를 둘러싸도록 형성되어, 상기 제1 전극과 상기 상부 도체부를 전기적으로 접속하는 접속부를 포함하고, 상기 제2 전극의 상면의 상기 접착부의 하면으로부터의 높이와, 상기 상부 도체부의 상면의 상기 접착부의 하면으로부터의 높이는 동일한 구성으로 해도 된다.
본 구성에 의하면, 응력 완화 구조에 의해, 박막 캐패시터를 반도체칩의 보호막 위에 첩부할 때, 유전체에 발생하는 응력에 의해 유전체 자체가 파괴되는 것을 방지할 수 있다. 즉, 제2 전극의 상면의 접착부의 하면으로부터의 높이와, 상부 도체부의 상면의 접착부의 하면으로부터의 높이는 동일하게 되어 있기 때문에, 박막 캐패시터를 반도체칩의 보호막 위에 첩부할 때, 제2 전극의 상면과 상부 도체부의 상면을 이용하여 박막 캐패시터를 반도체칩에 대하여 단단히 누를 수 있다. 그것에 의해, 박막 캐패시터가 기울었다고 해도, 힘이 상부 도체부를 통하여 접속부에도 분산되어, 제2 전극의 가장자리부의 하측 코너부로부터 유전체에 집중하여 힘이 작용하는 것이 방지된다. 그 결과, 유전체에 발생하는 응력에 의해 유전체 자체가 파괴되는 것을 방지할 수 있다.
또한 상기 박막 캐패시터에 있어서, 상기 유전체에는, 평면으로 보아 상기 제2 전극의 영역의 외측에 있어서 상기 제2 전극을 둘러싸는 관통 홈이 형성되어 있고, 상기 접속부는 상기 관통 홈을 메우는 도체에 의해 구성되어 있도록 해도 된다.
본 구성에 의하면, 접속부는 단지 관통 홈을 메움으로써 형성할 수 있기 때문에, 접속부의 형성을 용이하게 할 수 있다.
또한 상기 박막 캐패시터에 있어서, 상기 접착부는 상기 제1 전극의 하면에 첩부된 접착 시트로 구성되어 있도록 해도 된다.
본 구성에 의하면, 접착부는 접착 시트로 되기 때문에, 접착부의 형성을 용이하게 할 수 있다.
또한 본 명세서에 의해 개시되는 반도체 장치는 전원 전극 패드를 포함하는 전극 패드가 형성된 본딩면을 갖는 반도체칩과, 상기 본딩면 위에 형성된 보호막과, 상기 보호막 위에 형성된 재배선층으로서, 외부 접속부, 및 상기 전극 패드와 상기 외부 접속부를 접속하는 재배선부와, 상기 재배선부가 형성되는 절연층을 포함하는 재배선층과, 상기 재배선층 내에 배치된, 제1 전극과, 상기 제1 전극 위에 형성된 유전체와, 상기 유전체 위에 형성된 제2 전극으로 이루어지는 캐패시터 본체부를 포함하는, 박막 캐패시터와, 상기 제1 전극의, 상기 유전체가 형성된 면과는 반대측의 면 위에 설치된, 또는 상기 반도체칩의 보호막 위에 설치된, 접착부를 구비하고, 상기 박막 캐패시터는 상기 접착부에 의해 상기 보호막에 첩부되어 있고, 상기 캐패시터 본체부와 상기 접착부의 두께의 총계가 상기 절연층의 두께 미만이며, 상기 박막 캐패시터의 상기 제1 전극 및 상기 제2 전극은, 상기 재배선부에 의해, 상기 전원 전극 패드에 접속됨과 아울러, 상기 외부 접속부에 접속되어 있다.
본 구성에 의하면, 재배선층에 박막 캐패시터를 구비하는 반도체 장치에 있어서, 재배선층의 절연막의 두께의 증가를 억제할 수 있음과 아울러, 절연막에 불균일이 생기는 것을 억제할 수 있다. 그 때, 반도체칩의 바로 근처에 박막 캐패시터를 구비할 수 있기 때문에, 배선에 의한 인덕턴스를 더욱 저감시킬 수 있어, 디커플링 캐패시터로서의 적합한 고주파 특성을 얻을 수 있다.
상기 반도체 장치에 있어서, 상기 캐패시터 본체부와, 상기 접착부와의 두께의 총계가 20㎛ 이하이도록 해도 된다.
또한 상기 반도체 장치에 있어서, 상기 접착부의 주변 벽부는 하방을 향하여 넓어지는 테이퍼 형상으로 형성되어 있도록 해도 된다.
또한 상기 반도체 장치에 있어서, 상기 접착부의 두께가 상기 캐패시터 본체부의 두께 이상이도록 해도 된다.
또한 상기 반도체 장치에 있어서, 상기 접착부, 상기 제1 전극, 상기 유전체, 및 상기 제2 전극의 각 평면 형상은 최하단의 상기 접착부로부터 최상단의 상기 제2 전극을 향하여 작아지는 직사각형 형상을 이루고, 상기 접착부, 상기 제1 전극, 상기 유전체, 및 상기 제2 전극의 각 가장자리부는 최하단의 상기 접착부로부터 최상단의 상기 제2 전극을 향하여 높아지는 계단 형상의 단차를 형성하고 있도록 해도 된다.
또한 상기 반도체 장치에 있어서, 상기 접착부에 의해 당해 박막 캐패시터를 상기 반도체칩의 보호막 위에 첩부할 때 상기 제2 전극의 가장자리부에 위치하는 상기 유전체에 발생하는 응력을 완화시키는 응력 완화 구조를 포함하도록 해도 된다.
또한 상기 반도체 장치에 있어서, 상기 응력 완화 구조는 평면으로 보아 상기 제2 전극을 소정의 간극을 두고 둘러싸도록 형성되어, 상기 제1 전극과 전기적으로 접속되는 상부 도체부와, 평면으로 보아 상기 유전체를 둘러싸도록 형성되어, 상기 제1 전극과 상기 상부 도체부를 전기적으로 접속하는 접속부를 포함하고, 상기 제2 전극의 상면의 상기 접착부의 하면으로부터의 높이와, 상기 상부 도체부의 상면의 상기 접착부의 하면으로부터의 높이는 동일하도록 해도 된다.
또한 상기 반도체 장치에 있어서, 상기 유전체에는, 평면으로 보아 상기 제2 전극의 영역의 외측에 있어서 상기 제2 전극을 둘러싸는 관통 홈이 형성되어 있고, 상기 접속부는 상기 관통 홈을 메우는 도체로 구성되어 있도록 해도 된다.
또한 상기 반도체 장치에 있어서, 상기 재배선층은 다층의 재배선부를 포함하는 다층 재배선층이며, 상기 다층의 재배선부는 상기 전극 패드의 배치 피치를 넓히는 팬 아웃 배선을 포함하고, 상기 제1 전극 및 상기 제2 전극은 상기 팬 아웃 배선에 의해 상기 외부 접속부에 접속되어 있도록 해도 된다.
본 구성에 의하면, 재배선층에 박막 캐패시터를 구비하는 반도체 장치로서 팬 아웃 웨이퍼 레벨 패키지(FOWLP)의 반도체 장치를 구축할 수 있다.
또한 상기 반도체 장치에 있어서, 평면으로 보아, 상기 반도체칩에 대응한 영역의 외측에 위치하는 재배선층의 영역에 배치된 상기 박막 캐패시터를 더 구비하도록 해도 된다.
본 구성에 의하면, FOWLP의 반도체 장치에 있어서, 디커플링 캐패시터로서의 총 용량을 증가시킬 수 있다.
또한 상기 반도체 장치에 있어서, 상기 재배선층의 상기 영역에 배치된 상기 박막 캐패시터에 접속되는 적층 세라믹 콘덴서를, 상기 재배선층의 표면에, 더 구비하도록 해도 된다.
본 구성에 의하면, FOWLP의 반도체 장치에 있어서, 필요에 따라, 디커플링 캐패시터로서의 총 용량을 더욱 증가시킬 수 있다.
또한 상기 반도체 장치에 있어서, 상기 접착부는 상기 제1 전극의 하면에 첩부된 접착 시트이도록 해도 된다.
또한 상기 반도체 장치에 있어서, 상기 접착부로서 상기 보호막 위에 설치된 접착층을 구비하도록 해도 된다.
본 발명에 의하면, 박막 캐패시터가 재배선층에 배치되는 경우이어도, 재배선층의 절연막의 두께의 증가를 억제할 수 있음과 아울러, 절연막에 불균일이 생기는 것을 억제할 수 있다.
도 1은 실시형태 1에 따른 반도체 장치의 개략적인 단면도.
도 2는 실시형태 1에 따른 박막 캐패시터의 각 제조 공정을 나타내는 개략적인 단면도.
도 3은 도 2에 계속되는 박막 캐패시터의 각 제조 공정을 나타내는 개략적인 단면도.
도 4는 반도체 장치의 제조 방법의 일부를 나타내는 개략적인 설명도.
도 5는 실시형태 1에 따른 박막 캐패시터의 다른 예를 나타내는 단면도.
도 6은 실시형태 2에 따른 박막 캐패시터의 개략적인 단면도.
도 7은 박막 캐패시터의 개략적인 평면도.
도 8은 실시형태 2에 따른 박막 캐패시터의 각 제조 공정을 나타내는 개략적인 단면도.
도 9는 도 8에 계속되는 박막 캐패시터의 각 제조 공정을 나타내는 개략적인 단면도.
도 10은 실시형태 2에 따른 박막 캐패시터의 다른 제조 방법을 나타내는 개략적인 단면도.
도 11은 실시형태 2에 따른 박막 캐패시터의 다른 예를 나타내는 개략적인 단면도.
도 12는 다른 예의 반도체 장치를 나타내는 개략적인 단면도.
도 13은 다른 예의 반도체 장치를 나타내는 개략적인 단면도.
(발명을 실시하기 위한 형태)
<실시형태 1>
실시형태 1을 도 1 내지 도 5를 참조하여 설명한다. 또한, 도면 중, 동일한 부호는 동일 또는 상당 부분을 나타낸다.
1. 반도체 장치의 구성
도 1에 도시되는 바와 같이, 반도체 장치(100)는, 소위, 웨이퍼 레벨 패키지(WLP)의 반도체 장치이며, 크게는 재배선층(10)과 LSI칩(「반도체칩」의 일례)(50)을 포함한다. 또한, 도 1은 도 4(b)의 1점 쇄선 A-A로 표시되는 위치에 대응한 반도체 장치(100)의 단면도이다.
LSI칩(50)의 본딩측의 표면인 본딩면(50S)에는, 복수의 전극 패드(51)가 형성되어 있다. 도 1에 도시되는 바와 같이, 전극 패드(51)에는, LSI칩(50)에 전원을 공급하기 위한 전원 전극 패드(51G, 51V)가 포함된다. 본 실시형태에서는, 재배선층(10)을 통하여, 전원 전극 패드(51V)에는, 예를 들면, 전원전압(Vdd)이 인가되고, 전원 전극 패드(51G)에는, 그라운드 전압(Vg)이 인가된다. 이하, 첨자 「V」는 전원전압(Vdd)이 인가되는 부재를 나타내고, 첨자 「G」는 그라운드 전압(Vg)이 인가되는 부재를 나타낸다.
또한 본딩면(50S) 위, 상세하게는, 전극 패드(51)를 제외한 본딩면(50S) 위에는 보호막(52)이 형성되어 있다. 보호막(52) 위에 재배선층(10)이 형성되어 있다. 보호막(52)은, 예를 들면, SiN막 등의 질화막이다.
재배선층(10)은, 도 1에 도시되는 바와 같이, 적층된 2층의 절연층(11A, 11B)을 포함한다. 2층의 절연층(11A, 11B)은, 예를 들면, 스핀 코팅법에 의해 도포된 후에 경화된 폴리이미드 수지로 구성된다.
도 1에 도시되는 바와 같이, 박막 캐패시터(20)는 본딩면(50S)에 가까운 1층째의 제1 절연층(스트레스 버퍼 코팅층)(11A) 내에 배치되어 있다. 제1 절연층(11A)은 「절연층」의 일례이다.
또한 2층째의 제2 절연층(재배선 커버 코트층)(11B)에는, 외부 접속 패드(13) 및 외부 접속 패드(13)에 접속된 땜납 볼(14)이 설치되어 있다. 땜납 볼(14)에 의해, 반도체 장치(100)는 머더보드 등의 기판(BD)에 접속된다. 외부 접속 패드(13) 및 땜납 볼(14)은 외부 접속부의 일례이다.
또한 재배선층(10)은 전극 패드(51)와 외부 접속 패드(13)를 접속하는 재배선부(12)를 갖는다. 재배선부(12)는, 예를 들면, 도금 구리에 의해 형성되어 있다. 또한 도 1에 도시되는 바와 같이, 후술하는 박막 캐패시터(20)의 제1 전극(21A) 및 제2 전극(21C)은, 재배선부(12)에 의해, 전극 패드(51)에 접속됨과 아울러, 외부 접속 패드(13)에 접속되어 있다. 상세하게는, 제1 전극(21A)는, 재배선부(12V)에 의해, 전원 전극 패드(51V)에 접속됨과 아울러, 외부 접속 패드(13V)에 접속되어 있다. 또한 제2 전극(21C)은, 재배선부(12G)에 의해, 전원 전극 패드(51G)에 접속됨과 아울러, 외부 접속 패드(13G)에 접속되어 있다. 즉, 제1 전극(21A)의 극성은 정극으로 되고, 제2 전극(21C)의 극성은 부극으로 된다. 또한, 제1 전극(21A) 및 제2 전극(21C)의 극성은 이것에 한정되지 않고, 반대이어도 된다.
1-1. 박막 캐패시터의 구성
박막 캐패시터(20)는, 도 1에 도시되는 바와 같이, LSI칩(50)을 포함하는 반도체 장치(100)의 재배선층(10)에 배치되는 캐패시터이다. 박막 캐패시터(20)는 캐패시터 본체부(21)와 접착 시트(22)를 포함한다. 접착 시트(22)는, 예를 들면, 다이 어태치 필름(DAF)이다. 접착 시트(22)는 접착부의 일례이다.
캐패시터 본체부(21)는, 도 1에 도시되는 바와 같이, 제1 전극(21A), 제1 전극(21A) 위에 형성된 유전체(21B), 및 유전체(21B) 위에 형성된 제2 전극(21C)을 포함한다. 접착 시트(22)는, 도 1에 도시되는 바와 같이, 제1 전극(21A)의 하면에 첩부하여 설치되고, 박막 캐패시터(20)를 LSI칩(50)의 보호막(52) 위에 첩부할 때 사용된다. 또한, 접착부는 제1 전극(21A)의 하면에 첩부된 접착 시트(22)에 한정되지 않고, 예를 들면, 제1 전극(21A)의 하면에 도포된 접착제 등이어도 된다.
캐패시터 본체부(21)와 접착 시트(22)의 두께의 총계, 즉, 박막 캐패시터(20)의 두께가 제1 절연층(11A)의 두께 미만이 되고, 바람직하게는 20㎛ 이하로 된다. 본 실시형태에서는, 박막 캐패시터(20)의 두께가 20㎛ 이하로 된다. 상세하게는, 예를 들면, 제1 전극(21A)의 두께는 2㎛ 이하로 되고, 유전체(21B)의 두께는 1㎛ 이하로 되고, 제2 전극(21C)의 두께는 2㎛ 이하로 된다. 또한 접착 시트(22)의 두께는 5㎛ 이상, 10㎛ 이하로 된다.
또한 도 1 등에 도시되는 바와 같이, 접착 시트의 주변벽부(22W)는 하방을 향하여 넓어지는 테이퍼 형상으로 형성되어 있다.
2. 반도체 장치의 제조 방법
2-1. 박막 캐패시터의 제조 방법
우선, 도 2 및 도 3을 참조하여, 박막 캐패시터(20)의 제조 방법의 일례를 설명한다. 또한, 박막 캐패시터(20)는, 도 4(a)에 도시되는 복수의 박막 캐패시터(20)가 형성된 박막 캐패시터 시트(20S)로부터 분리되어 개별화되어 형성되지만, 이하의 설명에서는, 개별의 박막 캐패시터(20)로서 설명한다. 또한 도 2 및 도 3에 도시되는 제조 공정은 단지 1 예를 도시하는 것이며, 이것에 한정되는 것은 아니다.
동 제조 방법에서는, 우선, 도 2(a)에 도시되는 바와 같이, 예를 들면, 건식 세정된 기재(41)의 표면에, 예를 들면, AS(aerosol) CVD법에 의해 STO(타이타늄산 스트론튬)막(21MB)을 형성한다. STO막(21MB)의 막 두께는, 예를 들면, 0.1㎛부터 0.4㎛까지 사이의 값이다. STO막(21MB)은 박막 캐패시터(20)의 유전체(21B)가 된다. 또한 기재(41)는 본 실시형태에서는 알루미늄박으로 구성된다. 또한, 기재로서의 금속박은 알루미늄박에 한정되지 않고, 구리, 니켈 등의 금속박이어도 된다. 또한 유전체도 STO막(21MB)에 한정되지 않는다.
이어서, 도 2(b)에 도시되는 바와 같이, STO막(21MB) 위에 박막 캐패시터(20)의 제1 전극(21A)이 되는 금속 박막(21MA)을 형성한다. 금속 박막(21MA)은, 예를 들면, Cu(구리) 박막에 의해 구성된다. Cu 박막은, 예를 들면, 증착법에 의해 성막된다. 금속 박막(21MA)의 막 두께는, 예를 들면, 2㎛ 이하이다.
이어서, 도 2(c)에 도시되는 바와 같이, 보호 필름(23) 부착의 접착 시트(22)를 금속 박막(21MA) 위에 첩부한다. 이어서, 도 2(d)에 도시되는 바와 같이, 알루미늄 기재(41)을, 예를 들면, 에칭에 의해 제거하고, STO막(21MB)의 금속 박막(21MA)이 형성되는 면과는 반대측의 면을 노출시킨다. 또한, 도 2(d) 이하의 도면은 도 2(c)의 상하를 반전시킨 것이다.
이어서, 도 3(e)에 도시되는 바와 같이, 노출된 STO막(21MB) 위에 박막 캐패시터(20)의 제2 전극(21C)이 되는 금속 박막(21MC)을 형성한다. 금속 박막(21MC)은, 제1 전극(21A)과 마찬가지로, 예를 들면, Cu(구리) 박막에 의해 구성된다. Cu 박막은, 예를 들면, 증착법에 의해 성막된다. 금속 박막(21MC)의 막 두께는, 예를 들면, 2㎛ 이하이다.
이어서, 도 3(f)에 도시되는 바와 같이, 금속 박막(21MC)을 패터닝 하여, 제2 전극(21C)을 형성한다. 제2 전극(21C)의 평면 형상은 직사각형 형상이며, 거의 정방형에 가깝다(도 4(a) 참조). 이어서, 도 3(g)에 도시되는 바와 같이, 예를 들면, 레이저를 사용하여, STO막(21MB)에 금속 박막(21MA)에 이르는 관통 구멍(25)을 형성한다. 이어서, 도 3(h)에 도시되는 바와 같이, 예를 들면, 레이저를 사용하여, 박막 캐패시터(20)를 개별화하기 위한 홈(44)을 관통 구멍(25)의 근방에 형성한다. 홈(44)은 제2 전극(21C)을 둘러싸도록 형성되고(도 4(a) 참조), 홈(44)의 깊이는, 도 3(h)에 도시되는 바와 같이, 보호 필름(23)의 내부까지 이른다. 이 홈(44)의 형성에 의해, 금속 박막(21MA) 및 STO막(21MB)이 패터닝 되어, 제1 전극(21A) 및 유전체(21B)가 형성된다. 이것에 의해, 박막 캐패시터(20)가 형성된다. 상세하게는, 도 4(a)에 도시되는 바와 같은 박막 캐패시터 시트(20S)가 형성된다.
2-2. 반도체 장치의 제조 방법
계속해서, 도 1 및 도 4를 참조하여, 반도체 장치(100)의 제조 방법의 개요를 설명한다.
도 4(a)에 도시되는 박막 캐패시터 시트(20S)로부터 보호 필름(23) 부착의 박막 캐패시터(20)를 개별적으로 분리한다(도 4(b) 참조). 분리된 박막 캐패시터(20)의 보호 필름(23)을 벗기고, 박막 캐패시터(20)를 반도체칩 제조의 전공정의 종료 후에 다이싱 전의 LSI칩(50A)의 보호막(52) 위에 첩부한다(도 4(c) 참조).
이어서, 반도체칩 제조의 후공정에서, 박막 캐패시터(20)가 첩부된 보호막(52) 위에, 재배선층(10)을 주지의 방법으로 형성한다. 우선, 예를 들면, 스핀 코팅법에 의해 제1 절연층(11A)을 형성한다. 이어서, 박막 캐패시터(20)의 제1 전극(21A) 및 제2 전극(21C)을 재배선부(12)에 의해 전원 전극 패드(51)에 접속하기 위한 비아홀(15A부터 15D)을 형성한다. 계속해서, 재배선부(12)를, 예를 들면, 도금 구리에 의해, 비아홀(15A부터 15D)의 내벽 및 제1 절연층(11A) 위에 형성한다.
이어서, 재배선부(12)가 형성된 제1 절연층(11A) 위, 및 비아홀(15A부터 15D)의 내부에, 예를 들면, 스핀 코팅법에 의해 제2 절연층(11B)을 형성한다. 이어서, 박막 캐패시터(20)의 제1 전극(21A) 및 제2 전극(21C)을 재배선부(12)에 의해 외부 접속 패드(13)에 접속하기 위한 비아홀(16A 및 16B)을 형성한다. 계속해서, 비아홀(16A 및 16B) 내벽에, 땜납 젖음성이 좋은 금속에 의해 외부 접속 패드(13)를 형성하고, 외부 접속 패드(13)에 땜납 볼(14)을 형성한다. 이어서, 반도체 웨이퍼(70)의 다이싱에 의해 개개의 반도체 장치(100)가 형성된다. 여기에서, 외부 접속 패드(13)는 소위 언더·범프·메탈(UBM)인 것이 바람직하다.
3. 실시형태 1의 효과
박막 캐패시터(20)의 두께는 접착 시트(22)의 두께를 포함하여 20㎛ 이하가 된다. 그 때문에 박막 캐패시터(20)의 두께의 총계값을, 통상, 재배선층(10), 상세하게는, 재배선층(10)을 구성하는 제1 절연층(11A) 위에 도금 구리에 의한 재배선부(12)를 형성하는데 필요하게 되는 제1 절연층(11A)의 두께 미만으로 제한할 수 있다. 또한 박막 캐패시터(20)의 두께의 총계값을 작게 함으로써, 폴리이미드 등의 제1 절연층(11A)을 스핀 코팅법에 의해 제막할 때, 제1 절연층(11A)에 불균일이 발생하는 것을 저감시킬 수 있다. 그 결과, 제1 절연층(11A)의 평탄성이 얻어진다. 즉, 실시형태 1의 박막 캐패시터(20)에 의하면, 재배선층(10)에 배치되는 경우이더라도, 재배선층(10)의 제1 절연층(11A)의 두께의 증가를 억제할 수 있음과 아울러, 제1 절연층(11A)에 불균일이 발생하는 것을 억제할 수 있다.
또한 접착 시트(22)의 주변벽부(22W)는 하방을 향하여 넓어지는 테이퍼 형상으로 형성되어 있다. 그 때문에 폴리이미드 등의 제1 절연층(11A)을 스핀 코팅법에 의해 제막할 때, 제1 절연층(11A)에 불균일이 생기는 것을 보다 효과적으로 억제할 수 있다. 즉, 접착 시트(22)의 두께는, 통상, 캐패시터 본체부(21)의 두께보다 두꺼워지는 경우가 많고, 그 경우에 있어서, 접착 시트의 주변벽부(22W)를 테이퍼 형상으로 함으로써, 제1 절연층(11A)을 스핀 코팅법에 의해 제막할 때, 제1 절연층(11A)을 박막 캐패시터(20) 위에 매끄럽게 제막할 수 있다.
또한 실시형태 1의 반도체 장치(100)의 구성에 의하면, LSI칩(50)의 바로 근처에 박막 캐패시터(20)를 구비할 수 있다. 그 때문에 LSI칩(50)과 박막 캐패시터(20)의 배선에 의한 인덕턴스를 저감시킬 수 있어, 디커플링 캐패시터로서의 적합한 고주파 특성을 얻을 수 있다.
또한, 박막 캐패시터(20)의 구성으로서, 도 1에 도시된 것에 한정되지 않는다. 예를 들면, 접착 시트(22), 제1 전극(21A), 유전체(21B), 및 제2 전극(21C)의 각 평면 형상은 최하단의 접착 시트(22)로부터 최상단의 제2 전극(21C)을 향하여 작아지는 직사각형 형상을 이루는 구성으로 한다. 그리고, 도 5에 도시되는 바와 같이, 접착 시트(22), 제1 전극(21A), 유전체(21B), 및 제2 전극(21C)의 각 가장자리는 최하단의 접착 시트(22)로부터 최상단의 제2 전극(21C)을 향하여 높아지는 계단 형상의 단차를 형성하고 있어도 된다. 이 경우, 박막 캐패시터(20)의 가장자리가 계단 형상의 단차를 이룸으로써, LSI칩(50)의 보호막(52) 위에 첩부된 박막 캐패시터(20)에 폴리이미드 등의 제1 절연층(11A)을 스핀 코팅법에 의해 제막할 때, 박막 캐패시터(20)의 단부에 의해 발생하는 제1 절연층(11A)의 불균일을 더욱 억제할 수 있다. 이 경우, 접착 시트의 주변벽부(22W)는 테이퍼 형상으로 되어 있지 않아도 된다.
또한, 이러한 단차는, 도 5에 도시되는 바와 같이, 박막 캐패시터(20)를 박막 캐패시터 시트(20S)로부터 분리할 때, 가우시안 빔 형상(GD)의 강도 분포를 갖는 레이저광을 사용함으로써, 매끄럽게 할 수 있다.
<실시형태 2>
다음에 도 6부터 도 11을 참조하여, 실시형태 2를 설명한다. 실시형태 1과는 박막 캐패시터(20A)의 구성만이 상이하다. 그 때문에 박막 캐패시터(20A)에 대해서만 설명한다. 또한, 실시형태 1과 동일한 구성에 대해서는 동일한 부호를 붙이고, 그 설명을 생략한다.
실시형태 2의 박막 캐패시터(20A)는, 도 6에 도시되는 바와 같이, 응력 완화 구조(30)를 구비한다. 응력 완화 구조(30)는 접착 시트(22)에 의해 박막 캐패시터(20A)를 LSI칩(50)의 보호막(52) 위에 첩부할 때 제2 전극(21C)의 가장자리부에 위치하는 유전체(21B)에 발생하는 응력을 완화시킨다.
응력 완화 구조(30)는 상부 도체부(31)와 접속부(32)를 포함한다. 상부 도체부(31)는 평면으로 보아 제2 전극(21C)을 소정의 간극을 두고 둘러싸도록 형성되고(도 7 참조), 접속부(32)를 통하여, 제1 전극(21A)과 전기적으로 접속된다. 접속부(32)는 평면으로 보아 유전체(21B)를 둘러싸도록 형성되어, 제1 전극(21A)과 상부 도체부(31)를 전기적으로 접속한다. 상부 도체부(31)는 제1 전극(21A)의 전원 전극 패드(51V) 및 외부 접속 패드(13V)에의 접속 전극이 된다. 여기에서, 제2 전극(21C)의 상면(21F)의 접착 시트의 하면(22F)으로부터의 높이(H1)와, 상부 도체부(31)의 상면(31F)의 접착 시트의 하면(22F)으로부터의 높이(H2)는 동일하다(도 6 참조).
또한 유전체(21B)에는, 평면으로 보아 제2 전극(21C)의 영역의 외측에서 제2 전극을 둘러싸는 관통 홈(33)이 형성되어 있고, 접속부(32)는 관통 홈(33)을 메우는 도체로 구성되어 있다. 그 때문에 접속부(32)는 단지 관통 홈(33)을 메움으로써 형성할 수 있기 때문에, 접속부(32)의 형성을 용이하게 할 수 있다.
4. 실시형태 2의 박막 캐패시터의 제조 방법
다음에 도 8부터 도 10을 참조하여, 실시형태 2의 박막 캐패시터(20A)의 제조 방법을 설명한다.
우선, 도 8(a)에 도시되는 바와 같이, 기재(41)의 표면에 형성된 STO막(21MB)을 패터닝 하여 관통 홈(33)을 형성한다. 이어서, 도 8(b)에 도시되는 바와 같이, STO막(21MB) 위에 박막 캐패시터(20)의 제1 전극(21A)이 되는 금속 박막(21MA)을 형성한다. 금속 박막(21MA)은, 예를 들면, Cu(구리) 박막에 의해 구성된다. 그 때, 관통 홈(33)은 Cu 박막에 의해 메워지져, 접속부(32)가 형성된다.
이어서, 도 8(c)에 도시되는 바와 같이, 접착층(46) 부착의 지지체(47)를 금속 박막(21MA) 위에 첩부한다. 이 지지체(47)는 여기에서는 프레임 형상이다. 이어서, 도 8(d)에 도시되는 바와 같이, 알루미늄 기재(41)를, 예를 들면, 에칭에 의해 제거하고, STO막(21MB)의, 금속 박막(21MA)이 형성되는 면과는 반대측의 면을 노출시킨다. 또한, 도 8(d) 이하의 도면은 도 8(c)의 상하를 반전시킨 것이다.
이어서, 도 9(e)에 도시되는 바와 같이, 노출된 STO막(21MB), 및 접속부(32) 위에 박막 캐패시터(20)의 제2 전극(21C)이 되는 금속 박막(21MC)을 형성한다. 금속 박막(21MC)은 제1 전극(21A)과 동일하게, 예를 들면, Cu(구리) 박막에 의해 구성된다.
이어서, 도 9(f)에 도시되는 바와 같이, 금속 박막(21MC)을 패터닝 하고, 제2 전극(21C) 및 상부 도체부(31)(도 7 참조)를 형성한다. 이어서, 도 9(g)에 도시되는 바와 같이, 지지체(47)를 제거하고, 별도의 지지체(48)에 지지된 보호 필름(23) 부착의 접착 시트(22)를 금속 박막(21MA)에 첩부한다.
이어서, 도 9(h)에 도시되는 바와 같이, 예를 들면, 레이저를 사용하여, 박막 캐패시터(20)를 개별화하기 위한 홈(44A)을 형성한다. 홈(44A)은 상부 도체부(31)를 둘러싸도록 형성되고, 홈(44A)의 깊이는, 도 9(h)에 도시되는 바와 같이, 지지체(48)의 내부까지 이른다. 이 홈(44A)의 형성에 의해, 금속 박막(21MA) 및 STO막(21MB)이 패터닝 되어, 제1 전극(21A), 유전체(21B), 및 상부 도체부(31)(응력 완화 구조(30))가 형성된다. 이것에 의해, 박막 캐패시터(20A)가 형성된다.
또한, 도 8(c), 도 8(d)에 있어서의 프레임 형상의 접착층(46) 부착의 지지체(47) 대신에, 도 10(c), 도 10(d)에 도시되는, 박막 캐패시터(20)의 평면을 전체적으로 덮는 면 형상의 내점착성의 커버(46A), 및 커버(46A) 위에 형성되는 지지체(47A)로 해도 된다.
또한 응력 완화 구조(30)의 구성도 도 6에 도시된 것에 한정되지 않는다. 예를 들면, 도 11에 도시되는 박막 캐패시터(20B)의 응력 완화 구조(30A)이어도 된다. 응력 완화 구조(30A)는 응력 완화 구조(30)와 마찬가지로 상부 도체부(31A)와 접속부(32A)를 포함한다. 그러나, 도 11에 도시되는 바와 같이, 응력 완화 구조(30A)에서는 제2 전극을 둘러싸는 관통 홈(33)이 없는 점이 응력 완화 구조(30)와 상이하다. 즉, 응력 완화 구조(30A)에서는 캐패시터 본체부(21)의 외주부까지 접속부(32A)가 도달하는 구성이며, 접속부(32A)를 형성하기 위한 관통 홈(33)의 형성이 불필요하게 된다.
5. 실시형태 2의 효과
본 구성에 의하면, 응력 완화 구조(30)에 의해, 박막 캐패시터(20A)를 반도체칩의 보호막(52) 위에 첩부할 때, 유전체(21B)에 발생하는 응력에 의해 유전체(21B) 자체가 파괴되는 것을 방지할 수 있다. 즉, 박막 캐패시터(20A)를 반도체칩의 보호막(52) 위에 첩부할 때, 박막 캐패시터(20A)와 LSI칩(50)의 소정의 평행도가 확보되지 않는 경우, 즉, 박막 캐패시터(20A)가 기운 상태에서 보호막(52) 위에 첩부되는 경우, 제2 전극(21C)의 하방의 가장자리부의 코너부로부터 유전체(21B)에 집중하여 힘이 작용하고, 그 힘에 의해 유전체(21B)에 응력이 발생한다. 그 응력이 유전체(21B)의 파괴력을 상회한 경우, 유전체(21B)가 파손되어, 제2 전극(21C)과 제1 전극(21A)이 도통하는 것을 생각할 수 있다. 그렇지만, 응력 완화 구조(30)에 의해 유전체(21B)에 발생하는 응력이 완화되기 때문에, 그러한 유전체(21B)의 파손이 방지된다.
상세하게는, 제2 전극의 상면(21F)의 접착 시트의 하면(22F)으로부터의 높이(H1)와, 상부 도체부(31)의 상면(31F)의 접착 시트의 하면(22F)으로부터의 높이(H2)는 동일하게 되어 있기 때문에, 박막 캐패시터(20A)를 반도체칩의 보호막(52) 위에 첩부할 때, 소정의 누름 지그를 사용하여 제2 전극의 상면과 상부 도체부의 상면을 이용하여 박막 캐패시터(20A)를 LSI칩(50)에 대하여 누를 수 있다. 그것에 의해, 박막 캐패시터(20A)가 기울었다고 해도, 첩부력이 상부 도체부(31)를 통하여 접속부(32) 등에도 분산되어, 제2 전극(21C)의 가장자리부의 하방의 코너부로부터 유전체(21B)에 집중하여 힘이 작용하는 것이 방지된다. 그 결과, 유전체(21B)에 발생하는 응력에 의해 유전체 자체가 파괴되는 것을 방지할 수 있다.
<다른 실시형태>
본 발명은 상기 기술 및 도면에 의해 설명한 실시형태에 한정되는 것은 아니고, 예를 들면, 다음과 같은 실시형태도 본 발명의 기술적 범위에 포함된다.
(1) 상기 실시형태에 있어서, 테이퍼 형상의 주변벽부(22W)를 갖는 접착 시트(22)의 두께가 캐패시터 본체부(21)의 두께 이상이도록 해도 된다.
이 경우, 박막 캐패시터에 있어서의 접착 시트(22)의 두께의 비율을 증가시킴으로써 재배선층(10)의 제1 절연막(11A)을 스핀 코팅법에 의해 제막할 때, 제1 절연층(11A)을 박막 캐패시터 위에 보다 매끄럽게 제막할 수 있다.
(2) 상기 실시형태에 있어서, 반도체 장치(100)에서의 박막 캐패시터(20)를 보호막(52) 위에 첩부하기 위한 접착부를, 박막 캐패시터(20)의 제1 전극(21A)의 하면에 첩부된 접착 시트(22)에 의해 구성하는 예를 제시했지만, 이것에 한정되지 않는다. 예를 들면, 접착부는 LSI칩(50)의 보호막(52) 위에 설치된 접착층에 구성되어도 된다. 즉, 예를 들면, 반도체칩측에 접착층으로서 접착제 혹은 접착 수지 등을 도포하여 형성해 두고, 캐패시터 본체부(21)만을 직접, LSI칩(50)에 배치하도록 해도 된다. 요컨대, 접착부는 제1 전극(21A)의, 유전체가 형성된 면과는 반대측의 면 위에 설치되거나, 또는 LSI칩(50)의 보호막(52) 위에 설치되면 된다.
(3) 상기 실시형태에 있어서, 반도체 장치의 구성은 도 1에 도시된 반도체 장치(100)의 구성에 한정되지 않는다. 예를 들면, 도 12에 도시된 반도체 장치(100A)와 같이, 재배선층은 다층의 재배선부(12A, 12B, 12C)를 포함하는 다층 재배선층(10, 10A)이며, 다층의 재배선부는 전극 패드(51)의 배치 피치를 넓히는 팬 아웃 배선(12A ,12B, 12C)을 포함하고, 제1 전극(21A) 및 제2 전극(21C)은 팬 아웃 배선에 의해 외부 접속부에 접속되어 있는 구성이어도 된다.
이 경우, 재배선층에 박막 캐패시터를 구비하는 반도체 장치로서 팬 아웃·웨이퍼 레벨 패키지(FOWLP)의 반도체 장치를 구축할 수 있다. 또한, 다층 재배선층(10, 10A)은, 도 12에는, 4층의 절연층(11A, 11B, 11C, 11D)과, 3층의 재배선부(12A ,12B, 12C)를 포함하는 예가 도시되지만, 다층 재배선층의 구성은 이것에 한정되지 않는다.
(4) 또는, 도 13에 도시된 반도체 장치(100B)와 같이, 평면으로 보아, 반도체칩에 대응한 영역의 외측에 위치하는 재배선층의 영역에 배치된 박막 캐패시터(20A)를 더 구비하는 구성이어도 된다.
이 경우, FOWLP의 반도체 장치에 있어서, 디커플링 캐패시터로서의 총용량을 증가시킬 수 있다.
또한, 도 13에 도시된 반도체 장치(100B)와 같이, 재배선층의 영역에 배치된 박막 캐패시터(20A)에 접속되는 적층 세라믹 콘덴서(60)를 재배선층의 표면(10S)에 더 구비하는 구성이어도 된다.
이 경우, FOWLP의 반도체 장치에 있어서, 필요에 따라, 디커플링 캐패시터로서의 총용량을 더 증가시킬 수 있다.
10 재배선층
11A 제1 절연층
11B 제2 절연층
12 재배선부
12A, 12B, 12C 팬 아웃 배선(재배선부)
13 외부 접속 패드(외부 접속부)
14 땜납 볼(외부 접속부)
20, 20A, 20B 박막 캐패시터
21 캐패시터 본체부
21A 제1 전극
21B 유전체
21C 제2 전극
22 접착 시트(접착부)
22W 접착 시트의 주변벽부
30, 30A 응력 완화 구조
31, 31A 상부 도체부
32, 32A 접속부
50 LSI칩(반도체칩)
50S 본딩면
51G, 51V 전원 전극 패드(전극 패드)
52 보호막
60 적층 세라믹 콘덴서
100, 100A, 100B 반도체 장치

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 전원 전극 패드를 포함하는 전극 패드가 형성된 본딩면을 갖는 반도체칩과,
    상기 본딩면 위에 형성된 보호막과,
    상기 보호막 위에 형성된 재배선층으로서, 외부 접속부 및 상기 전극 패드와 상기 외부 접속부를 접속하는 재배선부와, 상기 재배선부가 형성되는 절연층을 포함하는 재배선층과,
    상기 재배선층 내에 배치된 제1 전극과, 상기 제1 전극 위에 형성된 유전체와, 상기 유전체 위에 형성된 제2 전극으로 이루어지는 캐패시터 본체부를 포함하는 박막 캐패시터와,
    상기 제1 전극의, 상기 유전체가 형성된 면과는 반대측의 면과 상기 반도체칩의 보호막 사이에 설치된 접착부
    를 구비하고,
    상기 박막 캐패시터는 상기 접착부에 의해 상기 보호막에 첩부되어 있고,
    상기 캐패시터 본체부와 상기 접착부의 두께의 총계가 상기 절연층의 두께 미만이며,
    상기 박막 캐패시터의 상기 제1 전극 및 상기 제2 전극은, 상기 박막 캐패시터의 상기 반도체칩으로의 첩부 후에 형성된 상기 재배선부에 의해, 상기 전원 전극 패드에 접속됨과 아울러, 상기 외부 접속부에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 캐패시터 본체부와 상기 접착부의 두께의 총계가 20㎛ 이하인 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 접착부의 주변벽부는 하방을 향하여 넓어지는 테이퍼 형상으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제11항에 있어서,
    상기 접착부의 두께가 상기 캐패시터 본체부의 두께 이상인 것을 특징으로 하는 반도체 장치.
  13. 제9항 내지 제12항 중 어느 한항에 있어서,
    상기 접착부, 상기 제1 전극, 상기 유전체 및 상기 제2 전극의 각 평면 형상은 최하단의 상기 접착부로부터 최상단의 상기 제2 전극을 향하여 작아지는 직사각형 형상을 이루고,
    상기 접착부, 상기 제1 전극, 상기 유전체 및 상기 제2 전극의 각 가장자리는 최하단의 상기 접착부로부터 최상단의 상기 제2 전극을 향하여 높아지는 계단 형상의 단차를 형성하고 있는 것을 특징으로 하는 반도체 장치.
  14. 제9항 내지 제12항 중 어느 한항에 있어서,
    상기 박막 캐패시터는 상기 접착부에 의해 상기 박막 캐패시터를 상기 반도체칩의 보호막 위에 첩부할 때 상기 제2 전극의 가장자리부에 위치하는 상기 유전체에 발생하는 응력을 완화시키는 응력 완화 구조를 포함하는 것을 특징으로 하는 반도체 장치.
  15. 제14항에 있어서,
    상기 응력 완화 구조는,
    평면으로 보아 상기 제2 전극을 소정의 간극을 두고 둘러싸도록 형성되어, 상기 제1 전극과 전기적으로 접속되는 상부 도체부와,
    평면으로 보아 상기 유전체를 둘러싸도록 형성되어, 상기 제1 전극과 상기 상부 도체부를 전기적으로 접속하는 접속부를 포함하고,
    상기 제2 전극의 상면의 상기 접착부의 하면으로부터의 높이와 상기 상부 도체부의 상면의 상기 접착부의 하면으로부터의 높이는 동일한 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 유전체에는, 평면으로 보아 상기 제2 전극의 영역의 외측에서 상기 제2 전극을 둘러싸는 관통 홈이 형성되어 있고,
    상기 접속부는 상기 관통 홈을 메우는 도체에 의해 구성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제9항 내지 제12항 중 어느 한항에 있어서,
    상기 재배선층은 다층의 재배선부를 포함하는 다층 재배선층이며,
    상기 다층의 재배선부는 상기 전극 패드의 배치 피치를 넓히는 팬 아웃 배선을 포함하고,
    상기 제1 전극 및 상기 제2 전극은 상기 팬 아웃 배선에 의해 상기 외부 접속부에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    평면으로 보아, 상기 반도체칩에 대응한 영역의 외측에 위치하는 재배선층의 영역에 배치된 상기 박막 캐패시터를 더 구비하는 것을 특징으로 하는 반도체 장치.
  19. 제18항에 있어서,
    상기 재배선층의 상기 영역에 배치된 상기 박막 캐패시터에 접속되는 적층 세라믹 콘덴서를 상기 재배선층의 표면에 더 구비하는 것을 특징으로 하는 반도체 장치.
  20. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 접착부는 상기 제1 전극의 하면에 첩부된 접착 시트인 것을 특징으로 하는 반도체 장치.
  21. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 접착부로서 상기 보호막 위에 설치된 접착층을 구비하는 것을 특징으로 하는 반도체 장치.
KR1020177027425A 2016-12-28 2016-12-28 박막 캐패시터, 및 반도체 장치 KR101981319B1 (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/089021 WO2018122995A1 (ja) 2016-12-28 2016-12-28 薄膜キャパシタ、および半導体装置

Publications (2)

Publication Number Publication Date
KR20180091704A KR20180091704A (ko) 2018-08-16
KR101981319B1 true KR101981319B1 (ko) 2019-05-22

Family

ID=62707079

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177027425A KR101981319B1 (ko) 2016-12-28 2016-12-28 박막 캐패시터, 및 반도체 장치

Country Status (6)

Country Link
US (1) US20180261665A1 (ko)
JP (1) JP6354016B1 (ko)
KR (1) KR101981319B1 (ko)
CN (1) CN108701654A (ko)
TW (1) TWI665693B (ko)
WO (1) WO2018122995A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110767626A (zh) * 2018-07-26 2020-02-07 欣兴电子股份有限公司 封装结构及其制造方法
TWI663633B (zh) * 2018-08-29 2019-06-21 欣興電子股份有限公司 基板結構及其製作方法
US11756948B2 (en) * 2019-05-01 2023-09-12 Intel Corporation In situ package integrated thin film capacitors for power delivery
JP2021100007A (ja) * 2019-12-19 2021-07-01 Tdk株式会社 電子部品及びその製造方法
TWI733619B (zh) 2020-11-20 2021-07-11 力成科技股份有限公司 封裝結構及其製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005108929A (ja) * 2003-09-29 2005-04-21 Casio Comput Co Ltd 半導体装置及びその製造方法
JP2015053350A (ja) * 2013-09-06 2015-03-19 パナソニック株式会社 キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置
JP2015192037A (ja) * 2014-03-28 2015-11-02 株式会社東芝 Ｍｉｍキャパシタ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11340419A (ja) * 1998-05-27 1999-12-10 Matsushita Electron Corp 半導体装置の製造方法
JP3843708B2 (ja) * 2000-07-14 2006-11-08 日本電気株式会社 半導体装置およびその製造方法ならびに薄膜コンデンサ
TW200746940A (en) * 2005-10-14 2007-12-16 Ibiden Co Ltd Printed wiring board
JP4674606B2 (ja) * 2005-10-18 2011-04-20 株式会社村田製作所 薄膜キャパシタ
JP4997757B2 (ja) * 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
JP4952332B2 (ja) * 2006-10-20 2012-06-13 日立化成工業株式会社 キャパシタ層形成材およびその製造方法ならびにプリント配線板
JP4869991B2 (ja) * 2007-03-14 2012-02-08 富士通株式会社 キャパシタ内蔵ウェハレベルパッケージ及びその製造方法
JP5758605B2 (ja) * 2010-09-30 2015-08-05 株式会社テラプローブ 半導体装置及びその製造方法
US9525020B2 (en) * 2014-04-10 2016-12-20 Vanguard International Semiconductor Corporation Semiconductor device and method for forming the same
US10287408B2 (en) * 2014-10-28 2019-05-14 Zeon Corporation Resin film, barrier film, electrically conductive film, and manufacturing method therefor
KR102422761B1 (ko) * 2015-07-27 2022-07-20 주성엔지니어링(주) 커패서터 증착 장치와 이를 이용한 유전막 증착 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005108929A (ja) * 2003-09-29 2005-04-21 Casio Comput Co Ltd 半導体装置及びその製造方法
JP2015053350A (ja) * 2013-09-06 2015-03-19 パナソニック株式会社 キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置
JP2015192037A (ja) * 2014-03-28 2015-11-02 株式会社東芝 Ｍｉｍキャパシタ

Also Published As

Publication number Publication date
CN108701654A (zh) 2018-10-23
US20180261665A1 (en) 2018-09-13
JPWO2018122995A1 (ja) 2018-12-27
JP6354016B1 (ja) 2018-07-11
TW201824312A (zh) 2018-07-01
KR20180091704A (ko) 2018-08-16
WO2018122995A1 (ja) 2018-07-05
TWI665693B (zh) 2019-07-11

Similar Documents

Publication Publication Date Title
KR101981319B1 (ko) 박막 캐패시터, 및 반도체 장치
US11670577B2 (en) Chip package with redistribution structure having multiple chips
US10672741B2 (en) Semiconductor packages with thermal-electrical-mechanical chips and methods of forming the same
US9396998B2 (en) Semiconductor device having fan-in and fan-out redistribution layers
US20180076179A1 (en) Stacked type chip package structure and manufacturing method thereof
US10354891B2 (en) Electronic package and method for fabricating the same
US9761566B1 (en) Multi-die structure and method of forming same
US11088100B2 (en) Semiconductor package and manufacturing method thereof
US20190043819A1 (en) Electronic package having redistribution structure
TWI528505B (zh) 半導體結構及其製造方法
TW201742209A (zh) 積體扇出型封裝體
JP5588620B2 (ja) ウェーハ・レベル・パッケージ及びその形成方法
EP2919265B1 (en) Semiconductor package and its manufacturing method
US11482484B2 (en) Symmetrical substrate for semiconductor packaging
US10460959B2 (en) Package structure and manufacturing method thereof
US10224243B2 (en) Method of fabricating electronic package
US9984898B2 (en) Substrate, semiconductor package including the same, and method for manufacturing the same
US20210358824A1 (en) Integrated fan-out package, package-on-package structure, and manufacturing method thereof
US10361160B2 (en) Package structure and its fabrication method
TW201709447A (zh) 感測模組及其製造方法
US10354969B2 (en) Substrate structure, semiconductor package including the same, and method for manufacturing the same
US9334158B2 (en) Chip package and method for forming the same
US11362052B2 (en) Semiconductor device package and method of manufacturing the same
CN112838078A (zh) 半导体器件及其制造方法
US11189604B2 (en) Device assembly structure and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant