KR101974598B1 - Semiconductor device and method of manufacturing the same - Google Patents

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Abstract

반도체 장치의 제조방법은, 기판을 패터닝하여 활성 핀을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것, 상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀을 노출하는 갭 영역을 형성하는 것, 및 상기 갭 영역에 의해 노출된 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것을 포함한다.A method of manufacturing a semiconductor device includes: forming an active fin by patterning a substrate; forming a sacrificial gate pattern across the active fin on the substrate; forming an interlayer insulating film covering the sacrificial gate pattern; Forming a gap region for exposing the active fin in the interlayer insulating film by removing the sacrificial gate pattern and oxidizing a part of the active fin exposed by the gap region to form an insulating pattern Lt; / RTI >

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 보다 상세하게는 핀 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a fin field effect transistor and a manufacturing method thereof.

반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 갖는 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.The semiconductor device includes an integrated circuit composed of MOS (Metal Oxide Semiconductor) FETs. As the size and design rules of semiconductor devices are gradually shrinking, the scale down of MOS field effect transistors is also accelerating. The size reduction of the MOS field effect transistors may cause a short channel effect and the like, which may degrade the operation characteristics of the semiconductor device. Accordingly, various methods for forming a semiconductor device with superior performance while overcoming the limitations of the high integration of the semiconductor device have been researched.

본 발명이 이루고자 하는 일 기술적 과제는 숏 채널 효과(short channel effect)가 개선된 반도체 장치 및 그 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device with improved short channel effect and a manufacturing method thereof.

본 발명이 이루고자 하는 다른 기술적 과제는 셀프 히팅(self heating) 특성이 개선된 반도체 장치 및 그 제조방법을 제공하는데 있다. It is another object of the present invention to provide a semiconductor device with improved self-heating characteristics and a manufacturing method thereof.

본 발명에 따른 반도체 장치의 제조방법은, 기판을 패터닝하여 활성 핀을 형성하는 것, 상기 기판 상에 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것, 상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀을 노출하는 갭 영역을 형성하는 것, 및 상기 갭 영역에 의해 노출된 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것을 포함할 수 있다.A method of manufacturing a semiconductor device according to the present invention includes forming an active fin by patterning a substrate, forming a sacrificial gate pattern across the active fin on the substrate, forming an interlayer insulating film covering the sacrificial gate pattern Removing the sacrificial gate pattern to form a gap region for exposing the active fin in the interlayer insulating film; and oxidizing a part of the active fin exposed by the gap region, And forming an insulating pattern therebetween.

일 실시예에 따르면, 상기 기판을 패터닝하여 활성 핀을 형성하는 것은, 상기 기판을 패터닝하여 활성 핀의 제1 부분을 형성하는 것, 상기 기판에, 상기 활성 핀의 제1 부분의 측벽들을 따라 정렬된 측벽들을 갖는 소자분리 패턴들을 형성하는 것, 및 상기 소자분리 패턴들의 상부를 식각하여 상기 소자분리 패턴들에 의해 노출된 측벽들을 갖는 활성 핀의 제2 부분을 형성하는 것을 포함할 수 있다.According to one embodiment, patterning the substrate to form active pins may include patterning the substrate to form a first portion of the active pin, aligning the substrate with a first portion of the active pin, Forming the device isolation patterns having the sidewalls and etching the top of the device isolation patterns to form a second portion of the active fin having sidewalls exposed by the device isolation patterns.

일 실시예에 따르면, 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은, 상기 활성 핀의 제2 부분에 산화 공정을 수행하는 것을 포함할 수 있다.According to one embodiment, oxidizing a portion of the active pin to form an insulating pattern between the active pin and the substrate may comprise performing an oxidation process on the second portion of the active pin.

일 실시예에 따르면, 상기 절연 패턴은, 상기 절연 패턴을 사이에 두고 서로 인접한 상기 소자분리 패턴들을 연결할 수 있다.According to an embodiment, the insulation pattern may connect the element isolation patterns adjacent to each other with the insulation pattern interposed therebetween.

일 실시예에 따르면, 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은, 상기 산화 공정을 수행하기 전에 상기 활성 핀의 제2 부분의 측벽들의 일부를 식각하는 것을 더 포함할 수 있다.According to one embodiment, oxidizing a portion of the active pin to form an insulating pattern between the active pin and the substrate may include etching the portion of the sidewalls of the second portion of the active fin prior to performing the oxidation process Quot;

일 실시예에 따르면, 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은, 상기 산화 공정에 의해 상기 활성 핀의 제2 부분 아래의 상기 기판의 일부를 산화시키는 것을 더 포함할 수 있다.According to one embodiment, oxidizing a portion of the active pin to form an insulating pattern between the active pin and the substrate may include oxidizing a portion of the substrate below the second portion of the active pin by the oxidation process Quot;

일 실시예에 따르면, 상기 기판에, 상기 활성 핀의 제1 부분의 측벽들을 따라 정렬된 측벽들을 갖는 소자분리 패턴들을 형성하는 것은, 상기 기판 상에, 상기 활성 핀의 제1 부분의 상부면 및 측벽들을 덮는 캡핑 패턴을 형성하는 것, 및 상기 캡핑 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치들을 형성하는 것을 포함하되, 상기 소자분리 패턴들은 상기 트렌치들 내에 형성될 수 있다. According to one embodiment, forming the device isolation patterns in the substrate having sidewalls aligned along the sidewalls of the first portion of the active fin further comprises forming on the substrate an upper surface of the first portion of the active pin, Forming a capping pattern covering the sidewalls, and etching the substrate with the capping pattern to form trenches, wherein the device isolation patterns can be formed in the trenches.

일 실시예에 따르면, 상기 활성 핀은 상기 희생 게이트 패턴 아래의 제1 영역 및 상기 희생 게이트 패턴 양측의 제2 영역들을 포함하되, 본 발명에 따른 반도체 장치의 제조방법은, 상기 활성 핀의 제2 영역들을 식각하여 상기 희생 게이트 패턴의 양측에 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다. According to one embodiment, the active fin includes a first region below the sacrificial gate pattern and second regions on both sides of the sacrificial gate pattern, wherein the method of manufacturing a semiconductor device according to the present invention further comprises: Etching the regions to form source / drain regions on both sides of the sacrificial gate pattern.

일 실시예에 따르면, 상기 소스/드레인 영역들을 형성하는 것은, 상기 기판으로부터 에피택시얼 층을 성장시키는 것을 포함할 수 있다.According to one embodiment, forming the source / drain regions may comprise growing an epitaxial layer from the substrate.

본 발명에 따른 반도체 장치의 제조방법은, 상기 갭 영역의 일부를 채우는 게이트 유전 패턴을 형성하는 것, 및 상기 갭 영역의 잔부를 채우는 게이트 전극을 형성하는 것을 더 포함할 수 있다.The method of manufacturing a semiconductor device according to the present invention may further comprise forming a gate dielectric pattern filling a part of the gap region and forming a gate electrode filling the remaining portion of the gap region.

본 발명에 따른 반도체 장치는, 소자분리 패턴들이 제공된 기판, 상기 기판으로부터 상기 기판의 상부면에 수직한 방향으로 돌출된 활성 핀, 상기 활성 핀과 상기 기판 사이의 절연 패턴, 상기 활성 핀 상의 게이트 전극, 상기 게이트 전극 양측에 배치되고, 상기 기판과 연결되는 소스/드레인 영역들을 포함하되, 상기 절연 패턴의 상부면의 높이는 상기 게이트 전극의 최하부면의 높이보다 높을 수 있다.A semiconductor device according to the present invention includes a substrate provided with device isolation patterns, an active pin protruding from the substrate in a direction perpendicular to an upper surface of the substrate, an insulating pattern between the active pin and the substrate, And source / drain regions disposed on both sides of the gate electrode and connected to the substrate, wherein a height of a top surface of the insulating pattern may be higher than a height of a lowermost surface of the gate electrode.

본 발명의 개념에 따르면, 채널 영역의 하부에 절연 패턴을 형성함으로써, 숏 채널 효과(short channel effect)가 개선된 핀 전계 효과 트랜지스터들이 제공될 수 있다. 또한, 소스/드레인 영역들이 기판에 직접적으로 연결되도록 형성함으로써, 셀프 히팅(self heating) 특성이 개선된 핀 전계 효과 트랜지스터들이 제공될 수 있다.According to the concept of the present invention, pinned field effect transistors with improved short channel effects can be provided by forming an insulating pattern below the channel region. Further, by forming the source / drain regions to be directly connected to the substrate, fin field effect transistors having improved self heating characteristics can be provided.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다.
도 2A 내지 도 11A는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2B 내지 도 11B는 도 2A 내지 도 11A의 Ⅰ-Ⅰ'에 따른 단면도들이다.
도 2C 내지 도 11C는 도 2A 내지 도 11A의 Ⅱ-Ⅱ'에 따른 단면도들이다.
도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
2A to 11A are perspective views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
Figs. 2B to 11B are cross-sectional views taken along the line I-I 'of Figs. 2A to 11A.
Figs. 2C to 11C are cross-sectional views along II-II 'of Figs. 2A to 11A. Fig.
12 and 13 are diagrams for schematically explaining electronic devices including a semiconductor device according to embodiments of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. In order to fully understand the structure and effects of the present invention, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be embodied in various forms and various modifications may be made. It will be apparent to those skilled in the art that the present invention may be embodied in many other specific forms without departing from the spirit or essential characteristics thereof.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thickness of the components is exaggerated for an effective description of the technical content. The same reference numerals denote the same elements throughout the specification.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다. Embodiments described herein will be described with reference to cross-sectional views and / or plan views that are ideal illustrations of the present invention. In the drawings, the thicknesses of the films and regions are exaggerated for an effective description of the technical content. Thus, the regions illustrated in the figures have schematic attributes, and the shapes of the regions illustrated in the figures are intended to illustrate specific types of regions of the elements and are not intended to limit the scope of the invention. Although the terms first, second, third, etc. in the various embodiments of the present disclosure are used to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. The embodiments described and exemplified herein also include their complementary embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprises" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 순서도이다. 도 2A 내지 도 11A는 본 발명의 일 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 사시도들이고, 도 2B 내지 도 11B는 도 2A 내지 도 11A의 Ⅰ-Ⅰ'에 따른 단면도들, 도 2C 내지 도 11C는 도 2A 내지 도 11A의 Ⅱ-Ⅱ'에 따른 단면도들이다. 1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention. FIGS. 2A to 11A are perspective views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, FIGS. 2B to 11B are sectional views taken along line I-I 'of FIGS. 2A to 11A, Fig. 11C is a cross-sectional view taken along line II-II 'in Figs. 2A to 11A.

도 2A 내지 도 2C를 참조하면, 기판(100)을 패터닝하여 활성 핀의 제1 부분(110)이 형성될 수 있다. 상기 기판(100)은 실리콘 기판이거나 SOI(Silicon On Insulator) 기판일 수 있다. 상기 활성 핀의 제1 부분(110)을 포함하는 결과물 상에 캡핑 막(미도시)을 형성한 후, 이를 식각하여 상기 활성 핀의 제1 부분(110)의 상부면 및 측벽들을 덮는 캡핑 패턴(130)이 형성될 수 있다. 상기 캡핑 패턴(130)은, 일 예로, SiN을 포함할 수 있다. 2A through 2C, the first portion 110 of the active pin may be formed by patterning the substrate 100. [ The substrate 100 may be a silicon substrate or an SOI (Silicon On Insulator) substrate. A capping pattern (not shown) is formed on the resultant including the first portion 110 of the active pin and then etched to form a capping pattern (not shown) covering the top and sidewalls of the first portion 110 of the active pin 130 may be formed. The capping pattern 130 may include, for example, SiN.

도 3A 내지 도 3C를 참조하면, 상기 캡핑 패턴(130)을 식각 마스크로 상기 기판(100)을 식각하여, 상기 기판(100)에 활성 패턴(103)을 정의하는 트렌치들(140)이 형성될 수 있다. 상기 식각 공정은 상기 캡핑 패턴(130)에 대하여 식각 선택성을 가지는 식각 조건으로 수행될 수 있다. 일 실시예에 따르면, 상기 트렌치들(140) 각각의 폭은 아래로 갈수록 좁아지도록 형성될 수 있다.3A to 3C, the substrate 100 is etched using the capping pattern 130 as an etch mask to form trenches 140 defining the active pattern 103 on the substrate 100 . The etch process may be performed on the capping pattern 130 with etch selectivity. According to one embodiment, the width of each of the trenches 140 may be narrowed downwardly.

도 1, 도 4A 내지 도 4C를 참조하면, 상기 트렌치들(140) 내에 소자분리 패턴들(105)이 형성되고, 상기 소자분리 패턴들(105)의 상부를 식각하여 상기 활성 패턴(103)의 상부의 측벽들을 노출할 수 있다. 이하, 상기 소자분리 패턴들(105)에 의해 노출된 측벽들을 갖는 상기 활성 패턴(103)의 상부는 활성 핀의 제2 부분(120)으로 정의된다. 이에 따라, 제1 부분(110)과 상기 제2 부분(120)으로 이루어지는 활성 핀(AF)이 상기 기판(100)에 형성될 수 있다(S10). 상기 활성 핀(AF)과 상기 활성 패턴(103)은 하나의 바디(body)를 이룰 수 있다. 구체적으로, 상기 트렌치들(140)을 포함하는 결과물 상에, 상기 트렌치들(140)을 채우는 소자분리막(미도시)이 형성될 수 있다. 상기 소자분리막을 평탄화하여 상기 캡핑 패턴(130)의 상면이 노출될 수 있다. 이어서, 상기 소자분리막을 식각하여 상기 캡핑 패턴(130)의 측벽들이 노출될 수 있다. 이에 따라, 상기 트렌치들(140) 내에 소자분리 패턴들(105)이 형성될 수 있다. 상기 소자분리 패턴들(105)의 상부를 식각하여 상기 활성 패턴(103)의 양 측벽들의 일부를 노출함으로써, 상기 활성 핀의 제2 부분(120)이 형성될 수 있다. 상기 활성 핀의 제1 부분(110)은 제1 폭(W1)을 가질 수 있고, 상기 활성 핀의 제2 부분(120)은 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 클 수 있다. 1, 4A to 4C, device isolation patterns 105 are formed in the trenches 140, and an upper portion of the device isolation patterns 105 is etched to expose the active patterns 103 To expose the top sidewalls. Hereinafter, an upper portion of the active pattern 103 having sidewalls exposed by the device isolation patterns 105 is defined as a second portion 120 of the active pin. Accordingly, an active pin AF composed of the first portion 110 and the second portion 120 can be formed on the substrate 100 (S10). The active pin AF and the active pattern 103 may form a single body. Specifically, on the result including the trenches 140, a device isolation layer (not shown) filling the trenches 140 may be formed. The upper surface of the capping pattern 130 may be exposed by planarizing the device isolation film. Then, the sidewalls of the capping pattern 130 may be exposed by etching the isolation layer. Accordingly, the device isolation patterns 105 may be formed in the trenches 140. FIG. The second portion 120 of the active pin may be formed by etching the top of the device isolation patterns 105 to expose a portion of both sidewalls of the active pattern 103. The first portion 110 of the active pin may have a first width W1 and the second portion 120 of the active pin may have a second width W2. The second width W2 may be greater than the first width W1.

도 5A 내지 도 5C를 참조하면, 도 4A 내지 도 4C의 결과물 상에 식각 정지막(150)이 형성될 수 있다. 상기 식각 정지막(150)은 상기 캡핑 패턴(130)의 상부면 및 측벽들, 상기 활성 핀의 제2 부분(120)의 측벽들, 및 상기 소자분리 패턴들(105)의 상부면을 덮을 수 있다. 상기 식각 정지막(150)은 일 예로, 실리콘 산화물을 포함할 수 있다. 그러나, 다른 실시예에 따르면, 상기 식각 정지막(150)을 형성하는 것은 생략될 수 있다. Referring to FIGS. 5A to 5C, an etch stop layer 150 may be formed on the result of FIGS. 4A to 4C. The etch stop layer 150 may cover the upper surface and sidewalls of the capping pattern 130, the sidewalls of the second portion 120 of the active pin, and the upper surface of the device isolation patterns 105. have. The etch stop layer 150 may include, for example, silicon oxide. However, according to another embodiment, the formation of the etch stop layer 150 may be omitted.

도 1, 도 6A 내지 도 6C를 참조하면, 상기 기판(100) 상에 상기 활성 핀(AF)을 가로지르는 희생 게이트 패턴(200)이 형성될 수 있다(S20). 먼저, 상기 식각 정지막(150) 상에 희생 게이트 막(미도시)이 형성될 수 있다. 상기 희생 게이트 막을 패터닝하여 상기 희생 게이트 패턴(200)이 형성될 수 있다. 상기 희생 게이트 패턴(200)은 상기 식각 정지막(150)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 형성될 수 있다. 상기 희생 게이트 패턴(200)이 상기 활성 핀(AF)을 가로지르도록 형성됨에 따라, 제1 영역(R1) 및 제2 영역들(R2)이 상기 활성 핀(AF)에 각각 정의될 수 있다. 상기 제1 영역(R1)은, 상기 희생 게이트 패턴(200) 아래에 위치하고 상기 희생 게이트 패턴(200)과 중첩되는, 상기 활성 핀(AF)의 일부분이다. 상기 제2 영역들(R2)은, 상기 희생 게이트 패턴(200)의 양측에 위치하고 상기 제1 영역(R1)에 의해 수평적으로 분리된 상기 활성 핀(AF)의 다른 부분들이다. 상기 희생 게이트 패턴(200)이 형성된 후, 상기 희생 게이트 패턴(200) 양측의 상기 식각 정지막(150)을 제거하여 상기 희생 게이트 패턴(200) 아래에 식각 정지 패턴(151)이 형성될 수 있다. 상기 식각 정지 패턴(151)은 상기 희생 게이트 패턴(200)의 바닥면을 따라 연장되어, 상기 캡핑 패턴(130)의 상부면 및 측벽들, 상기 활성 핀의 제2 부분(120)의 측벽들, 및 상기 소자분리 패턴(105)의 상부면을 덮을 수 있다. Referring to FIGS. 1, 6A to 6C, a sacrificial gate pattern 200 across the active pin AF may be formed on the substrate 100 (S20). First, a sacrificial gate layer (not shown) may be formed on the etch stop layer 150. The sacrificial gate pattern 200 may be formed by patterning the sacrificial gate film. The sacrificial gate pattern 200 may be formed by performing an etch process with etch selectivity on the etch stop layer 150. The first region R1 and the second regions R2 may be respectively defined in the active pin AF as the sacrificial gate pattern 200 is formed to cross the active pin AF. The first region Rl is a portion of the active pin AF located below the sacrificial gate pattern 200 and overlapping the sacrificial gate pattern 200. The second regions R2 are different portions of the active pin AF located on both sides of the sacrificial gate pattern 200 and horizontally separated by the first region R1. After the sacrificial gate pattern 200 is formed, the etch stop layer 150 on both sides of the sacrificial gate pattern 200 may be removed to form an etch stop pattern 151 under the sacrificial gate pattern 200 . The etch stop pattern 151 extends along the bottom surface of the sacrificial gate pattern 200 to define upper and sidewalls of the capping pattern 130 and sidewalls of the second portion 120 of the active fin, And the upper surface of the device isolation pattern 105.

이 후, 상기 희생 게이트 패턴(200)의 양 측벽들 상에 게이트 스페이서들(210)이 형성될 수 있다. 상기 게이트 스페이서들(210)은, 일 예로, SiN을 포함할 수 있다. 상기 희생 게이트 패턴(200)을 포함하는 결과물 상에 게이트 스페이서막(미도시)을 형성한 후, 이를 식각하여 상기 소자분리 패턴들(105)의 상부면을 노출할 수 있다. 또한, 상기 게이트 스페이서막을 식각함에 따라, 상기 활성 핀(AF)의 상기 제2 영역들(R2)의 측벽들의 일부가 노출될 수 있다. Gate spacers 210 may then be formed on both sidewalls of the sacrificial gate pattern 200. The gate spacers 210 may include, for example, SiN. A gate spacer film (not shown) may be formed on the resultant structure including the sacrificial gate pattern 200, and then the upper surface of the device isolation patterns 105 may be exposed by etching. Also, as the gate spacer film is etched, a part of the sidewalls of the second regions R2 of the active pin AF can be exposed.

도 1, 도 7A 내지 도 7C를 참조하면, 상기 희생 게이트 패턴(200)의 양측에 소스/드레인 영역들(300)이 형성될 수 있다(S30). 상기 소스/드레인 영역들(300)은 상기 활성 핀(AF)의 상기 제2 영역들(R2)의 위치에 형성될 수 있다. 먼저, 상기 희생 게이트 패턴(200) 양측의 상기 캡핑 패턴(130)을 제거하여, 상기 활성 핀(AF)의 상기 제2 영역들(R2)이 노출될 수 있다. 상기 노출된 제2 영역들(R2)을 식각한 후, 상기 기판(100) 상에 에피택시얼 공정을 수행하여 상기 소스/드레인 영역들(300)이 형성될 수 있다. 일 예로, 상기 소스/드레인 영역들(300)은 상기 기판(100)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, NMOSFET의 소스/드레인을 위한 제 1 에피택시얼 층, 및 PMOSFET의 소스/드레인을 위한 제 2 에피택시얼 층이 형성될 수 있다. 상기 제 1 에피택시얼 층은 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성되고, 상기 제 2 에피택시얼 층은 압축성 스트레인(compressive strain)를 유발할 수 있도록 구성될 수 있다. 상기 제 1 에피택시얼 층은 실리콘 카바이드(SiC)로 형성되고, 상기 제 2 에피택시얼 층은 실리콘 게르마늄(SiGe)로 형성될 수 있지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 상기 에피택시얼 공정과 동시에 또는 상기 에피택시얼 공정 후, 상기 소스/드레인 영역들(300)에 불순물이 도핑될 수 있다. Referring to FIGS. 1 and 7A to 7C, source / drain regions 300 may be formed on both sides of the sacrificial gate pattern 200 (S30). The source / drain regions 300 may be formed at the positions of the second regions R2 of the active pin AF. First, the capping pattern 130 on both sides of the sacrificial gate pattern 200 may be removed to expose the second regions R2 of the active pin AF. After the exposed second regions R2 are etched, the source / drain regions 300 may be formed by performing an epitaxial process on the substrate 100. Referring to FIG. In one example, the source / drain regions 300 may include at least one of silicon germanium (SiGe), silicon (Si), and silicon carbide (SiC) epitaxially grown from the substrate 100 . For example, when the semiconductor device according to the present invention is a CMOS structure, a first epitaxial layer for the source / drain of the NMOSFET and a second epitaxial layer for the source / drain of the PMOSFET may be formed. The first epitaxial layer may be configured to induce a tensile strain and the second epitaxial layer may be configured to cause a compressive strain. The first epitaxial layer may be formed of silicon carbide (SiC), and the second epitaxial layer may be formed of silicon germanium (SiGe), but the embodiments of the present invention are not limited thereto. At the same time or after the epitaxial process, the source / drain regions 300 may be doped with impurities.

도 1, 도 8A 내지 도 8C를 참조하면, 상기 소스/드레인 영역들(300)이 형성된 결과물 상에 하부 층간 절연막(350)이 형성될 수 있다. 상기 하부 층간 절연막(350)은 상기 소스/드레인 영역들(300) 및 상기 희생 게이트 패턴(200)을 덮도록 형성될 수 있다. 상기 하부 층간 절연막(350)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다. 상기 하부 층간 절연막(350)을 식각하여, 상기 희생 게이트 패턴(200)의 상부면이 노출될 수 있다. 이 후, 상기 희생 게이트 패턴(200)을 제거하여, 상기 게이트 스페이서들(210) 사이에서 상기 캡핑 패턴(130) 및 상기 활성 핀(AF)의 제2 부분(120)을 노출하는 갭 영역(360)이 형성될 수 있다(S40). 상기 갭 영역(360)을 형성하는 것은, 상기 게이트 스페이서들(210), 상기 하부 층간절연막(350), 및 상기 식각 정지 패턴(151)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(200)을 식각하는 것을 포함할 수 있다. 또한, 상기 갭 영역(360)을 형성하는 것은, 상기 식각 정지 패턴(151)을 제거하여 상기 캡핑 패턴(130) 및 상기 활성 핀(AF)의 제2 부분(120)을 노출하는 것을 포함할 수 있다. 도 4A 내지 도4C를 참조하여 설명한 바와 같이, 상기 캡핑 패턴(130)에 의해 캡핑된 상기 활성 핀(AF)의 제1 부분(110)은 상기 제1 폭(W1)을 가질 수 있고, 상기 활성 핀(AF)의 제2 부분(120)은 상기 제2 폭(W2)을 가질 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 클 수 있다.Referring to FIGS. 1 and 8A to 8C, a lower interlayer insulating layer 350 may be formed on the resultant structure in which the source / drain regions 300 are formed. The lower interlayer insulating layer 350 may be formed to cover the source / drain regions 300 and the sacrificial gate pattern 200. The lower interlayer insulating layer 350 may include at least one of a silicon oxide layer, a silicon nitride layer, a silicon oxynitride layer, and a low dielectric layer. The upper interlayer insulating layer 350 may be etched to expose the upper surface of the sacrificial gate pattern 200. The sacrificial gate pattern 200 is thereafter removed to form a gap region 360 that exposes the capping pattern 130 and the second portion 120 of the active pin AF between the gate spacers 210. [ ) May be formed (S40). The formation of the gap region 360 may be performed by etching the gate spacers 210, the lower interlayer insulating layer 350, and the etch stop pattern 151 with etch selectivity, 0.0 > 200 < / RTI > The formation of the gap region 360 may include exposing the capping pattern 130 and the second portion 120 of the active pin AF by removing the etch stop pattern 151. [ have. 4A to 4C, the first portion 110 of the active pin AF capped by the capping pattern 130 may have the first width W1, The second portion 120 of the pin AF may have the second width W2. The second width W2 may be greater than the first width W1.

도 9A 내지 도 9C를 참조하면, 상기 갭 영역(360)에 의해 노출된 상기 활성 핀(AF)의 제2 부분(120)의 양 측벽들을 식각하여, 상기 활성 핀(AF)의 제2 부분(120)이 제3 폭(W3)을 가지도록 형성될 수 있다. 상기 제3 폭(W3)은 상기 제2 폭(W2)보다 작을 수 있다. 일 실시예에 따르면, 상기 제3 폭(W3)은 상기 활성 핀(AF)의 제1 부분(110)의 폭(W1)보다 작을 수 있다. 상기 식각 공정은 상기 캡핑 패턴(130)에 대하여 식각 선택성을 갖는 식각 조건을 이용하여 수행될 수 있다. 상기 활성 핀(AF)의 제2 부분(120)의 양 측벽들이 식각되는 경우, 후속 산화 공정 동안 상기 활성 핀(AF)의 제2 부분(120)의 산화가 용이하게 수행될 수 있다. 그러나, 다른 실시예에 따르면, 상기 식각 공정은 생략될 수 있다. 9A-9C, both side walls of the second portion 120 of the active pin AF exposed by the gap region 360 are etched to form a second portion of the active pin AF 120 may have a third width W3. The third width W3 may be smaller than the second width W2. According to an embodiment, the third width W3 may be smaller than the width W1 of the first portion 110 of the active pin AF. The etch process may be performed using etch conditions having etch selectivity with respect to the capping pattern 130. If both sidewalls of the second portion 120 of the active pin AF are etched, oxidation of the second portion 120 of the active pin AF during a subsequent oxidation process can be easily performed. However, according to another embodiment, the etching process may be omitted.

도 1, 도 10A 내지 도 10C를 참조하면, 상기 활성 핀(AF)의 제2 부분(120)을 산화하여 절연 패턴(125)이 형성될 수 있다(S50). 구체적으로, 상기 갭 영역(360)을 포함하는 결과물 상에 산화 공정이 수행될 수 있다. 상기 산화 공정에 의해 제공된 산소 원자들은, 상기 갭 영역(360)에 의해 노출된 상기 활성 핀(AF)의 제2 부분(120)에 제공될 수 있다. 상기 산화 공정 동안, 상기 활성 핀(AF)의 제2 부분(120), 및 상기 활성 핀(AF)의 제2 부분(120) 아래의 상기 기판(100)의 일부가 산화되어 상기 절연 패턴(125)이 형성될 수 있다. 상기 산화 공정 동안, 상기 캡핑 패턴(130)에 의해 캡핑된 상기 활성 핀(AF)의 제1 부분(110)은 산화되지 않을 수 있다. 상기 절연 패턴(125)은 일 예로, 실리콘 산화물을 포함할 수 있다. 상기 절연 패턴(125)은, 상기 절연 패턴(125)을 사이에 두고 서로 인접한 상기 소자분리 패턴들(105)과 연결될 수 있다. 상기 절연 패턴(125)은 상기 소스/드레인 영역들(300) 사이에 개재될 수 있고, 상기 활성 핀(AF)의 제1 부분(110) 아래에 배치될 수 있다. 상기 활성 핀(AF)의 제1 부분(110)은 상기 절연 패턴(125)에 의해 상기 기판(100)과 분리될 수 있다. 상기 절연 패턴(125)의 하부면(L1)은 상기 소자분리 패턴들(105)의 상부면(U1)보다 낮을 수 있다.Referring to FIGS. 1, 10A to 10C, the insulating pattern 125 may be formed by oxidizing the second portion 120 of the active pin AF (S50). Specifically, an oxidation process may be performed on the result including the gap region 360. The oxygen atoms provided by the oxidation process may be provided to the second portion 120 of the active pin AF exposed by the gap region 360. [ During the oxidation process, a second portion 120 of the active pin AF and a portion of the substrate 100 below the second portion 120 of the active pin AF are oxidized to form the insulation pattern 125 May be formed. During the oxidation process, the first portion 110 of the active pin AF capped by the capping pattern 130 may not be oxidized. The insulating pattern 125 may include, for example, silicon oxide. The insulating pattern 125 may be connected to the device isolation patterns 105 adjacent to each other with the insulating pattern 125 interposed therebetween. The insulating pattern 125 may be interposed between the source / drain regions 300 and may be disposed below the first portion 110 of the active pin AF. The first portion 110 of the active pin AF may be separated from the substrate 100 by the insulating pattern 125. [ The lower surface L1 of the insulating pattern 125 may be lower than the upper surface U1 of the device isolation patterns 105. [

도 1, 도 11A 내지 도 11C를 참조하면, 상기 갭 영역(360)을 채우는 게이트 유전 패턴(410) 및 게이트 전극(400)이 형성될 수 있다(S60). 먼저, 상기 캡핑 패턴(130)이 제거되어 상기 활성 핀(AF)의 제1 부분(110)이 노출될 수 있다. 상기 캡핑 패턴(130)은 습식 또는 건식 식각 공정을 수행하여 제거될 수 있다. 이 후, 상기 갭 영역(360)을 포함하는 결과물 상에 게이트 유전막(미도시)이 형성되어, 상기 갭 영역(360)의 일부를 채울 수 있다. 상기 게이트 유전막은 상기 활성 핀(AF)의 제1 부분(125) 및 상기 절연 패턴(125)의 일부를 덮도록 형성될 수 있다. 상기 게이트 유전막은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 상기 게이트 유전막은 일 예로, 원자층 증착 공정을 수행하여 형성될 수 있다. 상기 게이트 유전막 상에 게이트 막(미도시)이 형성되어, 상기 갭 영역(360)의 잔부를 채울 수 있다. 상기 게이트 막은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 차례로 적층된 상기 게이트 유전막 및 상기 게이트 막을 평탄화하여 게이트 유전 패턴(410) 및 게이트 전극(400)이 형성될 수 있다. 상기 평탄화 공정에 의해 상기 하부 층간절연막(350) 및 상기 게이트 스페이서(210)의 상부면들이 노출될 수 있다. 상기 게이트 유전 패턴(410)은 상기 게이트 전극(400)의 바닥면을 따라 연장될 수 있고, 상기 게이트 전극(400)의 양 측벽들 상에 배치되어 상기 게이트 전극(400)과 상기 게이트 스페이서(210) 사이에 개재될 수 있다. 일 예로, 본 발명에 따른 반도체 장치가 CMOS 구조인 경우, 상기 게이트 전극(400)을 형성하는 것은 NMOSFET의 게이트 전극을 형성하는 것 및 이와 독립적으로 실시되는 PMOSFET의 게이트 전극을 형성하는 것을 포함할 수 있다. 하지만, 본 발명의 실시예들이 NMOSFET 및 PMOSFET의 게이트 전극들을 독립적으로 형성하는 상술한 예들에 한정되는 것은 아니다.Referring to FIGS. 1, 11A to 11C, a gate dielectric pattern 410 and a gate electrode 400 filling the gap region 360 may be formed (S60). First, the capping pattern 130 may be removed to expose the first portion 110 of the active pin AF. The capping pattern 130 may be removed by performing a wet or dry etching process. Thereafter, a gate dielectric layer (not shown) may be formed on the result including the gap region 360 to fill a portion of the gap region 360. The gate dielectric layer may be formed to cover a first portion 125 of the active pin AF and a portion of the insulation pattern 125. [ The gate dielectric layer may include at least one of the high-k dielectric layers. In one example, the gate dielectric layer may include at least one of hafnium oxide, hafnium silicate, zirconium oxide, or zirconium silicate, but is not limited thereto. The gate dielectric layer may be formed, for example, by performing an atomic layer deposition process. A gate film (not shown) may be formed on the gate dielectric layer to fill in the remaining portion of the gap region 360. The gate film may include at least one of a conductive metal nitride (e.g., titanium nitride or tantalum nitride) and a metal (e.g., aluminum, tungsten, etc.). The gate dielectric layer 410 and the gate electrode 400 may be formed by planarizing the gate dielectric layer and the gate layer sequentially stacked. The upper surfaces of the lower interlayer insulating film 350 and the gate spacer 210 may be exposed by the planarization process. The gate dielectric pattern 410 may extend along the bottom surface of the gate electrode 400 and may be disposed on both sidewalls of the gate electrode 400 to define the gate electrode 400 and the gate spacer 210 ). ≪ / RTI > For example, when the semiconductor device according to the present invention has a CMOS structure, forming the gate electrode 400 may include forming the gate electrode of the NMOSFET and forming the gate electrode of the PMOSFET independently performed thereon. have. However, the embodiments of the present invention are not limited to the above-described examples in which the gate electrodes of the NMOSFET and the PMOSFET are formed independently.

상기 게이트 전극(400) 아래에 배치되는 상기 활성 핀(AF)의 제1 부분(110)의 제1 영역(R1)은 채널 영역일 수 있다. 채널 영역은 상기 소스/드레인 영역들(300) 사이에 개재될 수 있고, 상기 절연 패턴(125)에 의해 상기 기판(100)과 분리될 수 있다. The first region R1 of the first portion 110 of the active pin AF disposed under the gate electrode 400 may be a channel region. A channel region may be interposed between the source / drain regions 300 and may be separated from the substrate 100 by the insulating pattern 125.

도시되지 않았지만, 상기 게이트 전극을 포함하는 결과물 상에 상부 층간 절연막이 형성될 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(350)을 관통하여 상기 소스/드레인 영역들(300)을 노출시키는 콘택 홀들이 형성될 수 있고, 상기 콘택 홀들을 채우는 콘택 플러그들이 형성될 수 있다. 상기 상부 층간 절연막 상에 상기 콘택 플러그들에 접속하는 배선들이 형성될 수 있다. 그 결과, 상기 배선들은 상기 상부 층간 절연막 상에 형성되어, 상기 콘택 플러그들을 통해 상기 소스/드레인 영역들(300)과 연결될 수 있다.
Although not shown, an upper interlayer insulating film may be formed on the result including the gate electrode. Contact holes may be formed through the upper interlayer insulating layer and the lower interlayer insulating layer 350 to expose the source / drain regions 300, and contact plugs filling the contact holes may be formed. Wiring connecting to the contact plugs may be formed on the upper interlayer insulating film. As a result, the wirings may be formed on the upper interlayer insulating film and connected to the source / drain regions 300 through the contact plugs.

도 11A 내지 도 11C를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 구조적 특징들을 설명한다. 11A to 11C, structural features of the semiconductor device according to an embodiment of the present invention will be described.

기판(100)에 활성 패턴(103)을 정의하는 소자분리 패턴들(105)이 배치될 수 있다. 상기 소자분리 패턴들(105)은 제1 방향(일 예로, Y방향)으로 연장된 형태일 수 있다. 상기 기판(100) 상에, 상기 기판(100)으로부터, 상기 제1 방향 및 상기 제1 방향에 교차하는 제2 방향(일 예로, X방향) 모두에 수직한 제3 방향(일 예로, Z방향)으로 돌출된, 활성 핀의 제1 부분(110)이 배치될 수 있다. 상기 활성 핀의 제1 부분(110)은 상기 활성 패턴(103) 상에 배치될 수 있다. 상기 기판(100) 상에 게이트 전극(400)이 배치되어, 상기 활성 핀의 제1 부분(110)을 가로지를 수 있다. 상기 활성 핀의 제1 부분(110)은 상기 게이트 전극(400) 아래에 위치하는 채널 영역일 수 있다. 상기 게이트 전극(400)은 상기 활성 핀의 제1 부분(110)의 상부면 및 양 측벽들을 마주보도록 형성될 수 있다. 상기 활성 핀의 제1 부분(110), 상기 제1 부분(110) 아래에 배치되는 절연 패턴(125)에 의해 상기 활성 패턴(103)과 분리될 수 있다. 상기 절연 패턴(125)은 상기 활성 핀의 제2 부분 및 상기 기판(100)의 일부가 산화되어 형성된 것일 수 있다. 상기 절연 패턴(125)은 상기 절연 패턴(125)을 사이에 두고 서로 인접한 상기 소자분리 패턴들(105)과 연결될 수 있다. 상기 게이트 전극(400)의 양측에 상기 기판(100)으로부터 에피택시얼하게 성장된 소스/드레인 영역들(300)이 배치될 수 있다. 즉, 상기 소스/드레인 영역들(300)은 상기 기판(100)에 직접적으로 연결될 수 있다. 상기 활성 핀의 제1 부분(110)은, 수직적 위치에 있어서 상기 소스/드레인 영역들(300)의 바닥면들보다 높은 상부면을 가질 수 있고, 수평적 위치에 있어서 상기 소스/드레인 영역들(300) 사이에 위치할 수 있다. 상기 절연 패턴(125)은 상기 소스/드레인 영역들(300) 사이에 배치될 수 있고, 이에 따라, 상기 절연 패턴(125)은 상기 활성 핀의 제1 부분(110) 아래에 국소적으로 배치될 수 있다. 상기 절연 패턴(125)의 상부면의 높이는 상기 게이트 전극(400)의 최하부면의 높이보다 높을 수 있다. The device isolation patterns 105 defining the active pattern 103 may be disposed on the substrate 100. [ The device isolation patterns 105 may extend in a first direction (e.g., the Y direction). (For example, in the Z direction) perpendicular to both the first direction and the second direction (for example, the X direction) intersecting the first direction from the substrate 100 on the substrate 100, The first portion 110 of the active pin may be disposed. A first portion 110 of the active pin may be disposed on the active pattern 103. A gate electrode 400 may be disposed on the substrate 100 to traverse the first portion 110 of the active pin. The first portion 110 of the active pin may be a channel region located below the gate electrode 400. The gate electrode 400 may be formed to face the upper surface and both sidewalls of the first portion 110 of the active pin. A first portion 110 of the active pin and an insulating pattern 125 disposed below the first portion 110. The active pattern 103 may be separated from the active pattern 103 by an insulating pattern 125 disposed below the first portion 110 of the active pin. The insulating pattern 125 may be formed by oxidizing a second portion of the active pin and a portion of the substrate 100. The insulation pattern 125 may be connected to the element isolation patterns 105 adjacent to each other with the insulation pattern 125 interposed therebetween. Epitaxially grown source / drain regions 300 may be disposed on either side of the gate electrode 400 from the substrate 100. That is, the source / drain regions 300 may be directly connected to the substrate 100. The first portion 110 of the active pin may have a top surface that is higher than the bottom surfaces of the source / drain regions 300 in a vertical position, and the source / 300, respectively. The isolation pattern 125 may be disposed between the source / drain regions 300 such that the insulation pattern 125 is locally disposed below the first portion 110 of the active pin . The height of the upper surface of the insulating pattern 125 may be higher than the height of the lowermost surface of the gate electrode 400.

상기 기판(100) 상에, 상기 소스/드레인 영역들(300) 및 상기 게이트 전극(400)의 양 측벽들을 덮는 하부 층간절연막(350)이 배치될 수 있다. 상기 하부 층간절연막(350)과 상기 게이트 전극(400) 사이에 게이트 스페이서(210)가 배치될 수 있다. 게이트 유전 패턴(410)이 상기 게이트 스페이서(210)와 상기 게이트 전극(400) 사이에 배치될 수 있다. 상기 게이트 유전 패턴(410)은 상기 게이트 전극(400)과 상기 활성 핀의 제1 부분(110) 사이에도 배치될 수 있다. 상기 게이트 유전 패턴(410)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(410)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전 패턴(410)은 상기 활성 핀의 제1 부분(125)으로부터 수평적으로 연장되어 상기 소자분리 패턴(105)의 상부면을 부분적으로 덮을 수 있다. 하지만, 본 발명의 일 실시예에 따르면, 상기 소자분리 패턴(105)의 상부면은 상기 게이트 유전 패턴(410)에 의해 덮이지 않는 부분들을 가질 수 있다. 일 예로, 상기 게이트 전극들(400)에 의해 덮이지 않는 상기 소자분리 패턴(105)의 상부면은 상기 하부 층간 절연막(350)에 의해 덮일 수 있다. 상기 게이트 유전 패턴(410)은 상기 게이트 전극(400)의 바닥면을 따라 연장될 수 있다.
A lower interlayer insulating film 350 covering the source / drain regions 300 and both side walls of the gate electrode 400 may be disposed on the substrate 100. A gate spacer 210 may be disposed between the lower interlayer insulating layer 350 and the gate electrode 400. A gate dielectric pattern 410 may be disposed between the gate spacer 210 and the gate electrode 400. The gate dielectric pattern 410 may also be disposed between the gate electrode 400 and the first portion 110 of the active pin. The gate dielectric pattern 410 may include at least one of the high-k films. In one example, the gate dielectric pattern 410 may include at least one of hafnium oxide, hafnium silicate, zirconium oxide, or zirconium silicate. The gate dielectric pattern 410 may extend horizontally from the first portion 125 of the active pin to partially cover the top surface of the device isolation pattern 105. However, according to an embodiment of the present invention, the top surface of the device isolation pattern 105 may have portions that are not covered by the gate dielectric pattern 410. For example, the upper surface of the device isolation pattern 105 not covered by the gate electrodes 400 may be covered with the lower interlayer insulating film 350. The gate dielectric pattern 410 may extend along the bottom surface of the gate electrode 400.

본 발명의 개념에 따르면, 절연 패턴이 채널 영역의 하부에만 선택적으로 형성될 수 있다. 이에 따라, 상기 채널 영역은 상기 절연 패턴에 의해 기판과 분리될 수 있다. 즉, 본 발명에 따른 전계효과 트랜지스터는 핀 온 인슐레이터(Fin on Insulator) 구조로 형성되어 숏 채널 효과(short channel effect)가 개선될 수 있다. 또한, 소스/드레인 영역들이 상기 기판에 직접적으로(directly) 연결됨으로써, 전계효과 트랜지스터의 누설 전류 및 셀프 히팅(self heating) 특성이 개선될 수 있다.
According to the concept of the present invention, the insulating pattern can be selectively formed only at the bottom of the channel region. Accordingly, the channel region can be separated from the substrate by the insulating pattern. That is, the field-effect transistor according to the present invention may be formed in a fin-on-insulator structure to improve a short channel effect. Also, by directly connecting the source / drain regions to the substrate, the leakage current and self heating characteristics of the field effect transistor can be improved.

도 12 및 도 13은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치들을 도식적으로 설명하기 위한 도면들이다. 12 and 13 are diagrams for schematically explaining electronic devices including a semiconductor device according to embodiments of the present invention.

도 12를 참조하면, 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 장치(1300)는 PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), 유무선 전자 기기 또는 이들 중의 적어도 둘을 포함하는 복합 전자 장치 중의 하나일 수 있다. 전자 장치(1300)는 버스(1350)를 통해서 서로 결합한 제어기(1310), 키패드, 키보드, 화면(display) 같은 입출력 장치(1320), 메모리(1330), 무선 인터페이스(1340)를 포함할 수 있다. 제어기(1310)는 예를 들면 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로 컨트롤러, 또는 이와 유사한 것들을 포함할 수 있다. 메모리(1330)는 예를 들면 제어기(1310)에 의해 실행되는 명령어를 저장하는데 사용될 수 있다. 메모리(1330)는 사용자 데이터를 저장하는 데 사용될 수 있으며, 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 전자 장치(1300)는 RF 신호로 통신하는 무선 통신 네트워크에 데이터를 전송하거나 네트워크에서 데이터를 수신하기 위해 무선 인터페이스(1340)를 사용할 수 있다. 예를 들어 무선 인터페이스(1340)는 안테나, 무선 트랜시버 등을 포함할 수 있다. 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, iBurst, WiBro, WiMAX, WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS 등과 같은 통신 시스템의 통신 인터페이스 프로토콜을 구현하는데 이용될 수 있다.12, an electronic device 1300 including a semiconductor device according to embodiments of the present invention may be a PDA, a laptop computer, a portable computer, a web tablet, a cordless telephone, A digital music player, a wired or wireless electronic device, or a composite electronic device including at least two of them. The electronic device 1300 may include an input and output device 1320 such as a controller 1310, a keypad, a keyboard, a display, a memory 1330, and a wireless interface 1340 coupled together via a bus 1350. Controller 1310 may include, for example, one or more microprocessors, digital signal processors, microcontrollers, or the like. Memory 1330 may be used, for example, to store instructions executed by controller 1310. [ The memory 1330 may be used to store user data and may include a semiconductor device according to embodiments of the present invention described above. The electronic device 1300 may use the wireless interface 1340 to transmit data to or receive data from a wireless communication network that communicates with an RF signal. For example, the wireless interface 1340 may include an antenna, a wireless transceiver, and the like. The electronic device 1300 may be any of the following devices: CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000, Wi-Fi, Muni Wi-Fi, Bluetooth, DECT, Wireless USB, Flash-OFDM, IEEE 802.20, GPRS, , WiMAX-Advanced, UMTS-TDD, HSPA, EVDO, LTE-Advanced, MMDS, and the like.

도 13을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 메모리 시스템(memory system)을 구현하기 위해 사용될 수 있다. 메모리 시스템(1400)은 대용량의 데이터를 저장하기 위한 메모리 소자(1410) 및 메모리 컨트롤러(1420)를 포함할 수 있다. 메모리 컨트롤러(1420)는 호스트(1430)의 읽기/쓰기 요청에 응답하여 메모리 소자(1410)로부터 저장된 데이터를 독출 또는 기입하도록 메모리 소자(1410)를 제어한다. 메모리 컨트롤러(1420)는 호스트(1430), 가령 모바일 기기 또는 컴퓨터 시스템으로부터 제공되는 어드레스를 메모리 소자(1410)의 물리적인 어드레스로 맵핑하기 위한 어드레스 맵핑 테이블(Address mapping table)을 구성할 수 있다. 메모리 소자(1410)는 상술한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.Referring to FIG. 13, semiconductor devices according to embodiments of the present invention may be used to implement a memory system. The memory system 1400 may include a memory device 1410 and a memory controller 1420 for storing large amounts of data. Memory controller 1420 controls memory device 1410 to read or write the stored data from memory device 1410 in response to a read / write request of host 1430. The memory controller 1420 may configure an address mapping table for mapping an address provided by the host 1430, e.g., a mobile device or a computer system, to the physical address of the memory device 1410. The memory element 1410 may include a semiconductor device according to the above-described embodiments of the present invention.

본 발명의 실시예들에 따른 반도체 장치가 실장된 패키지는 상기 반도체 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.The package on which the semiconductor device according to the embodiments of the present invention is mounted may further include a controller and / or a logic element for controlling the semiconductor device.

본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다. The foregoing description of embodiments of the present invention provides illustrative examples for the description of the present invention. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. It is clear.

100: 기판 110: 활성 핀의 제1 부분
120: 활성 핀의 제2 부분 AF: 활성 핀
130: 캡핑 패턴 140: 트렌치들
105: 소자분리 패턴들 103: 활성 영역들
150: 식각 정지막 151: 식각 정지 패턴
200: 희생 게이트 패턴 210: 게이트 스페이서
R1: 제1 영역 R2: 제2 영역
300: 소스/드레인 영역들 350: 하부 층간 절연막
360: 갭 영역 400: 게이트 전극
410: 게이트 유전 패턴 125: 절연 패턴100: substrate 110: first portion of active pin
120: second part of active pin AF: active pin
130: capping pattern 140: trenches
105: Element isolation patterns 103: Active regions
150: etch stop film 151: etch stop pattern
200: sacrificial gate pattern 210: gate spacer
R1: first region R2: second region
300: source / drain regions 350: lower interlayer insulating film
360: gap region 400: gate electrode
410: Gate dielectric pattern 125: Insulation pattern

Claims (12)

기판을 패터닝하여 활성 핀을 형성하는 것;
상기 기판 상에, 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것;
상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것;
상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀을 노출하는 갭 영역을 형성하는 것; 및
상기 갭 영역에 의해 노출된 상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것을 포함하되,
상기 절연 패턴은 상기 활성 핀을 상기 기판으로부터 분리시키고,
상기 기판을 패터닝하여 활성 핀을 형성하는 것은:
상기 기판을 패터닝하여 활성 핀의 제1 부분을 형성하는 것;
상기 기판에, 상기 활성 핀의 제1 부분의 측벽들을 따라 정렬된 측벽들을 갖는 소자분리 패턴들을 형성하는 것; 및
상기 소자분리 패턴들의 상부를 식각하여, 상기 소자분리 패턴들에 의해 노출된 측벽들을 갖는 활성 핀의 제2 부분을 형성하는 것을 포함하고,
상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은:
상기 활성 핀의 제2 부분에 산화 공정을 수행하는 것; 및
상기 산화 공정에 의해 상기 활성 핀의 제2 부분 아래의 상기 기판의 일부를 산화시키는 것을 포함하는 반도체 장치의 제조방법.Patterning the substrate to form active pins;
Forming a sacrificial gate pattern across the active fin on the substrate;
Forming an interlayer insulating film covering the sacrificial gate pattern;
Removing the sacrificial gate pattern to form a gap region for exposing the active fin in the interlayer insulating film; And
And oxidizing a part of the active fin exposed by the gap region to form an insulating pattern between the active pin and the substrate,
Wherein the insulating pattern separates the active pin from the substrate,
Patterning the substrate to form active pins may include:
Patterning the substrate to form a first portion of the active pin;
Forming device isolation patterns in the substrate having sidewalls aligned along sidewalls of the first portion of the active pin; And
And etching an upper portion of the element isolation patterns to form a second portion of the active fin having sidewalls exposed by the element isolation patterns,
Oxidizing a portion of the active pin to form an insulating pattern between the active pin and the substrate:
Performing an oxidation process on the second portion of the active pin; And
And oxidizing a portion of the substrate under the second portion of the active fin by the oxidation process. 삭제delete 삭제delete 청구항 1에 있어서,
상기 절연 패턴은, 상기 절연 패턴을 사이에 두고 서로 인접한 상기 소자분리 패턴들을 연결하는 반도체 장치의 제조방법.The method according to claim 1,
Wherein the insulating pattern connects the element isolation patterns adjacent to each other with the insulating pattern interposed therebetween. 청구항 1에 있어서,
상기 활성 핀의 일부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것은,
상기 산화 공정을 수행하기 전에 상기 활성 핀의 제2 부분의 측벽들의 일부를 식각하는 것을 더 포함하는 반도체 장치의 제조방법.The method according to claim 1,
And forming an insulating pattern between the active pin and the substrate by oxidizing a part of the active pin,
Further comprising etching a portion of the sidewalls of the second portion of the active fin prior to performing the oxidation process. 삭제delete 청구항 1에 있어서,
상기 기판에, 상기 활성 핀의 제1 부분의 측벽들을 따라 정렬된 측벽들을 갖는 소자분리 패턴들을 형성하는 것은:
상기 기판 상에, 상기 활성 핀의 제1 부분의 상부면 및 측벽들을 덮는 캡핑 패턴을 형성하는 것; 및
상기 캡핑 패턴을 식각 마스크로 상기 기판을 식각하여 트렌치들을 형성하는 것을 포함하되,
상기 소자분리 패턴들은 상기 트렌치들 내에 형성되는 반도체 장치의 제조방법. The method according to claim 1,
Forming on the substrate device isolation patterns having sidewalls aligned along sidewalls of the first portion of the active fin,
Forming on the substrate a capping pattern covering the top surface and sidewalls of the first portion of the active pin; And
And etching the substrate with the capping pattern using an etch mask to form trenches,
Wherein the device isolation patterns are formed in the trenches. 청구항 1에 있어서,
상기 활성 핀은 상기 희생 게이트 패턴 아래의 제1 영역 및 상기 희생 게이트 패턴 양측의 제2 영역들을 포함하되,
상기 활성 핀의 제2 영역들을 식각하여 상기 희생 게이트 패턴의 양측에 소스/드레인 영역들을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.The method according to claim 1,
Wherein the active fin comprises a first region below the sacrificial gate pattern and second regions on both sides of the sacrificial gate pattern,
And etching the second regions of the active fin to form source / drain regions on both sides of the sacrificial gate pattern. 청구항 8에 있어서,
상기 소스/드레인 영역들을 형성하는 것은, 상기 기판으로부터 에피택시얼 층을 성장시키는 것을 포함하는 반도체 장치의 제조방법.The method of claim 8,
Wherein forming the source / drain regions comprises growing an epitaxial layer from the substrate. 청구항 1에 있어서,
상기 갭 영역의 일부를 채우는 게이트 유전 패턴을 형성하는 것; 및
상기 갭 영역의 잔부를 채우는 게이트 전극을 형성하는 것을 더 포함하는 반도체 장치의 제조방법.The method according to claim 1,
Forming a gate dielectric pattern filling a portion of the gap region; And
And forming a gate electrode filling the remaining portion of the gap region. 기판을 패터닝하여 활성 핀을 형성하는 것;
상기 기판 상에, 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것;
상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것;
상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀의 하부를 노출하는 갭 영역을 형성하는 것;
상기 갭 영역에 의해 노출된 상기 활성 핀의 상기 하부의 측벽들의 일부를 식각하는 것; 및
상기 갭 영역에 의해 노출된 상기 활성 핀의 상기 하부를 산화하여 상기 활성 핀과 상기 기판 사이에 절연 패턴을 형성하는 것을 포함하는 반도체 장치의 제조방법.Patterning the substrate to form active pins;
Forming a sacrificial gate pattern across the active fin on the substrate;
Forming an interlayer insulating film covering the sacrificial gate pattern;
Removing the sacrificial gate pattern to form a gap region exposing a lower portion of the active fin in the interlayer insulating film;
Etching a portion of the lower sidewalls of the active fin exposed by the gap region; And
And oxidizing the lower portion of the active pin exposed by the gap region to form an insulating pattern between the active pin and the substrate. 기판을 패터닝하여 활성 핀을 형성하는 것;
상기 기판 상에, 상기 활성 핀을 가로지르는 희생 게이트 패턴을 형성하는 것;
상기 희생 게이트 패턴을 덮는 층간 절연막을 형성하는 것;
상기 희생 게이트 패턴을 제거하여, 상기 층간 절연막 내에 상기 활성 핀의 하부를 노출하는 갭 영역을 형성하는 것; 및
상기 갭 영역에 의해 노출된 상기 활성 핀의 상기 하부에 산화 공정을 수행하는 것을 포함하되,
상기 활성 핀의 상기 하부 아래의 상기 기판의 상부는, 상기 산화 공정 동안 산화되는 반도체 장치의 제조방법.Patterning the substrate to form active pins;
Forming a sacrificial gate pattern across the active fin on the substrate;
Forming an interlayer insulating film covering the sacrificial gate pattern;
Removing the sacrificial gate pattern to form a gap region exposing a lower portion of the active fin in the interlayer insulating film; And
And performing an oxidation process on the lower portion of the active pin exposed by the gap region,
Wherein an upper portion of the substrate below the lower portion of the active pin is oxidized during the oxidation process.
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