KR101967614B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

게이트 라스트 구조에서 유전율이 낮은 물질 및 에어갭을 이용하여 게이트 스페이서를 형성함으로써, 게이트와 소오스 및/또는 드레인간의 용량 커플링(capacitive coupling) 현상을 경감시킬 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 기판 상에 더미 게이트 패턴과 상기 더미 게이트 패턴의 측벽에 배치되는 스페이서를 형성하고, 상기 스페이서를 제거하여, 상기 더미 게이트 패턴 양측에 에어갭을 형성하고, 상기 더미 게이트 패턴을 제거하여, 상기 기판을 노출시키고, 상기 노출된 기판 상에, 고유전율 절연막을 포함하는 게이트 절연막 및 금속 게이트 전극을 순차적으로 형성하는 것을 포함한다.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체 소자 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 게이트 라스트 구조에서 유전율이 낮은 물질 및 에어갭을 이용하여 게이트 스페이서를 형성함으로써, 게이트와 소오스 및/또는 드레인간의 용량 커플링(capacitive coupling) 현상을 경감시킬 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 기판 상에 더미 게이트 패턴과 상기 더미 게이트 패턴의 측벽에 배치되는 스페이서를 형성하고, 상기 스페이서를 제거하여, 상기 더미 게이트 패턴 양측에 에어갭을 형성하고, 상기 더미 게이트 패턴을 제거하여, 상기 기판을 노출시키고, 상기 노출된 기판 상에, 고유전율 절연막을 포함하는 게이트 절연막 및 금속 게이트 전극을 순차적으로 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 에어갭을 형성하는 것은 상기 기판 상에 상기 스페이서의 측벽을 감싸고, 상기 스페이서를 노출시키는 층간 절연막을 형성하고, 상기 스페이서를 제거하여 상기 층간 절연막 내에 제1 리세스를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 리세스를 컨포말하게 덮는 라이너를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 라이너가 형성된 상기 제1 리세스 및 상기 더미 게이트 패턴을 덮는 블로킹막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 블로킹막의 일부는 상기 제1 리세스의 상부를 메워 상기 에어갭을 형성한다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 패턴을 제거하는 것은 상기 블로킹막을 평탄화하여 상기 더미 게이트 패턴을 노출시키고, 상기 노출된 더미 게이트 패턴을 식각하여, 상기 층간 절연막 내에 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 더미 게이트 패턴의 상측면에 에어갭 스페이서를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 에어갭 스페이서를 형성하는 것은 상기 제1 리세스를 메우는 충진재를 형성하고, 상기 충진재의 일부를 제거하여, 제2 리세스를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 에어갭 스페이서를 형성한 후, 상기 충진재를 제거하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 스페이서를 제거하는 것은 상기 기판 상에 상기 스페이서의 일부를 남기는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 스페이서 측면의 상기 기판을 식각하여, 트렌치를 형성하고, 상기 트렌치에 상기 기판으로부터 융기된 반도체 패턴을 형성하는 것을 더 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 다른 태양은 기판 상에 고유전율 게이트 절연막과 더미 게이트 전극이 순차적으로 형성되는 더미 게이트 패턴을 형성하고, 상기 더미 게이트 패턴의 측벽에 스페이서를 형성하고, 상기 스페이서를 제거하여, 상기 더미 게이트 패턴 양측에 에어갭을 형성하고, 상기 더미 게이트 전극을 제거한 후, 상기 고유전율 게이트 절연막 상에 금속 게이트 전극을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 에어갭을 형성하는 것은 상기 기판 상에 상기 스페이서를 감싸고, 상기 스페이서를 노출시키는 층간 절연막을 형성하고, 상기 스페이서를 제거하여, 상기 층간 절연막 내에 제1 리세스를 형성하고, 상기 제1 리세스를 컨포말하게 덮는 라이너를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 라이너가 형성된 상기 제1 리세스 및 상기 더미 게이트 전극을 덮는 블로킹막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 라이너가 형성된 상기 제1 리세스를 메우는 충진재를 형성하고, 상기 충진재의 일부를 제거하여, 제2 리세스를 형성하고, 상기 제2 리세스의 측벽에 에어갭 스페이서를 형성하고, 상기 에어갭 스페이서를 형성한 후, 상기 충진재를 제거하는 것을 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 23는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면이다.
도 24는 본 발명의 실시예에 따른 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 25는 본 발명의 실시예에 따른 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 26은 본 발명의 실시예에 따른 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1을 참조하여, 기판(10) 상에 더미 게이트 패턴(100)을 형성할 수 있다. 더미 게이트 패턴(100)의 측벽에는 스페이서(110)가 형성된다. 더미 게이트 패턴(100)은 더미 게이트 절연막(102)과 더미 게이트 전극(104)이 순차적으로 적층되어 형성될 수 있다. 더미 게이트 패턴(100)의 상부에는 게이트 하드마스크(106)를 더 형성할 수 있다. 게이트 하드마스크(106)가 형성될 경우, 스페이서(110)는 더미 게이트 패턴(100) 및 게이트 하드마스크(106)의 측벽에 형성될 수 있다.
기판(10) 상에 더미 절연막, 더미 전극막 및 하드마스크막을 순차적을 형성할 수 있다. 하드마스크막 상에 더미 게이트 패턴(100) 및 게이트 하드마스크(106) 형성을 위한 마스크 패턴(미도시)을 형성할 수 있다. 마스크 패턴을 마스크로 이용하여 식각하여, 기판(10) 상에 더미 게이트 패턴(100) 및 게이트 하드마스크(106)를 형성할 수 있다. 이 후, 기판(10) 상에 더미 게이트 패턴(100)을 덮는 스페이서막을 형성할 수 있다. 스페이서막을 방향성 식각을 하여, 더미 게이트 패턴(100) 및 게이트 하드마스크(106)의 측벽에 스페이서(110)를 형성할 수 있다.
구체적으로, 기판(10)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(10)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 본 발명에 따른 반도체 소자 제조 방법에서, 기판(10)은 실리콘 기판인 경우를 들어 설명한다. 더미 절연막은 예를 들어, 실리콘 산화막(SiO2), 실리콘 산질화막(SiON) 및 이들의 조합 중 하나를 포함할 수 있다. 더미 절연막은 예를 들어, 열처리, 화학 물질 처리, 원자층 증착법(ALD) 또는 화학 기상 증착법(CVD) 등을 이용하여 형성할 수 있다. 더미 전극막은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 다결정 실리콘은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있고, 비정질 실리콘은 예를 들어, 스퍼터링(sputtering), 화학 기상 증착법, 플라즈마 증착법 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 하드마스크막은 예를 들어, 질화막, 산화막 및 이들의 조합을 포함할 수 있다. 하드마스크막은 예를 들어, 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다. 스페이서막은 예를 들어, 질화막 또는 산화막을 포함할 수 있고, 화학 기상 증착법으로 형성될 수 있다.
이 후 설명되는 제조 방법에서, 게이트 하드마스크(106) 및 스페이서(110)는 동시에 식각되어, 제거될 필요가 있으므로, 게이트 하드마스크(106) 및 스페이서(110)는 동일한 물질 또는 동일한 가스 또는 에천트에 식각되는 물질일 수 있다. 또한, 게이트 하드마스크(106) 및 스페이서(110)를 제거할 때, 주변의 위치하는 막들 예를 들어, 층간 절연막 등과 식각 선택비를 가질 필요가 있다. 게이트 하드마스크(106) 및 스페이서(110)은 상기와 같은 조건을 만족하면 충분할 수 있다. 하지만, 본 발명의 실시예에 따른 반도체 소자 제조 방법에서, 게이트 하드마스크(106) 및 스페이서(110)는 실리콘 질화물인 경우로 설명한다.
도 2를 참조하여, 스페이서(110) 양측의 기판(10)을 식각하여, 기판(10) 내에 제1 트렌치(120t)를 형성할 수 있다. 제1 트렌치(120t) 내에 기판(10)으로부터 융기된 반도체 패턴(120)을 형성할 수 있다.
구체적으로, 더미 게이트 패턴(100) 및 스페이서(110)와 비오버랩되는 기판(10) 영역을 식각하여, 제1 트렌치(120t)를 형성할 수 있다. 기판(10)을 식각하는 것은 건식 또는 습식 식각 공정에 의해 수행될 수 있다. 제1 트렌치(120t)는 기판(10)의 상면에서 하면으로 만입된 구조일 수 있다. 제1 트렌치(120t)에는 반도체 패턴(120)이 형성되고, 반도체 패턴(120)에 의해 채널 영역에 작용하는 압축 또는 인장 응력이 극대화될 수 있다. 채널 영역에 인장 또는 압축 응력을 극대화하기 위해, 제1 트렌치(120t) 단면은 여러 가지 형상을 가질 수 있다. 도 2에서의 제1 트렌치(120t)의 단면 형상은 박스 형태를 갖는 것으로 도시하고 있지만, 이에 제한되는 것은 아니고, 예를 들어, 시그마(∑)형의 형상일 수도 있다.
제1 트렌치(120t) 내에 반도체 패턴(120)이 형성될 수 있다. 반도체 패턴(120)은 더미 게이트 패턴(100)과 기판(10)의 경계면보다 융기되어 형성될 수 있으나, 이에 제한되는 것은 아니다. 반도체 패턴(120)에 의해, 채널 영역에 인장 또는 압축 응력이 가해질 수 있고, 이를 통해 반도체 소자의 성능이 향상될 수 있다. 반도체 패턴(120)은 예를 들어, 트랜지스터의 소스와 드레인이 될 수 있다. 반도체 패턴(120)은 제1 트렌치(120t) 내에 반도체 물질을 에피택셜(epitaxial) 성장시켜 형성될 수 있다. 즉, 반도체 패턴(120)은 단결정 에피택셜층일 수 있다. 반도체 패턴(120)은 예를 들어, 화학 기상 증착 공정 또는 원자층 증착법으로 형성될 수 있다. 반도체 패턴(120)은 채널 영역에 인장 또는 압축 응력을 주기 위한 것일 경우, 기판(10)과는 다른 격자 상수를 갖는 물질일 수 있으나, 이에 제한되는 것은 아니다. 반도체 소자가 p형의 MOS(PMOS) 트랜지스터인 경우, 정공(hall)에 의해서 반도체 소자가 동작이 되므로, 기판(10)에 압축 응력을 가하는 것이 좋을 수 있다. 반도체 패턴(120)은 기판(10)보다 격자 상수가 큰 물질로 형성될 수 있다. 즉, 기판(10)이 실리콘(Si)인 경우, 반도체 패턴(120)은 실리콘보다 격자 상수가 큰 실리콘저머늄(SiGe)으로 형성할 수 있다. 반도체 소자가 n형의 MOS(NMOS) 트랜지스터인 경우, 전자(electron)에 의해서 반도체 소자가 동작이 되므로, 기판(10)에 인장 응력을 가하는 것이 좋을 수 있다. 반도체 패턴(120)은 기판(10)보다 격자 상수가 작은 물질로 형성될 수 있다. 즉, 기판(10)이 실리콘(Si)으로 이뤄진 경우, 반도체 패턴(120)은 실리콘보다 격자 상수가 작은 실리콘카바이드(SiC)로 형성할 수 있다. 하지만, 반도체 소자가 n형인 MOS(NMOS) 트랜지스터인 경우, 제1 트렌치(120t) 내의 반도체 패턴(120)은 융기된 실리콘 에피택셜막을 형성할 수 있다.
도 3 및 도 4를 참조하여, 스페이서(110)의 측벽을 감싸면서, 스페이서(110)를 노출시키는 제1 층간 절연막(130)을 형성할 수 있다. 제1 층간 절연막(130)에 의해, 게이트 하드마스크(106) 및 스페이서(110)는 노출이 될 수 있다. 제1 층간 절연막(130)은 스페이서(110)의 상부를 제외한 스페이서(110)의 측벽을 감쌀 수 있다. 제1 층간 절연막(130)은 스페이서(110) 및 게이트 하드마스크(106)와 식각 선택비를 갖는 물질일 수 있다. 이 후 공정에서, 스페이서(110) 및 게이트 하드마스크(106)는 식각되어 제거되지만, 제1 층간 절연막(130)은 스페이서(110) 및 게이트 하드마스크(106)에 비하여 식각이 덜 될 필요가 있기 때문이다.
도 3을 참조하여, 게이트 하드마스크(106) 및 스페이서(110)을 덮는 절연막을 기판(10) 상에 형성할 수 있다. 이 후, 절연막을 평탄화하여, 게이트 하드마스크(106)를 노출시킴과 동시에, 제1 층간 절연막(130)은 형성될 수 있다. 제1 층간 절연막(130)은 저유전율 물질이 사용될 수 있고, 예를 들어 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있다. 본 발명의 실시예에서, 스페이서(110) 및 게이트 하드마스크(106)는 실리콘 질화물이고 제1 층간 절연막(130)은 실리콘 산화막인 경우로 설명한다.
도 4를 참조하여, 에치백(etch back)을 통하여, 제1 층간 절연막(130) 상면의 높이를 낮출 수 있다. 제1 층간 절연막(130)의 상면은 게이트 하드마스크(106)의 상면보다 낮은 높이를 가질 수 있다. 에치백된 제1 층간 절연막(130)은 스페이서(110)의 상부를 제외한 스페이서(110)의 측벽을 감싸고 있다. 도 3에서의 평탄화된 제1 층간 절연막(130)은 게이트 하드마스크(106)는 노출시키지만, 스페이서(110)는 노출시키지 않을 수 있다. 이와 같은 경우, 이 후 스페이서(110)를 제거하는 공정이 용이하지 않을 수 있기 때문이다. 또한, 제1 층간 절연막(130)의 상면과 만나는 스페이서(110)의 폭 d는 스페이서(110)를 제거한 후 진행되는 에어갭 형성 공정의 편이성을 위해 넓을 필요가 있다. 제1 층간 절연막(130)의 상면과 만나는 스페이서(110)의 폭 d가 좁게 되면, 에어갭이 형성된 이 후의 공정에서 에어갭이 다른 물질로 메워지는 문제가 발생될 수 있다.
도 4 및 도 5를 참조하여, 스페이서(110) 및 게이트 하드마스크(106)를 제거하여, 제1 층간 절연막(130) 내에 제1 리세스(110r)를 형성할 수 있다. 제1 리세스(110r)는 제1 층간 절연막(130) 및 더미 게이트 패턴(100)으로 둘러싸여, 제1 층간 절연막(130) 내에 형성될 수 있다. 즉, 더미 게이트 패턴(100)의 양측에 공간이 형성되게 된다.
스페이서(110) 및 게이트 하드마스크(106)를 제거할 때, 기판(10) 상에 스페이서의 일부(110a)을 남길 수 있다. 제1 리세스(110r)의 하면은 스페이서의 일부(110a)로 이뤄질 수 있다. 하지만, 스페이서(110)를 모두 제거한다면, 제1 리세스(110r)의 하면은 노출된 기판(10)일 수 있다. 스페이서(110)가 모두 제거하게 되면, 스페이서 제거 공정 중 기판(10)이 피해를 받을 수 있다. 만약 기판(10)이 피해(damage)를 받게 되면, 채널 영역에도 영향을 줘, 반도체 소자의 신뢰성에 문제가 발생할 수 있기 때문에, 스페이서의 일부(110a)를 기판(10) 상에 남기는 것이 바람직할 수 있다.
구체적으로, 스페이서(110) 및 게이트 하드마스크(106)의 제거는 예를 들어, 습식 식각, 건식 식각 및 이들의 조합을 이용하여 수행할 수 있다. 습식 식각에 사용되는 에천트 또는 건식 식각에 사용되는 식각 가스는 스페이서(110) 및 게이트 하드마스크(106)에 대한 식각 선택성을 갖는 물질이어야 한다. 즉, 제1 층간 절연막(130)은 스페이서(110) 및 게이트 하드마스크(106)의 제거에 사용되는 식각 물질에 대해서 식각 내성 물질일 수 있다. 스페이서(110) 및 게이트 하드마스크(106)만을 선택적으로 식각하여 제거하고, 스페이서(110)가 있었던 부분에 제1 리세스(110r)를 형성시켜야 하기 때문이다.
도 6을 참조하여, 제1 리세스(110r)를 컨포말하게 덮는 라이너(140)를 형성할 수 있다. 라이너(140)는 제1 리세스(110r) 뿐만 아니라, 제1 층간 절연막(130) 상면에도 형성될 수 있다. 하지만, 마스크 패턴(미도시)를 이용할 경우, 제1 리세스(110r) 내부에만 라이너가 형성될 수도 있다. 제1 리세스(110r)를 덮는 라이너(140) 중 더미 게이트 패턴(100) 측면에 형성된 부분은 이 후 공정에서, 금속 게이트 형성을 위한 서포터 역할 구체적으로, 측벽 역할을 할 수 있다. 제1 리세스(110r)를 컨포말하게 덮는 라이너(140)를 형성한 후, 제1 제1 리세스(110r)의 내부 공간의 폭은 감소할 수 있지만, 여전히 내부에 공기층은 남아있게 된다.
구체적으로, 라이너(140)는 예를 들어, 저유전율 SiOCN, 저유전율 SiBN, 저유전율 SiBCN, SiON, SiN 및 이들의 조합을 포함할 수 있다. 하지만, 이 후의 제조 공정을 고려할 때, 라이너(140)는 층간 절연막들과 더미 게이트 패턴을 이루는 막들과 식각 선택비를 갖는 물질이면 충분하므로, 이에 제한되는 것은 아니다. 라이너(140)의 두께는 균일할 필요가 있으므로, 라이너(140)는 예를 들어, 원자층 증착법 방식을 이용하여 형성될 수 있다. 구체적으로, 라이너(140)가 저유전율 SiBN인 경우, 저유전율 SiBN을 원자층 증착법으로 형성하는 방법에 대해서 설명한다. 먼저, 실리콘 전구체, 예를 들어 다이클로로 사일렌(SiH2Cl2), 실란(SiH4), 다이 실란(Si2H6) 또는 Si을 포함하는 유기 전구체(Organic precursor) 등을 이용하여, 제1 리세스(110r)를 덮는 제1 실리콘막을 형성한다. 이후, 실리콘 전구체를 퍼지(purge)하고, 보론 전구체, 예를 들어 다이 보란(B2H6) 등을 이용하여, 제1 실리콘막 상에 보론막을 형성한다. 보론 전구체를 퍼지하고, 실리콘 전구체를 이용하여, 보론막 상에 제2 실리콘막을 형성한다. 이 후, 실리콘 전구체를 퍼지(purge)하고, 질소 전구체, 예를 들어 암모니아(NH3) 등을 이용하여, 제2 실리콘막 상에 질소막을 형성한다. 상기와 같은 과정을 반복하여, 타겟 두께의 라이너(140)를 형성할 수 있다. 라이너(140)가 저유전율 SiOCN, 또는 SiN인 경우도, 저유전율 SiBN와 같은 반복되는 증착 공정을 통해 라이너(140)를 형성할 수 있다.
도 7을 참조하여, 라이너(140)가 형성된 제1 리세스(110r), 더미 게이트 패턴(100) 및 제1 층간 절연막(130)을 덮는 블로킹막(150)을 형성할 수 있다. 블로킹막(150)의 일부는 제1 리세스(110r) 내부로 삽입되어, 제1 리세스(110r)의 상부를 메울 수 있다. 블로킹막(150)은 제1 리세스(110r)를 덮어 에어갭(160)을 형성할 수 있다. 이를 통해, 에어갭(160)은 더미 게이트 패턴(100)의 양측에 형성될 수 있다. 즉, 즉, 에어갭(160)과 라이너(140)로 이뤄진 저유전율의 하이브리드 스페이서가 형성될 수 있다. 에어갭(160)은 라이너(140) 및 블로킹막(150)에 의해 둘러싸여 형성될 수 있다.
구체적으로, 블로킹막(150)은 예를 들어, 저유전율 SiOCN, 저유전율 SiBN, 저유전율 SiBCN, SiON, SiN 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이 후의 제조 공정을 고려할 때, 블로킹막(150)은 층간 절연막들과 더미 게이트 패턴을 이루는 막들과 식각 선택비를 갖는 물질이면 된다. 블로킹막(150) 및 라이너(140)는 예를 들어, 동일한 물질로 이뤄질 수 있으나, 이에 제한되는 것은 아니다. 블로킹막(150)은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다. 화학 기상 증착법은 대체로 스텝 커버리지(step coverage)가 좋은 증착 방법 중의 하나이다. 블로킹막(150)을 형성하는데 사용되는 화학 기상 증착법은 예를 들어, 스텝 커버리지가 75％ 이하인 공정이 사용될 수 있다. 스텝 커버리지가 높게 되면, 블로킹막(150)은 라이너(140)를 따라 컨포말하게 형성될 수 있다. 이 같은 경우, 제1 리세스(110r)를 모두 메우거나, 대부분을 메울 수도 있어, 에어갭(160)은 형성되지 않거나 극히 적은 크기가 될 수 있다.
도 8을 참조하여, 블로킹막(150)을 평탄화하여, 제1 층간 절연막(130)을 노출시킬 수 있다. 더미 게이트 패턴(100) 및 에어갭(160) 상에 형성된 블로킹막(150)은 예를 들어, 회전된 "ㄷ" 형태일 수 있다. 하지만, 더미 게이트 패턴(100) 상면 높이와 제1 층간 절연막(130) 상면의 높이 관계에 따라, 블로킹막(150)의 단면 형상은 달라질 수 있으므로, 이에 제한되는 것은 아니다.
도 9를 참조하여, 노출된 제1 층간 절연막(130) 일부를 제거하여, 제2 트렌치(130t)를 형성할 수 있다. 제2 트렌치(130t)의 바닥면은 남겨진 제1 층간 절연막(130)일 수 있고, 제2 트렌치(130t)의 측면은 라이너(140)일 수 있다. 하지만, 도 9에서 도시된 것과는 달리, 제2 트렌치(130t)에 의해 반도체 패턴(120)과 제1 층간 절연막(130)이 모두 노출될 수도 있다.
도 10을 참조하여, 제2 트렌치(130t)를 메우는 절연막을 기판(10) 상에 형성할 수 있다. 절연막을 평탄화하여 더미 게이트 패턴(100)을 노출시킴과 동시에, 제2 층간 절연막(132)은 형성될 수 있다. 제2 층간 절연막(132)은 저유전율 물질이 사용될 수 있고, 예를 들어 FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있다.
도 11을 참조하여, 노출된 더미 게이트 패턴(100)을 식각하여, 제1 및 제2 층간 절연막(130, 132) 내에 제3 트렌치(100t)를 형성할 수 있다. 제3 트렌치(100t)는 기판(10) 상면을 노출시킬 수 있다. 제3 트렌치(100t)의 측벽은 라이너(140)일 수 있다. 만약, 도 5의 공정에서 스페이서(110)가 완전히 제거되지 않았다면, 제3 트렌치(100t)의 하부 측벽은 스페이서의 일부(110a)일 수 있다.
더미 게이트 전극(104)이 실리콘인 경우, 더미 게이트 전극(104)을 제거하는 식각 공정은 예를 들어, 암모니아, TMAH(tetramethyl ammonium hydroxide) 및/또는 TEAH(tetraethylammonium hydroxide) 등을 이용한 습식 식각 공정이 이용될 수 있으나, 이에 제한되는 것은 아니다. 더미 게이트 전극(104)을 제거한 후, 노출되는 더미 게이트 절연막(102) 역시 식각 공정을 통하여 제거한다. 더미 게이트 절연막(102)은 습식 식각, 건식 식각 및 이들의 조합으로 제거할 수 있다. 더미 게이트 절연막(102)의 물질에 따라, 식각액 또는 식각 가스가 달라질 수 있음은 자명하다.
도 12를 참조하여, 기판(10)이 노출된 제3 트렌치(100t)내에 게이트 절연막(172) 및 금속 게이트 전극(174)을 형성할 수 있다. 게이트 절연막(172)은 고유전율 절연막을 포함할 수 있다. 게이트 절연막(172)과 기판(10) 사이에는 화학적 방식으로 성장시킨 게이트 실리콘 산화막(미도시)을 더 포함할 수 있다. 기판(10)에 컨포말하게 형성되는 게이트 실리콘 산화막은 기판(10)과 게이트 절연막(172) 사이의 경계막 역할을 할 수 있다. 게이트 절연막(172)은 예를 들어, 제3 트렌치(100t)를 따라 컨포말하게 형성될 수 있고, 구체적으로 컵 모양의 단면 형상을 가질 수 있다. 제3 트렌치(100t)에 컨포말하게 형성된 게이트 절연막(172) 상에 금속 게이트 전극(174)을 형성할 수 있다. 제3 트렌치(100t) 내에 게이트 절연막(172) 및 금속 게이트 전극(174)을 순차적으로 형성하여, 게이트 패턴(170)이 형성될 수 있다.
게이트 실리콘 산화막은 예를 들어, 기판(10)을 화학물질로 처리하여 형성할 수도 있다. 구체적으로, 산소 원료 및 암모니아(NH3)를 포함하는 용액으로 기판(10)을 처리하면, 상기 산소 원료에 의해 기판(10)의 소정 영역이 산화되어 게이트 실리콘 산화막이 형성될 수 있다. 이 때, 상기 산소 원료로 과산화수소가 사용될 수 있으나, 이에 제한되는 것은 아니다.
게이트 절연막(172)은 고유전율 절연막을 포함할 수 있고, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되지 않는다. 게이트 절연막(172)은 예를 들어, 화학적 기상 증착법, 물리적 기상 증착법(PVD), 또는 원자층 증착법을 이용하여 형성될 수 있다.
도 12에서 금속 게이트 전극(174)은 단일층으로 도시되었으나, 이에 제한되는 것은 아니다. 금속 게이트 전극(174)은 예를 들어, 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 텅스텐(W) 및 이들의 합금을 포함하는 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 금속 게이트 전극(174)은 TiN-TaN-TiAl-TiN-Ti/Al의 오중막 구조를 가질 수 있다. 금속 게이트 전극(174)은 예를 들어, 화학적 기상 증착법, 물리적 기상 증착법 또는 원자층 증착법 등을 이용하여 형성될 수 있다.
금속 게이트 전극(174) 및 게이트 절연막(172)을 포함하는 게이트 패턴(170)의 양측에는 에어갭(160)과 라이너(140)로 이뤄진 하이브리드 스페이서가 형성되게 된다. 하이브리드 스페이서는 유전 상수가 1인 에어갭(160)과 유전 상수가 비교적 낮은 라이너(140)를 갖는 이중 구조를 가짐으로써, 라이너(140)보다 낮은 유전 상수를 가질 수 있다. 따라서, 하이브리드 스페이서가 형성된 트랜지스터는 게이트와 소오스 및/또는 드레인 간의 용량성 간섭(capacitive coupling) 현상이 감소하여, 트랜지스터의 동작 특성이 향상되게 된다.
도 13 내지 19를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대하여 설명한다. 본 실시예의 라이너를 형성하는 과정은 전술한 실시예의 도 1 내지 도 6까지의 제조 공정과 동일하므로, 설명은 간략히 하거나, 생략하기로 한다. 또한, 에어갭 스페이서를 형성한 후의 공정도 전술한 실시예와 실질적으로 동일하므로, 간략히 하거나, 생략하기로 한다.
도 13 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13을 참조하여, 라이너(140)가 형성된 제1 리세스(110r), 더미 게이트 패턴(100) 및 제1 층간 절연막(130)을 덮는 충진재(180)를 기판(10) 상에 형성할 수 있다. 충진재(180)는 제1 리세스(110r) 내로 삽입되어, 제1 리세스(110r)를 실질적으로 완전히 메울 수 있다.
반도체 소자의 사이즈가 줄어듦에 따라서, 게이트 패턴 양측에 형성되는 스페이서의 폭도 줄어들게 된다. 스페이서를 제거하고 형성된 제1 리세스(110r)의 폭 역시 좁게 된다. 또한, 제1 리세스(110r) 내에 라이너(140)마저 형성되었기 때문에, 제1 리세스(110r) 내부의 폭은 더 줄어들게 된다. 따라서, 라이너(140)가 형성된 제1 리세스(110r)를 메우는 충진재(180)는 예를 들어, 갭-필링(gap-filling)을 잘하는 물질이 이용될 수 있다. 충진재(180)는 예를 들어, SOH 등을 이용할 수 있으나, 이에 제한되는 것은 아니다.
도 14를 참조하여, 에치백을 통하여 더미 게이트 패턴(100) 및 제1 층간 절연막(130) 상의 충진재를 제거할 수 있다. 또한, 제1 리세스(110r)를 메우고 있던 충진재 중 일부를 제거하여, 제2 리세스(180r)를 형성할 수 있다. 제2 리세스(180r)는 충진재(180), 더미 게이트 패턴(100)의 상부 및 제1 층간 절연막(130)의 상부로 둘러싸일 수 있다.
도 15를 참조하여, 제2 리세스(180r), 더미 게이트 패턴(100) 및 제1 층간 절연막(130)을 컨포말하게 덮는 에어갭 스페이서막(165a)를 형성할 수 있다. 제2 리세스(180r)의 양 측벽을 덮는 에어갭 스페이서막(165a)은 서로 이격되어 형성될 수 있다. 즉, 에어갭 스페이서막(165a)에 의해서, 제2 리세스(180r)의 상부가 막히지 않도록 할 수 있다.
구체적으로, 에어갭 스페이서막(165a)는 예를 들어, 산화물 또는 질화물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 에어갭 스페이서막(165a)는 제2 리세스(180r), 더미 게이트 패턴(100) 및 제1 층간 절연막(130) 상에 균일한 두께를 가지고 형성될 필요가 있으므로, 예를 들어, 원자층 증착법을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 16을 참조하여, 에어갭 스페이서막을 식각하여, 제2 리세스(180r) 측벽에 에어갭 스페이서(165)를 형성할 수 있다. 에어갭 스페이서(165)는 더미 게이트 패턴(100)의 상측면 및 제1 층간 절연막(130)의 상측면 상에 각각 형성될 수 있다. 에어갭 스페이서(165)는 충진재(180) 상에 형성되어 있지만, 충진재(180)를 밀폐시키지는 않는다. 즉, 더미 게이트 패턴(100)의 상측면 및 제1 층간 절연막(130)의 상측면 상에 각각 형성된 에어갭 스페이서(165)는 서로 이격되어 있으므로, 에어갭 스페이서(165) 하부의 충진재(180)를 밀폐시키지 않는다.
더미 게이트 패턴(100)의 상측면 및 제1 층간 절연막(130)의 상측면 상에 형성된 각각의 에어갭 스페이서(165)는 서로 높이가 다른 것으로 도시되어 있다. 하지만, 각각의 에어갭 스페이서(165)의 높이가 다른 것은 더미 게이트 패턴(100)의 상면 및 제1 층간 절연막(130)의 상면의 높이가 다른 것에서 기인되었을 뿐, 이에 제한되는 것은 아니다.
도 17을 참조하여, 에어갭 스페이서(165) 하부에 있던 충진재를 제거할 수 있다. 충진재(180)를 제거함으로써, 에어갭 스페이서(165) 하부는 빈 공간이 된다. 충진재(180)는 예를 들어, 애슁(ashing) 공정에 의해 제거될 수 있다. 더미 게이트 패턴(100)의 상측면 및 제1 층간 절연막(130)의 상측면 상에 형성된 에어갭 스페이서(165) 사이로 충진재(180)가 노출되기 때문에, 이 노출된 영역을 이용하여 에어갭 스페이서(165) 하부의 충진재는 제거될 수 있다.
도 18을 참조하여, 에어갭 스페이서(165), 더미 게이트 패턴(100) 및 제1 층간 절연막(130) 상에 블로킹막(150)을 형성할 수 있다. 블로킹막(150)을 형성함으로써, 더미 게이트 패턴(100)의 양측에 에어갭(160)이 형성될 수 있다. 블로킹막(150)의 일부는 에어갭 스페이서(165) 사이로 삽입될 수 있어, 에어갭 스페이서(165)의 상부를 메울 수 있다. 블로킹막(150)은 에어갭 스페이서(165), 더미 게이트 패턴(100) 및 제1 층간 절연막(130) 상에 컨포말하게 형성되는 삽입막(미도시)를 포함할 수 있다.
삽입막은 에어갭 스페이서(165), 더미 게이트 패턴(100) 및 제1 층간 절연막(130) 상에 균일한 두께로 형성되고, 에어갭 스페이서(165) 사이의 좁은 공간에도 형성될 수 있다. 삽입막은 에어갭 스페이서(165) 사이의 좁은 공간을 일부 메워줌으로써, 이후 공정에서 에어갭(160)이 오픈되는 것을 방지하는 역할을 할 수 있다. 삽입막은 예를 들어, 라이너(140)와 동일한 물질로 이뤄질 수 있고, 구체적으로 저유전율 SiOCN, 저유전율 SiBN, SiN 및 이들의 조합을 포함할 수 있다. 삽입막은 예를 들어, 스텝 커버리지가 우수한 원자층 증착법 등을 이용하여 형성될 수 있다. 만약, 블로킹막(150)의 성장 속도 낮춰서, 블로킹막(150)의 일부가 에어갭 스페이서(165) 사이의 좁은 공간을 메워줄 수 있는 경우, 삽입막은 형성되지 않을 수도 있다.
블로킹막(150)은 예를 들어, 저유전율 SiOCN, 저유전율 SiBN, SiN 및 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다. 블로킹막(150) 및 라이너(140)는 예를 들어, 동일한 물질로 이뤄질 수 있으나, 이에 제한되는 것은 아니다. 블로킹막(150)은 예를 들어, 화학 기상 증착법을 이용하여 형성될 수 있다. 블로킹막(150)을 형성하는데 사용되는 화학 기상 증착법은 예를 들어, 스텝 커버리지가 75％ 이하인 공정이 사용될 수 있다.
도 19를 참조하여, 블로킹막(150)을 평탄화하여 제1 층간 절연막(130)을 노출시키고, 노출된 제1 층간 절연막(130) 일부를 제거할 수 있다. 제1 층간 절연막(130) 일부가 제거된 곳에 제2 층간 절연막(132)을 형성할 수 있다. 제2 층간 절연막(132)을 형성할 때, 더미 게이트 패턴(100)도 노출시킬 수 있다. 노출된 더미 게이트 패턴을 제거하여, 제3 트렌치(100t)를 형성할 수 있다. 제3 트렌치(100t) 내에 게이트 절연막(172) 및 금속 게이트 전극(174)을 형성하여, 게이트 패턴(170)을 형성할 수 있다.
도 20 내지 도 22를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해서 설명하기로 한다. 본 실시예는 고유전율 절연막을 포함하는 게이트 절연막을 형성하는 공정을 제외하고는 도 1 내지 12를 통해 설명한 실시예와 실질적으로 동일하다.
도 20 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 20을 참조하여, 기판(10) 상에 고유전율 게이트 절연막(202) 및 더미 게이트 전극(104)이 순차적으로 형성된 더미 게이트 패턴(200)을 형성할 수 있다. 더미 게이트 패턴(200) 상에는 게이트 하드마스크(106)가 더 형성될 수 있다. 더미 게이트 패턴(200)의 측벽에는 스페이서(110)가 형성된다. 고유전율 게이트 절연막(202)과 더미 게이트 전극(104) 사이에는 배리어 패턴(204)이 더 형성될 수 있다.
기판(10) 상에 고유전율막, 배리어막, 더미 전극막 및 하드마스크막을 순차적으로 형성할 수 있다. 하드마스크막 상에 더미 게이트 패턴(200) 형성을 위한 마스크 패턴(미도시)을 형성할 수 있다. 마스크 패턴을 마스크로 이용하여 식각하여, 기판(10) 상에 더미 게이트 패턴(200) 및 게이트 하드마스크(106)를 형성할 수 있다. 이 후, 더미 게이트 패턴(200) 및 게이트 하드마스크(106) 측벽에 스페이서(110)를 형성할 수 있다.
고유전율 게이트 절연막(202)과 기판(10) 사이에 경계막(미도시)이 형성될 수 있다. 경계막은 기판(10)과 고유전율 게이트 절연막(202) 사이의 유전율 차이에서 오는 고유전율 게이트 절연막(202)의 품질 저하를 방지하는 역할을 할 수 있다. 경계막은 예를 들어, 실리콘 산화물, 실리콘 질산화물 및 이들의 조합을 포함할 수 있다.
고유전율 게이트 절연막(202)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
배리어 패턴(204) 예를 들어, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 배리어 패턴(204)는 이 후 진행되는 과정에서 고유전율 게이트 절연막(202)를 보호하는 역할을 할 수 있다.
더미 게이트 전극(104)은 예를 들어, 실리콘일 수 있고, 구체적으로, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si) 및 이들의 조합 중 하나를 포함할 수 있다. 이 후 설명되는 제조 방법에서, 게이트 하드마스크(106) 및 스페이서(110)는 동시에 식각되어, 제거될 필요가 있으므로, 게이트 하드마스크(106) 및 스페이서(110)는 동일한 물질 또는 동일한 가스 또는 에천트에 식각되는 물질일 수 있다. 또한, 게이트 하드마스크(106) 및 스페이서(110)를 제거할 때, 주변의 위치하는 막들 예를 들어, 층간 절연막 등과 식각 선택비를 가질 필요가 있다. 게이트 하드마스크(106) 및 스페이서(110)는 예를 들어, 실리콘 질화물일 수 있다.
이 후의 제조 공정은 도 2 내지 도 10을 참조하여, 간략히 설명한다. 더미 게이트 패턴(200)을 덮는 제1 층간 절연막(130)을 형성한다. 제1 층간 절연막(130)은 스페이서(110)의 상부 및 게이트 하드마스크(106)를 노출시키다. 노출된 스페이서(110) 및 게이트 하드마스크(106)를 제거하여, 제1 리세스(110r)를 형성할 수 있다. 이 때, 스페이서(110) 완전히 제거되지 않고, 기판(10) 상에 스페이서의 일부(110a)가 남겨질 수 있다. 스페이서의 일부(110a)를 남겨둠으로써, 기판(10) 및 고유전율 게이트 절연막(202)는 스페이서(110)를 제거하는 공정 중 피해(damage)를 받지 않을 수 있다. 제1 리세스(110r)에 라이너(140)를 형성하고, 제1 리세스(110r)의 상부를 블로킹막(150)으로 막아줌으로써, 에어갭(160)이 형성될 수 있다. 즉, 에어갭(160)과 라이너(140)로 이뤄진 저유전율의 하이브리드 스페이서가 형성될 수 있다.
도 21을 참조하여, 더미 게이트 전극(104)을 제거하고, 제1 및 제2 층간 절연막(130, 132) 내에 제4 트렌치(200t)를 형성할 수 있다. 제4 트렌치(200t)는 측면으로는 라이너(140)를 노출시키고, 바닥면으로는 배리어 패턴(204)을 노출시킬 수 있다. 배리어 패턴(204)는 더미 게이트 전극(104)을 제거하는 과정 동안, 고유전율 게이트 절연막(202)를 보호할 수 있다.
도 22를 참조하여, 제4 트렌치(200t)를 금속막으로 메워, 금속 게이트 전극(174)을 형성할 수 있다. 금속 게이트 전극(174)은 단일층으로 도시되었으나, 이에 제한되는 것은 아니다. 금속 게이트 전극(174)은 예를 들어, 하프늄(Hf), 지르코늄(Zr), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al) 및 이들의 합금을 포함하는 단일층 또는 다중층으로 형성될 수 있다.
도 23을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대하여 설명한다. 본 실시예는 금속 게이트 전극(174)의 상측벽 및 제2 층간 절연막(132)의 상측벽 상에 각각 에어갭 스페이서(165)가 형성된 것을 제외하고, 전술한 실시예와 실질적으로 동일하다.
도 23는 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 도면이다.
도 23을 참조하여, 스페이서의 일부(110a) 상에 라이너(140)가 형성될 수 있다. 라이너(140)의 상부에는 각각 에어갭 스페이서(165)가 형성될 수 있다. 즉, 금속 게이트 전극(174)의 상부 및 제2 층간 절연막(132)의 상부에 각각 에어갭 스페이서(165)가 형성되어 있을 수 있다. 서로 이격되어 있는 에어갭 스페이서(165)는 블로킹막(150)에 의해 연결될 수 있다. 라이너(140), 에어갭 스페이서(165) 및 블로킹막(150)으로 둘러싸인 에어갭(160)이 형성될 수 있다. 에어갭(160)은 외부로부터 밀폐된 공기층일 수 있다. 에어갭(160)은 라이너(140)를 사이에 두고, 일측에는 금속 게이트 전극(174)과 연결되고, 타측은 제1 및 제2 층간 절연막(130, 132)와 연결될 수 있다.
도 24는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 메모리 카드의 블록도이다.
도 24를 참조하면, 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리(1210)는 메모리 카드(1200)에 채용될 수 있다. 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 사이에서 데이터 교환을 컨트롤하는 메모리 컨트롤러(1220)를 포함할 수 있다. SRAM(1221)은 중앙 처리 장치(1222)의 동작 메모리로 사용될 수 있다. 호스트 인터페이스(1223)은 호스트(1230)가 메모리 카드(1200)에 접속하여 데이터를 교환하기 위한 프로토콜을 포함할 수 있다. 에러 정정 코드(1224)는 메모리(1210)로부터 리드된 데이터의 에러를 탐지하고 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환과 관련된 전체적인 컨트롤 동작을 수행할 수 있다.
도 25는 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 이용한 정보 처리 시스템의 블록도이다.
도 25를 참조하면, 정보 처리 시스템(1300)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함하는 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)와 전기적으로 접속된, 메모리 시스템(1310), 모뎀(1320), 중앙 처리 장치(1330), RAM(1340) 및 사용자 인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와, 메모리 컨트롤러(1312)를 포함할 수 있으며, 도 19에 도시된 메모리 카드(1200)와 실질적으로 동일한 구성을 가질 수 있다. 중앙 처리 장치(1330)에 의해 처리되는 데이터 또는 외부 장치로부터 수신되는 데이터는 메모리 시스템(1310)에 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, SSD, 카메라 이미지 센서 및 기타 다양한 칩셋에 적용될 수 있다. 예를 들어, 메모리 시스템(1310)은 SSD가 채용되도록 구성될 수 있으며, 이 경우, 정보 처리 시스템(1300)은 대용량의 데이터를 안정적이고 신뢰성있게 처리할 수 있다.
도 26은 본 발명의 실시예들에 따른 반도체 소자 제조 방법에 의해 제조된 반도체 소자를 포함하는 전자 장치의 블록도이다.
도 26을 참조하면, 전자 장치(1400)은 본 발명의 다양한 실시예들에 따라 제조된 반도체 소자를 포함할 수 있다. 전자 장치(1400)는 무선 통신 기기(예를 들어, PDA, 노트북, 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 및/또는 무선 디지털 음악 재생기) 또는 무선 통신 환경에서 정보를 주고 받는 다양한 기기에 사용될 수 있다.
전자 장치(1400)는 컨트롤러(1410), 입/출력 장치(1420), 메모리(1430), 및 무선 인터페이스(1440)를 포함할 수 있다. 여기서, 메모리(1430)는 본 발명의 다양한 실시예들에 따라 제조된 반도체 장치를 포함할 수 있다. 컨트롤러(1410)는 마이크로프로세서, 디지털 시그널 프로세서, 또는 이와 유사한 프로세서를 포함할 수 있다. 메모리(1430)는 컨트롤러(1410)에 의해 처리되는 커맨드(또는 사용자 데이터)를 저장하는데 이용될 수 있다. 무선 인터페이스(1440)는 무선 데이터 네트워크를 통해 데이터를 주고 받는데 이용될 수 있다. 무선 인터페이스(1440)는 안테나 및/또는 무선 트랜시버(transceiver)를 포함할 수 있다. 전자 장치(1400)는 예를 들어, CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 제3 세대 통신 시스템 프로토콜을 이용할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 110: 스페이서
120: 융기된 반도체 패턴 130, 132: 층간 절연막
140: 라이너 150: 블로킹막
160: 에어갭 165: 에어갭 스페이서
172, 202: 고유전율 게이트 절연막 174: 금속 게이트 전극
180: 충진재

Claims (10)

  1. 기판 상에 더미 게이트 패턴과 상기 더미 게이트 패턴의 측벽에 배치되는 스페이서를 형성하고,
    상기 기판 상에 상기 스페이서의 측벽을 감싸고, 상기 스페이서를 노출시키는 층간 절연막을 형성하고,
    상기 스페이서의 적어도 일부를 제거하여, 상기 층간 절연막 내에 제1 리세스를 형성하고,
    상기 제1 리세스 및 상기 더미 게이트 패턴을 덮는 블로킹막을 형성하여, 상기 더미 게이트 패턴 양측에 에어갭을 형성하고,
    상기 더미 게이트 패턴을 제거하여, 상기 기판을 노출시키고,
    상기 노출된 기판 상에, 고유전율 절연막을 포함하는 게이트 절연막 및 금속 게이트 전극을 순차적으로 형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 리세스를 컨포말하게 덮는 라이너를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  4. 삭제
  5. 제1 항에 있어서,
    상기 블로킹막의 일부는 상기 제1 리세스의 상부를 메워 상기 에어갭을 형성하는 반도체 소자 제조 방법.
  6. 제5 항에 있어서,
    상기 더미 게이트 패턴을 제거하는 것은
    상기 블로킹막을 평탄화하여 상기 더미 게이트 패턴을 노출시키고,
    상기 노출된 더미 게이트 패턴을 식각하여, 상기 층간 절연막 내에 상기 기판을 노출시키는 트렌치를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  7. 제3 항에 있어서,
    상기 더미 게이트 패턴의 상측면에 에어갭 스페이서를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 기판 상에 고유전율 게이트 절연막과 더미 게이트 전극이 순차적으로 형성되는 더미 게이트 패턴을 형성하고,
    상기 더미 게이트 패턴의 측벽에 스페이서를 형성하고,
    상기 기판 상에 상기 스페이서를 감싸고, 상기 스페이서를 노출시키는 층간 절연막을 형성하고,
    상기 스페이서의 적어도 일부를 제거하여, 상기 층간 절연막 내에 제1 리세스를 형성하고,
    상기 더미 게이트 패턴 상과, 상기 제1 리세스 내에 블로킹막을 형성하되,
    상기 더미 게이트 전극을 제거한 후, 상기 고유전율 게이트 절연막 상에 금속 게이트 전극을 형성하는 것을 포함하고,
    상기 블로킹막은 상기 제1 리세스의 일부만 채우는 반도체 소자 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 리세스를 컨포말하게 덮는 라이너를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
  10. 제9 항에 있어서,
    라이너가 형성된 상기 제1 리세스를 메우는 충진재를 형성하고,
    상기 충진재의 일부를 제거하여, 제2 리세스를 형성하고,
    상기 제2 리세스의 측벽에 에어갭 스페이서를 형성하고,
    상기 에어갭 스페이서를 형성한 후, 상기 충진재를 제거하는 것을 더 포함하는 반도체 소자 제조 방법.
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