KR101960547B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

[과제] 소형의 트렌치 구조를 구비한 종형 MOS 트랜지스터를 제공한다.
[해결수단] 일정 간격으로 연속하는 트렌치 사이의 기판 및 소스 고농도 확산층이 후에 설치되는 실리콘 표면 영역에 STI의 산화막을 생성하고, 트렌치 형성 후에 제거하여, 주위 표면으로부터 낮은 영역을 형성함으로써, 사이드 스페이서를 가지는 트렌치 구조를 구비한 종형 MOS 트랜지스터의 트렌치 홈에 매립된 게이트 전극 상과 기판 및 소스 고농도 확산층 상에 설치된 실리사이드의 분리가 가능해져, 이에 의해 면적 축소를 위한 트렌치의 사이즈 축소와 반도체 장치의 고구동 능력화가 가능해진다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치, 특히 트렌치 구조를 구비한 종형 MOS 트랜지스터에 관한 것이다.
전압 조정기, 전압 검출기로 대표되는 전원 IC의 칩 사이즈는 축소되고, 전압 조정기에서는 출력 전류가 증가하는 경향이 있다. 그 전원 IC를 구성하는 소자 안에는 전류를 흐르게 하기 위한 드라이버 소자가 칩 면적의 대부분을 점유하기 때문에, 현재까지도, 트렌치 구조를 구비한 MOS 트랜지스터를 채용함으로써, 면적의 축소와 실효적인 채널 폭의 증대에 따른 고구동 능력화가 도모되어 왔다.
종래의 트렌치 구조를 구비한 반도체 장치 및 그 제조 방법에 관해, 예를 들어 특허 문헌 1 혹은 특허문헌 2에 소개되어 있다.
종래의 트렌치 구조를 구비한 종형 MOS 트랜지스터의 제조 방법에 대해, 도 4를 기초로 설명한다. 도 4는 제조 방법을 도시하는 모식적 단면도에 따른 공정순 흐름이다.
우선, 도 4(A)에 도시한 바와 같이, 제2 도전형 매립층(22)을 가지며, 트렌치 구조를 구비하는 영역에는, 제1 도전형 웰 확산층(23)(보디라고 불린다)이 형성되어 있고, 그 표면에는 열 산화막(24) 및 퇴적 산화막(25)으로 적층되어 있다. 이들 산화막을 트렌치 에칭을 위한 하드 마스크로서 이용하기 위해 에칭을 레지스트막(26)에서 패터닝하여 행한다. 다음에 도 4(B)에 도시한 바와 같이, 레지스트막(26)을 제거한 후, 상기 패터닝된 열 산화막(24) 및 퇴적 산화막(25)으로 적층된 하드 마스크를 이용하여 에칭에 의해 트렌치 홈(27)을 형성시킨다. 이어서, 도 4(C)에 도시한 바와 같이, 하드 마스크로서 이용한 열 산화막(24) 및 퇴적 산화막(25)을 제거한 후, 트렌치 홈(27)의 형상 개선을 위해 희생 산화막(28)을 열 산화로 형성한다.
그 후, 도 4(D)에 도시한 바와 같이, 희생 산화막(28)을 제거하고, 게이트 절연막(29)을 열 산화로 형성하며, 또한 불순물이 도핑된 도핑 다결정 실리콘막(30)을 퇴적한다. 그리고, 도 4(E)에 도시한 바와 같이, 레지스트막(32)에서 패터닝하고 도핑된 다결정 실리콘막(30)을 오버 에치함으로써 게이트 전극(31)을 얻는다. 또한, 도 4(F)에 도시한 바와 같이 레지스트막(33)을 패터닝하고 소스 영역을 형성하기 위한 제 2 도전형의 불순물 첨가를 행하며, 이어서, 도 4(G)에 도시한 바와 같이 새롭게 레지스트막(34)을 패터닝하고 기판 전위 영역을 형성하기 위한 제1 도전형의 불순물 첨가를 행한다.
그 후, 도 4(H)에 도시한 바와 같이, 열처리로, 제2 도전형 소스 고농도 확산층(35) 및 제1 도전형 기판 전위 고농도 확산층(36)을 형성시킨다. 이어서, 층간 절연막(37)을 퇴적시킨 후, 게이트 전극(31), 제2 도전형 소스 고농도 확산층(35) 및 제1 도전형 기판 전위 고농도 확산층(36)의 전기적 접속을 취하기 위한 콘택트홀(38)을 형성하고, 텅스텐 등의 플러그를 매립하여, 소스 기판 공통 전위 배선(40) 및 게이트 전위 배선(39)을 형성한다.
이에 의해, 제1 도전형 웰 확산층(23)에 형성된 트렌치 홈(27)을 구비한, 종방향으로 동작하는 트렌치 구조를 구비한 종형 MOS 트랜지스터의 소자 구조가 갖추어진다.
일본국 특허공개 2003-101027호 공보 일본국 특허공개 평8-255901호 공보
그러나, 트렌치 구조를 구비한 종형 MOS 트랜지스터에 있어서, 트렌치 홈에 매립된 게이트 전극의 전기적 접속을 취하기 위한 콘택트 저항 저감을 위해서 자기정렬 실리사이데이션을 실시하면, 트렌치 홈에 매립된 게이트 전극 상과 트렌치 홈에 인접하고 있는 기판 및 소스 고농도 확산층의 실리사이드가 도통해 버린다고 하는 문제가 있었다. 그로 인해, 게이트 전극 상의 실리사이데이션이 어렵고, 칩 면적 축소를 위해서 트렌치 홈 폭의 사이즈 축소를 도모하면, 게이트 전극의 저항이 증대해 버린다고 하는 문제가 있었다.
본 발명은, 트렌치 홈에 매립된 게이트 전극 상과 기판 및 소스 고농도 확산층의 실리사이드가 분리 가능하고, 면적 축소를 위한 트렌치의 사이즈 축소가 가능하며 고구동 능력화가 가능한 반도체 장치 및 그 제조 방법을 제공하는 것을 과제로 한다.
상기 과제를 해결하기 위해서, 본 발명은 다음의 수단을 이용했다.
우선, 제1 도전형 반도체 기판과, 제1 도전형 반도체 기판 상에 제2 도전형 매립층을 사이에 두고 설치된 제1 도전형 에피택셜 성장층과, 제2 도전형 매립층 상의 제1 도전형 에피택셜 성장층의 일부에 형성된 제1 도전형 웰 확산층과, 제1 도전형 웰 확산층으로부터 제2 도전형 매립층에 이르는 깊이로 형성된 격자 형상 혹은 스트라이프 형상의 서로 연결된 트렌치 홈과, 트렌치 홈의 표면에 형성된 게이트 절연막과 게이트 절연막을 통해 트렌치 홈을 충전하고, 제1 도전형 웰 확산층 표면보다 높게 돌출한 게이트 전극인 다결정 실리콘막과, 게이트 전극의 측면에 형성된 사이드 스페이서와, 제1 도전형 웰 확산층의 트렌치 홈이 아닌 섬 형상 영역의 표면의 상부에 형성된 제2 도전형 소스 고농도 확산층 및 제1 도전형 기판 전위 확산층과, 게이트 전극 표면에 형성된 실리사이드층과, 제2 도전형 소스 고농도 확산층 및 제1 도전형 기판 전위 확산층의 표면에 형성된 실리사이드층을 가지며, 게이트 전극 표면에 형성된 실리사이드층과 제2 도전형 소스 고농도 확산층 및 제1 도전형 기판 전위 확산층의 표면에 형성된 실리사이드층은 사이드 스페이서에 의해 분리되어 있는 것을 특징으로 하는 반도체 장치로 했다.
또, 제2 도전형 소스 고농도 확산층은, 트렌치 홈이 아닌 섬 형상 영역의 표면의 접시 형상의 저부 및 주위 볼록 영역에 형성되는 것을 특징으로 하는 상기 반도체 장치로 했다.
그리고, 상기 기재한 반도체 장치의 제조 방법으로서, 트렌치 홈이 아닌 섬 형상 영역의 표면의 접시 형상을 STI(Shallow Trench Isolation)에 의한 매립 산화막인 후막 산화막을 에칭 제거함으로써 형성하는 반도체 장치의 제조 방법으로 했다.
상기 서술한 바와 같이, 트렌치 구조를 구비한 종형 MOS 트랜지스터에 있어서, 일정 간격으로 연속하는 트렌치 홈 사이의, 기판 및 소스 고농도 확산층이 전기적 접속을 하기 위해 설치되어 있는 트렌치 홈으로 이루어지지 않은 영역에 후막 산화막을 생성해 두고 후에 제거함으로써, 주위가 높고 내부가 낮은 영역을 형성한다. 주위에 형성되는 높은 영역을 이용함으로써 사이드 스페이서를 가지는 트렌치 구조를 구비한 종형 MOS 트랜지스터가 형성되고, 트렌치 홈에 매립된 게이트 전극 상과 기판 및 소스 고농도 확산층의 실리사이드의 분리가 가능해진다. 이 구조를 이용함으로써 면적 축소를 위한 트렌치의 사이즈 축소가 가능하고 고구동 능력화가 가능한 반도체 장치를 얻을 수 있다.
도 1은 본 발명의 반도체 장치의 제조 방법의 실시예를 도시하는 모식적 단면도이다.
도 2는 도 1에 이어, 본 발명의 반도체 장치의 제조 방법의 실시예를 도시하는 모식적 평면도이다.
도 3은 본 발명의 반도체 장치의 실시예를 도시하는 모식적 평면도이다.
도 4는 종래의 반도체 장치의 제조 방법을 도시하는 모식적 단면도이다.
이하, 본 발명의 형태를 도면에 기초하여 설명한다. 도 1 및 도 2는 본 발명의 반도체 장치의 제조 방법의 실시예를 도시하기 위한 모식적 단면도에 따른 공정순 흐름이다. 이들 모식적 단면도는, 도 3(A)의 평면도로 도시하는 본 발명의 반도체 장치의 실시예에 있어서의 B-B 단면에 상당하는 위치에서 절단한 도이다.
도 1(A)에 도시한 바와 같이, 저항율이 20Ωcm 내지 30Ωcm가 되도록 불순물이 되는 붕소를 첨가한 P형 반도체 기판인 제1 도전형 반도체 기판에, 비소, 인, 안티몬 등의 N형의 불순물이, 1×1016atom/cm3 내지 1×1018atom/cm3 정도의 농도로 확산된 제2 도전형 매립층(1)을 가지는 제1 도전형 에피택셜 성장층을, 성장층 두께가 수 μm 내지 수십 μm가 되도록 성장시킨 것을 기판으로 한다.
또한, 후에 트렌치 구조를 구비하는 영역에는, 보디라고도 불리는 제1 도전형 웰 확산층(2)을, 붕소 혹은 2불화붕소 등의 불순물을 이용해 1×1012atom/cm2 내지 1×1013atom/cm2의 도스량으로 이온 주입하여 형성한다. 상기의 제2 도전형 매립층(1)이 예를 들어 P형 매립층이면 붕소 등의 불순물을 상기의 농도가 되도록 불순물 첨가를 행한다. 제1 도전형 반도체 기판, 제2 도전형 매립층(1) 및 제1 도전형 에피택셜 성장층의 각각의 도전형은 적절히 선택된다.
그리고 또한, 후에 트렌치 구조를 구비하는 영역에 본 발명의 특징 중 하나인 후막 산화막(3), 예를 들어 소자 분리용의 STI(Shallow Trench Isolation)로 대표되는 매립 산화막을 막 두께는 예를 들어 수십 nm로 하고, 제1 도전형 웰 확산층(2)의 트렌치 홈으로 이루어지지 않은 섬 형상 영역에 구비해 둔다. 여기서, 후막 산화막(3)은 섬 형상 영역의 주위에 있어서 얇아지고 있고, 내부에서는 두꺼워지고 있어, 일정한 막 두께를 가지고 있다. 후막 산화막(3)의 주변의 형상은 대접(bowl) 형상 혹은 접시의 가장자리 형상으로 되어 있다. 즉, 섬 형상 영역에서는 트렌치 홈에 가까운 주위에서는 제1 도전형 웰 확산층(2)이 솟아오른 볼록 영역으로 되어 있고, 그 내부를 둘러싸 저부를 구성하고 있게 된다. 또한 제1 도전형 웰 확산층(2)의 표면 및 후막 산화막(3)의 표면에는 트렌치 에칭을 위한 하드 마스크(4)가 패터닝되어 배치되어 있다. 이때의 하드 마스크(4)는, 후의 트렌치 에칭으로 충분한 내성이 얻어진다면 열 산화막 혹은 퇴적 산화막 어느 쪽의 단층 구조도 가능하며, 레지스트막 혹은 질화막에서도 문제는 없다.
이어서, 하드 마스크(4)를 이용하여 에칭에 의해 트렌치 홈(5)을 형성한다. 트렌치 홈(5)의 깊이는, 트렌치 저부가 제2 도전형 매립층(1)에 이르도록 형성하는 것이 바람직하다. 도 1(A)은 이 상태를 나타내고 있다. 또한, 트렌치 홈(5)의 평면 형상은, 도 3(A) 및 도 3(B)에 도시한 바와 같이 격자 형상이어도 스트라이프 형상이어도 된다. 여기서 소자 평면도의 도 3(A) 및 (B)는 모두 트렌치 구조를 구비한 종형 MOS 트랜지스터의 기본 셀을 도시하고 있다. 실제의 반도체 장치에 있어서는, 칩 내에 이러한 기본 셀이 적어도 수백개 내지 수천개의 오더로 집적된다.
그리고, 도 1(B)에 도시한 바와 같이, 하드 마스크(4)를 제거한 후, 트렌치 홈(5)의 형상 개선을 위해 희생 산화막(6)을 예를 들어 막 두께는 수 nm 내지 수십 nm의 열 산화로 형성한다.
그 후, 도 1(C)에 도시한 바와 같이, 희생 산화막(6)을 제거하는 것과 동일하게 후막 산화막(3)을 제거함으로써, 후막 산화막(3)을 제거한 영역은 주위 평면보다 낮게 형성된다. 여기는 본 실시예의 특징 중 하나로 되어 있다. 즉, 섬 형상 영역인 비(非)트렌치 홈 영역의 제1 도전형 웰 확산층(2)의 표면은, 주위가 솟아올라, 내부는 낮고 평평한 접시 형상이 된다. 이어서, 트렌치 홈(5) 및 제1 도전형 웰 확산층(2) 표면에 게이트 절연막(7)을 예를 들어 막 두께가 수백 Å 내지 수천 Å의 열 산화막으로 형성한다. 또한, 도핑된 다결정 실리콘막을 바람직하게는 막 두께를 100nm 내지 500nm로 퇴적한 후, 레지스트막(8)에서 패터닝하고 오버 에칭하여 트렌치 홈(5)에 도핑된 다결정 실리콘막을 매립한 게이트 전극(9)을 얻는다. 레지스트막(8)은 트렌치 홈(5)의 상방을 피복 하도록 패터닝되어 있기 때문에, 게이트 전극(9) 표면은 제1 도전형 웰 확산층(2) 표면보다 돌출하며, 접시 형상의 가장 높은 주위 부분의 볼록 영역보다 한층 더 높은 형상이 되어 있다.
그 후, 도 1(D)에 도시한 바와 같이 레지스트막(8)을 제거해 퇴적 산화막 (10)을, 예를 들어 막 두께는 수백 nm로 적층한다. 이어서, 도 1(E)에 도시한 바와 같이 퇴적 산화막(10)을 에치 백함으로써, 게이트 전극(9) 측면에 사이드 스페이서(11)를 형성한다. 다음에, 소스 고농도 확산층 및 기판 전위 고농도 확산층을 이온 주입하기 위한 퇴적 산화막(12)을 예를 들어 막 두께는 수십 nm로 퇴적한다.
또한, 도 2(A)에 도시한 바와 같이, 레지스트막(13)에서 패터닝하고 소스 영역을 형성하기 위한 제 2 도전형의 불순물 첨가를 이온 주입법으로 행한다. 불순물이 주입되는 영역은 게이트 전극(9) 측방의 제1 도전형 웰 확산층(2) 표면 근방이다.
또한, 도 2(B)에 도시한 바와 같이 레지스트막(13)을 제거한 후, 새롭게 레지스트막(14)을 게이트 전극(9) 및 사이드 스페이서(11)를 피복 하도록 패터닝하고 기판 전위 영역을 형성하기 위한 제 1 도전형의 불순물 첨가를 이온 주입법으로 행한다. 도 2(A) 및 도 2(B)의 이온 주입에 관해, 도전형이 N형이면 예를 들어 비소 혹은 인을 바람직하게는 1×1018atom/cm2 내지 1×1016atom/cm2의 도스량으로 이온 주입한다. 한편, 도전형이 P형이면 붕소 혹은 2불화붕소를 바람직하게는 1×1015atom/cm2 내지 1×1016atom/cm2의 도스량으로 이온 주입한다. 또한, 여기서의 소스 영역 및 기판 전위 영역에 대한 불순물 첨가는, 트렌치 홈(5)을 구비하지 않는 동일 칩 내의 MOS 트랜지스터 소스 영역에 대한 불순물 첨가와 동시에 행해도 된다.
그 후, 도 2(C)에 도시한 바와 같이, 800℃~1000℃에서 수시간 열처리함으로써, 게이트 전극(9) 측방의 제1 도전형 웰 확산층(2) 표면에 제2 도전형 소스 고농도 확산층(15)을, 그리고, 복수의 제2 도전형 소스 고농도 확산층(15)의 사이 등에 제1 도전형 기판 전위 고농도 확산층(16)을 형성한다. 이때, 제1 도전형 웰 확산층(2) 표면은 주위가 솟아오른 접시 형상이 되어 있기 때문에, 제2 도전형 소스 고농도 확산층(15)은, 접시형의 저부 영역 뿐만이 아니라, 주위의 볼록 영역에도 형성되게 된다.
이에 의해, 제1 도전형 웰 확산층(2)에 형성된 트렌치 홈(5)을 구비하고, 종방향으로 동작하는 트렌치 구조를 구비한 종형 MOS 트랜지스터의 기본 구조가 갖추어진다. 이어서, 퇴적 산화막(12)을 제거한 후, 자기 정렬 실리사이데이션을 위한 금속막(17), 예를 들어 코발트나 텅스텐 등을 수십 nm로 퇴적한다.
다음에, 도 2(D)에 도시한 바와 같이, RTA 등으로 열처리를 예를 들어 800℃ 내지 1000℃에서 수십초 내지 몇 분간 처리함으로써 실리사이드(18)를 게이트 전극(9) 및 제2 도전형 소스 고농도 확산층(15) 및 제1 도전형 기판 전위 고농도 확산층(16)의 공통 부분에 형성한다. 이때, 사이드 스페이서(11) 표면에는 실리사이드는 형성되지 않고, 자기 정합적으로 실리사이드(살리사이드 구조)가 형성되게 된다. 또, 제2 도전형 소스 고농도 확산층(15) 상의 접시형의 저부 영역에는 실리사이드가 형성되나, 주위의 볼록 영역에는 실리사이드가 형성되지 않는다. 이에 의해, 게이트 전극(9) 상의 실리사이드(18)와 제2 도전형 소스 고농도 확산층(15) 상의 실리사이드(18)는 충분한 거리를 가지고 분리되게 된다.
그 후, 도 2(E)에 도시한 바와 같이, 층간 절연막(19)을 예를 들어 막 두께는 수백 nm 내지 1μm로 적층시킨 후, 게이트 전극(9), 제2 도전형 소스 고농도 확산층(15) 및 제1 도전형 기판 전위 고농도 확산층(16)의 공통 부분의 전기적 접속을 취하기 위한 콘택트홀(20)을 형성하고, 텅스텐 등의 플러그를 매립하여, 소스 기판 공통 전위 배선(21) 및 게이트 전위 배선(22)을 형성한다.
이상으로, 본 발명의 특징인 트렌치 홈에 매립한 게이트 전극 상의 실리사이드와, 소스 고농도 확산층 상 및 기판 전위 고농도 확산층 상의 실리사이드를 사이드 스페이서를 이용해 자기 정합적으로 분리해 형성하는 것이 가능한 점으로부터, 면적 축소를 위한 게이트 전극의 사이즈 축소를 해도 충분히 낮은 콘택트 저항이 실현된다.
1, 22: 제 2 도전형 매립층 2, 23: 제 1 도전형 웰 확산층
3: 후막 산화막 4: 하드 마스크
5, 27: 트렌치 홈 6, 28: 희생 산화막
7, 29: 게이트 절연막
8, 13, 14, 26, 33, 34 레지스트막 9, 31: 게이트 전극
10, 12, 25: 퇴적 산화막 11: 사이드 스페이서
15, 35: 제 2 도전형 소스 고농도 확산층
16, 36: 제 1 도전형 기판 전위 고농도 확산층
17: 금속막 18: 실리사이드
19, 37: 층간 절연막 20, 38: 콘택트홀
21, 39: 소스 기판 공통 전위 배선 22, 40: 게이트 전위 배선
24: 열 산화막 30: 도핑된 다결정 실리콘막

Claims (3)

  1. 삭제
  2. 제1 도전형 반도체 기판과,
    상기 제1 도전형 반도체 기판 상에 제2 도전형 매립층을 사이에 두고 설치된 제 1 도전형 에피택셜 성장층과,
    상기 제2 도전형 매립층 상의 상기 제 1 도전형 에피택셜 성장층의 일부에 형성된 제1 도전형 웰 확산층과,
    상기 제1 도전형 웰 확산층의 표면으로부터 상기 제2 도전형 매립층에 이르는 깊이로 형성된 격자 형상 혹은 스트라이프 형상으로 배치된 트렌치 홈과,
    상기 트렌치 홈의 표면에 형성된 게이트 절연막과 상기 게이트 절연막을 통해 상기 트렌치 홈을 충전하고, 상기 제1 도전형 웰 확산층의 표면보다 높게 돌출한 게이트 전극과,
    상기 게이트 전극의 측면에 형성되는, 산화막 재질의 사이드 스페이서와,
    제1 도전형 웰 확산층의 상기 트렌치 홈이 아닌 섬 형상 영역의 표면에 형성된 제2 도전형 소스 고농도 확산층 및 제1 도전형 기판 전위 확산층과,
    상기 게이트 전극 표면에 형성된 제1의 실리사이드층과,
    상기 제2 도전형 소스 고농도 확산층 및 상기 제1 도전형 기판 전위 확산층의 표면에 형성된 제2의 실리사이드층을 가지고,
    상기 섬 형상 영역의 표면에는 접시 형상의 저부 및 주위의 볼록 영역이 형성되며, 상기 볼록 영역의 위에 상기 사이드 스페이서가 배치되며, 상기 접시 형상의 저부 표면에 상기 제2의 실리사이드층이 형성되며, 상기 접시 형상의 저부에 인접한 상기 볼록 영역의 측면에 상기 게이트 절연막이 형성되며, 상기 제2 도전형 소스 고농도 확산층은, 상기 볼록 영역 및 상기 접시 형상의 저부에 형성되어 있으며,
    상기 제1의 실리사이드층과 상기 제2의 실리사이드층은 상기 사이드 스페이서 및 상기 게이트 절연막에 의해 분리되어 있는 것을 특징으로 하는 반도체 장치.
  3. 트렌치 구조의 종형 MOS 트랜지스터를 가지는 반도체 장치의 제조 방법에 있어서,
    반도체 기판상의 게이트 전극을 매립하는 트렌치가 되는 부분의 주변에 상기 트렌치가 되는 부분으로부터 소정량 이격하여 STI(Shallow Trench Isolation)에 의한 매립 산화막을 설치하는 공정과,
    상기 트렌치가 되는 부분에 트렌치를 설치하는 공정과,
    상기 매립 산화막을 제거하여 상기 반도체 기판 상에 접시 형상을 형성하는 공정과,
    상기 트렌치 내 및 상기 접시 형상의 내측에 게이트 산화막을 설치한 후, 다결정 실리콘을 적층하고, 상기 트렌치를 매립하며, 또한 상기 반도체 기판보다 높게 적층하는 공정과,
    상기 트렌치 내 및 상기 트렌치 상방 이외의 상기 다결정 실리콘을 제거하고, 상기 반도체 기판보다 돌출한 게이트 전극을 형성하는 공정과,
    산화막을 퇴적한 후, 에치 백(etch back)하여, 상기 게이트 전극의 주위에 사이드 스페이서를 형성하는 동시에 상기 게이트 전극 표면 및 상기 접시 형상의 저부 표면의 상기 산화막을 제거하는 공정과,
    상기 게이트 전극을 둘러싸는 상기 반도체 기판 상에 이온 주입해, 소스 영역을 형성하는 공정과,
    실리사이데이션용 금속막을 부착하는 공정과,
    열처리를 가해, 상기 게이트 전극 표면 및 상기 소스 영역 상 중에서 상기 접시 형상의 저부 표면에 실리사이드층을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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