KR101954864B1 - 결정질 실리콘계 유연태양전지 및 이의 제조방법 - Google Patents

결정질 실리콘계 유연태양전지 및 이의 제조방법 Download PDF

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황인찬
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Abstract

특정 곡률 반경을 갖는 결정질 실리콘 반도체 기판; 상기 결정질 실리콘 반도체 기판의 제1면으로부터 수직방향으로 연장하고 서로 이격하여 배열되는 복수의 마이크로와이어 구조체; 상기 결정질 실리콘 반도체 기판의 제1면 상에 위치하고, 상기 결정질 실리콘 반도체 기판과 P-N 접합을 형성하는 제1층; 상기 제1층 상에 위치하고, 상기 제1층과 접속된 제1 전극부; 상기 제1면과 반대면인 상기 결정질 실리콘 반도체 기판의 제2면 상에 위치하는 제2층; 및 상기 제2층 상에 위치하고, 상기 제2층과 접속된 제2전극부;를 포함하는 태양전지에 관한 것이다.

Description

결정질 실리콘계 유연태양전지 및 이의 제조방법{crystalline silicon flexible solar cell and manufacturing method}
결정질 실리콘계 유연태양전지 및 이의 제조방법에 관한 것이다.
최근 환경문제와 화석연료의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양전지는 환경오염의 문제점이 없으며, 반도체 소자를 이용하여 천연 에너지인 태양광 에너지를 직접 전기 에너지로 변화시키는 에너지 발전소자로 각광받고 있다.
태양전지는 p형 반도체층과 n형 반도체층이 서로 접하여 형성된 P-N 접합을 기반으로 작동된다. P-N 접합은 전류가 한쪽으로 흐를 수 있는 내부 전위차를 형성하고 태양전지가 태양광을 흡수하면, n형 반도체층으로부터 정공이 p형 반도체층으로 이동하고, 반대로 p형 반도체층으로부터 전자가 n형 반도체층으로 이동함으로써, 전류가 흐르게 된다.
한편, 최근에는 건물 외벽, 마감재, 휴대기기, 자동차의 창, 썬루프 등 설치 장소에 구애 받지 않고 다양한 환경에서 사용할 수 있는 유연 태양전지에 관한 연구가 활발히 이루어지고 있다. 현재까지 보고된 유연 태양전지의 유형으로는, 유기 태양전지, 페로브스카이트 태양전지, 염료감응 태양전지, CdTe 또는 CIGS를 이용한 박막 태양전지, 비결정질-실리콘계 태양전지 등이 있다.
그러나, 현재까지 보고된 유연 태양전지는 상용화된 결정질 실리콘계 태양전지와 비교하여 낮은 효율 (예, 염료감응 태양전지, 비정질-실리콘계 태양전지, 유기태양전지), 짧은 수명 (예, 유기태양전지, 페로브스카이트 태양전지, 염료감응 태양전지), 유독물질 사용 (예, CdTe계 박막 태양전지, 페로브스카이트 태양전지), 높은 제조 비용 (CIGS계 태양전지) 문제점이 있다.
따라서, 종래의 결정질 실리콘계 태양전지와 대등하거나 이보다 향상된 효율을 가지며, 이와 동시에 유연성을 갖춘 유연 태양전지 및 이의 제조 방법이 요구된다.
일 측면은 종래의 결정질 실리콘계 태양전지에 비해 효율이 높고, 이와 동시에 유연성을 갖춘 유연 태양전지를 제공하는 것이다.
다른 한 측면은, 상기 유기 태양전지의 제조방법을 제공하는 것이다.
본 발명의 일 실시예는,
하기 수학식 1로 계산되는 곡률 반경을 갖는 결정질 실리콘 반도체 기판;
상기 결정질 실리콘 반도체 기판의 제1면으로부터 수직방향으로 연장하고 서로 이격하여 배열되는 복수의 마이크로와이어 구조체;
상기 결정질 실리콘 반도체 기판의 제1면 상에 위치하고, 상기 결정질 실리콘 반도체 기판과 P-N 접합을 형성하는 제1층;
상기 제1층 상에 위치하고, 상기 제1층과 접속된 제1 전극부;
상기 제1면과 반대면인 상기 결정질 실리콘 반도체 기판의 제2면 상에 위치하는 제2층; 및
상기 제2층 상에 위치하고, 상기 제2층과 접속된 제2전극부;를 포함하고,
상기 복수의 마이크로와이어 구조체들 사이의 거리가 하기 수학식 2에 의해 결정되고,
상기 마이크로와이어 구조체의 직경이 하기 수학식 3 내지 5에 의해 결정되는, 태양전지를 개시한다:
<수학식 1>
ρ= E x T /σ
(ρ: 곡률 반경; E: 탄성 계수; T: 결정질 실리콘 반도체 기판의 두께/2; σ: 결정질 실리콘 반도체 기판의 인장강도)
<수학식 2>
S > 2 x t
(S: 마이크로와이 구조체들 사이의 간격; t: 결정질 실리콘 반도체 기판을 휘는 경우에, 마이크로와이어 구조체와 결정질 실리콘 반도체 기판이 만나는 기판 표면에서 측정된 응력의 거리)
<수학식 3>
Dwire > 2(T1 + T2)
(Dwire: 마이크로와이어의 직경; T1: 에미터층 두께; T2: 공핍층의 두께)
<수학식 4>
Figure 112017105036232-pat00001
(w: 공핍층 두께, ε: 결정질 실리콘의 유전율, q: 전하(쿨롱), V0: 내부 전압(built-in-voltage), NA: 에미터층 밀도, ND: 결정질 실리콘 기판 밀도)
<수학식 5>
Figure 112017105036232-pat00002
(V0: 내부 전압(built-in-voltage), K: 볼츠만 상수(eV/K), T: 절대온도(K), q: 전하(쿨롱), NA: 에미터층 밀도, ND: 결정질 실리콘 기판 밀도, N i : 진성 실리콘 기판 밀도).
본 실시예에 있어서, 상기 결정질 실리콘 반도체 기판의 두께는 150 ㎛ 미만일 수 있다.
본 실시예에 있어서, 상기 결정질 실리콘 반도체 기판의 두께가 50 ㎛이하일 수 있다.
본 실시예에 있어서, 상기 결정질 실리콘 반도체 기판의 두께가 50 ㎛이하이고, 상기 마이크로와이어의 길이가 30 ㎛일 수 있다.
본 실시예에 있어서, 상기 결정질 실리콘 반도체 기판의 곡률 반경이 15mm 이하일 수 있다.
본 실시예에 있어서, 상기 결정질 실리콘 반도체 기판은 제1도전형을 가지고, 상기 제1층은 상기 제1도전형과 반대인 제2도전형을 가지는 불순물이 도핑된 에미터층이고, 상기 제2층은 상기 제1도전형을 가지는 불순물이 도핑된 후면 전계층일 수 있다.
본 실시예에 있어서, 상기 마이크로와이어는 원통 형상 또는 테이퍼트 형상일 수 있다.
본 실시예에 있어서, 상기 복수의 마이크로와이어는 격자무늬 패턴으로 배열될 수 있다.
본 실시예에 있어서, 상기 제1층의 두께는 300 내지 400 nm일 수 있다.
본 실시예에 있어서, 상기 마이크로와이어는 제1층 및 제2층 상에 보호층을 더 포함할 수 있다.
본 실시예에 있어서, 상기 보호층은 실리콘 질화물, 실리콘 산화물, TiO2, Al2O3, 또는 이들의 조합을 포함할 수 있다.
본 실시예에 있어서, 상기 마이크로와이어 구조체들 사이의 거리가 1㎛ 이상일 수 있다.
본 실시예에 있어서, 상기 마이크로와이어 구조체의 직경이 2㎛ 이상일 수 있다.
본 발명의 다른 실시예는,
(a) 하기 수학식 1로 계산되는 곡률 반경을 갖는 결정질 실리콘 반도체 기판 상에 마이크로와이어 구조체를 형성하는 단계; 및
(b) 상기 결정질 실리콘 반도체 기판의 제1면 및 제2면에 각각 제1층 및 제2층을 형성하는 단계;
(c) 상기 제1층 상에 상기 제1층과 접속하는 제1전극부를 형성하는 단계; 및
(d) 상기 제2층 상에 상기 제2층과 접속하는 제2전극부를 형성하는 단계;
를 포함하고,
상기 복수의 마이크로와이어 구조체들 사이의 거리가 상기 수학식 2에 의해 결정되고, 상기 마이크로와이어 구조체의 직경이 상기 수학식 3 내지 5에 의해 결정되는, 태양전지 제조방법을 개시한다.
본 실시예에 있어서, 상기 마이크로구조체를 형성하는 단계는, 상기 결정질 실리콘 기판을 식각하는 단계를 포함할 수 있다.
본 실시예에 있어서, 상기 상기 결정질 실리콘 반도체 기판은 제1도전형을 가지고, 상기 제1 층은 상기 제1 도전형과 반대인 제2 도전형을 가지는 불순물을 상기 결정질 실리콘 반도체 기판에 도핑하여 형성하고, 상기 제2 층은 상기 제1 도전형을 가지는 불순물을 상기 결정질 실리콘 반도체 기판에 도핑하여 형성될 수 있다.
본 실시예에 있어서, 상기 결정질 실리콘 기판과 상기 에미터층은 P-N 접합을 형성할 수 있다.
본 실시예에 있어서, 상기 (b) 단계 이후에, 상기 제1층, 제2층, 또는 제1층과 제2층 상에 보호층을 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 (a) 단계 이후에, 상기 결정질 실리콘 기판 상에 형성된 마이크로와이어 구조체를 선택적으로 식각하여, 테이퍼드(tapered) 형상의 마이크로와이어를 형성하는 단계를 더 포함할 수 있다.
본 실시예에 있어서, 상기 결정질 실리콘 반도체 기판은 n형 반도체 기판이고, 상기 에미터층은 상기 결정질 실리콘 반도체 기판 상에 정공 수송 물질을 도핑하여 형성될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
일 측면에 따른 태양전지는 특정 곡률 반경을 갖는 결정질 실리콘 반도체 기판; 및 상기 결정질 실리콘 반도체 기판 표면으로부터 연장하는 복수의 마이크로와이어 구조체를 포함함으로써, 유연하고, 비 결정질 실리콘계 유연 태양전지과 비교하여 효율이 높은 태양전지를 구성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 태양전지를 개략적으로 도시한 사시도이다.
도 2는 도 1의 I-I' 단면을 개략적으로 도시한 단면도이다.
도 3은 결정질 실리콘 반도체 기판의 두께의 변화에 따른 파장대별 흡수율을 도시한 도이다.
도 4는 결정질 실리콘 반도체 기판을 구부리는 과정에서, 결정질 실리콘 반도체 기판 및 마이크로와이어 구조체의 접점에서 발생하는 응력을 측정한 결과를 도시한 도이다.
도 5는 일정한 두께의 결정질 실리콘 반도체 기판 상에서 마이크로와이어 길이에 따른 곡률 반경의 변화율을 결정질 실리콘 반도체 기판의 두께 변화에 따른 곡률 반경의 변화율을 비교하여 도시한 도이다
도 6는 마이크로와이어 구조체의 확대도이다.
도 7은 원통형 마이크로와이어 구조체 및 테이퍼드형 마이크로와이어 구조체의 파장대별 반사율을 도시한 도이다.
도 8은 마이크로와이어 구조체의 길이에 따른 광 흡수율의 차이를 도시하는 도이다.
도 9은 마이크로와이어 구조체의 길이에 따른 광 반사율의 차이를 도시하는 도이다.
도 10는 (i) 원통형 마이크로와이어 구조체의 길이가 20㎛이고 전면적 접촉 후면전계층 기반 태양전지, (ii) 테이퍼드형 마이크로와이어 구조체의 길이가 20㎛이고 전면적 접촉 후면전계층 기반 태양전지, 및 (iii) 테이퍼드형 마이크로와이어 구조체의 길이가 20㎛이고 국부적 접촉 후면전계층을 포함하는 태양전지의 효율을 측정한 도이다.
도 11은 본 발명의 실시예에 따른 태양전지에 대하여 굽힘 테스트를 1000회 반복하면서, 효율, fill factor, Jsc, 및 Voc 값을 측정한 유연성 테스트 결과를 보여주는 도이다.
도 12은 일 실시예에 따른 태양전지의 제조과정을 개략적으로 도시한 도이다.
도 13은 일 실시예에 따른 태양전지의 제조과정을 개략적으로 도시한 도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 각 도면에서, 구성요소는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
각 구성요소의 설명에 있어서, 상(on)에 또는 하(under)에 형성되는 것으로 기재되는 경우에 있어, 상(on)과 하(under)는 직접 또는 다른 구성요소를 개재하여 형성되는 것을 모두 포함하며, 상(on) 및 하(under)에 대한 기준은 도면을 기준으로 설명한다.
이하, 본 발명의 실시 예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 태양전지를 개략적으로 도시한 사시도이다. 도 2는 도 1의 I-I' 단면을 개략적으로 도시한 단면도이다.
먼저, 도 1 및 도 2을 참조하면, 본 발명의 일 실시예에 따른 태양전지(100)는 결정질 실리콘 반도체 기판(110); 상기 결정질 실리콘 반도체 기판(110)의 제1면(S1)으로부터 수직방향으로 연장하고 서로 이격하여 배열되는 복수의 마이크로와이어 구조체(MW); 상기 결정질 실리콘 반도체 기판(110)의 제1면(S1) 상에 위치하고, 상기 결정질 실리콘 반도체 기판(110)과 P-N 접합을 형성하는 제1층(120); 상기 제1층(120) 상에 위치하고, 상기 제1층(120)과 접속된 제1전극부(140); 상기 제1면(S1)과 반대면인 상기 결정질 실리콘 반도체 기판(110)의 제2면(S2) 상에 위치하는 제2층(130); 및 상기 제2층(130) 상에 위치하고, 상기 제2층(130)과 접속된 제2전극부(150);를 포함할 수 있다. 또한, 상기 제1층(120) 및 제2층(130) 상에 보호층(160, 170)을 더 포함할 수 있다.
결정질 실리콘 반도체 기판(110)은 단결정 또는 다결정 실리콘으로 형성될 수 있으며, 제1 도전형을 가질 수 있다. 일 실시예에서, 결정질 실리콘 반도체 기판(110)에는 N형 불순물로서 5족 원소인 P, As, Sb 등이 도핑될 수 있다. 다른 실시예예에서, 결정질 실리콘 반도체 기판(110)은 P형 불순물로서 3족 원소인 B, Ga, In 등이 도핑 되어 P형으로 구현될 수 있다.
결정질 실리콘 반도체 기판(110)으로부터 수직방향으로 연장하는 마이크로와이어 구조체(MW)는 상부면 뿐만 아니라, 측면도 수광부의 기능을 가지므로, 광흡수 표면적이 증대되어, 태양전지(100)의 광전환효율이 향상될 수 있다.
제1층(120)은 결정질 실리콘 반도체 기판(110)과 P-N접합을 형성할 수 있다. 일 실시예로, 제1층(120)은 결정질 실리콘 반도체 기판(110)에 제2 도전형을 가지는 불순물이 도핑되어 형성된 에미터층일 수 있다. 따라서, 결정질 실리콘 반도체 기판(110)의 제1면(S1)은 명확하게 구분되는 영역이 아니며, P-N접합이 이루어지는 영역으로 이해될 수 있다.
예를 들어, 결정질 실리콘 반도체 기판(110)이 N형 불순물로 도핑된 경우, 제1층(120)은 P형 불순물로 도핑될 수 있으며, 반대로 결정질 실리콘 반도체 기판(110)이 P형 불순물로 도핑된 경우, 제1층(120)은 N형 불순물로 도핑될 수 있다. 이와 같이 에미터층인 제1층(120)과 결정질 실리콘 반도체 기판(110)이 서로 반대의 도전형을 가지면, 결정질 실리콘 반도체 기판(110)과 제1층(120)의 계면에 P-N접합(junction)이 형성되고, P-N접합에 광이 조사되면 광전효과에 의해 광기전력이 발생할 수 있다.
제2층(130)은 일 실시예로, 결정질 실리콘 반도체 기판(110)에 제1도전형을 가지는 불순물이 선택적으로 도핑되어 형성된 후면전계층(BSF)일 수 있다. 따라서, 결정질 실리콘 반도체 기판(110)의 제2면(S2)은 명확하게 구분되는 영역이 아니며, 결정질 실리콘 반도체 기판(110)에서 후면전계층(BSF)을 구획하는 영역으로 이해될 수 있다.
후면전계층(BSF)인 제2층(130)은 캐리어가 결정질 실리콘 기판(110)의 배면으로 이동하여 재결합되는 것을 방지할 수 있으며, 이에 의해 태양전지(100)의 개방전압(Voc)이 상승하여 태양전지(100)의 효율이 향상될 수 있다.
제1전극부(140)와 제2전극부(150)는 광의 조사에 의해 생성된 캐리어를 수집하며, 태양전지(100)와 전기적으로 연결된 외부의 전자장치로 캐리어가 이동하는 이동 경로가 된다.
제1전극부(140)는 태양전지(100)의 수광면에 위치할 수 있는데, 이때 제1 전극부(140)는 마이크로 그리드 패턴을 가질 수 있다. 일 실시예로, 마이크로 그리드 패턴의 선폭은 수㎛ 내지 1㎜일 수 있으며, 이에 의해 제1전극부(140)의 개구율은 90%이상으로 형성될 수 있다. 따라서, 제1전극부(140)에 의해 입사되는 광이 가려지는 현상을 최소화할 수 있다. 반면에, 제2전극부(150)는 결정질 실리콘 반도체 기판(110)의 제2면(S2)과 동일한 형상을 가지고, 태양전지(100)의 저면 전체에 형성될 수 있다.
한편, 결정질 실리콘 반도체 기판(110)은 하기 수학식 1에 따른 곡률 반경을 가질 수 있다.
<수학식 1>
ρ= E x T s /σ
상기 수학식 1에서, ρ는 결정질 실리콘 반도체 기판의 곡률 반경을 나타내고, E는 탄성 계수를 나타내고(여기서, 탄성 계수는 168 Gpa임), Ts는 결정질 실리콘 반도체 기판의 두께/2 이고, σ는 결정질 실리콘 반도체 기판의 인장강도(여기서, 인장강도는 7.0 Gpa임)이다.
상기 수학식 1에 따르면, 결정질 실리콘 반도체 기판의 곡률 반경은 결정질 실리콘 반도체 기판의 두께/2 (Ts) 값에 비례한다. 따라서, 결정질 실리콘 반도체 기판의 두께가 얇아지면, 곡률 반경 값은 작아지고, 기판 유연성은 향상될 수 있다.
이런 관점에서, 본 발명의 일 실시예에 따른 태양전지(100)에 사용된 결정질 실리콘 반도체의 두께(110)는 약 150 ㎛ 미만일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 140 ㎛ 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 130 ㎛ 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 120 ㎛ 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 110 ㎛ 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 100 ㎛ 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 90 ㎛ 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 80 ㎛ 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 0 ㎛ 초과일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 10 ㎛ 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 20 ㎛ 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 30 ㎛ 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 야 40 ㎛ 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 50 ㎛ 이상일 수 있다. 상기 결정질 실리콘 반도체의 두께(110)는 전술한 수치 범위 중에서 선택된 임의의 2개의 수치 범위의 조합으로 표시될 수 있다. 예를 들어, 상기 결정질 실리콘 반도체의 두께(110)는 약 50 ㎛ 이상 약 150 ㎛ 미만일 수 있다.
상기 결정질 실리콘 반도체 기판의 두께가 상기 범위에 속하는 경우에, 상기 결정질 실리콘 반도체 기판의 곡률 반경이 상용화 수준에 이를 수 있다.
또한, 상기 결정질 실리콘 반도체(110)의 두께가 상기 범위에 속하는 경우, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 15 mm 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 14 mm 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 13 mm 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 12 mm 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 11 mm 이하일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 1 mm 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 2 mm 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 3 mm 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 4 mm 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 5 mm 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 6 mm 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 7 mm 이상일 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 8 mm 이상일 수 있다. 상기 결정질 실리콘 반도체 기판의 곡률 반경은 전술한 수치 범위 중에서 선택된 임의의 2개의 수치 범위의 조합으로 표시될 수 있다. 예를 들어, 상기 결정질 실리콘 반도체 기판의 곡률 반경은 약 1 mm 내지 약 15 mm일 수 있다.
도 3은 결정질 실리콘 반도체 기판(110)의 두께의 변화에 따른 파장대별 흡수율을 도시한 도로써, 결정질 실리콘 반도체 기판의 두께를 250 ㎛에서 30 ㎛로 감소시켜도 800 nm 미만의 파장대의 광의 흡수율이 동일함을 나타낸다.
결정질 실리콘 기판의 제1면(S1)으로부터 연장되고 서로 이격되어 배열된 마이크로와이어 구조체(MW)는 일정 간격으로 서로 이격되어 배열될 수 있으며, 상기 이격 거리는 하기 수학식 2로부터 계산될 수 있다.
<수학식 2>
S > 2 x t
수학식 2에서, S는 마이크로와이어 구조체들 사이의 간격을 나타내고, t는 결정질 실리콘 반도체 기판을 구부리는 경우에, 마이크로와이어 구조체와 결정질 실리콘 반도체 기판이 만나는 기판 표면에서 측정된 응력의 거리를 나타낸다.
도 4을 참고하면, 상기 마이크로와이어 구조체(MW)는 실리콘 반도체 기판을 구부리는 과정에서, 상기 기판(110)의 제1면(S1)과 마이크로와이어 구조체(MW)의 접점에서 응력(stress)이 발생할 수 있다. 따라서, 만일 복수의 마이크로와이어 구조체가 일정 간격보다 가깝게 배치되면, 실리콘 반도체 기판을 구부리는 과정에서 발생하는 응력이 중첩되어 제1면에 균열(crack)이 발생할 수 있다. 따라서, 인접한 마이크로와이어 구조체에서 발생된 응력이 중첩되지 않도록, 마이크로와이어 구조체가 응력 거리의 2배만큼의 간격으로 이격되어 배열함으로써, 결정질 실리콘 반도체 기판의 유연성을 확보할 수 있다.
예를 들어, 상기 마이크로와이어 구조체(MW)들 사이의 거리는 1㎛ 이상일 수 있다.
또한, 도 4에서 보는 바와 같이, 마이크로와이어 구조체(MW)의 길이 방향의 표면에는 어떠한 응력도 발생하지 않았으므로, 마이크로와이어 구조체의 길이는 결정질 실리콘 기판의 유연성과 무관하다는 것을 알 수 있다.
상기 마이크로와이어 구조체(MW)는 특정 값 이상의 직경을 가질 수 있으며, 상기 직경은 하기 화학식 3 내지 5로부터 정의될 수 있다.
<수학식 3>
Dwire > 2(T1 + T2)
수학식 3에서, Dwire는 마이크로와이어의 직경을 나타내고, T1은 제1층의 두께를 나타내고(여기서, T1은 300 ~400 nm); T2는 공핍층의 두께를 나타내며, 하기 수학식 4 및 5를 통해 계산된다.
<수학식 4>
Figure 112017105036232-pat00003
상기 수학식 4에서, w는 공핍층 두께를 나타내고, ε는 결정질 실리콘의 유전율을 나타내고(여기서, ε는 11.9), q는 전하(1.6 x 10-19 쿨롱), V0는 하기 수학식 5로 계산되는 내부 전압(built-in-voltage)을 나타내고, NA는 제1층 밀도를 나타내고, ND는 결정질 실리콘 기판 밀도를 나타낸다.
<수학식 5>
Figure 112017105036232-pat00004
수학식 5에서, V0는 내부 전압(built-in-voltage)을 나타내고, K는 볼츠만 상수(8.62 x 10-5 eV/K)를 나타내고, T는 절대온도(여기서, 300K)를 나타내고, q는 전하(1.6 x 10-19 쿨롱)를 나타내고, NA는 제1층 밀도를 나타내고, ND는 결정질 실리콘 기판 밀도를 나타내고, N i 는 진성 실리콘 기판 밀도를 나타낸다.
도 5는 일정한 두께의 결정질 실리콘 반도체 기판 상에서 마이크로와이어 길이에 따른 곡률 반경의 변화율을 결정질 실리콘 반도체 기판의 두께 변화에 따른 곡률 반경의 변화율을 비교하여 도시한 도이다.
도 5를 참고하면, 결정질 실리콘 반도체 기판의 두께를 일정하게 유지하는 경우 마이크로와이어 길이가 변화하여도 곡률 반경의 변화가 거의 없음을 알 수 있다. 따라서, 마이크로와이어의 길이는 곡률 반경에 영향을 미치는 변수가 아님을 알 수 있다.
앞서 언급한 바와 같이, 유연성에 관련한 곡률 반경 값은 결정질 실리콘 반도체 기판의 두께 및 마이크로와이어들 간의 이격 거리에 의하여 결정되는 것이다.
도 6을 참고하면, 상기 마이크로와이어 구조체(MW)는 방사 접합(radial junction) 구조를 갖는다. 결정질 실리콘 반도체 기판(110)으로부터 수직으로 연장된 결정질 실리콘 반도체층 및 상기 결정질 실리콘 반도체층과 P-N 접합을 형성하는 제1층(120), 및 결정질 실리콘 반도체 기판(110)과 상기 제1층(120) 사이에 위치하는 공핍층(115)을 포함할 수 있다. 이때, 상기 제1층(110)의 두께는 300 nm 내지 400 nm일 수 있다. 상기 범위에서 태양전지의 효율이 극대화될 수 있다.
상기 마이크로와이어 구조체(MW)는 방사 접합 구조를 가짐으로써, 상면, 뿐만 아니라 측면으로부터 광을 흡수할 수 있으므로, 상면으로부터만 광을 흡수하는 평면 접합 구조에 비해 광 흡수 표면적이 증가하게 되고, 캐리어의 이동 경로가 단축됨으로써, 태양전지 효율 증대를 기대할 수 있다.
상기 수학식 3 내지 5를 참조하면, 상기 마이크로와이어 구조체(MW)의 직경은 공핍층(115)의 두께에 따라 결정되는데, 상기 공핍층(115)의 두께는 제1층(120)의 밀도 및 결정질 실리콘 반도체 기판(110)의 밀도와 관련되어 있다.
따라서, 상기 마이크로와이어 구조체(MW)의 직경은 공핍층(115)의 두께, 제1층(120)의 밀도 및 결정질 실리콘 반도체 기판(110)의 밀도에 따라 결정될 수 있다.
예를 들어, 상기 마이크로와이어 구조체(MW)의 직경은 2㎛ 이상일 수 있다.
상기 마이크로와이어 구조체(MW)는 원통 형상 또는 테이퍼드 형상을 가질 수 있다. 일 실시예에서, 상기 마이크로와이어 구조체(MW)를 원통 형상으로 구성하면, 광 흡수 표면적을 극대화할 수 있을 뿐만 아니라, 캐리어 이동 경로를 단축시킬 수 있어서, 광 흡수 효율이 극대 되고, 이에 의해 태양전지의 효율이 향상될 수 있다. 다른 실시예에서, 상기 마이크로와이어 구조체(MW)를 테이퍼드 형상으로 구성하면, 마이크로구조체 상면에서의 광 반사율이 저감되어, 광 흡수율이 증대되고, 이에 의해 태양전지의 효율이 향상될 수 있다.
도 7은 원통형 마이크로와이어 구조체 및 테이퍼드형 마이크로와이어 구조체의 파장대별 반사율을 도시한 도로서, 테이퍼드형 마이크로와이어 구조체가 원통형 마이크로와이어 구조체에 비해 월등히 낮은 광 반사율을 보임을 알 수 있다.
상기 복수의 마이크로와이어 구조체는 격자무늬 패턴으로 배열될 수 있으나, 이에 한정되는 것은 아니며, 전술한 이격 거리만큼 서로 이격되어 배열될 수 있는 패턴이라면 모두 적용 가능하다.
상기 복수의 마이크로와이어 구조체가 격자무늬 패턴으로 배열됨으로써, 단위 면적당 마이크로와이어 구조체의 개수를 최대화할 수 있게 됨으로써, 태양전지 효율 향상을 기대할 수 있다.
도 8 및 9은 마이크로와이어 구조체의 길이에 따른 광 흡수율 및 광 반사율의 차이를 도시하는 도로서, 마이크로와이어 구조체의 길이가 길어짐에 따라 광 흡수율이 증가하는 추세를 보이나, 길이가 20㎛를 초과하는 경우, 광 흡수율의 변화는 관찰되지 않았으며, 광 반사율은 마이크로와이어 구조체의 길이에 의존하지 않음을 알 수 있다.
도 8 및 9에 따르면, 본 발명의 실시예에 따른 태양전지의 최대 효율을 얻기 위해서는 마이크로와이어의 길이를 20㎛ 이상으로 구성해야 함을 알 수 있다.
도 10는 (i) 원통형 마이크로와이어 구조체의 길이가 20㎛이고 후면전계층을 미포함하는 태양전지, (ii) 테이퍼드형 마이크로와이어 구조체의 길이가 20㎛이고 후면전계층을 미포함하는 태양전지, 및 (iii) 테이퍼드형 마이크로와이어 구조체의 길이가 20㎛이고 후면전계층을 포함하는 태양전지의 효율을 측정한 도이다.
도 10에 따르면, 원통형 마이크로와이어 구조체(효율: 15.2%) 보다는 테이퍼드형 마이크로구조체(효율: 16.8%)를 채용한 태양전지가 효율이 더 우수했으며, 테이퍼드형 마이크로구조체에 국부 접촉 후면전계층을 형성시킨 태양전지가 가장 높은 효율(18.1%)을 보였다.
도 11은 본 발명의 실시예에 따른 태양전지에 대하여 굽힘 테스트를 1000회 반복하면서, 효율, fill factor, Jsc, 및 Voc 값을 측정한 유연성 테스트 결과이다.
도 11에 따르면, 정규화된 효율, fill factor, Jsc, 및 Voc 값 모두 1.0에 근접한 값을 보이므로, 태양전지의 내구성이 뛰어남을 알 수 있다.
다시, 도 1 및 2를 참조하면, 태양전지(100)는 상기 제1층 및 제2층 상에 보호층(160, 170)을 더 포함할 수 있다.
보호층(160)은 결정질 실리콘 반도체 기판(110)의 수광면에 형성되어, 태양광 입사에 의해 생성된 광 전하의 재결합을 방지할 수 있다. 이러한 보호층(160)은 a-Si, a-SiOx 또는 Al2O3 를 포함하여 형성될 수 있다. 특히, a-SiOx와 Al2O3는 1.8eV 이상의 밴드갭 에너지를 가지므로, 광의 흡수 계수가 작은바, 결정질 실리콘 반도체 기판(110)으로 입사하는 광량이 감소하는 것을 방지할 수 있다.
보호층(170)은 결정질 실리콘 반도체 기판(110)의 수광면의 반대편에 형성되어, 표면 재결합 방지 효과를 부여한다.
상기 보호층 (160, 170)은 서로 독립적으로, 실리콘 질화물, 실리콘 산화물, TiO2, Al2O3, 또는 이들의 조합으로부터 선택된 화합물을 포함할 수 있다.
도 12은 일 실시예에 따른 태양전지의 제조과정을 개략적으로 도시한 도이다.
본 발명의 일 실시예에 따른 태양전지(100)의 제조 방법은, (a) 상기 수학식 1로 계산되는 곡률 반경을 갖는 결정질 실리콘 반도체 기판 상에 마이크로와이어 구조체를 형성하는 단계; (b) 상기 결정질 실리콘 반도체 기판의 제1면 및 제2면에 각각 제1층 및 제2층을 형성하는 단계; (c) 상기 제1층 상에 상기 제1층과 접속하는 제1전극부를 형성하는 단계; 및 (d) 상기 제2층 상에 상기 제2층과 접속하는 제2전극부를 형성하는 단계;를 포함할 수 있다. 또한, 상기 (b) 단계 이후에, 상기 제1층 및 제2층 상에 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 결정질 실리콘 반도체 기판의 두께는 50 ㎛ 내지 80 ㎛일 수 있다.
상기 마이크로와이어 구조체를 형성하는 단계는, 상기 결정질 실리콘 반도체 기판을 식각하는 단계를 포함할 수 있다. 상기 결정질 실리콘 기판을 식각하는 단계는, 건식 식각 공정 또는 습식 식각 공정으로 수행될 수 있다. 예를 들어, 상기 마이크로와이어 구조체를 형성하는 단계는 건식 식각 공정을 통해 수행될 수 있다.
상기 건식 식각 공정은 실리콘 기판상에 포토리소그래피(photolithography)를 통해 와이어 식각 마스크 패턴을 형성한 후, SF6 및 C4F8 가스의 공급 하에서, 45 mTorr 압력, 1500 W 공급전력, 및 100 W 스테이지 전력에서 반응성 이온 식각 공정(reactive ion etching process)을 수행하고, 이후에, O2 플라즈마 처리를 통해 포토레지스트 잔류물을 제거하여, 마이크로와이어 구조체를 형성하는 공정을 포함한다.
상기 습식 식각 공정은 실리콘 기판상에 포토리소그래피를 통해 와이어 식각 마스크 패턴을 형성한 후, O2 플라즈마 처리를 통해 포토레지스트 잔류물을 제거하고, 이어서, 열증발기에 의해 Au 박막을 실리콘 기판 상에 증착한 뒤, 상기 실리콘 기판을 탈이온수, HF(10M) 및 H2O2(0.3M)의 혼합 용액으로 식각 처리하여, 마이크로와이어 구조체를 형성하는 공정을 포함한다.
그 밖에도, 상기 마이크로와이어 구조체를 형성하는 단계는 상기 마이크로와이어 구조체를 성장시키는 단계를 포함할 수 있다.
상기 마이크로와이어 구조체를 성장시키는 단계는, 포토리소그래피 공정을 통해 실리콘 기판 상에 Au, Cu 등의 금속 촉매를 패턴화한 후, 기체-액체-고체(VLS) 공정을 이용하여 마이크로와이어 구조체를 성장시키는 공정을 포함할 수 있다.
제1 층(120)은 결정질 실리콘 반도체 기판(110)의 도전형과 반대의 도전형을 가지는 불순물을 도핑하여 형성할 수 있고, 제2 층(130)은 결정질 실리콘 반도체 기판(110)과 동일한 도전형을 가지는 불순물을 도핑하여 형성할 수 있다.
상기 결정질 실리콘 반도체 기판과 상기 제1층은 P-N 접합을 형성할 수 있다.
일 실시예로, 결정질 실리콘 반도체 기판(110)이 N형인 경우, 상기 결정질 실리콘 반도체 기판은 N형의 불순물을 결정질 실리콘 반도체 기판에 도핑하여 형성할 수 있고, 제1 층(120)은 P형의 불순물을 결정질 실리콘 반도체 기판(110)에 도핑하여 형성할 수 있으며, 제2 층(130)은 상기 결정질 실리콘 반도체 기판 상에 보호층(170)을 형성한 후, 이를 국부적 패터닝하고, 패터닝된 부분에 N형의 불순물을 도핑하여 형성할 수 있다. 따라서, 결정질 실리콘 반도체 기판(110)의 제1 면(S1)과 제2 면(S2)은 제1 층(120)과 제2 층(130)의 형성시에 나타나는 경계로써, 다양한 형상을 가질 수 있다. 제1 층(120)과 제2 층(130)을 형성하기 위한 불순물의 도핑은 확산법, 스프레이법, 또는 프린팅 공정법 등의 방법에 의할 수 있다.
다른 실시예로, 결정질 실리콘 반도체 기판(110)이 N형인 경우, 상기 결정질 실리콘 반도체 기판은 전자 수송 물질을 포함할 수 있고, 제1 층(120)은 정공 수송 물질을 포함하는 정공 수송층일 수 있고, 제2 층(130)은 전자 수송 물질을 포함하는 전자 수송층일 수 있다.
정공 수송층은 높은 일함수를 가진 전이금속 산화물을 포함할 수 있다. 예를 들어, 정공 수송층은 Molybdenum oxide(MoOx), Vanadium oxide(V2Ox), Tungsten oxide(WOx), Nickel oxide(NiOx) 등을 포함할 수 있다.
전자 수송층은 낮은 일함수를 가진 알칼리 금속 화합물을 포함할 수 있다. 예를 들어, 전자 수송층은 Lithium fluoride(LiF), Cesium fluoride(CsF), Cesium oxide(Cs2O), Calcium/Aluminium(Ca/Al) 등을 포함할 수 있다.
전자 수송물질과 정공 수송물질의 증착은, 스퍼터링, 전자빔 증착법, 화학적 기상 증착법, 물리적 기상 증착법, 금속 유기 화학적 기상 증착법, 분자빔 에피택시, 및 원자층 증착법 등의 방법으로 형성할 수 있다.
보호막(170)은, 스퍼터링(sputtering), 전자빔 증착법(e-beam evaporation), 화학적 기상 증착법(CVD; chemical vapor deposition), 물리적 기상 증착법(PVD; physical vapor deposition), 금속 유기 화학적 기상 증착법(MOCVD; metal-organic chemical vapor deposition), 분자빔 에피택시(MBE; molecular beam epitaxy), 및 원자층 증착법(Atomic Layer Deposition) 등의 방법으로 형성할 수 있다.
제1전극부(140)는 일 예로, 제1전극 형성용 페이스트를 스탬핑 또는 롤링하여 제1전극부(140)가 형성될 위치에 제1전극 형성용 페이스트를 인쇄한 후, 열처리 공정 등을 통해 형성할 수 있다. 따라서, 제1전극부(140)는 수㎛ 내지 수십㎛의 폭을 가지는 마이크로 그리드 패턴을 가지더라도 제1전극부(140)의 얼라인을 용이하게 맞출 수 있으며, 열처리시 발생하는 파이어 스루(fire through) 현상에 의해 제1전극부(140)는 보호막(170)을 관통하여 제1층(120)과 접속할 수 있다.
제2전극부(150)는 일 실시예로, 제2전극 형성용 페이스트를 제2층(130) 상에 도포한 후, 이를 열처리 하여 형성할 수 있으나, 이에 한정되는 것은 아니며 다양한 방법에 의해 형성할 수 있다.
도 13에 따른 본 발명의 다른 실시예에 따르면, 전술한 태양전지 제조 방법 중, 상기 (a) 단계 이후에, 상기 결정질 실리콘 반도체 기판 상에 형성된 마이크로와이어 구조체를 선택적으로 식각하여, 테이퍼드(tapered) 형상의 마이크로와이어를 형성하는 단계를 더 포함할 수 있다.
이상에서는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 태양전지
110: 결정질 실리콘 반도체 기판
120: 제1층
130: 제2층
140: 제1전극부
150: 제2전극부
160, 170: 보호층

Claims (20)

  1. 하기 수학식 1로 계산되는 곡률 반경을 갖고 150 ㎛ 미만의 두께를 갖는 결정질 실리콘 반도체 기판;
    상기 결정질 실리콘 반도체 기판의 제1면으로부터 수직방향으로 연장하고 서로 이격하여 배열되고 10 ㎛ 이상의 길이를 갖는 복수의 마이크로와이어 구조체;
    상기 결정질 실리콘 반도체 기판의 제1면 상에 위치하고, 상기 결정질 실리콘 반도체 기판과 P-N 접합을 형성하는 제1층;
    상기 제1층 상에 위치하고, 상기 제1층과 접속된 제1 전극부;
    상기 제1면과 반대면인 상기 결정질 실리콘 반도체 기판의 제2면 상에 위치하는 제2층; 및
    상기 제2층 상에 위치하고, 상기 제2층과 접속된 제2전극부;를 포함하고,
    상기 복수의 마이크로와이어 구조체들 사이의 거리가 하기 수학식 2에 의해 결정되고,
    상기 마이크로와이어 구조체의 직경이 하기 수학식 3 내지 5에 의해 결정되는, 태양전지:
    <수학식 1>
    ρ= E x Ts /σ
    (ρ: 곡률 반경; E: 탄성 계수; Ts: 결정질 실리콘 반도체 기판의 두께/2; σ: 결정질 실리콘 반도체 기판의 인장강도)
    <수학식 2>
    S > 2 x t
    (S: 마이크로와이어 구조체들 사이의 간격; t: 결정질 실리콘 반도체 기판을 구부리는 경우에, 마이크로와이어 구조체와 결정질 실리콘 반도체 기판이 만나는 기판 표면에서 측정된 응력의 거리)
    <수학식 3>
    Dwire > 2(T1 + T2)
    (Dwire: 마이크로와이어의 직경; T1: 제1층 두께; T2: 공핍층의 두께)
    <수학식 4>
    Figure 112018095744653-pat00005

    (w: 공핍층 두께, ε: 결정질 실리콘의 유전율, q: 전하(쿨롱), V0: 내부 전압(built-in-voltage), NA: 제1층 밀도, ND: 결정질 실리콘 기판 밀도)
    <수학식 5>
    Figure 112018095744653-pat00006

    (V0: 내부 전압(built-in-voltage), K: 볼츠만 상수(eV/K), T: 절대온도(K), q: 전하(쿨롱), NA: 제1층 밀도, ND: 결정질 실리콘 기판 밀도, N i : 진성 결정질 실리콘 기판 밀도.
  2. 삭제
  3. 제1항에 있어서,
    상기 결정질 실리콘 반도체 기판의 두께는 50㎛ 이하인, 태양전지.
  4. 제1항에 있어서,
    상기 결정질 실리콘 반도체 기판의 곡률 반경이 15 mm 이하인, 태양전지.
  5. 제1항에 있어서,
    상기 결정질 실리콘 반도체 기판은 제1도전형을 가지고,
    상기 제1층은 상기 제1도전형과 반대인 제2도전형을 가지는 불순물이 도핑된 에미터층이고,
    상기 제2층은 상기 제1도전형을 가지는 불순물이 도핑된 후면 전계층인, 태양전지
  6. 제1항에 있어서,
    상기 마이크로와이어 구조체는 원통 형상 또는 테이퍼드 형상인, 태양전지.
  7. 제1항에 있어서,
    상기 복수의 마이크로와이어 구조체는 격자무늬 패턴으로 배열된, 태양전지.
  8. 제1항에 있어서,
    상기 제1층의 두께는 300 내지 400 nm인, 태양전지.
  9. 제1항에 있어서,
    상기 제1층 및 제2층 상에 보호층을 더 포함하는, 태양전지.
  10. 제9항에 있어서,
    상기 보호층은 실리콘 질화물, 실리콘 산화물, TiO2, Al2O3, 또는 이들의 조합을 포함하는, 태양전지.
  11. 제1항에 있어서,
    상기 마이크로와이어 구조체들 사이의 거리가 1㎛ 이상인, 태양전지.
  12. 제1항에 있어서,
    상기 마이크로와이어 구조체의 직경이 2㎛ 이상인, 태양전지.
  13. (a) 하기 수학식 1로 계산되는 곡률 반경을 갖고 150 ㎛ 미만의 두께를 갖는 결정질 실리콘 반도체 기판 상에 10 ㎛ 이상의 길이를 갖는 마이크로와이어 구조체를 형성하는 단계; 및
    (b) 상기 결정질 실리콘 반도체 기판의 제1면 및 제2면에 각각 제1층 및 제2층을 형성하는 단계;
    (c) 상기 제1층 상에 상기 제1층과 접속하는 제1전극부를 형성하는 단계; 및
    (d) 상기 제2층 상에 상기 제2층과 접속하는 제2전극부를 형성하는 단계;
    를 포함하고,
    상기 복수의 마이크로와이어 구조체들 사이의 거리가 하기 수학식 2에 의해 결정되고,
    상기 마이크로와이어 구조체의 직경이 하기 수학식 3 내지 5에 의해 결정되는, 태양전지 제조방법:
    <수학식 1>
    ρ= E x T /σ
    (ρ: 곡률 반경; E: 탄성 계수; T: 결정질 실리콘 반도체 기판의 두께/2; σ: 결정질 실리콘 반도체 기판의 인장강도)
    <수학식 2>
    S > 2 x t
    (S: 마이크로와이어 구조체들 사이의 간격; t: 결정질 실리콘 반도체 기판을 휘는 경우에, 마이크로와이어 구조체와 결정질 실리콘 반도체 기판이 만나는 기판 표면에서 측정된 응력의 거리)
    <수학식 3>
    Dwire > 2(T1 + T2)
    (Dwire: 마이크로와이어의 직경; T1: 에미터층 두께; T2: 공핍층의 두께)
    <수학식 4>
    Figure 112018095744653-pat00007

    (w: 공핍층 두께, ε: 결정질 실리콘의 유전율, q: 전하(쿨롱), V0: 내부 전압(built-in-voltage), NA: 에미터층 밀도, ND: 결정질 실리콘 기판 밀도)
    <수학식 5>
    Figure 112018095744653-pat00008

    (V0: 내부 전압(built-in-voltage), K: 볼츠만 상수(eV/K), T: 절대온도(K), q: 전하(쿨롱), NA: 에미터층 밀도, ND: 결정질 실리콘 기판 밀도, N i : 진성 결정질 실리콘 기판 밀도.
  14. 삭제
  15. 제13항에 있어서,
    상기 마이크로와이어 구조체를 형성하는 단계는,
    상기 결정질 실리콘 반도체 기판을 식각하는 단계를 포함하는, 태양전지 제조방법.
  16. 제13항에 있어서,
    상기 결정질 실리콘 반도체 기판은 제1도전형을 가지고,
    상기 제1 층은 상기 제1 도전형과 반대인 제2 도전형을 가지는 불순물을 상기 결정질 실리콘 반도체 기판에 도핑하여 형성하고,
    상기 제2 층은 상기 제1 도전형을 가지는 불순물을 상기 결정질 실리콘 반도체 기판에 도핑하여 형성하는, 태양전지의 제조 방법
  17. 제13항에 있어서,
    상기 결정질 실리콘 반도체 기판과 상기 제1층은 P-N 접합을 형성하는, 태양전지 제조방법.
  18. 제13항에 있어서,
    상기 (b) 단계 이후에, 상기 제1층 및 제2층 상에 보호층을 형성하는 단계를 더 포함하는, 태양전지 제조방법.
  19. 제13항에 있어서,
    상기 (a) 단계 이후에, 상기 결정질 실리콘 반도체 기판 상에 형성된 마이크로와이어 구조체를 선택적으로 식각하여, 테이퍼드(tapered) 형상의 마이크로와이어를 형성하는 단계를 더 포함하는, 태양전지 제조방법.
  20. 제13항에 있어서,
    상기 결정질 실리콘 반도체 기판은 N형 반도체 기판이고,
    상기 제1층은 상기 결정질 실리콘 반도체 기판 상에 정공 수송 물질을 도핑하여 형성되는, 태양전지 제조방법.
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