KR101948224B1 - Dual-mode io transceiver driver for wired channel - Google Patents

Abstract

이중 모드 유선 채널 송수신 드라이버를 공개한다. 본 발명은 단일 선로의 유선 채널을 통해 전송할 데이터를 고속 모드와 저속 모드를 구분하여 전송할 수 있어, 다양한 전송 속도로 데이터를 전송할 수 있으며, 클럭 신호의 2배 속도로 전송할 수 있다. 뿐만 아니라, 저속 모드에서는 종단 저항을 비활성화하여 전력 소모를 줄일 수 있으며, 고속 모드에서는 종단 저항을 활성화하여 임피던스 매칭을 수행하는 한편, 신호를 송신하는 송신 드라이버를 전원 전압보다 낮은 전압 레벨로 구동함으로써, 전력 소비를 크게 줄일 수 있다. 또한 고속 모드에서 이전 전송된 데이터에 의한 영향을 반영하여 현재 전송하는 데이터의 신호 레벨을 조절하여 출력함으로써, ISI를 최소화할 수 있다.Dual mode wired channel transmit / receive drivers are released. In the present invention, data to be transmitted through a wired channel of a single line can be divided into a high speed mode and a low speed mode, so that data can be transmitted at various transmission speeds, and can be transmitted at a double speed of a clock signal. In addition, in the low speed mode, the termination resistance can be inactivated to reduce the power consumption. In the high speed mode, the termination resistance is activated to perform the impedance matching, and the transmission driver for transmitting the signal is driven at a voltage level lower than the power supply voltage, Power consumption can be greatly reduced. Also, the ISI can be minimized by adjusting the signal level of the currently transmitted data by reflecting the influence of the data previously transmitted in the fast mode.

Description

이중 모드 유선 채널 송수신 드라이버{DUAL-MODE IO TRANSCEIVER DRIVER FOR WIRED CHANNEL}DUAL-MODE IO TRANSCEIVER DRIVER FOR WIRED CHANNEL [0002]

본 발명은 신호 손실이 발생하는 유선 채널을 통해 데이터를 전송하는 송수신 드라이버에 관한 것으로, 특히 고속 데이터 전송과 저속 데이터 전송에 모두 효율적으로 데이터를 전송할 수 있는 이중 모드 유선 채널 송수신 드라이버에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transmission / reception driver for transmitting data through a wired channel in which a signal loss occurs, and more particularly to a dual-mode wired channel transmission / reception driver capable of efficiently transmitting data in both high-

반도체 기술의 발전에 따라 다양한 용도의 고성능 칩(chip)이 개발되고 있다. 그러나 기존에 비해 각종 전자 기기에 더 많은 다양한 기능이 요구됨에 따라 단일 칩에 요구되는 기능을 모두 구현하는 것은 설계를 어렵게 할뿐만 아니라 기능의 변경이 필요할 때마다 설계를 변경해야 하므로 비효율적이다. 이에 대부분의 전자 기기는 요구되는 기능 각각에 대응하는 복수개의 칩을 구비하고, 복수개의 칩들이 칩간(chip-to-chip) 통신을 통해 상호 데이터를 송수신하도록 함으로써, 기능 변경에도 즉시 대응 가능하도록 구성되고 있다.2. Description of the Related Art [0002] With the development of semiconductor technology, high performance chips for various purposes are being developed. However, as more various functions are required for various electronic devices than the existing ones, implementing all the functions required for a single chip not only makes design difficult but also requires ineffective design changes every time a function is changed. Most of the electronic apparatuses are provided with a plurality of chips corresponding to respective required functions, and a plurality of chips transmit and receive data mutually through chip-to-chip communication, .

한편 칩간 통신은 기본적으로 유선 채널을 통해 수행되며, 데이터를 송신하는 칩의 송신 드라이버는 유선 채널에 전기적으로 연결되는 입출력 패드(IO 패드)로 송신할 데이터에 대응하는 전압 레벨을 인가함으로써, 유선 채널로 데이터를 전송한다. 이때 송신 드라이버는 데이터가 정확하게 유선 채널을 통해 데이터를 수신하는 칩까지 전송될 수 있도록, 데이터의 값에 따라 입출력 패드에 인가되는 전압 레벨을 충분히 넓은 범위에서 스윙할 필요가 있다.Meanwhile, the chip-to-chip communication is basically performed through a wired channel, and a transmission driver of a chip that transmits data applies a voltage level corresponding to data to be transmitted to an input / output pad (IO pad) electrically connected to a wired channel, As shown in FIG. At this time, the transmission driver needs to swing the voltage level applied to the input / output pad in a sufficiently wide range according to the value of the data so that the data can be transmitted to the chip receiving the data through the wired channel accurately.

도1 은 기존 유선 채널을 통해 고속으로 데이터를 송수신하는 송수신 드라이버 구성을 나타낸다.1 shows a transmission / reception driver configuration for transmitting / receiving data at a high speed through a conventional wired channel.

도1 에서 송신 드라이버(TDV)는 반전 데이터(

)에 응답하여, 유선 채널(Ch)에 인가되는 전압을 전원 전압(VDD) 레벨에서 접지 전압(VSS) 레벨까지 풀 스윙한다. 송신 드라이버(TDV)에서 PMOS 트랜지스터와 저항은 로우 레벨의 반전 데이터(

)에 응답하여, 유선 채널(Ch)에 인가되는 전압을 전원 전압(VDD) 레벨로 풀업(pull-up)하는 풀업 트랜지스터(T_TP)와 풀업 저항(R_TP)이고, NMOS 트랜지스터와 저항은 하이 레벨의 반전 데이터(

)에 응답하여, 유선 채널(Ch)에 인가되는 전압을 접지 전압(VSS) 레벨로 풀다운(pull-down)하는 풀다운 트랜지스터(T_TN)와 풀다운 저항(R_TN)이다. 이때 송신 드라이버(TDV)의 2개의 저항(R_TP, R_TN)은 수신 드라이버(RDV)의 2개의 저항(R_RP, R_RN)과 임피던스 매칭을 위한 저항값을 갖는다.In FIG. 1, the transmission driver (TDV)

Swings the voltage applied to the wire channel Ch from the power supply voltage VDD level to the ground voltage VSS level. In the transmission driver (TDV), the PMOS transistor and the resistor are set to low level inversion data

Up transistor T _TP and pull-up resistor R _{TP for} pulling up the voltage applied to the wire channel Ch to the level of the power supply voltage VDD in response to the pull-up resistor R _TP , Level inversion data (

Down pull-down transistor T _TN and pull-down resistor R _TN pulling down the voltage applied to the wire channel Ch to the ground voltage VSS level in response to the pull-down resistor R _TN . At this time, the two resistors R _TP and R _TN of the transmission driver TDV have resistance values for impedance matching with the two resistors R _RP and R _RN of the reception driver RDV.

여기서 송신 드라이버(TDV)의 구성은 일종의 인버터(inverter) 회로로서, 송신 드라이버(TDV)로 인가되는 신호가 반전되어 유선 채널(Ch)로 인가된다. 따라서 도1 에 도시된 바와 같이, 송신 드라이버(TDV)에는 반전 데이터(

)가 인가되는 것은 유선 채널(Ch)로 데이터(D)를 전송하기 위해서이다. 경우에 따라서 송신 드라이버(TDV)는 데이터(D)를 인가받아 전송할 수 있도록, 인버터를 추가로 구비할 수 있다.Here, the configuration of the transmission driver (TDV) is a kind of inverter circuit in which the signal applied to the transmission driver (TDV) is inverted and applied to the wire channel (Ch). Therefore, as shown in Fig. 1, the transmission driver (TDV)

Is applied to transmit the data D to the wired channel Ch. In some cases, the transmission driver (TDV) may further include an inverter to receive the data D and transmit the data.

한편 데이터를 수신하는 칩에 구비되는 수신 드라이버(RDV)는 전원 전압(VDD)와 접지 전압(VSS) 사이에 직렬로 연결되어, 송신 드라이버(TDV)의 풀업 저항(R_TP) 및 풀다운 저항(R_TN)에 대응하여, 임피던스 매칭을 수행하는 2개의 종단 저항(R_RP, R_RN)과 수신된 신호의 레벨을 판정하여, 판정된 레벨에 대응하는 데이터를 출력하는 신호 판별부(LD)를 구비한다. 데이터 전송 시에 송신 드라이버(TDV)와 수신 드라이버(RDV) 사이에 임피던스에 차이가 있어 임피던스 매칭이 되지 않으면, 신호를 수신하는 수신 드라이버(RDV)측에서 반사 신호가 발생되어 유선 채널(Ch)로 다시 유입됨으로써, 송신 드라이버(TDV)에서 수신 드라이버(RDV)로 전송되는 데이터에 손실을 야기한다. 수백 Mb/s 의 저속으로 데이터를 전송하는 경우에는 임피던스 매칭이 되지 않더라도 데이터 전송에 반사 신호의 영향이 크지 않기 때문에 큰 문제가 되지 않지만, 수 Gb/s의 고속으로 데이터를 전송하는 경우에는 기생 커패시턴스에 의한 영향이 증가되어 반사 신호의 영향이 매우 크게 되므로, 임피던스 매칭이 반드시 필요하게 된다. 그리고 현재 대부분의 전자 기기는 입출력 임피던스를 50Ω으로 매칭되도록 설정되어 있다. 이에 도1 에서도 송신 드라이버(TDV)의 풀업 저항(R_TP) 및 풀다운 저항(R_TN)의 저항값이 각각 50Ω의 저항값을 갖고, 수신 드라이버(RDV)의 2개의 종단 저항(R_RP, R_RN) 각각이 100Ω의 저항값을 가져 50Ω 임피던스 매칭을 수행하도록 구성된다.The receive driver (RDV) which is provided on the chip for receiving data are connected in series between a power supply voltage (VDD) and ground (VSS), the pull-up resistor of the transmission driver (TDV) (R _TP) and a pull-down resistor (R the _TN) response, determine a level of the received signal and the two terminal resistors (R _RP, R _RN) for performing impedance matching on, a signal discrimination unit (LD) for outputting data corresponding to the determined level do. If there is a difference in impedance between the transmission driver (TDV) and the reception driver (RDV) at the time of data transmission and the impedance matching fails, a reflection signal is generated at the receiving driver (RDV) The data is transferred again to the reception driver (RDV) from the transmission driver (TDV), causing a loss. In the case of transmitting data at a low speed of several hundreds of Mb / s, a large problem is not caused because the influence of the reflection signal is not large in the data transmission even if impedance matching is not performed. However, when data is transmitted at a high speed of several Gb / s, parasitic capacitance The influence of the reflection signal is greatly increased, so that the impedance matching is necessarily required. Most electronic devices are set to match the input / output impedance to 50Ω. 1, the resistance value of the pull-up resistor R _TP and the pull-down resistance R _TN of the transmission driver TDV each have a resistance value of 50 OMEGA, and the two terminal resistors R _RP , R _RN have resistance values of 100 OMEGA and are configured to perform 50 OMEGA impedance matching.

그러나 임피던스 매칭을 위해 수신 드라이버(RDV)에 2개의 종단 저항(R_RP, R_RN)이 구비됨에 따라, 2개의 종단 저항(R_RP, R_RN)에서는 항시 전류 소모가 발생된다. 이론적으로 2개의 종단 저항(R_RP, R_RN)에 의해 소비되는 전류(I)는 데이터 패턴이나 전송 속도에 무관하게 I(A)= VDD/((100+50)∥100)으로 계산되며, 이러한 종단 저항(R_RP, R_RN)에 의한 소비 전류는 소비 전력을 가능한 줄이고자 하는 전자 기기에서 불필요한 전력 소비를 유발하는 요인이 된다. 뿐만 아니라 칩이 저속으로 데이터를 송수신하는 경우, 임피던스 매칭을 위한 종단 저항이 불필요하다.However, since the two terminal resistors R _RP and R _RN are provided in the reception driver RDV for impedance matching, the two terminal resistors R _RP and R _RN always generate current consumption. Theoretically, the current I consumed by the two termination resistors R _RP , R _RN is calculated as I (A) = VDD / ((100 + 50) 100) irrespective of the data pattern or transmission rate, The current consumption by the terminating resistors R _RP and R _RN is a factor causing unnecessary power consumption in the electronic apparatuses which desire to reduce the power consumption as much as possible. In addition, when the chip transmits / receives data at low speed, a termination resistor for impedance matching is unnecessary.

그러나 칩이 이용될 전자 기기가 결정되기 이전에는 칩의 데이터의 송수신 속도를 미리 판단할 수 없다. 이에 현재에는 칩이 데이터 전송 속도에 무관하게 다양한 전자 기기에 범용적으로 적용될 수 있도록, 각 칩의 송수신 드라이버가 저속 및 고속 데이터 전송을 모두 수행할 수 있도록 설계되고 있다. 결과적으로 상기한 바와 같이, 송수신 드라이버가 불필요한 전력을 소비하게 되는 문제가 있다.However, before the electronic device to be used for the chip is determined, the transmission / reception speed of the data of the chip can not be determined in advance. Therefore, the transmission / reception driver of each chip is designed to perform both low speed and high speed data transmission so that the chip can be universally applied to various electronic devices irrespective of the data transmission speed. As a result, there is a problem that the transmission / reception driver consumes unnecessary power as described above.

한국 등록 특허 제10-0431651호 (2004.05.04 등록)Korean Registered Patent No. 10-0431651 (Registered May 4, 2004)

본 발명의 목적은 데이터 전송 속도에 따라 고속 모드와 저속 모드로 구분하여 서로 다른 방식으로 데이터를 전송하고, 저속 모드에서는 종단 저항을 사용하지 않도록 하여 전력 소비를 최소화 할 수 있는 이중 모드 유선 채널 송수신 드라이버를 제공하는데 있다.An object of the present invention is to provide a dual mode wire channel transmission / reception driver capable of minimizing power consumption by dividing high speed mode and low speed mode according to a data transmission rate and transmitting data in different modes, .

상기 목적을 달성하기 위한 본 발명의 일 예에 따른 이중 모드 유선 채널 송수신 드라이버는 각각 단일 선로로 구성된 적어도 하나의 유선 채널; 전송할 데이터의 복수개의 데이터 비트를 인가받고, 상기 복수개의 데이터 비트 중 연속된 기설정된 개수의 데이터 비트를 기설정된 방식으로 조합하여 4개의 탭 신호를 생성하고, 저속 모드에서 상기 4개의 탭 신호 중 미리 지정된 하나의 탭 신호에 응답하여 전원 전압 레벨과 접지 전압 레벨의 2개의 신호 레벨을 갖는 저속 송신 신호를 생성하고, 고속 모드에서는 상기 4개의 탭 신호와 기설정된 복수개의 활성화 신호에 응답하여 상기 전원 전압 레벨보다 낮은 보조 전압 레벨과 상기 접지 전압 레벨 사이에서 4개의 신호 레벨로 프리엠퍼시스되는 고속 송신 신호를 생성하여, 상기 저속 송신 신호 또는 상기 고속 송신 신호 중 하나를 상기 적어도 하나의 유선 채널 중 대응하는 유선 채널을 통해 클럭 신호의 2배 속도로 전송하는 적어도 하나의 송신 드라이버; 및 상기 고속 모드에서 종단 저항을 활성화하여 임피던스 매칭을 수행하고, 상기 저속 모드에서는 상기 종단 저항을 비활성화하여 상기 적어도 하나의 유선 채널 중 대응하는 유선 채널로 전송되는 수신 신호를 수신하고, 상기 수신 신호의 신호 레벨을 판별하여 상기 데이터를 복원하는 적어도 하나의 수신 드라이버; 를 포함한다.According to an aspect of the present invention, there is provided a dual-mode wired channel transmission / reception driver including at least one wired channel having a single line, And generates four tap signals by combining a predetermined number of consecutive predetermined number of data bits among the plurality of data bits in a preset manner to output four tap signals in a low speed mode, Generates a low-speed transmission signal having two signal levels, i.e., a power supply voltage level and a ground voltage level, in response to a designated one of the tap signals, and in the high-speed mode, Generating a high-speed transmission signal that is pre-emphasized to four signal levels between an auxiliary voltage level lower than the ground voltage level and the ground voltage level and outputting one of the low-speed transmission signal or the high- At least one transmission deck for transmitting at twice the rate of the clock signal through the wired channel Rivers; And an impedance matching circuit for performing impedance matching by activating a termination resistor in the high speed mode and deactivating the termination resistor in the low speed mode to receive a reception signal transmitted to a corresponding one of the at least one wire channel, At least one reception driver for determining a signal level and restoring the data; .

상기 적어도 하나의 송신 드라이버 각각은 상기 복수개의 데이터 비트 중 연속된 기설정된 개수의 데이터 비트를 짝수번째 데이터 비트와 홀수번째 데이터 비트로 구분하여 순차적으로 래치하고, 상기 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여 순차적으로 래치된 복수개의 상기 짝수번째 데이터 비트와 복수개의 상기 홀수번째 데이터 비트 중 미리 지정된 4개의 비트를 선택하여, 상기 4개의 탭 신호를 출력하는 탭 신호 발생부; 상기 보조 전압과 상기 접지 전압을 인가받아 구동되고, 상기 고속 모드에서 상기 복수개의 활성화 신호에 응답하여 상기 4개 신호 레벨을 결정하며, 상기 4개의 탭 신호에 대응하는 4개의 고속 드라이버 제어 신호에 응답하여 상기 4개 신호 레벨 중 하나의 신호 레벨로 상기 고속 송신 신호를 생성하여 상기 대응하는 유선 채널로 전송하는 고속 드라이버; 및 상기 고속 모드에서 활성화되어, 상기 4개의 탭 신호 중 기지정된 탭 신호에 응답하여 상기 2개 신호 레벨 중 하나의 신호 레벨로 상기 저속 송신 신호를 생성하여 상기 대응하는 유선 채널로 전송하는 저속 드라이버; 를 포함하는 것을 특징으로 한다.Each of the at least one transmission driver sequentially latches a predetermined number of consecutive data bits among the plurality of data bits into an even data bit and an odd data bit and outputs the latched data to each of a rising edge and a falling edge of the clock signal A tap signal generator for selecting four predetermined bits among a plurality of the even-numbered data bits and a plurality of odd-numbered data bits which are sequentially latched in response to outputting the four tap signals; Wherein the driver circuit is driven by receiving the auxiliary voltage and the ground voltage and determines the four signal levels in response to the plurality of activation signals in the high speed mode and responsive to the four high speed driver control signals corresponding to the four tap signals A high-speed driver for generating the high-speed transmission signal at one of the four signal levels and transmitting the high-speed transmission signal to the corresponding wired channel; And a low speed driver activated in the high speed mode to generate the low speed transmit signal at one signal level of the two signal levels in response to a predefined tap signal among the four tap signals and transmit the low speed transmit signal to the corresponding wire channel; And a control unit.

상기 탭 신호 발생부는 상기 짝수번째 데이터 비트 중 연속된 기설정된 개수의 짝수번째 데이터 비트를 래치하여 복수개의 제1 래치 신호를 획득하고, 상기 홀수번째 데이터 비트 중 연속된 기설정된 개수의 홀수번째 데이터 비트를 래치하여 복수개의 제2 래치 신호를 획득하는 래치부; 및 획득된 상기 복수개의 제1 래치 신호 및 상기 복수개의 제2 래치 신호 각각에서 기지정된 4개의 래치 신호와 상기 4개의 래치 신호가 반전된 4개의 반전 래치 신호를 인가받고, 상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여, 상기 4개의 래치 신호와 상기 4개의 반전 래치 신호 중 4개를 선택하여, 상기 4개의 탭 신호로 출력하는 탭 신호 조합부; 를 포함하는 것을 특징으로 한다.Wherein the tap signal generator latches a predetermined number of consecutive even-numbered data bits among the even-numbered data bits to obtain a plurality of first latch signals, and outputs a predetermined number of consecutive odd-numbered data bits A latch for latching a plurality of second latch signals; And four inverted latch signals inverted from the four latch signals designated in advance and the four inverted latch signals inverted in the plurality of first latch signals and the plurality of second latch signals obtained, A tap signal combining unit for selecting four of the four latch signals and the four inverted latch signals in response to the falling edge and outputting the selected four latch signals as the four tap signals; And a control unit.

상기 래치부는 상기 복수개의 데이터 비트 중 상기 짝수번째 데이터 비트를 인가받는 직렬 연결된 2개의 래치를 구비하여, 상기 짝수번째 데이터 비트의 우선 래치된 순서로 제11 및 제12 래치 신호를 획득하는 제1 래치부; 및 상기 복수개의 데이터 비트 중 상기 홀수번째 데이터 비트를 인가받는 직렬 연결된 3개의 래치를 구비하여, 상기 홀수번째 데이터 비트의 우선 래치된 순서로 제21 내지 제23 래치 신호를 획득하는 제2 래치부; 를 포함하는 것을 특징으로 한다.Wherein the latch unit comprises two serially connected latches receiving the even-numbered data bits among the plurality of data bits, the first latch and the second latch being operable to obtain the eleventh and twelfth latch signals in the first- part; And a second latch for latching the 21st to 23rd latch signals in the order of priority of the odd-numbered data bits, the three latches being serially connected to receive the odd-numbered data bits among the plurality of data bits; And a control unit.

상기 탭 신호 조합부는 상기 제22 래치 신호와 상기 제12 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 메인 풀업 탭 신호를 출력하는 제1 먹스; 반전된 상기 제11 래치 신호와 반전된 상기 제21 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 메인 풀다운 탭 신호를 출력하는 제2 먹스; 상기 제11 래치 신호와 상기 제21 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 서브 풀업 탭 신호를 출력하는 제3 먹스; 및 반전된 상기 제22 래치 신호와 반전된 상기 제12 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 서브 풀다운 탭 신호를 출력하는 제4 먹스; 를 포함하는 것을 특징으로 한다.Wherein the tap signal combiner comprises: a first multiplexer for selecting one of the twenty-second latch signal and the twelfth latch signal to output a main pull-up tap signal among the four tap signals; A second mux for selecting one of the inverted eleventh latch signal and the inverted twenty-first latch signal to output a main pull-down tap signal among the four tap signals; A third mux for selecting one of the eleventh latch signal and the twenty-first latch signal to output a sub pull-up tap signal among the four tap signals; And a fourth mux for selecting one of the inverted twenty-second latch signal and the twelfth latch signal inverted and outputting a sub-pull-down tap signal among the four tap signals; And a control unit.

상기 송신 드라이버는 상기 고속 모드에서 활성화되어 인가되는 경로 선택 신호에 응답하여 활성화되어, 각각 상기 4개의 탭 신호 중 대응하는 탭 신호를 인가받아 반전하여, 상기 4개의 고속 드라이버 제어 신호 중 대응하는 고속 드라이버 제어 신호를 출력하는 4개의 제어 신호 생성부를 구비하는 고속 드라이버 경로 선택부; 를 더 포함하는 것을 특징으로 한다.The transmission driver is activated in response to the path selection signal activated and activated in the high speed mode, inverts the corresponding tap signal of the four tap signals, A high-speed driver path selector having four control signal generators for outputting control signals; And further comprising:

상기 고속 드라이버는 상기 복수개의 활성화 신호 중 복수개의 메인 활성화 신호에 응답하여 활성화되고, 상기 4개의 고속 드라이버 제어 신호 중 상기 메인 풀업 탭 신호와 상기 메인 풀다운 탭 신호에 대응하는 메인 풀업 드라이버 제어 신호와 메인 풀다운 드라이버 제어 신호에 응답하여, 상기 고속 송신 신호의 신호 레벨을 1차로 조절하는 메인 드라이버부; 및 상기 복수개의 활성화 신호 중 복수개의 서브 활성화 신호에 응답하여 활성화되고, 상기 4개의 고속 드라이버 제어 신호 중 상기 서브 풀업 탭 신호와 상기 서브 풀다운 탭 신호에 대응하는 서브 풀업 드라이버 제어 신호와 서브 풀다운 드라이버 제어 신호에 응답하여, 상기 고속 송신 신호의 신호 레벨을 2차로 조절하는 서브 드라이버부; 를 포함하는 것을 특징으로 한다.Wherein the high speed driver is activated in response to a plurality of main activation signals among the plurality of activation signals, and the main pull-up driver control signal corresponding to the main pull-up tap signal and the main pull- A main driver unit for primarily adjusting a signal level of the high-speed transmission signal in response to a pull-down driver control signal; And a sub pull-down driver control signal which is activated in response to a plurality of sub-activation signals among the plurality of activation signals and corresponding to the sub pull-up tap signal and the sub pull- A sub driver unit for adjusting a signal level of the high-speed transmission signal in response to a signal; And a control unit.

상기 메인 드라이버부는 상기 보조 전원 전압과 상기 접지 전압을 인가받아 구동되며, 각각 상기 복수개의 메인 활성화 신호 중 대응하는 메인 활성화 신호에 응답하여 활성화되어, 상기 메인 풀업 드라이버 제어 신호와 메인 풀다운 드라이버 제어 신호에 대응하는 전압 레벨의 신호를 상기 대응하는 유선 채널에 서로 병렬로 인가하는 복수개의 메인 드라이버; 를 포함하는 것을 특징으로 한다.The main driver unit is driven in response to the auxiliary power supply voltage and the ground voltage and is activated in response to a corresponding main activation signal among the plurality of main activation signals, A plurality of main drivers for applying signals of corresponding voltage levels to each other in parallel to the corresponding wired channels; And a control unit.

상기 서브 드라이버부는 상기 보조 전원 전압과 상기 접지 전압을 인가받아 구동되며, 각각 상기 복수개의 서브 활성화 신호 중 대응하는 서브 활성화 신호에 응답하여 활성화되어, 상기 서브 풀업 드라이버 제어 신호와 서브 풀다운 드라이버 제어 신호에 대응하는 전압 레벨의 신호를 상기 대응하는 유선 채널에 상기 복수개의 메인 드라이버와 함께 서로 병렬로 인가하는 복수개의 서브 드라이버; 를 특징으로 한다.The sub driver unit is driven in response to the sub power supply voltage and the ground voltage and is activated in response to a corresponding sub activation signal among the plurality of sub activation signals to generate a sub pull-down driver control signal and a sub pull- A plurality of sub-drivers for applying a signal of a corresponding voltage level to the corresponding wired channel in parallel with each other with the plurality of main drivers; .

상기 고속 드라이버는 상기 복수개의 메인 드라이버와 상기 복수개의 서브 드라이버 각각을 동일하게 N개로 구비하고, 상기 복수개의 메인 활성화 신호에 응답하여 활성화되는 상기 메인 드라이버의 개수와 상기 복수개의 서브 활성화 신호에 응답하여 활성화되는 상기 서브 드라이버의 개수의 합이 상기 N개로 유지되어, 상기 종단 저항과 임피던스 매칭 되는 것을 특징으로 한다.Wherein the high speed driver includes N main drivers and the plurality of sub drivers in the same number N, and the number of the main drivers activated in response to the plurality of main activation signals and the number of the sub drivers in response to the plurality of sub activation signals And the sum of the number of the sub-drivers to be activated is maintained to be N, and impedance matching with the termination resistance is performed.

상기 저속 드라이버는 상기 전원 전압과 상기 접지 전압을 인가받아 구동되고, 상기 저속 모드에서 활성화되어 인가되는 저속 전송 활성 신호에 응답하여 활성화되며, 저속 드라이버 제어 신호로서 인가되는 상기 서브 풀다운 탭 신호에 응답하여, 상기 대응하는 유선 채널로 상기 저속 송신 신호를 전송하는 것을 특징으로 한다.The low speed driver is driven in response to the power supply voltage and the ground voltage and is activated in response to a low speed transmission activation signal which is activated and applied in the low speed mode and is responsive to the sub pull- And transmits the low-speed transmission signal to the corresponding wired channel.

상기 고속 드라이버는 상기 저속 모드에서 하이 임피던스(Hi-Z) 상태를 유지하고, 상기 저속 드라이버는 상기 고속 모드에서 상기 하이 임피던스(Hi-Z) 상태를 유지하는 것을 특징으로 한다.The high-speed driver maintains a high impedance state in the low-speed mode, and the low-speed driver maintains the high-impedance state in the high-speed mode.

상기 적어도 하나의 수신 드라이버 각각은 상기 대응하는 유선 채널과 상기 접지 전압 사이에 상기 종단 저항과 직렬로 연결되고 고속 모드에 턴온되는 모드 스위치를 포함하는 종단부; 상기 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여, 상기 대응하는 유선 채널을 통해 인가된 수신 신호의 신호 레벨을 판별하여 출력하는 듀얼 신호 판별부; 를 포함하는 것을 특징으로 한다.Each of said at least one receiving driver including a mode switch connected in series with said termination resistor between said corresponding wire channel and said ground voltage and being turned on in a high speed mode; A dual signal discrimination unit for discriminating and outputting a signal level of a received signal applied through the corresponding wired channel in response to each of a rising edge and a falling edge of the clock signal; And a control unit.

상기 듀얼 신호 판별부는 상기 클럭 신호의 상승 에지에 응답하여, 상기 수신 신호의 신호 레벨을 판별하여 제1 수신 데이터를 출력하는 제1 레벨 판별부; 및 상기 클럭 신호의 하강 에지에 응답하여, 상기 수신 신호의 신호 레벨을 판별하여 제2 수신 데이터를 출력하는 제2 레벨 판별부; 를 포함하는 것을 특징으로 한다.Wherein the dual signal discriminator comprises: a first level discrimination unit for discriminating a signal level of the received signal and outputting first received data in response to a rising edge of the clock signal; And a second level discrimination unit for discriminating a signal level of the received signal and outputting second received data in response to a falling edge of the clock signal; And a control unit.

상기 적어도 하나의 수신 드라이버 각각은 상기 클럭 신호를 1/2로 분주하고, 분주된 상기 클럭 신호에 응답하여, 상기 제1 수신 데이터 및 상기 제2 수신 데이터를 디먹싱하여 병렬 전송하는 디먹싱부; 를 더 포함하는 것을 특징으로 한다.Wherein each of the at least one reception driver divides the clock signal by 1/2 and outputs the first reception data and the second reception data in response to the divided clock signal; And further comprising:

따라서, 본 발명의 이중 모드 유선 채널 송수신 드라이버는 단일 선로의 유선 채널을 통해 전송할 데이터를 고속 모드와 저속 모드를 구분하여 전송할 수 있어, 다양한 전송 속도로 데이터를 전송할 수 있으며, 클럭 신호의 2배 속도로 전송할 수 있다. 뿐만 아니라, 저속 모드에서는 종단 저항을 비활성화하여 전력 소모를 줄일 수 있으며, 고속 모드에서는 종단 저항을 활성화하여 임피던스 매칭을 수행하는 한편, 신호를 송신하는 송신 드라이버를 전원 전압보다 낮은 전압 레벨로 구동함으로써, 전력 소비를 크게 줄일 수 있다. 또한 고속 모드에서 이전 전송된 데이터에 의한 영향을 반영하여 현재 전송하는 데이터의 신호 레벨을 조절하여 출력함으로써, ISI를 최소화할 수 있다.Therefore, the dual-mode wired channel transmission / reception driver of the present invention can transmit data in a high-speed mode and a low-speed mode separately through a wired channel of a single line and transmit data at various transmission speeds, Lt; / RTI > In addition, in the low speed mode, the termination resistance can be inactivated to reduce the power consumption. In the high speed mode, the termination resistance is activated to perform the impedance matching, and the transmission driver for transmitting the signal is driven at a voltage level lower than the power supply voltage, Power consumption can be greatly reduced. Also, the ISI can be minimized by adjusting the signal level of the currently transmitted data by reflecting the influence of the data previously transmitted in the fast mode.

도1 은 기존 유선 채널을 통해 고속으로 데이터를 송수신하는 송수신 드라이버 구성을 나타낸다.
도2 는 본 발명에 따른 이중 모드 유선 채널 송수신 드라이버의 개념을 나타낸다.
도3 은 본 발명의 일 실시예에 따른 이중 모드 유선 채널 송수신 드라이버의 구성을 나타낸다.
도4 는 도3 의 탭 신호 발생부의 구성을 나타낸 도면이다.
도5 및 도6 은 도4 의 래치부 및 탭 신호 조합부의 일예를 상세하게 나타낸 도면이다.
도7 은 도3 의 고속 드라이버 경로 선택부의 일예를 상세하게 나타낸 도면이다.
도8 및 도9 는 도3 의 저속 드라이버 및 고속 드라이버의 일예를 상세하게 나타낸 도면이다.
도10 는 고속 드라이버와 저속 드라이버 각각에서 유선 채널로 출력되는 신호의 파형의 일예를 나타낸다.
도11 은 도3 의 수신 드라이버에서 듀얼 신호 판별부 및 디먹싱부를 상세하게 설명하기 위한 도면이다.
도12 및 도13 은 2개의 유선 채널을 통해 데이터를 송수신하는 본 발명의 이중 모드 유선 채널 송수신 드라이버가 송신하는 신호 파형의 아이 다이어그램을 나타낸다.
도14 는 본 발명의 이중 모드 유선 채널 송수신 드라이버의 실제 구현 레이아웃의 일예를 나타낸다.1 shows a transmission / reception driver configuration for transmitting / receiving data at a high speed through a conventional wired channel.
2 shows a concept of a dual-mode wired channel transmission / reception driver according to the present invention.
3 illustrates a configuration of a dual-mode wired channel transmission / reception driver according to an embodiment of the present invention.
4 is a diagram showing the configuration of the tap signal generator of FIG.
5 and 6 are diagrams showing details of an example of the latch unit and the tap signal combining unit of FIG.
7 is a detailed circuit diagram of an example of the high-speed driver path selector of FIG.
FIGS. 8 and 9 are views showing details of an example of the low-speed driver and the high-speed driver in FIG.
10 shows an example of a waveform of a signal output to the wired channel in each of the high-speed driver and the low-speed driver.
11 is a diagram for explaining in detail the dual signal discriminator and the de-multiplexer in the receiving driver of FIG.
12 and 13 show an eye diagram of a signal waveform transmitted by the dual-mode wired channel transmission / reception driver of the present invention for transmitting and receiving data through two wired channels.
14 shows an example of an actual implementation layout of the dual mode wired channel transmission / reception driver of the present invention.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention, operational advantages of the present invention, and objects achieved by the practice of the present invention, reference should be made to the accompanying drawings and the accompanying drawings which illustrate preferred embodiments of the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로서, 본 발명을 상세히 설명한다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 설명하는 실시예에 한정되는 것이 아니다. 그리고, 본 발명을 명확하게 설명하기 위하여 설명과 관계없는 부분은 생략되며, 도면의 동일한 참조부호는 동일한 부재임을 나타낸다. Hereinafter, the present invention will be described in detail with reference to the preferred embodiments of the present invention with reference to the accompanying drawings. However, the present invention can be implemented in various different forms, and is not limited to the embodiments described. In order to clearly describe the present invention, parts that are not related to the description are omitted, and the same reference numerals in the drawings denote the same members.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "...부", "...기", "모듈", "블록" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다. Throughout the specification, when an element is referred to as " including " an element, it does not exclude other elements unless specifically stated to the contrary. The terms "part", "unit", "module", "block", and the like described in the specification mean units for processing at least one function or operation, And a combination of software.

도2 는 본 발명에 따른 이중 모드 유선 채널 송수신 드라이버의 개념을 나타낸다.2 shows a concept of a dual-mode wired channel transmission / reception driver according to the present invention.

본 발명의 이중 모드 유선 채널 송수신 드라이버는 도2 에 도시된 바와 같이, (a)에 도시된 저속 모드 송수신 드라이버와 (b)에 도시된 고속 모드 송수신 드라이버가 결합된 방식으로 운용되도록 구성된다. 그리고 본 발명에서 유선 채널 송수신 드라이버는 NRZ(Non-Return to Zero) 형식의 데이터를 전송하는 것으로 가정한다. NRZ 형식의 데이터는 데이터의 각 비트 이후, 신호 레벨이 0으로 복귀하지 않는 형태의 데이터로서 RZ(Return to Zero) 형식의 데이터에 비해 고속 전송에 적합한 데이터 형태이다.The dual-mode wired channel transmission / reception driver of the present invention is configured to operate in a manner in which the low-speed mode transmission / reception driver shown in (a) and the high-speed mode transmission / reception driver shown in (b) are combined as shown in FIG. In the present invention, it is assumed that the wired channel transmission / reception driver transmits data in the NRZ (Non-Return to Zero) format. The NRZ format data is data in which the signal level does not return to 0 after each bit of data, and is a data format suitable for high-speed transmission as compared with the data in RZ (Return to Zero) format.

(a)에 도시된 저속 모드 송수신 드라이버에서 송신 드라이버(TDV1)는 도1 에 도시된 기존의 송신 드라이버(TDV)와 동일하게 풀업 트랜지스터(T_TP1)와 풀업 저항(R_TP1), 풀다운 트랜지스터(T_TN1) 및 풀다운 저항(R_TN1)을 구비한다. 그러나 도1 과 달리 수신 드라이버(RDV1)는 종단 저항(R_RP, R_RN)을 구비하지 않고, 신호 판별부(LD)만을 구비한다.the transmission driver TDV1 in the low-speed mode transmission / reception driver shown in FIG. 4A has a pull-up transistor T _TP1 and a pull-up resistor R _TP1 , pull-down transistors T _TN1 and a pull-down resistor R _TN1 . However, unlike FIG. 1, the receiving driver RDV1 does not include the terminating resistors R _RP and R _RN , but includes only the signal discriminating portion LD.

이는 저속 모드 송수신 드라이버가 데이터 전송 속도가 저속인 경우에 이용되므로, 상기한 바와 같이 임피던스 매칭이 되지 않더라도 반사 신호에 의한 영향이 크지 않기 때문이다. 즉 종단 저항(R_RP, R_RN)이 생략되어도 데이터 전송 시에 오류가 발생하지 않는다.This is because the low-speed mode transmission / reception driver is used when the data transmission speed is low, so that even if the impedance matching is not performed as described above, the influence of the reflection signal is not large. That is, even if the terminating resistors R _RP and R _RN are omitted, no error occurs in data transmission.

한편 (b)에 도시된 고속 모드 송수신 드라이버에서 송신 드라이버(TDV2)는 도1 의 송신 드라이버(TDV)와 달리 전원 전압(VDD)보다 낮은 기설정된 전압 레벨(예를 들면 2VDD/3)을 갖는 보조 전원 전압(VDDL)을 인가받아 구동될 수 있으며, 풀업 트랜지스터(T_TP)와 풀다운 트랜지스터(T_TN)가 동일하게 반전 데이터(

)를 인가받는 도1 의 송신 드라이버(TDV)와 달리, 송신 드라이버(TDV2)의 풀업 트랜지스터(T_TP2)와 풀다운 트랜지스터(T_TN2)는 각각 반전 데이터(

)와 데이터(D)를 인가받는다. 이는 풀업 트랜지스터(T_TP2)와 풀다운 트랜지스터(T_TN2)가 서로 반전된 데이터를 인가받아 함께 턴온 또는 턴오프 되도록 함으로써, 반전 데이터(

)의 레벨에 따라 풀업 트랜지스터(T_TP)와 풀다운 트랜지스터(T_TN) 중 하나만을 턴온하고 다른 하나는 턴오프 하는 도1 의 송신 드라이버(TDV)에 비해, (b)의 송신 드라이버(TDV2)가 빠르게 보조 전원 전압(VDDL)에서 접지 전압(VSS) 레벨까지 풀 스윙할 수 있도록 하기 위함이다. 즉 데이터를 고속으로 전송할 수 있도록 하기 위함이다.The transmission driver TDV2 in the high-speed mode transmission / reception driver shown in (b) is different from the transmission driver (TDV) in FIG. 1 in that the auxiliary driver TDV2 has a predetermined voltage level (for example, 2VDD / The pull-up transistor T _TN and the pull-up transistor T _TP can be driven by receiving the power supply voltage VDDL,

) Unlike the transmit driver (TDV) of the recipient is 1, the pull-up transistor of the transmission driver (TDV2) _(TP2 T) and pull-down transistor _(TN2 T) are each inverted data (

) And the data (D). This allows the pull-up transistor T _TP2 and the pull-down transistor T _TN2 to receive the inverted data and turn on or off together,

The transmission driver TDV2 of FIG. 1B is different from the transmission driver TDV of FIG. 1 in that only one of the pull-up transistor T _TP and pull-down transistor T _TN is turned on and the other is turned off according to the level of the transmission driver To quickly swing from the auxiliary supply voltage (VDDL) to the ground voltage (VSS) level. That is, the data can be transmitted at a high speed.

그리고 (b)에서 수신 드라이버(RDV2)는 임피던스 매칭을 위한 하나의 종단 저항(R_I)과 신호 판별부(LD)를 구비한다. (b)의 고속 모드 송수신 드라이버에서 수신 드라이버(RDV2)가 하나의 종단 저항(R_I)만을 구비하는 것은 본 발명의 송수신 드라이버가 NRZ 형식의 데이터를 전송하는 것으로 가정하기 때문이다. 그리고 종단 저항(R_I)은 ODT(On-Die Terminater)로 구현될 수 있다.And (b) receives the driver (RDV2) is provided in one of the termination resistor (R _I) and a signal discrimination unit (LD) for impedance matching. It is because it is assumed that the transmission driver of the present invention transmits data in NRZ format (b) high-speed reception mode driver (RDV2) in the transmission and reception of a driver having only one terminating resistor (R _I). And the termination resistor R _I may be implemented as an ODT (On-Die Terminator).

도2 에 도시된 바와 같이, 본 발명의 이중 모드 유선 채널 송수신 드라이버는 저속 모드에서는 임피던스 매칭을 위한 종단 저항(R_RP, R_RN)이 제거되도록 하여 전력 소비를 줄이도록 하고, 고속 모드에서는 송신 드라이버(TDV2)가 보조 전원 전압(VDDL)을 이용함과 동시에 수신 드라이버(RDV2)에는 전원 전압(VDD)에 연결되지 않은 하나의 종단 저항(R_I)만이 구비되도록 하여 전력 소비를 줄일 수 있다.As shown in FIG. 2, the dual mode wire channel transmission / reception driver of the present invention reduces power consumption by eliminating the terminal resistors R _RP and R _RN for impedance matching in the low speed mode, receiving driver (TDV2) at the same time and utilizing the auxiliary supply voltage (VDDL) (RDV2) may reduce the power consumption to ensure that having only one terminating resistor (R _I) are not connected to the power supply voltage (VDD).

도3 은 본 발명의 일 실시예에 따른 이중 모드 유선 채널 송수신 드라이버의 구성을 나타낸다.3 illustrates a configuration of a dual-mode wired channel transmission / reception driver according to an embodiment of the present invention.

도3 을 참조하면, 적어도 하나의 유선 채널(Ch)을 통해 다른 칩으로 데이터를 송신하고자 하는 송신 칩의 송신 드라이버(TDV)는 적어도 하나의 유선 채널(Ch) 중 대응하는 유선 채널(Ch)을 통해 전송되어야 할 데이터를 인가받고, 송신 칩에서 미리 지정된 데이터 전송 속도에 따라 인가된 데이터에 대응하는 데이터 신호를 고속 모드 또는 저속 모드의 서로 다른 모드로 대응하는 유선 채널(Ch)로 전송한다.Referring to FIG. 3, a transmission driver (TDV) of a transmission chip which desires to transmit data to another chip through at least one wired channel Ch transmits a corresponding wired channel Ch of at least one wired channel Ch And transmits the data signal corresponding to the applied data according to a predetermined data transmission rate in the transmission chip to the corresponding wired channel Ch in the different mode of the high speed mode or the low speed mode.

한편, 적어도 하나의 유선 채널(Ch)을 통해 데이터 신호를 수신하는 수신 칩의 수신 드라이버(RDV) 또한 칩에서 미리 지정된 데이터 전송 속도에 따라 저속 모드 또는 고속 모드 중 하나의 모드로 설정되고, 설정된 모드에 따라 종단 저항을 가변하고, 적어도 하나의 유선 채널(Ch) 중 대응하는 유선 채널을 통해 인가되는 데이터 신호를 지정된 데이터 전송 속도에 따라 판별하여 데이터를 복원하여 출력한다.Meanwhile, the reception driver (RDV) of the reception chip that receives the data signal through the at least one wired channel (Ch) is also set to one of the low-speed mode or the high-speed mode according to the data transmission rate pre- And determines a data signal applied through a corresponding one of the at least one wire channel Ch according to a designated data transmission rate to restore and output the data.

본 발명의 이중 모드 유선 채널 송수신 드라이버는 고속 모드 또는 저속 모드에 따라 수신 드라이버가 종단 저항을 가변할 뿐만 아니라, 송신 드라이버가 고속 모드에서의 드라이버 구동 전원 전압을 저속 모드에서의 전원 전압보다 낮은 레벨로 공급함으로써, 전력 소비를 줄일 수 있다.The dual-mode wire-channel transmission / reception driver of the present invention not only changes the termination resistance of the reception driver according to the high-speed mode or the low-speed mode, but also allows the transmission driver to change the driver- Power consumption can be reduced.

도3 에서는 비록 설명의 편의를 위하여, 하나의 유선 채널(Ch)과 하나의 유선 채널(Ch)에 대응하는 송신 드라이버(TDV) 및 수신 드라이버(RDV)를 각각 하나씩만 도시하였으나, 칩간 통신이 복수개의 유선 채널을 이용한 병렬 전송인 경우, 유선 채널(Ch)과 송신 드라이버(TDV) 및 수신 드라이버(RDV)는 각각 복수개로 구비될 수 있다. 일예로 2개의 유선 채널을 통해 데이터 신호의 병렬 전송을 수행하는 경우, 송신 칩과 수신 칩은 송신 드라이버와 수신 드라이버를 2개씩 구비할 수 있다.Although only one transmission driver (TDV) and one reception driver (RDV) corresponding to one wired channel (Ch) and one wired channel (Ch) are shown in FIG. 3 for convenience of explanation, In a parallel transmission using wired channels, a plurality of wired channels Ch, a transmission driver (TDV) and a reception driver (RDV) may be provided. For example, when parallel transmission of a data signal is performed through two wired channels, the transmitting chip and the receiving chip may include two transmitting drivers and two receiving drivers.

여기서 데이터 전송 속도는 송신 드라이버(TDV) 또는 수신 드라이버(RDV)를 구비하여 적어도 하나의 유선 채널(Ch)을 통해 데이터를 송신 또는 수신하는 칩이 적용되는 전자 기기에 의해 미리 결정된다. 복수개의 칩을 구비하는 전자 기기에서 각각의 칩에서 데이터 전송 속도가 서로 상이하면, 데이터 전송 오류가 발생할 수 있다. 따라서 전자 기기는 설계 시에 각 칩의 데이터 전송 속도가 미리 결정되어 지정되며, 전자 기기에 구비되는 칩은 지정된 데이터 전송 속도에 따라 데이터 신호를 송신 및 수신한다. 즉 각각의 칩은 전자 기기에 적용되는 시점에 데이터 전송 속도가 미리 설정되어 저장된다. 따라서 칩은 설정된 데이터 전송 속도에 따라 송신 드라이버(TDV) 또는 수신 드라이버(RDV)의 모드를 저속 모드 또는 저속 모드 중 하나로 설정하고, 지정된 데이터 전송 속도로 송신 드라이버(TDV)로 데이터를 전달하거나, 수신 드라이버(RDV)로 전송된 데이터를 판별할 수 있다. 이때 데이터 전송 속도는 칩에서 송신 드라이버(TDV) 또는 수신 드라이버(RDV)로 전송되는 클럭 신호(CLK)의 주파수에 대응하여 결정된다.Here, the data transmission rate is determined in advance by an electronic device having a transmission driver (TDV) or a reception driver (RDV) to which a chip for transmitting or receiving data via at least one wired channel Ch is applied. In an electronic device having a plurality of chips, when data transmission speeds are different from each other in a chip, a data transmission error may occur. Therefore, in designing the electronic device, the data transmission speed of each chip is predetermined and designated, and the chip provided in the electronic device transmits and receives the data signal in accordance with the designated data transmission speed. That is, each chip stores a data transmission speed preset at a time when it is applied to an electronic device. Therefore, the chip sets the mode of the transmission driver (TDV) or the reception driver (RDV) to one of the low speed mode or the low speed mode according to the set data transmission rate, and transmits data to the transmission driver (TDV) The data transferred to the driver (RDV) can be discriminated. At this time, the data transmission speed is determined corresponding to the frequency of the clock signal (CLK) transmitted from the chip to the transmission driver (TDV) or the reception driver (RDV).

특히 본 발명에서 이중 모드 유선 채널 송수신 드라이버는 고속 모드 및저속 모드에 무관하게 송신 드라이버(TDV) 및 수신 드라이버(RDV)의 클럭 신호(CLK)보다 2배 속도로 유선 채널(Ch)을 통해 데이터 신호를 송수신할 수 있다. 예를 들어, 송신 드라이버(TDV) 및 수신 드라이버(RDV)가 1.7GHz의 클럭 신호(CLK)에 응답하여 구동되는 경우, 유선 채널(Ch)를 통해 전송되는 신호는 3.4Gb/s의 속도로 전송될 수 있다. 따라서 송신 칩 및 수신 칩이 유선 채널(Ch)를 통해 전송되는 신호의 속도보다 느리게 동작되더라도 안정적으로 데이터를 송수신 할 수 있다.Particularly, in the present invention, the dual-mode cable channel transmission / reception driver is capable of transmitting / receiving the data signal (s) through the wired channel Ch at twice the clock signal (CLK) of the transmission driver (TDV) Lt; / RTI > For example, when the transmission driver (TDV) and the reception driver (RDV) are driven in response to the clock signal (CLK) of 1.7 GHz, signals transmitted through the wired channel (Ch) are transmitted at a rate of 3.4 Gb / . Therefore, even if the transmitting chip and the receiving chip operate slower than the signal transmitted through the wired channel Ch, data can be transmitted and received stably.

도3 에 도시된 바와 같이 송신 드라이버(TDV)는 탭 신호 발생부(TSG), 고속 드라이버 경로 선택부(NDPS), 고속 드라이버(NDrv) 및 저속 드라이버(CDrv)를 구비한다.As shown in FIG. 3, the transmission driver (TDV) includes a tap signal generator TSG, a high speed driver path selector NDPS, a high speed driver NDrv, and a low speed driver CDrv.

탭 신호 발생부(TSG)는 다른 칩으로 전송할 데이터(D)를 인가받고, 인가된 데이터(D)를 기설정된 로직에 따라 변환하여 출력한다. 탭 신호 발생부(TSG)는 저속 모드 또는 고속 모드에 무관하게 인가된 데이터(D)를 미리 지정된 로직에 따라 변환하여, 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 및 하나의 저속 드라이버 제어 신호(inMU_C)를 생성한다. 그리고 생성된 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap)를 고속 드라이버 경로 선택부(NDPS)로 전송하고, 하나의 저속 드라이버 제어 신호(inMU_C)를 저속 드라이버(CDrv)로 전달한다.The tap signal generating unit TSG receives the data D to be transmitted to the other chip, converts the applied data D according to predetermined logic, and outputs the converted data. The tap signal generating unit TSG converts the applied data D in accordance with a predetermined logic regardless of the low-speed mode or the high-speed mode to generate four tap signals (inMP _tap , inMN _tap , inSP _tap , inSN _tap ) Speed driver control signal inMU_C. Then, the generated four tap signals (inMP _tap , inMN _tap , inSP _tap , inSN _tap ) are transmitted to the high speed driver path selection unit NDPS and one low speed driver control signal inMU_C is transmitted to the low speed driver CDrv do.

여기서 탭 신호 발생부(TSG)는 고속 드라이버(NDrv) 및 저속 드라이버(CDrv)가 클럭 신호(CLK)의 2배 속도로 데이터를 전송할 수 있도록 하기 위해, 2비트씩 데이터(D)를 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 및 하나의 저속 드라이버 제어 신호(inMU_C)로 변환한다.Here, the tap signal generator TSG divides the data D by two bits in order to allow the high-speed driver NDrv and the low-speed driver CDrv to transmit data at a double speed of the clock signal CLK, (InMP _tap , inMN _tap , inSP _tap , inSN _tap ) and one low-speed driver control signal (inMU_C).

이때 탭 신호 발생부(TSG)가 하나의 저속 드라이버 제어 신호(inMU_C)를 생성하는 것은 저속으로 유선 채널(Ch)을 통해 데이터를 전송하는 저속 모드에서는 심볼간 간섭(Inter Symbol Interference : 이하 ISI)을 고려할 필요가 없기 때문이다. 그러나 탭 신호 발생부(TSG)는 고속으로 데이터를 전송하는 고속 모드에서는 ISI를 고려하여 연속으로 인가되는 데이터(D)들 사이의 ISI를 줄일 수 있도록, 데이터(D)를 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap)로 변환하여 출력한다.At this time, the tap signal generator TSG generates one low-speed driver control signal inMU_C in the low-speed mode in which data is transmitted through the wire channel Ch at a low speed, and the inter symbol interference (ISI) It is not necessary to consider. However, in the high-speed mode in which data is transmitted at a high speed, the tap signal generator TSG outputs the data D to the four tap signals inMP (D) in order to reduce the ISI between consecutively applied data D in consideration of ISI _tap , inMN _tap , inSP _tap , inSN _tap ).

고속 드라이버 경로 선택부(NDPS)는 경로 선택 신호(P_sel)에 응답하여 고속 모드에서 활성화되고, 활성화된 고속 드라이버 경로 선택부(NDPS)는 탭 신호 발생부(TSG)에서 인가되는 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap)에 대응하는 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)를 고속 드라이버(NDrv)로 출력한다. 그리고 고속 드라이버 경로 선택부(NDPS)는 저속 모드에서 비활성화되어, 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap)에 무관하게 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)를 미리 설정된 레벨로 출력한다.The high speed driver path selection unit NDPS is activated in the high speed mode in response to the path selection signal P_sel and the activated high speed driver path selection unit NDPS outputs the four tap signals speed driver control signals inMP, inMN, inSP, and inSN corresponding to inMP _tap , inMN _tap , inSP _tap , and inSN _tap to the high speed driver NDrv. And a high speed driver path selection unit (NDPS) is disabled in the low speed mode, the four tap signals (inMP _tap, inMN _tap, inSP _tap, inSN _tap) regardless of four high-speed driver control signal (inMP, inMN, inSP, inSN in ) At a preset level.

저속 드라이버(CDrv)는 저속 전송 활성화 신호(enC)를 인가받아 활성화되고, 활성화된 저속 드라이버(CDrv)는 탭 신호 발생부(TSG)에서 인가되는 저속 드라이버 제어 신호(inMU_C)에 응답하여 유선 채널(Ch)로 데이터(D)에 대응하는 레벨의 데이터 신호를 전송한다. 고속 모드에서 저속 드라이버(CDrv)는 저속 전송 활성화 신호(enC)에 응답하여 비활성화되며, 비활성화 상태에서 저속 드라이버(CDrv)는 하이 임피던스 상태가 되어 고속 드라이버(NDrv)의 데이터 신호 전송에 영향을 주지 않는다.The low-speed driver CDrv is activated by receiving the low-speed transmission activation signal enC and the activated low-speed driver CDrv responds to the low-speed driver control signal inMU_C applied from the tap signal generation unit TSG, Ch to transmit the data signal of the level corresponding to the data D. In the high-speed mode, the low-speed driver CDrv is deactivated in response to the low-speed transmission activation signal enC, and in the deactivated state, the low-speed driver CDrv is in the high impedance state and does not affect the data signal transmission of the high-speed driver NDrv .

고속 드라이버(NDrv)는 복수개의 고속 전송 활성화 신호(enM, enS)를 인가받고, 각각 복수개의 고속 전송 활성화 신호(enM, enS) 중 대응하는 고속 전송 활성화 신호에 응답하여 활성화되는 복수개의 레벨 드라이버를 구비한다. 여기서 복수개의 고속 전송 활성화 신호(enM, enS)는 복수개의 메인 활성화 신호(enM) 및 복수개의 서브 활성화 신호(enS)를 포함한다.The high-speed driver NDrv receives a plurality of high-speed transmission activation signals enM and enS and a plurality of level drivers each activated in response to a corresponding high-speed transmission activation signal among the plurality of high-speed transmission activation signals enM and enS Respectively. Here, the plurality of high-speed transmission activation signals enM and enS include a plurality of main activation signals enM and a plurality of sub activation signals enS.

그리고 활성화된 레벨 드라이버 각각이 데이터(D)에 대응하고, ISI가 고려된 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)에 응답하여, 유선 채널(Ch)로 출력되는 데이터 신호의 레벨을 조절한다. 고속 드라이버(NDrv)는 복수개의 레벨 드라이버가 복수개의 고속 전송 활성화 신호(enM, enS)에 응답하여 선택적으로 활성화되고, 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)에 대응하는 신호를 출력함으로써, 유선 채널(Ch)을 통해 고속으로 전송되는 데이터 신호의 ISI를 최소화함과 동시에 수신 드라이버(RDV)와 임피던스 매칭되도록 한다.Each of the activated level drivers corresponds to the data D, and in response to the four high-speed driver control signals inMP, inMN, inSP, inSN in which ISI is taken into consideration, the level of the data signal output to the wired channel Ch . The high-speed driver NDrv is selectively activated in response to a plurality of high-speed transmission activation signals enM and enS and a signal corresponding to the four high-speed driver control signals inMP, inMN, inSP, inSN Thereby minimizing the ISI of the data signal transmitted at high speed through the wired channel Ch and at the same time impedance matching with the receiving driver RDV.

저속 모드에서 고속 드라이버(NDrv)는 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)에 응답하여 하이 임피던스 상태가 됨으로써, 저속 드라이버(CDrv)의 데이터 신호 전송에 영향을 주지 않는다.In the low speed mode, the high speed driver NDrv is in the high impedance state in response to the four high speed driver control signals inMP, inMN, inSP, inSN, thereby not affecting the data signal transmission of the low speed driver CDrv.

여기서 전송할 데이터(D)와 경로 선택 신호(P_sel), 저속 전송 활성화 신호(enC), 오프 신호(off) 및 복수개의 고속 전송 활성화 신호(enM, enS)는 칩 내부의 다른 회로(예를 들면 제어 회로)로부터 인가될 수 있다. 그리고 경로 선택 신호(P_sel)는 저속 전송 활성화 신호(enC)는 상호 반전 레벨을 갖는 신호로 구현될 수 있으며, 오프 신호(off)는 저속 전송 활성화 신호(enC)와 동일 신호로 구현될 수 있다.The data D to be transmitted and the path selection signal P_sel, the low speed transmission activation signal enC and the off signal off and the plurality of high speed transmission activation signals enM and enS are transmitted to other circuits Circuit). The path selection signal P_sel may be implemented as a signal having a mutual inversion level for the low speed transmission activation signal enC and the off signal off may be implemented as the same signal as the low speed transmission activation signal enC.

한편, 수신 드라이버(RDV)는 종단부(TEM)와 듀얼 신호 판별부(DLD) 및 디먹싱부(DEMUX)를 구비한다.On the other hand, the reception driver (RDV) includes a termination (TEM), a dual signal discrimination unit (DLD) and a demultiplexer (DEMUX).

종단부(TEM)는 유선 채널(Ch)과 병렬로 연결되고, 임피던스 제어 신호(ics)에 응답하여, 활성화 또는 비활성화되어 수신 드라이버(RDV)측의 임피던스를 가변한다. 도3 에 도시된 바와 같이, 종단부(TEM)는 유선 채널(Ch)과 접지 전원 사이에 직렬로 연결되는 종단 저항(R_I)과 임피던스 제어 신호(ics)에 응답하여 온/오프되는 모드 스위치(SW)를 포함한다. 그리고 모드 스위치(SW)는 수신 칩의 다른 회로(예를 들면 제어 회로)로부터 고속 모드에서 활성화되는 임피던스 제어 신호(ics)를 인가받고, 임피던스 제어 신호(ics) 응답하여 종단 저항(R_I)을 접지 전원과 전기적으로 연결하거나 차단한다.The termination part TEM is connected in parallel with the wire channel Ch and is activated or deactivated in response to the impedance control signal ics to change the impedance of the reception driver RDV side. 3, the termination TEM includes a termination resistor R _I connected in series between a wire channel Ch and a ground power source, and a mode switch (not shown) which is turned on / off in response to an impedance control signal ics (SW). And mode switch (SW) is a terminal resistor (R _I) and being applied to the impedance control signal (ics) which is activated in high speed mode, the impedance control signal (ics) response from the other circuitry (e.g., control circuit) of the receiving chip the Electrical connection or disconnection from the ground power supply.

모드 스위치(SW)가 오프된 저속 모드에서 종단부(TEM)는 종단 저항(R_I)과 접지 전원의 연결이 차단되므로, 하이 임피던스(Hi-Z)로 동작한다. 즉 종단부(TEM)는 유선 채널(Ch)을 통해 전송되는 데이터 신호에 영향을 미치지 않는다. 그러나 모드 스위치(SW)가 온된 고속 모드에서는 종단 저항(R_I)이 접지 전원 연결되므로, 종단부(TEM)는 임피던스 매칭 회로로서 동작한다. 따라서 종단부(TEM)는 ODT(On-Die Terminater)로 볼 수 있다. 여기서 종단 저항(R_I)의 저항값은 일예로 일반적인 전자기기의 입출력 임피던스인 50Ω으로 설정될 수 있다.In the low-speed mode in which the mode switch SW is turned off, the terminal TEM operates at high impedance (Hi-Z) because the connection between the terminal resistor R _I and the ground power supply is cut off. That is, the termination (TEM) does not affect the data signal transmitted through the wired channel Ch. However, in the high-speed mode in which the mode switch SW is on, since the terminating resistor R _I is connected to the ground power, the terminating section TEM functions as an impedance matching circuit. Therefore, the termination (TEM) can be regarded as an on-die terminator (ODT). Here, the resistance value of the termination resistance R _I may be set to 50 OMEGA, which is an input / output impedance of a general electronic device.

본 발명의 종단부(TEM)는 도1 에 도시된 기존의 수신 드라이버(RDV)와 달리 저속 모드에서 종단 저항(R_I)이 전원 전압 및 접지 전원과도 연결되지 않는 하이 임피던스 상태이므로 전력을 소모하지 않는다. 또한 고속 모드에서도 종단 저항(R_I)이 전원 전압에 연결되지 않으므로, 유선 채널(Ch)를 통해 전송되는 신호에 대응하는 최소의 전력만을 소모한다.The termination (TEM) of the present invention differs from the conventional reception driver (RDV) shown in FIG. 1 in that it is a high impedance state in which the termination resistor R _I is not connected to the power supply voltage and the ground power source in the low speed mode. I never do that. Also, since the termination resistor R _I is not connected to the power supply voltage even in the fast mode, it consumes only the minimum power corresponding to the signal transmitted through the wired channel Ch.

듀얼 신호 판별부(DLD)는 수신 클럭 신호(Rx_CLK)의 상승 에지 및 하강 에지 각각에 응답하여, 유선 채널(Ch)를 통해 전송된 데이터 신호의 레벨을 판정한다. 여기서 듀얼 신호 판별부(DLD)는 클럭 신호(CLK)의 2배 속도로 수신된 데이터 신호를 다시 클럭 신호(CLK)의 속도에 대응하는 데이터로 변환하기 위해, 수신 클럭 신호(Rx_CLK)의 상승 에지 및 하강 에지 각각에 응답하여 신호의 레벨을 판별한다. 듀얼 신호 판별부(DLD)는 고속 모드에서 유선 채널(Ch)을 통해 3.4Gb/s의 속도로 데이터 신호가 전송되면, 1.7GHz의 클럭 신호(CLK)의 상승 에지 및 하강 에지 각각에 응답하여, 수신된 데이터 신호를 샘플링함으로써, 1.7Gb/s 속도의 2개의 데이터(D_e, D_o)를 획득한다.The dual signal determination unit DLD determines the level of the data signal transmitted through the wired channel Ch in response to the rising edge and the falling edge of the reception clock signal Rx_CLK, respectively. Here, the dual signal determination unit DLD determines the rising edge of the received clock signal Rx_CLK to convert the data signal received at twice the speed of the clock signal CLK to data corresponding to the speed of the clock signal CLK again. And the falling edge, respectively. When the data signal is transmitted at a speed of 3.4 Gb / s through the wired channel Ch in the high speed mode, the dual signal discrimination unit DLD responds to the rising edge and the falling edge of the clock signal CLK of 1.7 GHz, By sampling the received data signal, two data (D _e , D _o ) of 1.7 Gb / s are obtained.

디먹싱부(DEMUX)는 수신 드라이버(RDV)를 통해 데이터를 인가받는 수신 칩의 속도 제약을 줄이기 위한 구성이다. 비록 듀얼 신호 판별부(DLD)가 유선 채널(Ch)를 통해 인가된 데이터 신호의 전송 속도보다 1/2 속도인 2개의 데이터(D_e, D_o)를 획득할지라도, 수신 칩의 데이터 처리 속도가 데이터 획득 속도보다 더욱 느리게 설정된 경우가 발생할 수 있다. 이렇게 수신 칩이 데이터 처리 속도가 수신 드라이버(RDV)의 데이터 획득 속도보다 느린 경우, 수신 칩은 획득된 데이터를 정상 처리할 수 없다는 문제가 있다. 또한 칩간 통신을 수행하기 위한 유선 채널(Ch)에 비해 수신 칩 내부에서 수신 드라이버(RDV)와 다른 회로(예를 들면 제어부)와의 거리는 상대적으로 매우 가까우므로, 병렬 선로 구성이 매우 용이하다. 뿐만 아니라, 수신 칩의 데이터 처리 속도가 데이터 획득 속도와 동일하거나 더 빠른 경우에도 수신 칩의 데이터 처리 단위 및 마진을 고려하여 획득된 데이터를 병렬 처리하는 것이 바람직하다. 이에 디먹싱부(DEMUX)는 수신 클럭 신호(Rx_CLK)를 1/2로 분주하고, 분주된 클럭 신호에 응답하여, 데이터 신호의 전송 속도보다 1/2 속도로 획득된 2개의 데이터(D_e, D_o)를 디먹싱하여 다시 1/4의 속도로 낮추어 병렬 전송함으로써, 수신 칩의 데이터 처리 신뢰성과 효율성을 높일 수 있다.The demultiplexer (DEMUX) is a configuration for reducing the speed constraint of a receiving chip receiving data through a receiving driver (RDV). Although the dual signal determination unit DLD obtains two pieces of data (D _e , D _o ) that are half the speed of the data signal applied through the wire channel Ch, the data processing speed May be set to be slower than the data acquisition rate. When the data processing speed of the receiving chip is slower than the data obtaining speed of the receiving driver (RDV), there is a problem that the receiving chip can not normally process the acquired data. In addition, since the distance between the reception driver (RDV) and another circuit (for example, a control section) is relatively close to the wire channel (Ch) for performing inter-chip communication, the parallel line configuration is very easy. In addition, even when the data processing speed of the receiving chip is equal to or faster than the data obtaining speed, it is desirable to parallelly process the data obtained by considering the data processing unit and the margin of the receiving chip. The demultiplexer DEMUX divides the received clock signal Rx_CLK by 1/2 and outputs two pieces of data D _e , D (Dx, Dx, Dx, Dx) obtained at half the speed of the data signal in response to the divided clock signal _o ) at a rate of 1/4 and then transmitted in parallel, it is possible to improve the data processing reliability and efficiency of the receiving chip.

일예로서, 디먹싱부(DEMUX)는 1.7Gb/s 속도로 획득된 2개의 데이터(D_e, D_o)를 425Mb/s 의 8개의 병렬 데이터로 변환하여 출력할 수 있다.As an example, the DEMUX can convert two data (D _e , D _o ) obtained at a speed of 1.7 Gb / s into eight parallel data of 425 Mb / s and output it.

다만 디먹싱부(DEMUX)는 수신 칩의 데이터 처리 속도에 따라 추가되는 구성 요소로서, 생략될 수 있다. 또한 수신 드라이버(RDV)의 디먹싱부(DEMUX)에 대응하는 구성으로 송신 드라이버(TDV)에도 탭 신호 발생부(TSG) 이전단에 먹싱부(미도시)가 추가로 구비될 수 있다.However, the demultiplexer (DEMUX) may be omitted as a component added in accordance with the data processing speed of the receiving chip. In addition, in the configuration corresponding to the demultiplexer (DEMUX) of the reception driver (RDV), the transmission driver (TDV) may also be provided with a fader (not shown) before the tap signal generator TSG.

도4 는 도3 의 탭 신호 발생부의 구성을 나타낸 도면이고, 도5 및 도6 은 각각 도4 의 래치부 및 탭 신호 조합부의 일예를 상세하게 나타낸 도면이다.FIG. 4 is a diagram showing the configuration of the tap signal generating unit of FIG. 3, and FIGS. 5 and 6 are views showing details of an example of the latch unit and the tap signal combining unit of FIG.

도4 에 도시된 바와 같이, 탭 신호 발생부(TSG)는 래치부(LTU) 및 탭 신호 조합부(MUXU)를 구비한다. 래치부(LTU)는 데이터(D)를 인가받아 래치하여 2비트씩 래치하여 복수개의 래치 신호(Q0X, Q0Y, Q1W, Q1X, Q1Y)를 탭 신호 조합부(MUXU)로 전송한다.As shown in FIG. 4, the tap signal generator TSG includes a latch unit LTU and a tap signal combination unit MUXU. The latch unit LTU receives and latches the data D and latches the data D by two bits to transmit the plurality of latch signals Q0X, Q0Y, Q1W, Q1X and Q1Y to the tap signal combination unit MUXU.

도5 에서 (a)는 래치부(LTU)의 상세 구성의 일예를 나타내고, (b)는 래치부에서 출력되는 래치 신호의 타이밍 다이어그램을 나타낸다. 도5 의 (a)에 도시된 바와 같이, 래치부(LTU)는 각각 복수개의 래치(L)가 연결된 래치 릴레이로 구현되는 제1 래치부(LT1)와 제2 래치부(LT2)를 구비하고, 제1 래치부(LT1)와 제2 래치부(LT2)는 데이터(D)에서 서로 다른 데이터 비트(D_e, D_o)를 인가받아 전달한다.5A shows an example of a detailed configuration of the latch unit LTU, and FIG. 5B shows a timing diagram of a latch signal output from the latch unit. 5A, the latch unit LTU includes a first latch unit LT1 and a second latch unit LT2, each of which is implemented as a latch relay having a plurality of latches L connected thereto a first latch portion (LT1) and a second latch portion (LT2) and delivers received application data (D), different data bits (D _e, D _o) from.

제1 래치부(LT1)은 데이터(D)에서 짝수번째 데이터 비트(D_e)를 인가받아 클럭 신호(CLK)의 상승 에지 또는 하강 에지에 응답하여 순차 전달하며, 제2 래치부(LT2)는 데이터(D)에서 홀수번째 데이터 비트(D_o)를 인가받아 클럭 신호(CLK)의 상승 에지 또는 하강 에지에 응답하여 순차 전달한다.The first latch unit LT1 receives the even-numbered data bits D _{e in the} data D and sequentially delivers the data bits in response to the rising edge or the falling edge of the clock signal CLK. The second latch unit LT2 applying the data (D) the odd-numbered data bits (D _o) in the received response to the rising edge or falling edge of the clock signal (CLK) to be delivered sequentially.

여기서 제2 래치부(LT1)는 제1 래치부(LT2)보다 1개 더 많은 개수의 래치를 구비하여, 더 많은 데이터 비트를 래치하도록 구성될 수 있다. 도4 에서는 일예로 제1 래치부(LT1)가 2개의 래치(L)을 구비하는 반면, 제2 래치부(LT2)는 3개의 래치(L)를 구비하는 경우를 도시하였다.  Here, the second latch unit LT1 may include one more latch than the first latch unit LT2, so that it can be configured to latch more data bits. In FIG. 4, for example, the first latch unit LT1 includes two latches L, while the second latch unit LT2 includes three latches L. In FIG.

그리고 제1 래치부(LT1)와 제2 래치부(LT2)의 복수개의 래치(L) 각각은 클럭 신호(CLK)의 상승 에지 또는 하강 에지 중 하나에 응답하여, 데이터(D)의 1비트를 인가받아 전달한다. 이때 제1 래치부(LT1)와 제2 래치부(LT2)의 복수개의 래치(L)에서 인접한 래치(L)는 서로 다른 에지에 응답하여 동작하도록 구성될 수 있다.Each of the plurality of latches L of the first latch unit LT1 and the second latch unit LT2 outputs one bit of the data D in response to one of the rising edge and the falling edge of the clock signal CLK And transfer it. At this time, adjacent latches L in the plurality of latches L of the first latch unit LT1 and the second latch unit LT2 may be configured to operate in response to different edges.

일예로, 도4 에 도시된 제1 래치부(LT1)에서 2개의 래치가 순차적으로 하강 에지 및 상승 에지에 응답하여 동작하는 경우, 제2 래치부(LT2)의 3개의 래치(L)는 순차적으로 클럭 신호(CLK)의 하강 에지, 상승 에지 및 하강 에지에 응답하여 동작하도록 구성된다.For example, when two latches in the first latch unit LT1 shown in Fig. 4 sequentially operate in response to a falling edge and a rising edge, the three latches L of the second latch unit LT2 are sequentially The rising edge and the falling edge of the clock signal CLK.

도5 의 (b)에 도시된 바와 같이, 상기한 구성에 따라 제1 래치부(LT1)는 짝수번째 데이터 비트(D_e)를 클럭 신호(CLK)의 반주기 단위로 순차적으로 전달하여 2개 제1 래치 신호(Q0X, Q0Y)를 출력하고, 제2 래치부(LT2)는 홀수번째 데이터 비트(D_o)를 클럭 신호(CLK)의 반주기 단위로 순차적으로 전달하여 3개이 제2 래치 신호(Q1W, Q1X, Q1Y)를 출력한다. 2개 제1 래치 신호(Q0X, Q0Y) 중 제11 래치 신호(Q0X)는 제12 래치 신호(QOY)보다 클럭 신호(CLK)의 반주기 앞선 신호이고, 3개 제2 래치 신호(Q1W, Q1X, Q1Y) 중 제21 래치 신호(Q1W)는 제22 래치 신호(Q1X) 및 제23 래치 신호(Q1Y)보다 각각 클럭 신호(CLK)의 반주기 및 1주기 앞선 신호이다.As shown in FIG. 5B, according to the above configuration, the first latch unit LT1 sequentially transmits the even-numbered data bits D _{e in} units of half a clock signal CLK, outputs the first latch signal (Q0X, Q0Y), and a second latch portion (LT2) is the odd-numbered data bits (D _o) for a half-period unit of the clock signal (CLK) and subsequently transferred to three become one second latch signal (Q1W , Q1X, and Q1Y. The eleventh latch signal Q0X of the two first latch signals Q0X and Q0Y is a signal preceding the twelfth latch signal QOY by a half period of the clock signal CLK and the three second latch signals Q1W, The 21st latch signal Q1W is the half cycle of the clock signal CLK and the signal preceding the 22rd latch signal Q1X and the 23rd latch signal Q1Y by one cycle.

일예로, 데이터(D)가 연속되는 데이터 비트(D_i, 여기서 i는 0 이상의 정수)의 열로 인가되는 경우, 특정 타이밍(t)에서의 복수개의 래치 신호(Q0X, Q0Y, Q1W, Q1X, Q1Y)의 각각의 데이터 비트를 (b)에서 확인할 수 있다. (b)에서 타이밍(t)에서 제1 래치부(LT1)에서 출력되는 제11 래치 신호(Q0X)는 D0이고, 제12 래치 신호(QOY)는 D2이다. 그리고 제2 래치부(LT2)에서 출력되는 제21 래치 신호(Q1W)는 D1이고, 제22 래치 신호(Q1X)도 D1이지만, 제21 래치 신호(Q1W)보다 반주기 늦은 신호이며, 제23 래치 신호(Q1Y)는 D3이다.One example, the data (D), the data bits to be continuous when applied to a column of (D _i, where i is an integer of 0 or more), a plurality of latch signal at a certain timing (t) (Q0X, Q0Y, Q1W, Q1X, Q1Y (B). ≪ / RTI > the eleventh latch signal Q0X output from the first latch unit LT1 at timing t in (b) is D0 and the twelfth latch signal QOY is D2. The twenty-first latch signal Q1W output from the second latch unit LT2 is D1 and the twenty-second latch signal Q1X is also D1. However, the twenty-first latch signal Q1W is a signal delayed by half the delay time of the twenty- (Q1Y) is D3.

래치부(LTU)가 복수개의 래치(L)를 이용하여 데이터(D)에서 현재 전송할데이터 비트(D0, D1)뿐만 아니라 다음 전송될 데이터 비트(D2, D3)까지 래치하여 전달하는 것은 상기한 바와 같이 ISI를 최소화하기 위해서이다.The latch unit LTU latches and transmits data bits D0 and D1 to be transmitted next as well as data bits D2 and D3 to be transmitted next in the data D using a plurality of latches L, To minimize the ISI as well.

비록 도시하지 않았으나, 래치부(LTU)는 데이터(D)를 인가받아, 클럭 신호(CLK)의 상승 에지 및 하강 에지 각각에 응답하여, 짝수번째 데이터 비트(D_e)와 홀수번째 데이터 비트(D_o)를 각각 제1 래치부(LT1)와 제2 래치부(LT2)로 구분하여 전달하는 디먹스가 추가로 구비될 수 있다.Although not shown, the latch unit LTU receives the data D and receives the even-numbered data bits D _e and the odd-numbered data bits D (D _e ) in response to the rising edge and the falling edge of the clock signal CLK, _o may be further divided into a first latch unit LT1 and a second latch unit LT2, respectively.

한편 도6 에서 (a)는 탭 신호 조합부(MUXU)의 상세 구성을 나타내고, (b)는 탭 신호 조합부(MUXU)의 복수개의 먹스 각각의 회로 구성을 나타낸다.6 (a) shows the detailed configuration of the tap signal combination unit (MUXU), and FIG. 6 (b) shows the circuit configuration of each of the plurality of muxes of the tap signal combination unit (MUXU).

도6 에 도시된 바와 같이, 탭 신호 조합부(MUXU)는 각각 복수개의 래치 신호(Q0X, Q0Y, Q1W, Q1X, Q1Y) 중 대응하는 2개의 래치 신호를 인가받고, 클럭 신호(CLK)의 레벨에 따라 인가된 2개의 래치 신호 중 하나의 래치 신호를 선택하여, 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 중 대응하는 탭 신호로 출력하는 4개의 먹스(MUX1 ~ MUX4)를 구비한다.6, the tap signal combination unit MUXU receives the corresponding two latch signals among the plurality of latch signals Q0X, Q0Y, Q1W, Q1X, and Q1Y, respectively, and outputs the level of the clock signal CLK (MUX1 to MUX4) for selecting one latch signal of the two applied latch signals according to the four tap signals (inMP _tap , inMN _tap , inSP _tap , and inSN _tap ) Respectively.

4개의 먹스(MUX1 ~ MUX4) 각각은 일예로서 (b)에 도시된 회로와 같이 구현될 수 있다. (b)에 도시된 바와 같이 4개의 먹스 각각(MUX1 ~ MUX4)은 클럭 신호(CLK)의 제1 레벨에 응답하여 활성화되어 2개의 입력 포트 A, B 중 입력 포트 A를 통해 인가된 신호를 반전하여 출력하는 제1 인버터와 클럭 신호(CLK)의 제2 레벨에 응답하여 활성화되어 입력 포트 B를 통해 인가된 신호를 반전하여 출력하는 제2 인버터로 구성될 수 있다. 즉 4개의 먹스(MUX1 ~ MUX4) 각각은 클럭 신호(CLK)의 반주기마다 2개의 입력 신호를 교대로 선택하여 출력할 수 있다.Each of the four muxes MUX1 to MUX4 may be implemented as the circuit shown in (b) as an example. each of the four muxes MUX1 to MUX4 is activated in response to the first level of the clock signal CLK to invert the signal applied through the input port A of the two input ports A and B, And a second inverter which is activated in response to a second level of the clock signal (CLK) and inverts a signal applied through the input port B and outputs the inverted signal. That is, each of the four muxes MUX1 to MUX4 may alternately select and output two input signals for each half period of the clock signal CLK.

4개의 먹스(MUX1 ~ MUX4) 중 제1 먹스(MUX1)는 제22 래치 신호(Q1X)와 제12 래치 신호(QOY)를 인가받아 메인 풀업 탭 신호(inMP_tap)를 출력하고, 제2 먹스(MUX2)는 반전 제11 래치 신호(

)와 반전 제21 래치 신호(

)를 인가받아 메인 풀다운 탭 신호(inMN_tap)를 출력하며, 제3 먹스(MUX3)는 제11 래치 신호(Q0X)와 제21 래치 신호(Q1W)를 인가받아 서브 풀업 탭 신호(inSP_tap)를 출력한다. 그리고 제4 먹스(MUX4)는 반전 제22 래치 신호(

)와 반전 제12 래치 신호(

)를 인가받아 서브 풀다운 탭 신호(inSN_tap)와 저속 드라이버 제어 신호(inMU_C)를 출력한다. 즉 제4 먹스(MUX4)에서 출력되는 서브 풀다운 탭 신호(inSN_tap)와 저속 드라이버 제어 신호(inMU_C)는 동일한 신호로서, 고속 모드인지 저속 모드인지에 따라 구분되는 신호이다.The first one of the four muxes MUX1 to MUX4 receives the twenty-second latch signal Q1X and the twelfth latch signal QOY to output a main pull-up tap signal inMP _tap , MUX2) receives the inverted eleventh latch signal < RTI ID = 0.0 >

) And an inverted twenty-first latch signal (

) The application receives outputs a main pull-down tap signals (inMN _tap), the third multiplexer (MUX3) has an eleventh latch signal (Q0X) and 21 receives is applied to a latch signal (Q1W) sub pull tab signal (inSP _tap) Output. The fourth multiplexer MUX4 receives the inverted twenty-second latch signal

) And an inverted twelfth latch signal (

) And outputs a sub pull-down tap signal (inSN _tap ) and a low-speed driver control signal inMU_C. That is, the sub pull-down tap signal inSN _tap output from the fourth multiplexer MUX4 and the low-speed driver control signal inMU_C are the same signal, and are classified according to whether the mode is the high-speed mode or the low-speed mode.

그리고 제1 먹스(MUX1)와 제4 먹스(MUX4)가 반전된 동일 신호를 인가받으므로, 메인 풀업 탭 신호(inMP_tap)와 서브 풀다운 탭 신호(inSN_tap)는 상호 반전된 신호이다. 마찬가지로 제2 먹스(MUX2)와 제3 먹스(MUX3)가 반전된 동일 신호를 인가받으므로, 메인 풀다운 탭 신호(inMN_tap)와 서브 풀업 탭 신호(inSP_tap)도 상호 반전된 신호이다.Since the first and second multiplexers MUX1 and MUX4 receive the same inverted signal, the main pull-up tap signal inMP _tap and the sub pull-down tap signal inSN _tap are mutually inverted. Likewise, since the second and third muxes MUX2 and MUX3 receive the same inverted signal, the main pull-down tap signal inMN _tap and the sub pull-up tap signal inSP _tap are also inverted signals.

또한 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 중 메인 풀업 탭 신호(inMP_tap)와 메인 풀다운 탭 신호(inMN_tap)는 현재 전송할 데이터 비트를 위한 신호이며, 서브 풀업 탭 신호(inSP_tap)와 서브 풀다운 탭 신호(inSN_tap)는 이전 전송된 데이터 비트의 영향을 현재 전송할 데이터 비트에 반영하기 위한 신호이다.The main pull-up tap signal (inMP _tap ) and the main pull-down tap signal (inMN _tap ) among the four tap signals inMP _tap , inMN _tap , inSP _tap and inSN _tap are signals for data bits to be currently transmitted, (inSP _tap ) and the sub pull-down tap signal (inSN _tap ) are signals for reflecting the effect of the previously transmitted data bits on the data bits to be transmitted at present.

상기한 바와 같이, 탭 신호 조합부(MUXU)에서 출력되는 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap)는 고속 드라이버 경로 선택부(NDPS)로 전달되는 반면, 저속 드라이버 제어 신호(inMU_C)는 저속 드라이버(CDrv)로 전달된다.As described above, the four tap signals (inMP _tap , inMN _tap , inSP _tap , inSN _tap ) output from the tap signal combination unit MUXU are transmitted to the high speed driver path selection unit NDPS, (inMU_C) is transferred to the low-speed driver (CDrv).

도7 은 도3 의 고속 드라이버 경로 선택부의 일예를 상세하게 나타낸 도면이다.7 is a detailed circuit diagram of an example of the high-speed driver path selector of FIG.

도7 의 (a)는 고속 드라이버 경로 선택부(NDPS)의 상세 구성을 나타내며, 고속 드라이버 경로 선택부(NDPS)는 각각 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 중 대응하는 탭 신호를 인가받아, 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN) 중 대응하는 고속 드라이버 제어 신호를 출력하는 4개의 제어 신호 생성부(CSG1 ~ CSG4)를 포함한다.Of Figure 7 (a) is a corresponding one of indicates a detailed structure of a high-speed driver path selection unit (NDPS), a high speed driver path selection unit (NDPS) is each of the four tap signals _{(inMP tap, inMN tap, inSP} tap, inSN tap) And four control signal generators (CSG1 to CSG4) for receiving the tap signal to output the corresponding high-speed driver control signal among the four high-speed driver control signals (inMP, inMN, inSP, inSN).

(b)는 4개의 제어 신호 생성부(CSG1 ~ CSG4) 각각의 구성을 나타내며, (b)를 참조하면, 제어 신호 생성부(CSG1 ~ CSG4)는 경로 선택 신호(P_sel)의 제1 레벨에 응답하여 활성화되어 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 중 대응하는 탭 신호를 반전하여 출력하는 인버터로 구현되는 제1 탭 신호 반전부와 경로 선택 신호(P_sel)의 제2 레벨에 응답하여 제1 탭 신호 반전부의 출력을 반전하여 출력하는 제2 탭 신호 반전부 및 인버터 포함한다. 제2 탭 신호 반전부는 제1 탭 신호 반전부의 출력과 더불어 오프 신호(off)를 인가받도록 구성됨으로써, 오프 신호(off)가 활성화되면 제1 탭 신호 반전부의 출력과 무관하게 제1 레벨의 신호를 출력하도록 구성될 수 있다. 오프 신호는 고속 드라이버 경로 선택부(NDPS)에서 출력되는 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN)를 모두 동일한 지정 레벨(예를 들면, 로우 레벨)으로 고정하기 위한 신호이다.(b) shows the configuration of each of the four control signal generators CSG1 to CSG4. Referring to (b), the control signal generators CSG1 to CSG4 receive a response signal at a first level of the path selection signal P_sel And a second _tap signal inverting part implemented by an inverter for inverting and outputting a corresponding one of four tap signals (inMP _tap , inMN _tap , inSP _tap , inSN _tap ) A second tap signal inverting unit for inverting the output of the first tap signal inverting unit in response to the level of the first tap signal inverting unit and the inverter. The second tap signal inversion unit is configured to receive the off signal off in addition to the output of the first tap signal inversion unit. When the off signal off is activated, the second tap signal inversion unit outputs the first level signal irrespective of the output of the first tap signal inversion unit. Output. Off signal is a signal for fixing all four high-speed driver control signals inMP, inMN, inSP, inSN output from the high-speed driver path selection unit NDPS to the same specified level (e.g., low level).

상기한 바와 같이, 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 중 메인 풀업 탭 신호(inMP_tap)와 메인 풀다운 탭 신호(inMN_tap)는 현재 전송할 데이터 비트를 위한 신호이며, 서브 풀업 탭 신호(inSP_tap)와 서브 풀다운 탭 신호(inSN_tap)는 이전 전송된 데이터 비트의 영향을 현재 전송할 데이터 비트에 반영하기 위한 신호이므로, 4개의 고속 드라이버 제어 신호(inMP, inMN, inSP, inSN) 중 메인 풀업 드라이버 제어 신호(inMP)와 메인 풀다운 드라이버 제어 신호(inMN)는 현재 전송할 데이터 비트에 대응하는 신호를 유선 채널(Ch)로 인가하기 위한 신호인 반면, 서브 풀업 드라이버 제어 신호(inSP)와 서브 풀다운 드라이버 제어 신호(inSN)는 이전 유선 채널(Ch)로 전송된 데이터 비트의 영향을 상쇄하기 위한 신호이다.As described above, a signal for the four tap signals (inMP _tap, inMN _tap, inSP _tap, inSN _tap) of the main pull-up tab signal (inMP _tap) and a main pull-down tap signals (inMN _tap) is the current data bit transfer, Since the sub pull-up tap signal (inSP _tap ) and the sub pull-down tap signal (inSN _tap ) are signals for reflecting the effect of the previously transmitted data bits on the data bits to be currently transmitted, the four high-speed driver control signals inMP, inMN, the main pull-up driver control signal inMP and the main pull-down driver control signal inMN in the inSN are signals for applying the signal corresponding to the data bit to be transmitted to the wire channel Ch, And the sub pull-down driver control signal inSN are signals for canceling the influence of the data bits transmitted to the previous wired channel Ch.

도8 은 도3 의 저속 드라이버의 일예를 상세하게 나타낸 도면이다.FIG. 8 is a diagram showing an example of the low-speed driver in FIG. 3 in detail.

도8 에 도시된 바와 같이, 저속 드라이버(CDrv)는 전원 전압(VDD)와 접지 전압(VSS) 사이에 직렬로 연결되는 제1 저속 활성화 트랜지스터(T_ENC1), 풀업 트랜지스터(T_PC)와 풀업 저항(R_PC), 풀다운 저항(R_NC), 풀다운 트랜지스터(T_NC) 및 제2 저속 활성화 트랜지스터(T_ENC2)를 구비한다.8, the low-speed driver CDrv includes a first low-speed activation transistor T _ENC1 connected in series between a power supply voltage VDD and a ground voltage VSS, a pull-up transistor T _PC , (R _PC ), a pull-down resistor (R _NC ), a pull-down transistor (T _NC ) and a second low-speed activation transistor (T _ENC2 ).

제1 및 제2 저속 활성화 트랜지스터(T_ENC1,T_ENC2)는 각각 반전된 저속 전송 활성화 신호(enbC)와 저속 전송 활성화 신호(enC)에 응답하여 턴 온되어 저속 드라이버(CDrv)가 구동되도록 한다. 그리고 풀다운 트랜지스터(T_NC)와 풀다운 저항(R_NC)은 저속 드라이버 제어 신호(inMU_C)의 제1 레벨(예를 들면 하이 레벨)의 에 응답하여, 유선 채널(Ch)로 전송되는 신호의 레벨을 접지 전압 레벨로 풀다운한다. 반면, 풀업 트랜지스터(T_PC)와 풀업 저항(R_PC)은 저속 드라이버 제어 신호(inMU_C)의 제2 레벨(예를 들면 로우 레벨) 응답하여, 유선 채널(Ch)로 전송되는 신호의 레벨을 전원 전압(VDD) 레벨로 풀업한다.The first and second low-speed activation transistors T _ENC1 and T _ENC2 are turned on in response to the inverted low-speed transmission activation signal enbC and the low-speed transmission activation signal enC, respectively, so that the low-speed driver CDrv is driven. The pull-down transistor T _NC and the pull-down resistor R _NC respond to the first level (e.g., high level) of the low-speed driver control signal inMU_C to change the level of the signal transmitted to the wired channel Ch Pull down to ground voltage level. On the other hand, the pull-up transistor T _PC and the pull-up resistor R _PC respond to the second level (e.g., low level) of the low-speed driver control signal inMU_C, Up to the voltage (VDD) level.

도8 에 도시된 저속 드라이버(CDrv)는 제1 및 제2 저속 활성화 트랜지스터(T_ENC1,T_ENC2)를 제외하면, 도1 에 도시된 송신 드라이버(TDV)의 구성과 동일하므로, 여기서는 상세하게 설명하지 않는다.The low speed driver CDrv shown in FIG. 8 is the same as the configuration of the transmission driver (TDV) shown in FIG. 1 except for the first and second low speed activation transistors T _ENC1 and T _ENC2 . I never do that.

도9 는 도3 의 고속 드라이버의 일예를 상세하게 나타낸 도면이다.FIG. 9 is a detailed view of an example of the high-speed driver of FIG. 3. FIG.

도9 를 참조하면, 고속 드라이버(NDrv)는 복수개의 메인 드라이버(MND₁ ~ MND_N)를 구비하는 메인 드라이버부(MNDrv)와 복수개의 서브 드라이버(SND₁ ~ SND_N)를 구비하는 서브 드라이버부(SNDrv)를 구비한다.9, the high speed driver NDrv includes a main driver unit MNDrv having a plurality of main drivers MND ₁ to MND _N and a sub driver unit having a plurality of sub drivers SND ₁ to SND _N. (SNDrv).

복수개의 메인 드라이버(MND₁ ~ MND_N) 각각은 복수개의 메인 활성화 신호(enM<1:N>) 중 대응하는 메인 활성화 신호를 인가받고, 대응하는 메인 활성화 신호에 응답하여 활성화된다. 또한 복수개의 서브 드라이버(SND₁ ~ SND_N) 각각은 복수개의 서브 활성화 신호(enS<1:N>) 중 대응하는 서브 활성화 신호를 인가받고, 대응하는 서브 활성화 신호에 응답하여 활성화된다.Each of the plurality of main drivers MND ₁ to MND _N receives a corresponding main activation signal among a plurality of main activation signals enM <1: N>, and is activated in response to a corresponding main activation signal. Each of the plurality of sub drivers SND ₁ to SND _N receives a corresponding sub activation signal among the plurality of sub activation signals enS < 1: N &gt;, and is activated in response to the corresponding sub activation signal.

여기서 복수개의 메인 활성화 신호(enM<1:N>)와 복수개의 서브 활성화 신호(enS<1:N>)는 유선 채널(Ch)의 특성과 ISI를 고려하여 유선 채널(Ch)을 통해 전송될 신호의 전압 레벨을 조절하기 위한 신호로서, 프리엠퍼시스(pre-emphasis) 신호이다.Here, the plurality of main activation signals enM <1: N> and the plurality of sub activation signals enS <1: N> are transmitted through the wired channel Ch in consideration of the characteristics of the wired channel Ch and the ISI Signal for adjusting the voltage level of the signal, which is a pre-emphasis signal.

고속 드라이버(NDrv)에서 메인 드라이버부(MNDrv)는 복수개의 메인 활성화 신호(enM<1:N>)에 응답하여 활성화된 복수개의 메인 드라이버(MND₁ ~ MND_N)의 개수에 따라 현재 전송할 데이터 비트(x[n])의 전압 레벨을 결정한다. 그리고 서브 드라이버부(SNDrv)는 복수개의 서브 활성화 신호(enS<1:N>)에 응답하여 활성화된 복수개의 서브 드라이버(SND₁ ~ SND_N)의 개수에 따라 현재 전송할 데이터 비트(x[n])에 이전 전송된 데이터 비트(x[n-1])에 의한 영향을 반영할 수준을 전압 레벨로 결정한다.In the high speed driver NDrv, the main driver unit MNDrv receives the data bits to be currently transmitted according to the number of the plurality of main drivers MND ₁ to MND _N activated in response to the plurality of main activation signals enM <1: N> (x [n]). The sub driver unit SNDrv receives the data bits x [n] to be transmitted according to the number of the sub drivers SND ₁ to SND _N activated in response to the plurality of sub activation signals enS <1: N> (X [n-1]) previously transmitted to the data bit (x [n-1]).

복수개의 메인 드라이버(MND1 ~ MNDN) 각각은 고속 드라이버 경로 선택부(NDPS)로부터 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 중 메인 풀업 탭 신호(inMP_tap)와 메인 풀다운 탭 신호(inMN_tap)를 인가받고, 복수개의 서브 드라이버(SND1 ~ SNDN) 각각은 4개의 탭 신호(inMP_tap, inMN_tap, inSP_tap, inSN_tap) 중 서브 풀업 탭 신호(inSP_tap)와 서브 풀다운 탭 신호(inSN_tap)를 인가받는다.Each of the plurality of main drivers MND1 to MNDN receives the main pull-up tap signal (inMP _tap ) among the four tap signals (inMP _tap , inMN _tap , inSP _tap , inSN _tap ) from the high speed driver path selection unit NDPS, signal (inMN _tap) for receiving, (SND1 ~ SNDN) a plurality of sub-drivers for applying each of the four tap signals _{(inMP tap, inMN tap, inSP} tap, inSN tap) of the sub pull tab signal (inSP _tap) and the sub-pull-down tab Signal (inSN _tap ).

복수개의 메인 드라이버(MND₁ ~ MND_N) 각각은 보조 전원 전압(VDDL)과 접지 전압(VSS) 사이에 직렬로 연결되는 제1 메인 활성화 트랜지스터(T_MO1), 메인 풀업 트랜지스터(T_MP)와 메인 풀업 저항(R_MP), 메인 풀다운 저항(R_MN), 메인 풀다운 트랜지스터(T_MN) 및 제2 메인 활성화 트랜지스터(T_MO2)를 구비한다.A plurality of main driver (MND ₁ ~ MND _N) each of the first main activation transistor coupled in series between the auxiliary supply voltage (VDDL) and a ground voltage (VSS) (T _MO1), the main pull-up transistor (T _MP) and the main A pull-up resistor R _MP , a main pull-down resistor R _MN , a main pulldown transistor T _MN and a second main activation transistor T _MO2 .

유사하게 복수개의 서브 드라이버(SND₁ ~ SND_N) 각각은 보조 전원 전압(VDDL)과 접지 전압(VSS) 사이에 직렬로 연결되는 제1 서브 활성화 트랜지스터(T_SO1), 서브 풀업 트랜지스터(T_SP)와 서브 풀업 저항(R_SP), 서브 풀다운 저항(R_SN), 서브 풀다운 트랜지스터(T_SN) 및 제2 서브 활성화 트랜지스터(T_SO2)를 구비한다.Similarly, each of the plurality of sub-drivers SND ₁ to SND _N includes a first sub-activation transistor T _SO1 , a sub pull-up transistor T _SP , and a second sub-activation transistor T _SO1 , which are connected in series between an auxiliary power supply voltage VDDL and a ground voltage VSS, And a sub pull-up resistor R _SP , a sub pull-down resistor R _SN , a sub pull-down transistor T _SN and a second sub-activation transistor T _SO2 .

즉 복수개의 메인 드라이버(MND₁ ~ MND_N)와 복수개의 서브 드라이버(SND₁ ~ SND_N) 각각은 저속 드라이버(CDrv)와 유사한 구성을 갖는다. 그러나 본 발명에서 복수개의 메인 드라이버(MND₁ ~ MND_N)와 복수개의 서브 드라이버(SND₁ ~ SND_N)는 전원 전압(VDD)을 인가받아 구동되는 저속 드라이버(CDrv)와 달리 전원 전압(VDD)보다 낮은 기설정된 전압 레벨(예를 들면 2VDD/3)을 갖는 보조 전원 전압(VDDL)을 인가받아 구동되도록 구성된다.That is, each of the plurality of main drivers (MND ₁ to MND _N ) and the plurality of sub drivers (SND ₁ to SND _N ) has a configuration similar to that of the low speed driver (CDrv). However, in the present invention, the plurality of main drivers MND ₁ to MND _N and the plurality of sub drivers SND ₁ to SND _N are different from the low speed driver CDrv driven by the power source voltage VDD, And is configured to be driven by receiving an auxiliary power supply voltage VDDL having a lower predetermined voltage level (for example, 2VDD / 3).

도9 에서는 설명을 위해, 복수개의 메인 드라이버(MND₁ ~ MND_N) 및 복수개의 서브 드라이버(SND₁ ~ SND_N)에 구비되는 복수개의 트랜지스터(T_MO1, T_MP, T_MN, T_MO2), (T_SO1, T_SP, T_SN, T_SO2))및 복수개의 저항((R_MP, R_MN), (R_SP, R_SN)) 각각을 구분하여 표시하였으나, 복수개의 메인 드라이버(MND₁ ~ MND_N)와 복수개의 서브 드라이버(SND₁ ~ SND_N)는 동일한 트랜지스터와 저항으로 구비하도록 구현될 수 있다. 즉 메인 드라이버(MND₁ ~ MND_N) 각각의 복수개의 트랜지스터(T_MO1, T_MP, T_MN, T_MO2)와 서브 드라이버(SND₁ ~ SND_N) 각각의 복수개의 트랜지스터(T_SO1, T_SP, T_SN, T_SO2)는 동일한 트랜지스터로 구현될 수 있으며, 메인 드라이버(MND₁ ~ MND_N) 각각의 복수개의 저항((R_MP, R_MN)과 서브 드라이버(SND₁ ~ SND_N) 각각의 복수개의 저항(R_SP, R_SN)은 동일한 저항값을 갖는 풀 업 저항(R_P) 및 풀 다운 저항(R_N)으로 구현될 수 있다.9, a plurality of transistors T _MO1 , T _MP , T _MN , and T _MO2 provided in a plurality of main drivers MND ₁ to MND _N and a plurality of sub drivers SND ₁ to SND _N , (T _SO1, T _SP, T _SN, T _SO2)) and a plurality of resistors _{((R MP, R MN)} , (R SP, R SN)) but identified separately for each of a plurality of main driver (MND ₁ ~ MND _N and a plurality of sub drivers SND ₁ to SND _N may be implemented with the same transistors and resistors. That is the main driver (MND ₁ ~ MND _N) each of the plurality of transistors _{(T MO1, T MP, T} MN, T MO2) and the sub-driver (SND ₁ ~ SND _N) each of the plurality of transistors (T _SO1, T _SP, T _SN and T _SO2 may be implemented by the same transistor and a plurality of resistors R _MP and R _MN and sub drivers SND ₁ to SND _N , respectively, of each of the main drivers MND ₁ to MND _N , (R _SP , R _SN ) can be implemented with a pull-up resistor (R _P ) and a pull-down resistor (R _N ) having the same resistance value.

그리고 활성화 트랜지스터((T_MO1, T_SO1), (T_MO2, T_SO2)) 중 제1 활성화 트랜지스터(T_MO1, T_SO1)는 풀업 트랜지스터(T_MP, T_SP)와 동일한 업 트랜지스터(T_onP)로 구현될 수 있으며, 제2 활성화 트랜지스터(T_MO2, T_SO1)는 풀다운 트랜지스터(T_MN, T_SN)와 동일한 다운 트랜지스터(T_onN)로 구현될 수 있다.And enabling transistors _{((T MO1, T SO1)} , (T MO2, T SO2)) a first activation transistor of (T _MO1, T _SO1) are the same up transistor (T _onP) and the pull-up transistor (T _MP, T _SP) And the second activation transistors T _MO2 and T _SO1 may be implemented with the same down transistor T _onN as the pull down transistors T _MN and T _SN .

턴온 된 상태에서 업 트랜지스터(T_onP) 각각은 각각 소정의 저항값을 갖는 업 저항(R_onP)으로 해석될 수 있으며, 다운 트랜지스터(T_onN) 각각도 턴온 된 상태에서 각각 소정의 저항값을 갖는 다운 저항(R_onN)으로 해석될 수 있다.Each up transistor (T _onP) in the turned-on state may be interpreted as up resistor (R _onP) having a specified resistance value, respectively, down transistor (T _onN) each also having a respective predetermined resistance in the turned-on state Down resistance (R _onN ).

일예로 복수개의 메인 활성화 신호(enM<1:N>)에 응답하여 복수개의 메인 드라이버(MND₁ ~ MND_N) 중 m개의 메인 드라이버가 활성화되고, 복수개의 서브 활성화 신호(enS<1:N>)에 응답하여 복수개의 서브 드라이버(SND₁ ~ SND_N) 중 s개의 서브 드라이버가 활성화되며, 수신 드라이버(RDrv)의 종단부(TEM)가 활성화되어 50Ω으로 설정된 종단부(TEM)의 종단 저항(R_I)이 임피던스 매칭을 수행하는 것으로 가정할 때, 이전 전송된 데이터 비트(x[n-1])와 현재 전송할 데이터 비트(x[n])의 각 조합 집합{x[n-1] x[n]} = {0 1}, {1 1}, {0 0}, {1 0}이면, 고속 드라이버(NDrv)는 현재 전송할 데이터 비트(x[n])의 프리엠퍼시스된 전압 레벨을 {

,

,

, 0}으로 4가지 전압 레벨로 구분하여 출력한다. 즉 현재 전송할 데이터 비트(x[n])에 이전 전송된 데이터 비트(x[n-1])에 의한 영향을 반영하여 유선 채널(Ch)로 전송할 신호의 전압 레벨을 조절한다.For example, m main drivers among a plurality of main drivers MND ₁ to MND _N are activated in response to a plurality of main activation signals en M <1: N>, and a plurality of sub activation signals enS <1: N> The s sub driver among the plurality of sub drivers SND ₁ to SND _N is activated in response to the end driver TEM of the receiving driver RD rv and the terminating resistor TEM of the terminating part TEM R _I) is the impedance when assumed to perform the matching, prior to transmission of data bits (x [n-1]) and each of the combinations set {x [n-1] x bits of data (x [n]) to send the current (n)} = {0 1}, {11}, {0 0}, and {10}, the high speed driver NDrv sets the pre-emphasized voltage level of the data bit x [n] {

,

,

, 0}, and outputs them. The voltage level of the signal to be transmitted to the wired channel Ch is adjusted by reflecting the influence of the data bit x [n-1] previously transmitted to the data bit x [n] to be currently transmitted.

이때 메인 드라이버의 활성화 개수(m)과 서브 드라이버의 활성화 개수(s)는 고속 드라이버(NDrv)가 수신 드라이버(RDV)의 종단 저항(R_I)과 50Ω임피던스 매칭을 수행할 수 있도록, 메인 드라이버의 활성화 개수(m)과 서브 드라이버의 활성화 개수(s)의 합이 균등하게 지속적으로 유지되어야 한다. 일예로 메인 드라이버(MND₁ ~ MND_N)의 개수와 서브 드라이버(SND₁ ~ SND_N)의 개수가 각각 15개인 경우, 15개의 메인 활성화 신호(enM<1:15>)와 15개의 서브 활성화 신호(enS<1:15>) 중 활성화된 메인 활성화 신호의 개수(m)과 활성화된 메인 활성화 신호의 개수(s)의 합은 15로 설정될 수 있다.At this time, the activation number m of the main driver and the activation number s of the sub driver are set so that the high speed driver NDrv can perform 50? Impedance matching with the termination resistor R _I of the reception driver RDV. The sum of the number of activations (m) and the number of activated sub-drivers (s) must be maintained uniformly and continuously. For example, when the number of main drivers MND ₁ to MND _N and the number of sub drivers SND ₁ to SND _N are 15, 15 main activation signals enM <1:15> and 15 sub activation signals (m) of the activated main activation signals and the number (s) of the activated main activation signals during activation (enS <1:15>) may be set to 15. [

즉 복수개의 메인 활성화 신호(enM<1:N>) 중 활성화되는 메인 활성화 신호의 개수(m)와 복수개의 서브 활성화 신호(enS<1:N>) 중 활성화되는 서브 활성화 신호의 개수(s)는 유선 채널(Ch)의 특성과 전송 속도에 의한 ISI를 고려하여, 현재 현재 전송할 데이터 비트(x[n])에 이전 전송된 데이터 비트(x[n-1])에 의한 영향을 반영할 수준의 비에 따라 결정되며, 병렬 연결된 활성화된 메인 드라이버와 활성화된 서브 드라이버의 총 저항값(고속 드라이버의 저항값)이 종단 저항(R_I)과 50Ω임피던스 매칭되어야 한다.The number of activated sub-activation signals s among the number m of main activation signals activated among the plurality of main activation signals en M <1: N> and the plurality of sub activation signals enS <1: N> (X [n-1]) previously transmitted to the data bit x [n] to be currently transmitted, considering the characteristics of the wired channel Ch and the ISI due to the transmission rate , And the total resistance value (resistance value of the high-speed driver) of the active main driver and the activated sub-driver connected in parallel should be impedance-matched to 50Ω with the termination resistance R _I.

도10 는 고속 드라이버와 저속 드라이버 각각에서 유선 채널로 출력되는 신호의 파형의 일예를 나타낸다.10 shows an example of a waveform of a signal output to the wired channel in each of the high-speed driver and the low-speed driver.

도10 에서 (a)는 고속 드라이버(NDrv)에서 출력되는 신호 파형의 일예를 나타내며, (b)는 저속 드라이버(CDrv)에서 출력되는 신호 파형의 일예를 나타낸다.10A shows an example of a signal waveform output from the high-speed driver NDrv, and FIG. 10B shows an example of a signal waveform output from the low-speed driver CDrv.

(a)에 나타난 바와 같이, 고속 드라이버(NDrv)는 이전 전송된 데이터 비트(x[n-1])에 의한 ISI를 고려하여, 현재 전송할 데이터 비트(x[n])를 프리엠퍼시스함으로써 현재 전송할 데이터 비트(x[n])를 4개의 레벨로 구분하여 출력한다. (a)에서 도시되지 않은 이전 데이터 비트(x[n-1])가 0인 것으로 가정하여, 출력되는 데이터 비트(x[n])는 순차적으로 0, 1, 1, 1, 0, 0, 0, 1, 0, 1, 1, 0, 0, 0 1, 1, 1)임을 알 수 있다.the high-speed driver NDrv pre-emphasizes the data bit x [n] to be currently transmitted in consideration of ISI by the previously transmitted data bit x [n-1] The data bits to be transmitted (x [n]) are divided into four levels and output. the output data bits x [n] are sequentially set to 0, 1, 1, 1, 0, 0, 0 and 1, assuming that the previous data bit x [n- 0, 1, 0, 1, 1, 0, 0, 0 1, 1, 1).

(a)에 도시된 바와 같이, 고속 드라이버(NDrv)는 ISI를 사전에 반영할 뿐만 아니라, 종단 저항(R_I)과 50Ω임피던스 매칭되고, 수신 드라이버(RDV)로부터의 반사에 의한 신호 손실을 최소화 할 수 있다. 뿐만 아니라, 고속 드라이버(NDrv)가 전원 전압(VDD)보다 낮은 기설정된 전압 레벨(예를 들면 2VDD/3)을 갖는 보조 전원 전압(VDDL)에 의해 구동되므로, 고속 드라이버(NDrv)를 통해 흐르는 전류가 2/3이 됨으로써, 고속 드라이버(NDrv)의 전체 소비 전력은 기존의 4/9배까지 감소시킬 수 있다.the high speed driver NDrv not only reflects the ISI in advance but also impedance matching with the termination resistance R _I to minimize the signal loss due to reflection from the reception driver RDV can do. In addition, since the high speed driver NDrv is driven by the auxiliary power supply voltage VDDL having a predetermined voltage level (for example, 2VDD / 3) lower than the power supply voltage VDD, the current flowing through the high speed driver NDrv The total power consumption of the high speed driver (NDrv) can be reduced to 4/9 times that of the conventional high speed driver (NDrv).

반면 (b)에 도시된 저속 드라이버(CDrv)는 ISI를 고려할 필요가 없으므로,이전 전송된 데이터 비트(x[n-1])에 무관하게 현재 전송되는 데이터 비트(x[n])의 값에 따라, 접지 전압 레벨인 0V 또는 전원 전압 레벨인 VDD 레벨의 신호를 유선 채널(Ch)로 전달한다.On the other hand, since the low-speed driver CDrv shown in (b) does not need to consider the ISI, the value of the currently transmitted data bit x [n] irrespective of the previously transmitted data bit x [n-1] Then, a signal of a ground voltage level of 0 V or a power supply voltage level of VDD level is transmitted to the wired channel Ch.

도11 은 도3 의 수신 드라이버에서 듀얼 신호 판별부를 상세하게 설명하기 위한 도면이다.11 is a diagram for explaining the dual signal discriminator in the receiving driver of FIG. 3 in detail.

도11 에서 (a)는 듀얼 신호 판별부(DLD)의 구성을 나타낸 도면이고, (b)는 (a)의 듀얼 신호 판별부(DLD)에서 신호 판별부(LD)의 일 구현 예를 나타내며, (c)는 유선 채널(Ch)를 통해 인가된 신호에 대한 듀얼 신호 판별부(DLD)의 출력 데이터의 타이밍 다이어 그램을 나타낸다.11A shows a configuration of the dual signal discrimination unit DLD. FIG. 11B shows an embodiment of the signal discrimination unit LD in the dual signal discrimination unit DLD of FIG. 11A. (c) shows a timing diagram of the output data of the dual signal discriminator DLD with respect to the signal applied through the wired channel Ch.

(a)에 도시된 바와 같이, 듀얼 신호 판별부(DLD)는 수신 클럭 신호(Rx_CLK)의 상승 에지 및 하강 에지 각각에 응답하여, 유선 채널(Ch)를 통해 전송된 수신 신호(In)의 레벨을 판정하는 2개의 레벨 판별부(LD1, LD2)를 구비한다. 제1 레벨 판별부(LD1)는 수신 클럭 신호(Rx_CLK)의 상승 에지에 응답하여, 수신 신호(In)의 레벨을 기설정된 기준 전압(Ref)와 비교함으로써 판정하고, 판정 결과인 제1 수신 데이터(D_out1)를 디먹싱부(DEMUX)로 출력한다. 반면, 제2 레벨 판별부(LD2)는 수신 클럭 신호(Rx_CLK)의 하강 에지에 응답하여, 수신 신호(In)의 레벨을 판정하고, 판정 결과인 제2 수신 데이터(D_out2)를 디먹싱부(DEMUX)로 출력한다the dual signal determination unit DLD determines the level of the reception signal In transmitted through the wired channel Ch in response to the rising edge and the falling edge of the reception clock signal Rx_CLK, (LD1, LD2) for determining the level of the light beam. The first level discrimination unit LD1 makes a decision by comparing the level of the received signal In with a preset reference voltage Ref in response to the rising edge of the received clock signal Rx_CLK, (D _out1 ) to the diffracting unit (DEMUX). On the other hand, the second level discrimination unit LD2 determines the level of the received signal In in response to the falling edge of the received clock signal Rx_CLK, and outputs the second received data D _out2 , which is the judgment result, DEMUX

2개의 레벨 판별부(LD1, LD2)가 수신 클럭 신호(Rx_CLK)의 상승 에지 또는 하강 에지 중 서로 다른 에지 각각에 응답하여 수신 신호(In)의 레벨을 판정하므로, 수신 드라이버(DRV)는 수신 클럭 신호(Rx_CLK)보다 2배 빠른 속도로 수신 신호(In)가 전송되더라도 수신 신호(In)를 정확하게 판정하여, 수신 데이터(D_out)를 획득할 수 있다.The reception driver DRV decides the level of the reception signal In because the two level determination sections LD1 and LD2 determine the level of the reception signal In in response to the different edges of the rising edge or the falling edge of the reception clock signal Rx_CLK, The received signal In can be accurately determined and the received data D _out can be obtained even if the received signal In is transmitted at a speed two times faster than the signal Rx_CLK.

그리고 (c)는 2개의 레벨 판별부(LD1, LD2) 중 수신 클럭 신호(Rx_CLK)에 응답하여 동작하는 제1 레벨 판별부(LD1)의 회로 구성을 나타낸다. (c)에 도시된 바와 같이, 제1 레벨 판별부(LD1)는 클럭 신호(Clk)의 상승 에지 응답하여 활성화되어 수신 신호(In)와 기준 전압(Ref)을 비교하는 비교기와 비교기의 비교 결과를 래치하는 RS 래치로 구현될 수 있다. 제2 레벨 판별부(LD2)는 (c)에 도시된 회로와 동일 회로 구성을 갖지만, 클럭 신호(Clk) 대신 반전된 클럭 신호를 인가받도록 구성될 수 있다.And (c) shows a circuit configuration of the first level discrimination unit LD1 which operates in response to the received clock signal Rx_CLK of the two level discrimination units LD1 and LD2. the first level discrimination unit LD1 is activated in response to the rising edge of the clock signal Clk to compare the received signal In with the reference voltage Ref and the comparison result of the comparator Lt; RTI ID = 0.0 &gt; RS. &Lt; / RTI &gt; The second level discrimination unit LD2 has the same circuit configuration as the circuit shown in (c), but may be configured to receive an inverted clock signal instead of the clock signal Clk.

칩간 통신에서 송신 드라이버(TDV)와 수신 드라이버(RDV)는 동일한 클럭 속도로 구동되는 것이 바람직하며, 데이터를 송수신하는 칩은 송신 드라이버와 수신 드라이버를 모두 구비해야 한다. 비록 상기에서는 설명의 편의를 위하여 송신 클럭 신호(CLK)와 수신 클럭 신호(Rx_CLK)를 구분하여 표시하였으나, 수신 클럭 신호(Rx_CLK)는 클럭 신호(CLK)와 동일한 신호일 수 있다.In the chip-to-chip communication, it is preferable that the transmission driver (TDV) and the reception driver (RDV) are driven at the same clock rate, and the chip for transmitting and receiving data must have both the transmission driver and the reception driver. Although the transmission clock signal CLK and the reception clock signal Rx_CLK are shown separately for convenience of description, the reception clock signal Rx_CLK may be the same signal as the clock signal CLK.

도12 및 도13 은 2개의 유선 채널을 통해 데이터를 송수신하는 본 발명의 이중 모드 유선 채널 송수신 드라이버가 송신하는 신호 파형의 아이 다이어그램을 나타낸다.12 and 13 show an eye diagram of a signal waveform transmitted by the dual-mode wired channel transmission / reception driver of the present invention for transmitting and receiving data through two wired channels.

도12 는 NRZ 형식의 데이터를 고속 모드로 3.4 Gb/s의 속도로 전송하는 경우의 아이 다이어그램(eye-diagram)을 나타내고, 도13은 저속 모드로 500 Mb/s 속도로 전송하는 경우의 아이 다이어그램(eye-diagram)을 나타낸다.12 shows an eye diagram in the case of transmitting NRZ format data in a high speed mode at a rate of 3.4 Gb / s, and FIG. 13 shows an eye diagram in the case of transmission in a low speed mode at a speed of 500 Mb / (eye-diagram).

도12 에서는 고속 모드로 데이터를 전송하므로, 고속 드라이버(NDrv)가 구동된다. 도12 에서 (a)는 고속 드라이버(NDrv)가 데이터를 프리엠퍼시스하지 않고 전송하는 경우를 나타내고, (b)는 프리엠퍼시스하여 전송하는 경우를 나타낸다.In Fig. 12, since the data is transferred in the high-speed mode, the high-speed driver NDrv is driven. 12A shows a case where the high-speed driver NDrv transfers data without pre-emphasis, and FIG. 12B shows a case where the high-speed driver NDrv transfers data by pre-emphasis.

여기서 테스트는 FR4 기판에 15.75 인치의 유선 채널(Ch)에서 수행되었으며, 유선채널(Ch)과 패드 기생 캐패시턴스 및 본딩 와이어(Bonding wire)에 의한 전체 신호 손실은 부호간 간섭이 없는 전달 속도인 나이키스트 속도(Nyquist rate)에서 -10dB인것으로 추정하였다. 이러한 조건에서 프리앰퍼시스 탭 가중치인 메인 드라이버의 활성화 개수(m)과 서브 드라이버의 활성화 개수(s)는 각각 12개 및 3개로 설정되었다.Here, the test was performed on a 15.75-inch wired channel (Ch) on an FR4 board, and the total signal loss due to the wired channel (Ch), pad parasitic capacitance and bonding wire, And -10 dB in the Nyquist rate. In this condition, the number (m) of activation of the main driver and the number (s) of activation of the sub driver, which are pre-emphasis tap weights, are set to 12 and 3, respectively.

(a)와 (b)를 비교하면, 프리엠퍼시스를 수행하는 경우에 2개 유선 채널(Ch)에서 평균 아이 다이어그램이 수직 방향으로 33.4mV/270.0mV에서60.2mV/199.6mV로 17.8% 개선되었으며, 수평 방향으로 150.8ps/294.1ps에서 208.2ps/294.1ps으로 19.5 % 개선되었음을 확인할 수 있다. 이때 고속 드라이버(NDrv)는 3.4Gb/s 데이터 전송 속도에서 2.9mA의 저전류를 소비한다.(a) and (b), the average eye diagram in the two wired channels (Ch) was improved by 17.8% from 33.4mV / 270.0mV to 60.2mV / 199.6mV in the vertical direction when performing pre-emphasis , And it was improved by 19.5% from 150.8 ps / 294.1 ps to 208.2 ps / 294.1 ps in the horizontal direction. At this time, the high speed driver (NDrv) consumes 2.9mA low current at 3.4Gb / s data transfer rate.

도12 에서 (c)는 고속 드라이버(NDrv)에서 메인 드라이버의 활성화 개수(m)와 서브 드라이버의 활성화 개수(s)를 다양하게 가변하는 경우에 유선 채널(Ch)로 전송되는 신호의 아이 다이어그램을 나타낸다. (c)에서는 수신 드라이버(CDV)를 배제하고 실험한 결과이므로, 메인 드라이버의 활성화 개수(m)과 서브 드라이버의 활성화 개수(s)는 각각 15개 및 0개로 설정된 좌측 상단의 아이 다이어그램이 가장 선명한 파형을 나타내는 반면, 메인 드라이버의 활성화 개수(m)가 줄어들고 서브 드라이버의 활성화 개수(s)가 증가할수록 파형이 왜곡됨을 알 수 있다.12C shows an eye diagram of a signal transmitted to the wired channel Ch when the number of active m of the main driver and the number of activated s of the sub driver are variously changed in the high speed driver NDrv . (c), the left upper eye diagram in which the activation number m of the main driver and the activation number s of the sub driver are set to 15 and 0, respectively, are the clearest The waveform is distorted as the number of active m of the main driver is reduced and the number of activated s of the sub driver is increased.

도13 에서는 저속 모드로 데이터를 전송하므로, 저속 드라이버(CDrv)가 구동된다. 저속 드라이버(CDrv)는 프리엠퍼시스를 수행하지 않으므로, 채널별로 단일의 아이 다이어그램으로 표시되었으며, 500Mb/s 데이터 전송 속도에서 0.06mA의 전류를 소비한다.In Fig. 13, since the data is transferred in the low-speed mode, the low-speed driver CDrv is driven. Since the low-speed driver (CDrv) does not perform pre-emphasis, it is represented by a single eye diagram for each channel and consumes 0.06 mA at 500 Mb / s data transfer rate.

도14 는 본 발명의 이중 모드 유선 채널 송수신 드라이버의 실제 구현 레이아웃의 일예를 나타낸다.14 shows an example of an actual implementation layout of the dual mode wired channel transmission / reception driver of the present invention.

도14 에서도 도12 및 13 과 같이 2개의 유선 채널(Ch1, Ch2)을 통해 데이터를 송수신하는 이중 모드 유선 채널 송수신 드라이버의 레이아웃을 나타내며, 2개의 유선 채널(Ch1, Ch2) 각각에서 송신 및 수신이 가능하도록 구성되었다.14 also shows a layout of a dual-mode cable channel transmission / reception driver for transmitting and receiving data via two wired channels Ch1 and Ch2 as shown in Figs. 12 and 13. In the two wired channels Ch1 and Ch2, .

도14를 참조하면, 본 발명의 이중 모드 유선 채널 송수신 드라이버는 2개의 유선 채널(Ch1, Ch2)를 통해 송수신을 수행할 수 있도록 구성됨에도 45nm CMOS 공정으로 설계 시, 대략 0.022mm²의 작은 면적에 구현될 수 있으며, 고속 모드에서 0.6V의 보조 전원 전압(VDDL)을 이용하여 채널당 0 1.7mW의 저전력을 소비하며, 저속 모드에서는 0.9V의 전원 전압(VDD)을 이용하여 채널당 0.05mW의 저전력을 소비한다.14, a dual-mode transceiver wired channel driver has two cable channels (Ch1, Ch2) of the design as 45nm CMOS process also configured to perform transmission and reception by, a small area of about 0.022mm ² of the present invention And consumes a low power of 0,7 mW per channel using the auxiliary power supply voltage (VDDL) of 0.6 V in the high speed mode and a power consumption of 0.05 mW per channel using the power supply voltage (VDD) of 0.9 V in the low speed mode Consumption.

표1 은 기존의 송수신 드라이버에 비해 본 발명의 이중 모드 유선 채널 송수신 드라이버의 전력 소비 및 데이터 전송 속도를 비교한 결과를 나타낸다.Table 1 shows the power consumption and data transmission speed of the dual mode wired channel transmission / reception driver of the present invention compared with the conventional transmission / reception driver.

표1 에 나타난 바와 같이, 본 발명의 이중 모드 유선 채널 송수신 드라이버는 2중 모드를 지원하여 전력 소비를 크게 줄일 수 있을 뿐만 아니라, 저속 전송 및 고속 전송을 모두 지원할 수 있으며, 차동 신호가 아닌 단일 신호를 전송할 수 있으므로, 유선 채널(Ch)의 개수를 줄일 수 있다.As shown in Table 1, the dual-mode wired channel transmission / reception driver of the present invention supports a dual mode, which can greatly reduce power consumption, support both low-speed transmission and high- It is possible to reduce the number of the wired channels Ch.

본 발명에 따른 방법은 컴퓨터에서 실행 시키기 위한 매체에 저장된 컴퓨터 프로그램으로 구현될 수 있다. 여기서 컴퓨터 판독가능 매체는 컴퓨터에 의해 액세스 될 수 있는 임의의 가용 매체일 수 있고, 또한 컴퓨터 저장 매체를 모두 포함할 수 있다. 컴퓨터 저장 매체는 컴퓨터 판독가능 명령어, 데이터 구조, 프로그램 모듈 또는 기타 데이터와 같은 정보의 저장을 위한 임의의 방법 또는 기술로 구현된 휘발성 및 비휘발성, 분리형 및 비분리형 매체를 모두 포함하며, ROM(판독 전용 메모리), RAM(랜덤 액세스 메모리), CD(컴팩트 디스크)-ROM, DVD(디지털 비디오 디스크)-ROM, 자기 테이프, 플로피 디스크, 광데이터 저장장치 등을 포함할 수 있다.The method according to the present invention can be implemented as a computer program stored in a medium for execution in a computer. Where the computer-readable medium can be any available media that can be accessed by a computer, and can also include both computer storage media. Computer storage media includes both volatile and nonvolatile, removable and non-removable media implemented in any method or technology for storage of information such as computer readable instructions, data structures, program modules or other data, (Digital Versatile Disk) -ROM, a magnetic tape, a floppy disk, an optical data storage device, and the like.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art.

따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

Claims (15)

각각 단일 선로로 구성된 적어도 하나의 유선 채널;
전송할 데이터의 복수개의 데이터 비트를 인가받고, 상기 복수개의 데이터 비트 중 연속된 기설정된 개수의 데이터 비트를 기설정된 방식으로 조합하여 4개의 탭 신호를 생성하고, 저속 모드에서 상기 4개의 탭 신호 중 미리 지정된 하나의 탭 신호에 응답하여 전원의 전압 레벨과 접지 전원의 전압 레벨의 2개의 신호 레벨을 갖는 저속 송신 신호를 생성하고, 고속 모드에서는 상기 4개의 탭 신호와 기설정된 복수개의 활성화 신호에 응답하여 상기 전원의 전압 레벨보다 낮은 보조 전원의 전압 레벨과 상기 접지 전원의 전압 레벨 사이에서 4개의 신호 레벨로 프리엠퍼시스되는 고속 송신 신호를 생성하여, 상기 저속 송신 신호 또는 상기 고속 송신 신호 중 하나를 상기 적어도 하나의 유선 채널 중 대응하는 유선 채널을 통해 클럭 신호의 2배 속도로 전송하는 적어도 하나의 송신 드라이버; 및
상기 고속 모드에서 종단 저항을 활성화하여 임피던스 매칭을 수행하고, 상기 저속 모드에서는 상기 종단 저항을 비활성화하여 상기 적어도 하나의 유선 채널 중 대응하는 유선 채널로 전송되는 수신 신호를 수신하고, 상기 수신 신호의 신호 레벨을 판별하여 상기 데이터를 복원하는 적어도 하나의 수신 드라이버; 를 포함하는 이중 모드 유선 채널 송수신 드라이버.At least one wired channel each configured as a single line;
And generates four tap signals by combining a predetermined number of consecutive predetermined number of data bits among the plurality of data bits in a preset manner to output four tap signals in a low speed mode, In response to a designated tap signal, generates a low-speed transmission signal having two signal levels, that is, a voltage level of the power supply and a voltage level of the ground power supply. In the high-speed mode, in response to the four tap signals and a predetermined plurality of activation signals A high speed transmission signal that is pre-emphasized to four signal levels between a voltage level of an auxiliary power supply lower than a voltage level of the power supply and a voltage level of the ground power supply, Transmitted at twice the rate of the clock signal through the corresponding wired channel of at least one wired channel At least one transmission driver; And
The terminal resistor is activated in the high speed mode to perform impedance matching and in the low speed mode the terminal resistance is inactivated to receive a reception signal transmitted to a corresponding one of the at least one wire channel, At least one reception driver for determining a level and restoring the data; A dual mode wired channel transmission / reception driver. 제1 항에 있어서, 상기 적어도 하나의 송신 드라이버 각각은
상기 복수개의 데이터 비트 중 연속된 기설정된 개수의 데이터 비트를 짝수번째 데이터 비트와 홀수번째 데이터 비트로 구분하여 순차적으로 래치하고, 상기 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여 순차적으로 래치된 복수개의 상기 짝수번째 데이터 비트와 복수개의 상기 홀수번째 데이터 비트 중 미리 지정된 4개의 비트를 선택하여, 상기 4개의 탭 신호를 출력하는 탭 신호 발생부;
상기 보조 전원의 전압과 상기 접지 전원의 전압을 인가받아 구동되고, 상기 고속 모드에서 상기 복수개의 활성화 신호에 응답하여 상기 4개의 신호 레벨을 결정하며, 상기 4개의 탭 신호에 대응하는 4개의 고속 드라이버 제어 신호에 응답하여 상기 4개의 신호 레벨 중 하나의 신호 레벨로 상기 고속 송신 신호를 생성하여 상기 대응하는 유선 채널로 전송하는 고속 드라이버; 및
상기 고속 모드에서 활성화되어, 상기 4개의 탭 신호 중 기지정된 탭 신호에 응답하여 상기 2개의 신호 레벨 중 하나의 신호 레벨로 상기 저속 송신 신호를 생성하여 상기 대응하는 유선 채널로 전송하는 저속 드라이버; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.2. The apparatus of claim 1, wherein each of the at least one transmit driver
And sequentially latching a predetermined number of consecutive data bits among the plurality of data bits by dividing the consecutive predetermined number of data bits into even and odd data bits and outputting a plurality of consecutively latched data bits in response to rising and falling edges of the clock signal, A tap signal generator for selecting four predetermined bits among the even-numbered data bits and the plurality of odd-numbered data bits and outputting the four tap signals;
Wherein the driver circuit is driven in response to a voltage of the auxiliary power supply and a voltage of the ground power supply and determines the four signal levels in response to the plurality of activation signals in the high speed mode, A high-speed driver responsive to a control signal for generating the high-speed transmission signal at one signal level of the four signal levels and transmitting the high-speed transmission signal to the corresponding wired channel; And
A low speed driver activated in the high speed mode to generate the low speed transmission signal at one signal level of the two signal levels in response to a predefined tap signal among the four tap signals and transmit the low speed transmission signal to the corresponding wire channel; Wherein the dual-mode wired channel transmission / reception driver comprises: 제2 항에 있어서, 상기 탭 신호 발생부는
상기 짝수번째 데이터 비트 중 연속된 기설정된 개수의 짝수번째 데이터 비트를 래치하여 복수개의 제1 래치 신호를 획득하고, 상기 홀수번째 데이터 비트 중 연속된 기설정된 개수의 홀수번째 데이터 비트를 래치하여 복수개의 제2 래치 신호를 획득하는 래치부; 및
획득된 상기 복수개의 제1 래치 신호 및 상기 복수개의 제2 래치 신호 각각에서 기지정된 4개의 래치 신호와 상기 4개의 래치 신호가 반전된 4개의 반전 래치 신호를 인가받고, 상기 클럭 신호의 상승 에지 및 하강 에지에 응답하여, 상기 4개의 래치 신호와 상기 4개의 반전 래치 신호 중 4개를 선택하여, 상기 4개의 탭 신호로 출력하는 탭 신호 조합부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.The apparatus of claim 2, wherein the tap signal generator comprises:
Numbered data bits of the odd-numbered data bits to obtain a plurality of first latch signals, latching a predetermined number of consecutive odd-numbered data bits of the odd-numbered data bits, A latch for acquiring a second latch signal; And
The first latch signal and the fourth latch signal are inverted from the first latch signal and the second latch signal, respectively, and the rising edge of the clock signal and the second latch signal are inverted, A tap signal combining unit for selecting four of the four latch signals and the four inverted latch signals in response to a falling edge and outputting the selected four latch signals as the four tap signals; Wherein the dual-mode wired channel transmission / reception driver comprises: 제3 항에 있어서, 상기 래치부는
상기 복수개의 데이터 비트 중 상기 짝수번째 데이터 비트를 인가받는 직렬 연결된 2개의 래치를 구비하여, 상기 짝수번째 데이터 비트의 우선 래치된 순서로 제11 및 제12 래치 신호를 획득하는 제1 래치부; 및
상기 복수개의 데이터 비트 중 상기 홀수번째 데이터 비트를 인가받는 직렬 연결된 3개의 래치를 구비하여, 상기 홀수번째 데이터 비트의 우선 래치된 순서로 제21 내지 제23 래치 신호를 획득하는 제2 래치부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.4. The apparatus of claim 3, wherein the latch portion
A first latch unit having two serially connected latches receiving the even-numbered data bits among the plurality of data bits to obtain an eleventh and a twelfth latch signals in a priority latch order of the even-numbered data bits; And
A second latch unit having three serially connected latches receiving the odd-numbered data bits among the plurality of data bits to obtain the 21st to 23rd latch signals in the order in which the odd-numbered data bits are first latched; Wherein the dual-mode wired channel transmission / reception driver comprises: 제4 항에 있어서, 상기 탭 신호 조합부는
상기 제22 래치 신호와 상기 제12 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 메인 풀업 탭 신호를 출력하는 제1 먹스;
반전된 상기 제11 래치 신호와 반전된 상기 제21 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 메인 풀다운 탭 신호를 출력하는 제2 먹스;
상기 제11 래치 신호와 상기 제21 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 서브 풀업 탭 신호를 출력하는 제3 먹스; 및
반전된 상기 제22 래치 신호와 반전된 상기 제12 래치 신호 중 하나를 선택하여 상기 4개의 탭 신호 중 서브 풀다운 탭 신호를 출력하는 제4 먹스; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.The apparatus as claimed in claim 4, wherein the tap signal combining unit
A first mux for selecting one of the twenty-second latch signal and the twelfth latch signal to output a main pull-up tap signal among the four tap signals;
A second mux for selecting one of the inverted eleventh latch signal and the inverted twenty-first latch signal to output a main pull-down tap signal among the four tap signals;
A third mux for selecting one of the eleventh latch signal and the twenty-first latch signal to output a sub pull-up tap signal among the four tap signals; And
A fourth mux for selecting one of the inverted twenty-second latch signal and the twelfth latch signal inverted and outputting a sub-pull-down tap signal among the four tap signals; Wherein the dual-mode wired channel transmission / reception driver comprises: 제5 항에 있어서, 상기 송신 드라이버는
상기 고속 모드에서 활성화되어 인가되는 경로 선택 신호에 응답하여 활성화되어, 각각 상기 4개의 탭 신호 중 대응하는 탭 신호를 인가받아 반전하여, 상기 4개의 고속 드라이버 제어 신호 중 대응하는 고속 드라이버 제어 신호를 출력하는 4개의 제어 신호 생성부를 구비하는 고속 드라이버 경로 선택부; 를 더 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.6. The apparatus of claim 5,
And outputs the corresponding high-speed driver control signal among the four high-speed driver control signals in response to a corresponding one of the four tap signals, A high-speed driver path selection unit having four control signal generators; Wherein the dual-mode wired channel transmission / reception driver further comprises: 제6 항에 있어서, 상기 고속 드라이버는
상기 복수개의 활성화 신호 중 복수개의 메인 활성화 신호에 응답하여 활성화되고, 상기 4개의 고속 드라이버 제어 신호 중 상기 메인 풀업 탭 신호와 상기 메인 풀다운 탭 신호에 대응하는 메인 풀업 드라이버 제어 신호와 메인 풀다운 드라이버 제어 신호에 응답하여, 상기 고속 송신 신호의 신호 레벨을 1차로 조절하는 메인 드라이버부; 및
상기 복수개의 활성화 신호 중 복수개의 서브 활성화 신호에 응답하여 활성화되고, 상기 4개의 고속 드라이버 제어 신호 중 상기 서브 풀업 탭 신호와 상기 서브 풀다운 탭 신호에 대응하는 서브 풀업 드라이버 제어 신호와 서브 풀다운 드라이버 제어 신호에 응답하여, 상기 고속 송신 신호의 신호 레벨을 2차로 조절하는 서브 드라이버부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.7. The apparatus of claim 6, wherein the high speed driver
A main pull-up driver control signal corresponding to the main pull-up tap signal and the main pull-down tap signal and a main pull-down driver control signal corresponding to the main pull-down tap signal, A main driver unit for primarily adjusting a signal level of the high-speed transmission signal; And
And a sub pull-down driver control signal corresponding to the sub pull-down tap signal and a sub pull-down driver control signal corresponding to the sub pull-down tap signal among the four high-speed driver control signals and being activated in response to a plurality of sub- A sub driver section for adjusting the signal level of the high-speed transmission signal to a second level in response to the high speed transmission signal; Wherein the dual-mode wired channel transmission / reception driver comprises: 제7 항에 있어서, 상기 메인 드라이버부는
상기 보조 전원의 전압과 상기 접지 전원의 전압을 인가받아 구동되며, 각각 상기 복수개의 메인 활성화 신호 중 대응하는 메인 활성화 신호에 응답하여 활성화되어, 상기 메인 풀업 드라이버 제어 신호와 메인 풀다운 드라이버 제어 신호에 대응하는 전압 레벨의 신호를 상기 대응하는 유선 채널에 서로 병렬로 인가하는 복수개의 메인 드라이버; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.8. The apparatus of claim 7, wherein the main driver section
A plurality of main activation signals respectively corresponding to the main pull-up driver control signal and the main pull-down driver control signal, the plurality of main activation signals being activated in response to a voltage of the sub power supply and a voltage of the ground power supply, A plurality of main drivers for applying a voltage level signal to the corresponding wired channels in parallel with each other; Wherein the dual-mode wired channel transmission / reception driver comprises: 제8 항에 있어서, 상기 서브 드라이버부는
상기 보조 전원의 전압과 상기 접지 전원의 전압을 인가받아 구동되며, 각각 상기 복수개의 서브 활성화 신호 중 대응하는 서브 활성화 신호에 응답하여 활성화되어, 상기 서브 풀업 드라이버 제어 신호와 서브 풀다운 드라이버 제어 신호에 대응하는 전압 레벨의 신호를 상기 대응하는 유선 채널에 상기 복수개의 메인 드라이버와 함께 서로 병렬로 인가하는 복수개의 서브 드라이버; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.9. The image pickup apparatus according to claim 8, wherein the sub driver section
A plurality of sub-activating signals corresponding to the sub-pull-up driver control signals and the sub-pull-down driver control signals, respectively, the plurality of sub-activating signals being activated in response to a voltage of the auxiliary power source and a voltage of the ground power source, A plurality of sub-drivers for applying a voltage level signal to the corresponding wired channel in parallel with the plurality of main drivers; Wherein the dual-mode wired channel transmission / reception driver comprises: 제9 항에 있어서, 상기 고속 드라이버는
상기 복수개의 메인 드라이버와 상기 복수개의 서브 드라이버 각각을 동일하게 N개로 구비하고, 상기 복수개의 메인 활성화 신호에 응답하여 활성화되는 상기 메인 드라이버의 개수와 상기 복수개의 서브 활성화 신호에 응답하여 활성화되는 상기 서브 드라이버의 개수의 합이 상기 N개로 유지되어, 상기 종단 저항과 임피던스 매칭 되는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.10. The apparatus of claim 9, wherein the high speed driver
The number of the main drivers being activated in response to the plurality of main activation signals and the number of the sub drivers activated in response to the plurality of sub activation signals, And the sum of the number of drivers is maintained to be N. The impedance matching is performed with the termination resistance. 제9 항에 있어서, 상기 저속 드라이버는
상기 전원의 전압과 상기 접지 전원의 전압을 인가받아 구동되고, 상기 저속 모드에서 활성화되어 인가되는 저속 전송 활성 신호에 응답하여 활성화되며, 저속 드라이버 제어 신호로서 인가되는 상기 서브 풀다운 탭 신호에 응답하여, 상기 대응하는 유선 채널로 상기 저속 송신 신호를 전송하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.10. The apparatus of claim 9, wherein the low speed driver
And a low speed drive control signal which is activated in response to a voltage of the power supply and a voltage of the ground power supply and is activated in response to a low speed transmission activation signal which is activated and applied in the low speed mode, And transmits the low-speed transmission signal to the corresponding wired channel. 제11 항에 있어서, 상기 고속 드라이버는 상기 저속 모드에서 하이 임피던스(Hi-Z) 상태를 유지하고, 상기 저속 드라이버는 상기 고속 모드에서 상기 하이 임피던스(Hi-Z) 상태를 유지하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.The high-speed driver according to claim 11, wherein the high-speed driver maintains a high impedance (Hi-Z) state in the low-speed mode and the low-speed driver maintains the high impedance (Hi-Z) state in the high- Dual mode wired channel transmit and receive driver. 제11 항에 있어서, 상기 적어도 하나의 수신 드라이버 각각은
상기 대응하는 유선 채널과 상기 접지 전원의 전압 사이에 상기 종단 저항과 직렬로 연결되고 고속 모드에 턴온되는 모드 스위치를 포함하는 종단부;
상기 클럭 신호의 상승 에지 및 하강 에지 각각에 응답하여, 상기 대응하는 유선 채널을 통해 인가된 수신 신호의 신호 레벨을 판별하여 출력하는 듀얼 신호 판별부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.12. The apparatus of claim 11, wherein each of the at least one receiving driver
And a mode switch connected in series with the termination resistor between the corresponding wire channel and the voltage of the ground power source and being turned on in the high speed mode;
A dual signal discrimination unit for discriminating and outputting a signal level of a received signal applied through the corresponding wired channel in response to each of a rising edge and a falling edge of the clock signal; Wherein the dual-mode wired channel transmission / reception driver comprises: 제13 항에 있어서, 상기 듀얼 신호 판별부는
상기 클럭 신호의 상승 에지에 응답하여, 상기 수신 신호의 신호 레벨을 판별하여 제1 수신 데이터를 출력하는 제1 레벨 판별부; 및
상기 클럭 신호의 하강 에지에 응답하여, 상기 수신 신호의 신호 레벨을 판별하여 제2 수신 데이터를 출력하는 제2 레벨 판별부; 를 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.14. The apparatus of claim 13, wherein the dual signal discriminator
A first level discrimination unit for discriminating a signal level of the received signal and outputting first received data in response to a rising edge of the clock signal; And
A second level discrimination unit for discriminating a signal level of the received signal and outputting second received data in response to a falling edge of the clock signal; Wherein the dual-mode wired channel transmission / reception driver comprises: 제14 항에 있어서, 상기 적어도 하나의 수신 드라이버 각각은
상기 클럭 신호를 1/2로 분주하고, 분주된 상기 클럭 신호에 응답하여, 상기 제1 수신 데이터 및 상기 제2 수신 데이터를 디먹싱하여 병렬 전송하는 디먹싱부; 를 더 포함하는 것을 특징으로 하는 이중 모드 유선 채널 송수신 드라이버.15. The apparatus of claim 14, wherein each of the at least one receiving driver
A demultiplexer for demultiplexing and transmitting the first reception data and the second reception data in parallel in response to the divided clock signal; Wherein the dual-mode wired channel transmission / reception driver further comprises:

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