KR101947007B1 - 디스플레이 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명은 개구 영역의 감소 없이 커패시터의 용량을 증가시킬 수 있는 디스플레이 장치 및 그 제조 방법에 관한 것으로, 본 발명에 따른 디스플레이 장치는 박막 트랜지스터 영역과 개구 영역을 가지는 기판; 상기 기판의 박막 트랜지스터 영역에 형성되어 박막 트랜지스터; 상기 기판의 개구 영역에 형성되어 상기 박막 트랜지스터에 접속된 화소 전극; 및 상기 화소 전극에 중첩되도록 상기 기판의 개구 영역에 형성된 커패시터 전극을 포함하여 구성될 수 있다.

Description

디스플레이 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 디스플레이 장치 및 그 제조 방법에 관한 것으로서, 보다 구체적으로는 디스플레이 장치의 커패시터(Capacitor) 구조 및 제조 방법에 관한 것이다.

최근, 디스플레이 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 디스플레이 장치, 플라즈마 디스플레이 장치, 유기 발광 디스플레이 장치 등의 평판 디스플레이 장치가 상용화되고 있다. 이러한, 평판 디스플레이 장치 중에서 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 박형화, 경량화, 저 소비전력화 등의 우수한 특성으로 인하여 노트북 컴퓨터, 텔레비전, 테블릿 컴퓨터, 모니터, 스마트 폰, 휴대용 디스플레이 기기, 휴대용 정보 기기 등의 디스플레이 장치로 널리 사용되고 있다.

상기 액정 디스플레이 장치와 유기 발광 디스플레이 장치는 박막 트랜지스터 및 커패시터를 필수 구성 요소로 포함하고 있다.

이하 도면을 참조로 종래의 디스플레이 장치에 대해서 설명하기로 한다.

도 1은 종래의 디스플레이 장치의 개략적인 단면도이다.

도 1에 도시된 바와 같이, 종래의 디스플레이 장치는 기판(10) 상에 형성된 버퍼층(11), 버퍼층(11) 상의 박막 트랜지스터 영역(TA)에 형성된 박막 트랜지스터, 박막 트랜지스터의 게이트 전극과 소스 전극 사이에 형성된 커패시터(Cst), 및 버퍼층(11) 상의 개구 영역(OA)에 형성되어 박막 트랜지스터에 접속된 화소 전극(PE)을 포함한다.

상기 버퍼층(11)은 상기 기판(10)의 전체 면 상에 형성되어 박막 트랜지스터의 제조 공정에 의해 상기 기판(10) 상에 함유된 물질이 박막 트랜지스터로 확산되는 것을 차단하는 역할을 한다.

상기 박막 트랜지스터는 버퍼층(11) 상에 정의된 박막 트랜지스터 영역(TA)에 형성되어 화소 전극(PE)에 접속된다. 이러한, 박막 트랜지스터는 채널 영역(12c)과 드레인 영역(12d) 및 소스 영역(12s)을 가지도록 상기 버퍼층(11) 상에 형성된 액티브층(12), 상기 액티브층(12)의 채널 영역(12c)을 덮는 게이트 절연막(13), 상기 액티브층(12)의 채널 영역(12c)에 중첩되도록 게이트 절연막(13) 상에 형성된 게이트 전극(14), 상기 액티브층(12)과 게이트 전극(14)을 덮는 층간 절연막(15), 상기 층간 절연막(15)에 형성된 제 1 및 제 2 콘택홀(CH1, CH2)을 통해 상기 액티브층(12)의 드레인 영역(120d)과 소스 영역(12c)에 각각 연결되는 드레인 전극(16)과 소스 전극(17), 상기 드레인 전극(16)과 소스 전극(17) 및 층간 절연막(15)을 덮는 보호막(18)을 포함한다.

상기 커패시터(Cst)는 버퍼층(11) 상에 정의된 박막 트랜지스터 영역(TA)에 형성되는 것으로, 상기 박막 트랜지스터의 소스 전극(17), 상기 소스 전극(17)에 중첩되도록 버퍼층(11) 상에 형성된 커패시터 전극(CE), 및 상기 커패시터 전극(CE)과 상기 소스 전극(17) 사이의 층간 절연막(15)에 의해 형성된다.

상기 화소 전극(PE)은 버퍼층(11) 상에 정의된 개구 영역(OA)에 형성되어 박막 트랜지스터의 소스 전극(17)에 연결된다. 이때, 상기 화소 전극(PE)은 보호막(18)에 형성된 비아홀(VH)을 통해 상기 소스 전극(17)에 연결된다.

이와 같은 종래의 디스플레이 장치는 상기 박막 트랜지스터의 소스 전극(17)과 커패시터 전극(CE) 및 층간 절연막(15)의 중첩 면적에 대응되는 용량을 가지는 커패시터(Cst)를 포함하고 있다.

그러나, 최근 기술발전에 따라 보다 큰 용량을 가지는 커패시터(Cst)가 요구되고 있고, 이러한 요구에 따라 커패시터(Cst)의 면적을 증가시킬 경우 증가되는 커패시터(Cst)의 면적만큼 상기 개구 영역(OA)이 감소하게 된다.

따라서, 개구 영역의 감소 없이 커패시터(Cst)의 용량을 증가시킬 수 있는 방안이 요구된다.

본 발명은 전술한 종래의 요구에 부응하기 위해 안출된 것으로서, 개구 영역의 감소 없이 커패시터의 용량을 증가시킬 수 있는 디스플레이 장치 및 그 제조 방법을 제공하는 것을 기술적 과제로 한다.

전술한 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이 장치는 박막 트랜지스터 영역과 개구 영역을 가지는 기판; 상기 기판의 박막 트랜지스터 영역에 형성되어 박막 트랜지스터; 상기 기판의 개구 영역에 형성되어 상기 박막 트랜지스터에 접속된 화소 전극; 및 상기 화소 전극에 중첩되도록 상기 기판의 개구 영역에 형성된 커패시터 전극을 포함하여 구성될 수 있다.

상기 디스플레이 장치는 상기 화소 전극 상에 형성된 유기 발광 소자; 및 상기 유기 발광 소자에 접속되는 캐소드 전극층을 더 포함하여 구성될 수 있다.

전술한 기술적 과제를 달성하기 위한 본 발명에 따른 디스플레이 장치의 제조 방법은 기판 상에 정의된 박막 트랜지스터 영역 및 개구 영역을 포함하는 디스플레이 장치의 제조 방법으로서, 상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정; 및 상기 기판의 개구 영역에 상기 박막 트랜지스터에 연결됨과 아울러 상기 커패시터 전극에 중첩되는 화소 전극을 형성하는 공정을 포함하여 이루어질 수 있다.

상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은 상기 박막 트랜지스터 영역과 개구 영역 각각에 액티브 패턴을 형성하는 공정; 상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에만 마스크 패턴을 형성하는 공정; 상기 마스크 패턴을 마스크로 한 건식 에칭 공정을 통해 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 마스크 패턴에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 상기 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정; 상기 액티브층의 채널 영역 상에만 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에만 게이트 전극을 형성하는 공정; 상기 액티브층과 상기 게이트 전극 및 상기 커패시터 전극 상에 층간 절연막을 형성하는 공정; 상기 층간 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및 상기 드레인 전극과 상기 소스 전극 상에 보호막을 형성하는 공정을 포함하여 이루어질 수 있다.

상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은 상기 박막 트랜지스터 영역과 개구 영역 각각에 액티브 패턴을 형성하는 공정; 상기 액티브 패턴을 덮는 게이트 절연막을 형성하는 공정; 상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에 중첩되는 상기 게이트 절연막 상에만 게이트 전극을 형성하는 공정; 상기 게이트 전극을 마스크로 한 건식 에칭 공정을 통해 상기 게이트 절연막을 제거함과 동시에 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 게이트 전극에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정; 상기 액티브층과 상기 게이트 전극 및 상기 커패시터 전극 상에 층간 절연막을 형성하는 공정; 상기 층간 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및 상기 드레인 전극과 상기 소스 전극 상에 보호막을 형성하는 공정을 포함하여 이루어질 수 있다.

상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은 상기 박막 트랜지스터 영역에 게이트 전극을 형성하는 공정; 상기 게이트 전극 상에 게이트 절연막을 형성하는 공정; 상기 개구 영역, 및 상기 게이트 전극과 중첩되는 상기 박막 트랜지스터 영역 각각에 액티브 패턴을 형성하는 공정; 상기 액티브 패턴을 포함하는 상기 게이트 절연막 상에 에치 스토퍼층을 형성하는 공정; 상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에 중첩되는 상기 에치 스토퍼층 상에만 마스크 패턴을 형성하는 공정; 상기 마스크 패턴을 마스크로 한 건식 에칭 공정을 통해 상기 에치 스토퍼층을 제거함과 동시에 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 마스크 패턴에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정; 상기 게이트 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및 상기 드레인 전극과 상기 소스 전극 및 상기 커패시터 전극 상에 보호막을 형성하는 공정을 포함하여 이루어질 수 있다.

상기 과제의 해결 수단에 의하면, 본 발명에 따른 디스플레이 장치 및 그 제조 방법은 투명 재질인 산화물 반도체로부터 도체화된 커패시터 전극을 화소 전극 중첩되는 개구 영역에 형성함으로써 개구 영역의 감소 없이 커패시터의 용량을 증가시킬 수 있다.

도 1은 종래의 디스플레이 장치의 개략적인 단면도이다.
도 2는 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 3은 본 발명의 제 2 실시 예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 4a 내지 도 4e는 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5a 내지 도 5e는 본 발명의 제 2 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6e는 본 발명의 제 3 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 7은 유기 발광 디스플레이 장치의 한 화소에 있어서, 종래와 본 발명 각각의 커패시터 구조에 따른 개구율을 비교하여 나타내는 도면이다.

한편, 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.

"상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.

"포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하에서는 본 발명에 따른 디스플레이 장치 및 그 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.

도 2는 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 개략적인 단면도이다.

도 2를 참조하면, 본 발명의 제 1 실시 예에 따른 디스플레이 장치는 기판(100) 상의 박막 트랜지스터 영역(TA)에 형성된 박막 트랜지스터, 기판(100) 상의 개구 영역(OA)에 형성되어 박막 트랜지스터에 접속된 화소 전극(PE), 및 상기 화소 전극(PE)에 중첩되도록 상기 개구 영역(OA)에 형성되어 상기 화소 전극(PE)과 함께 커패시터를 형성하는 커패시터 전극(CE)을 포함하여 구성된다.

먼저, 상기 기판(100)은 주로 유리로 이루어지지만, 구부리거나 휠 수 있는 투명한 플라스틱, 예로서, 폴리이미드로 이루어질 수 있다. 상기 폴리이미드를 상기 기판(100)의 재료로 이용할 경우에는, 상기 기판(100) 상에서 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다. 이러한 상기 기판(100)의 상면 전체에는 버퍼층(110)이 형성되어 있다.

상기 버퍼층(110)은 상기 박막 트랜지스터의 제조 공정 중 고온 공정시 상기 기판(100) 상에 함유된 물질이 박막 트랜지스터로 확산되는 것을 차단하는 역할을 한다. 또한, 상기 버퍼층(110)은 본 발명에 따른 디스플레이 장치가 유기 발광 디스플레이 장치인 경우 외부의 수분이나 습기가 유기 발광 디스플레이 장치의 내부로 침투하는 것을 방지하는 역할도 수행할 수 있다. 이와 같은, 상기 버퍼층(110)은 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다. 상기 버퍼층(110)은 경우에 따라서 생략될 수도 있다.

상기 박막 트랜지스터는 버퍼층(110) 상에 정의된 박막 트랜지스터 영역(TA)에 형성되어 화소 전극(PE)에 접속된다. 이러한, 박막 트랜지스터는 액티브층(120), 게이트 전극(140), 드레인 전극(160), 및 소스 전극(170)을 포함한다.

상기 액티브층(120)은 버퍼층(110) 상에 정의된 박막 트랜지스터 영역(TA)에 형성된 채널 영역(120c)과 드레인 영역(120d) 및 소스 영역(120s)을 포함한다. 상기 Zinc Oxide, Tin Oxide, Ga-In-Zn Oxide, In-Zn Oxide, 또는 In-Sn Oxide 등의 산화물로 이루어지거나, 상기 산화물에 Al, Ni, Cu, Ta, Mo, Zr, V, Hf 또는 Ti 물질의 이온이 도핑된 산화물로 이루어질 수 있다. 이러한 상기 액티브층(120)은 후술될 게이트 절연막(130)의 건식 에칭 공정시 건식 에칭 가스에 의해 도체화되는 드레인 영역(120d)과 소스 영역(120s), 및 도체화되지 않은 채널 영역(120c)을 포함한다. 이때, 상기 드레인 영역(120d)과 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 서로 이격되도록 나란하게 형성된다.

상기 액티브층(120)의 채널 영역(120c) 상에는 게이트 절연막(130)이 형성되어 있다. 상기 게이트 절연막(130)은 상기 액티브층(120)을 포함하는 기판(100)의 상면 전체에 형성되지 않고 상기 액티브층(120)의 채널 영역(120c) 상에만 형성된다.

상기 게이트 전극(140)은 상기 액티브층(120)의 채널 영역(120c)에 중첩되도록 게이트 절연막(130) 상에 형성된다. 상기 게이트 전극(140)은 건식 에칭 공정을 이용한 게이트 절연막(130)의 패터닝 공정시 건식 에칭 가스에 의해 상기 액티브층(120)의 채널 영역(120c)이 도체화되지 않도록 하는 마스크 역할을 한다. 이러한 상기 게이트 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.

상기 게이트 전극(130)과 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 상에는 층간 절연막(150)이 형성되어 있다. 이러한 상기 층간 절연막(150)에는 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 각각의 일부 영역을 노출시키는 제 1 및 제 2 콘택홀(CH1, CH2) 각각이 형성되어 있다.

상기 층간 절연막(150)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 이루어질 수 있다.

상기 드레인 전극(160)은 상기 제 1 콘택홀(CH1)을 통해 상기 액티브층(120)의 드레인 영역(120d)에 연결되도록 상기 층간 절연막(150) 상에 형성된다.

상기 소스 전극(170)은 상기 제 2 콘택홀(CH2)을 통해 상기 액티브층(120)의 소스 영역(120s)에 연결되도록 상기 층간 절연막(150) 상에 형성된다.

상기 드레인 전극(160)과 상기 소스 전극(170)은 동일한 금속 재질로 이루어지는 것으로, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다.

상기 드레인 전극(160)과 상기 소스 전극(170) 상에는 보호막(180)이 형성되어 있다. 이때, 상기 보호막(800)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 이루어질 수 있지만, 이에 한정되지 않고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 절연 물질로 이루어질 수도 있다.

상기 화소 전극(PE)은 상기 기판(100) 상에 정의된 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되어 상기 박막 트랜지스터의 소스 전극(170)에 접속된다. 이를 위해, 상기 보호막(180)에는 상기 소스 전극(170)의 일부 영역을 노출시키는 비아홀(VH)이 형성되어 있다. 이에 따라, 상기 화소 전극(PE)은 상기 비아홀(VH)을 통해 상기 박막 트랜지스터의 소스 전극(170)에 연결된다.

상기 화소 전극(PE)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 이에 한정되지 않고, 본 발명에 따른 디스플레이 장치가 전면 발광 방식의 유기 발광 표시 장치일 경우에는 반사율이 높은 불투명한 금속으로 이루어질 수도 있다.

상기 커패시터 전극(CE)은 상기 화소 전극(PE)에 중첩되도록 상기 개구 영역(OA)의 상기 버퍼층(110) 상에 형성된다. 이에 따라, 상기 개구 영역(OA)에는 상기 커패시터 전극(CE), 상기 층간 절연막(150), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다. 즉, 상기 커패시터(Cst)는 상기 개구 영역(OA)에서 서로 중첩되는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 형성된 층간 절연막(150)과 보호막(180)에 의해 형성된다. 이러한 상기 커패시터(Cst)는 화소 전극(PE)과 중첩되는 면적을 가지기 때문에 종래보다 상대적으로 큰 정전 용량을 가지게 된다. 한편, 상기 커패시터(Cst)는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 층간 절연막(150)과 보호막(180)으로 이루어지는 것으로 설명하였지만, 보호막(180) 상에 형성되는 평탄화층(미도시)을 더 포함할 수 있으나, 이 경우 상기 화소 전극(PE)과 커패시터 전극(CE) 사이의 두께 증가로 인해 커패시터(Cst)가 형성될 수 없기 때문에, 상기 평탄화층은 생략되는 것이 바람직하며, 나아가 상기 보호막(180) 역시 생략될 수도 있다.

상기 커패시터 전극(CE)은 상기 박막 트랜지스터의 액티브층(120)을 구성하는 산화물 반도체로 이루어지되, 전술한 바와 같이, 게이트 절연막(130)의 패터닝 공정시 사용되는 건식 에칭 가스에 의해 도체화되어 형성된다. 이에 따라, 상기 박막 트랜지스터의 액티브층(120)과 상기 커패시터 전극(CE) 모두는 동일한 층, 즉 버퍼층(110) 위에 형성된다.

전술한 상기 커패시터 전극(CE)은 산화물 반도체의 특성에 의해 도체화된 투명 재질로서 상기 화소 전극(PE)과 중첩되어 화소 전극(PE)과 동일한 면적을 가지도록 개구 영역(OA)에 형성되기 때문에 수직 전계 방식의 액정 디스플레이 장치 또는 배면 발광 방식의 유기 발광 디스플레이 장치와 같은 디스플레이 장치에 적용될 수 있다.

본 발명에 따른 디스플레이 장치가 수직 전계 방식의 액정 디스플레이 장치일 경우, 상기 커패시터 전극(CE)의 일측은 상기 화소 전극(PE)에 대향되도록 형성되는 공통 전극(미도시)에 공급되는 별도의 공통 배선에 연결될 수 있다.

또한, 본 발명에 따른 디스플레이 장치가 배면 발광 방식의 유기 발광 디스플레이 장치일 경우, 상기 커패시터 전극(CE)의 일측은 상기 박막 트랜지스터 영역(TA)에 형성된 트랜지스터(TFT)의 게이트 전극(140)에 연결된다.

한편, 본 발명에 따른 디스플레이 장치가 전면 발광 방식의 유기 발광 디스플레이 장치일 경우, 본 발명에 따른 디스플레이 장치는 상기 개구 영역(OA)의 화소 전극(PE) 상에 형성된 유기 발광 소자(미도시), 및 상기 유기 발광 소자에 접속되는 캐소드 전극층(미도시)을 더 포함하여 구성될 수 있다.

다른 한편, 본 발명에 따른 디스플레이 장치가 배면 발광 방식의 유기 발광 디스플레이 장치일 경우, 본 발명에 따른 디스플레이 장치는 상기 개구 영역(OA)의 화소 전극(PE) 상에 형성된 유기 발광 소자(미도시), 상기 유기 발광 소자에 중첩되도록 상기 개구 영역(OA)의 상기 층간 절연막(150)과 상기 보호막(180) 사이에 형성된 컬러 필터층(미도시), 및 상기 유기 발광 소자에 접속되는 캐소드 전극층(미도시)을 더 포함하여 구성될 수 있다.

상기 유기 발광 디스플레이 장치 각각에서, 상기 유기 발광 소자는 상기 화소 전극(PE)의 가장자리 부분을 덮는 뱅크층(미도시)에 의해 노출되는 상기 화소 전극(PE) 상에 형성된 유기층(미도시)을 포함한다. 상기 유기층은 정공 수송층/유기 발광층/전자 수송층의 구조 또는 정공 주입층/정공 수송층/유기 발광층/전자 수송층/전자 주입층의 구조를 가지도록 형성될 수 있다. 나아가, 상기 유기층은 상기 유기 발광층의 발광 효율 및/또는 수명 등을 향상시키기 위한 기능층을 더 포함하여 이루어질 수 있다.

상기 캐소드 전극층은 상기 유기층에 접속됨과 아울러 상기 뱅크층을 덮도록 형성된다.

상기 컬러 필터층은 상기 유기 발광 소자의 발광에 의해 상기 기판(110)의 배면 방향으로 방출되는 백색 광을 원하는 컬러 광으로 필터링한다.

이상과 같은, 본 발명의 제 1 실시 예에 따른 디스플레이 장치는 투명 재질인 산화물 반도체로부터 도체화된 커패시터 전극(CE)을 화소 전극(PE) 중첩되는 개구 영역(OA)에 형성함으로써 개구 영역(OA)의 감소 없이 커패시터(Cst)의 용량을 증가시킬 수 있다.

도 3은 본 발명의 제 2 실시 예에 따른 디스플레이 장치의 개략적인 단면도로서, 이는, 게이트 전극이 액티브층의 하부에 위치하는 버텀 게이트(Bottom Gate) 구조에 관한 것이다. 비록 형성 위치가 상이하다 하더라도 전술한 실시 예와 동일한 구성에 대해서는 동일한 도면부호를 부여하였고, 재료 및 구조 등에서 동일한 사항에 대한 반복 설명은 생략하기로 한다.

도 3을 참조하면, 본 발명의 제 2 실시 예에 따른 디스플레이 장치는 기판(100) 상의 박막 트랜지스터 영역(TA)에 형성된 박막 트랜지스터, 기판(100) 상의 개구 영역(OA)에 형성되어 박막 트랜지스터에 접속된 화소 전극(PE), 및 상기 화소 전극(PE)에 중첩되도록 상기 개구 영역(OA)에 형성되어 상기 화소 전극(PE)과 함께 커패시터를 형성하는 커패시터 전극(CE)을 포함하여 구성된다.

상기 박막 트랜지스터는 기판(100) 상에 정의된 박막 트랜지스터 영역(TA)에 형성되어 화소 전극(PE)에 접속된다. 이러한, 박막 트랜지스터는 게이트 전극(140), 액티브층(120), 에치 스토퍼층(Etch Stopper; 190), 드레인 전극(160), 및 소스 전극(170)을 포함한다.

상기 게이트 전극(140)은 상기 박막 트랜지스터 영역(TA)에 형성된다. 이러한 상기 게이트 전극(140) 상에는 게이트 절연막(130)이 형성되어 있다.

상기 액티브층(120)은 상기 게이트 전극(140)에 중첩되도록 상기 게이트 절연막(130) 상에 형성된 채널 영역(120c)과 드레인 영역(120d) 및 소스 영역(120s)을 포함한다. 이러한 상기 액티브층(120)은 상기 에치 스토퍼층(190)의 건식 에칭 공정시 에칭 가스에 의해 도체화되는 드레인 영역(120d)과 소스 영역(120s), 및 도체화되지 않는 채널 영역(120c)을 포함한다. 이때, 상기 드레인 영역(120d)과 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 서로 이격되도록 나란하게 형성된다.

상기 에치 스토퍼층(190)은 액티브층(120)의 채널 영역(120c) 상에만 형성되어 상기 액티브층(120)의 채널 영역(120c)의 보호 및 상기 도체화를 방지하는 마스크 역할을 한다. 이러한 상기 에치 스토퍼층(190)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니고, 포토아크릴(Photo acryl) 또는 벤조사이클로부텐(BCB) 등과 같은 절연 물질로 이루어질 수도 있다.

상기 드레인 전극(160)은 상기 액티브층(120)의 드레인 영역(120d)에 연결되도록 상기 게이트 절연막(130)과 상기 액티브층(120)의 드레인 영역(120d) 및 상기 에치 스토퍼층(190)의 일측 상에 형성된다.

상기 소스 전극(170)은 상기 액티브층(120)의 소스 영역(120s)에 연결되도록 상기 게이트 절연막(130)과 상기 액티브층(120)의 소스 영역(120d) 및 상기 에치 스토퍼층(190)의 타측 상에 형성된다. 상기 드레인 전극(160)과 상기 소스 전극(170) 각각은 상기 에치 스토퍼층(190) 상에서 서로 분리된다.

상기 드레인 전극(160)과 상기 소스 전극(170)을 포함하는 기판(100) 상에는 보호막(180)이 형성되어 있다.

상기 화소 전극(PE)은 상기 기판(100) 상에 정의된 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되어 상기 박막 트랜지스터의 소스 전극(170)에 접속된다. 이를 위해, 상기 보호막(180)에는 상기 소스 전극(170)의 일부 영역을 노출시키는 비아홀(VH)이 형성되어 있다. 이에 따라, 상기 화소 전극(PE)은 상기 비아홀(VH)을 통해 상기 박막 트랜지스터의 소스 전극(170)에 연결된다.

상기 화소 전극(PE)은 ITO와 같은 투명한 금속 산화물로 이루어질 수 있지만, 이에 한정되지 않고, 본 발명에 따른 디스플레이 장치가 전면 발광 방식의 유기 발광 표시 장치일 경우에는 반사율이 높은 불투명한 금속으로 이루어질 수도 있다.

상기 커패시터 전극(CE)은 상기 화소 전극(PE)에 중첩되도록 상기 개구 영역(OA)의 상기 게이트 절연막(130) 상에 형성된다. 이에 따라, 상기 개구 영역(OA)에는 상기 커패시터 전극(CE), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다. 즉, 상기 커패시터(Cst)는 상기 개구 영역(OA)에서 서로 중첩되는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 형성된 보호막(180)에 의해 형성된다. 이러한 상기 커패시터(Cst)는 화소 전극(PE)과 중첩되는 면적을 가지기 때문에 종래보다 상대적으로 큰 정전 용량을 가지게 된다.

상기 커패시터 전극(CE)은 상기 박막 트랜지스터의 액티브층(120)을 구성하는 산화물 반도체로 이루어지되, 전술한 바와 같이, 상기 에치 스토퍼층(190)의 패터닝 공정시 사용되는 건식 에칭 가스에 의해 도체화되어 형성된다.

전술한 상기 커패시터 전극(CE)은 산화물 반도체의 특성에 의해 도체화된 투명 재질로서 상기 화소 전극(PE)과 중첩되어 화소 전극(PE)과 동일한 면적을 가지도록 개구 영역(OA)에 형성되기 때문에 수직 전계 방식의 액정 디스플레이 장치 또는 배면 발광 방식의 유기 발광 디스플레이 장치와 같은 디스플레이 장치에 적용될 수 있다.

본 발명에 따른 디스플레이 장치가 수직 전계 방식의 액정 디스플레이 장치일 경우, 상기 커패시터 전극(CE)의 일측은 상기 화소 전극(PE)에 대향되도록 형성되는 공통 전극(미도시)에 공급되는 별도의 공통 배선에 연결될 수 있다.

또한, 본 발명에 따른 디스플레이 장치가 배면 발광 방식의 유기 발광 디스플레이 장치일 경우, 상기 커패시터 전극(CE)의 일측은 상기 박막 트랜지스터 영역(TA)에 형성된 트랜지스터(TFT)의 게이트 전극(140)에 연결된다.

한편, 본 발명에 따른 디스플레이 장치가 유기 발광 디스플레이 장치일 경우, 본 발명에 따른 디스플레이 장치는 전술한 바와 같이 개구 영역(OA)에 형성된 유기 발광 소자(미도시), 캐소드 전극층(미도시), 및 상기 컬러 필터층을 더 포함하여 구성될 수 있다.

이상과 같은, 본 발명의 제 2 실시 예에 따른 디스플레이 장치는 투명 재질인 산화물 반도체로부터 도체화된 커패시터 전극(CE)을 화소 전극(PE) 중첩되는 개구 영역(OA)에 형성함으로써 개구 영역(OA)의 감소 없이 커패시터(Cst)의 용량을 증가시킬 수 있다.

도 4a 내지 도 4e는 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도로서, 이는 전술한 도 2에 따른 디스플레이 장치의 제조 방법에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.

우선, 도 4a에 도시된 바와 같이, 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상의 박막 트랜지스터 영역(TA) 및 개구 영역(OA) 각각에 액티브 패턴(115a, 115b)을 형성한다.

상기 버퍼층(110)은 PECVD법에 의해 상기 기판(100)의 전체 면에 형성될 수 있다.

상기 액티브 패턴(115a, 115b)은 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 상기 버퍼층(110) 상에 비정질 산화물 반도체를 형성하는 증착 공정, 퍼니스(furnace) 또는 급속 열처리(Rapid Thermal Process; RTP)를 이용한 약 650℃ 이상의 고온 열처리 공정에 의해 상기 비정질 산화물 반도체를 결정화하는 결정화 공정, 및 박막 트랜지스터 영역(TA)과 개구 영역(OA)을 제외한 나머지 영역에 형성된 산화물 반도체를 제거하는 패터닝 공정을 통해 형성될 수 있다.

다음, 도 4b에 도시된 바와 같이, 상기 박막 트랜지스터 영역(TA)의 액티브 패턴(115a) 상에 마스크 패턴(예를 들어, 포토 레지스트 패턴)(MP)을 형성하고, 상기 마스크 패턴(MP)을 마스크로 하여 액티브 패턴(115a, 115b)에 대한 도체화 공정을 수행한다.

상기 마스크 패턴(MP)은 상기 박막 트랜지스터 영역(TA)에 형성된 액티브 패턴(115a)의 중앙 영역에만 형성되고, 개구 영역(OA)에 형성된 액티브 패턴(115b) 상에는 형성되지 않는다.

상기 도체화 공정은 상기 액티브 패턴(115a, 115b)에 플라즈마 처리를 수행하는 공정으로 이루어질 수 있다. 즉, Ga-In-Zn Oxide와 같은 산화물 반도체에 플라즈마 처리를 수행하게 되면 상기 산화물 반도체의 특성이 변화되어 도체화된다.

상기 산화물 반도체에 대한 플라즈마 처리는 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정으로 이루어질 수 있다. 이와 같은, 플라즈마 에칭(Plasma Etching) 또는 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma) 처리 공정은 기존의 건식 에칭(Dry Etching) 장비를 이용할 수 있어 장비 개발 비용을 절감하는 효과가 있다. 구체적인 예로서, 상기 플라즈마 에칭(Plasma Etching)은 5K∼25K의 파워, 200∼350mTorr의 압력 및 O₂ 분위기에서 5∼180초 동안 수행할 수 있으나 그에 한정되는 것은 아니다. 상기 강화된 용량 결합형 플라즈마(Enhanced Capacitively Coupled Plasma)는 2K∼13K(Source) 및 0K~13K(Bias)의 파워, 20∼150mTorr의 압력 및 O₂ 분위기에서 5∼150초 동안 수행할 수 있으나 그에 한정되는 것은 아니다.

상기 도체화 공정을 수행하면, 상기 박막 트랜지스터 영역(TA)에는 액티브층(120)이 형성되고, 상기 개구 영역(OA)에는 커패시터 전극(CE)이 형성된다. 즉, 상기 커패시터 전극(CE)은 상기 마스크 패턴(MP)에 의해 가려지지 않아 도체화된 액티브 패턴(115b)의 물질로 이루어진다. 그리고, 상기 액티브층(120)은 상기 마스크 패턴(MP)에 의해 가려져 도체화되지 않은 액티브 패턴(115a)으로 이루어진 채널 영역(120c), 상기 마스크 패턴(MP)에 의해 가려지지 않아 도체화된 액티브 패턴(115a)의 물질로 이루어진 드레인 영역(120d) 및 소스 영역(120s)을 갖는다. 이때, 상기 액티브층(120)의 채널 영역(120c)은 상기 마스크 패턴(MP)과 동일하게 형성되며, 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 나란하게 이격된다.

다음, 도 4c에 도시된 바와 같이, 상기 마스크 패턴(MP)을 제거하고, 상기 액티브층(120)의 채널 영역(120c) 상에만 게이트 절연막(130)과 게이트 전극(140)을 형성한다. 즉, 상기 액티브층(120)과 상기 커패시터 전극(CE)을 포함하는 기판(100)의 상면 전체에 상기 게이트 절연막(130)을 형성한 후, 게이트 절연막(130) 상에 게이트 전극층을 형성한 다음, 패터닝 공정을 통해 상기 액티브층(120)의 채널 영역(120c) 상의 게이트 절연막(130)과 게이트 전극(140)을 제외한 나머지 영역의 게이트 절연막(130)과 게이트 전극층(140)을 제거한다. 이에 따라, 상기 게이트 전극(140)은 게이트 절연막(130)을 사이에 두고 액티브층(120)의 채널 영역(120c)에 중첩된다.

다음, 도 4d에 도시된 바와 같이, 상기 게이트 전극(140) 및 상기 커패시터 전극(CE) 상에 층간 절연막(150)을 형성하고, 상기 층간 절연막(150)을 부분적으로 제거하여 상기 액티브층(120)의 드레인 영역(120d)과 소스 영역(120s) 각각의 일부를 노출시키는 제 1 및 제 2 콘택홀(CH1, CH2) 각각을 형성한다. 이어서, 상기 제 1 및 제 2 콘택홀(CH1, CH2)과 제 4 콘택홀을 포함하는 층간 절연막(150) 상에 소스/드레인 전극층을 형성한 후, 패터닝 공정을 통해 서로 분리되어 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 각각에 연결되는 드레인 전극(160)과 소스 전극(170)을 형성한다.

상기 드레인 전극(160)은 제 1 콘택홀(CH1)을 통해 상기 액티브층(120)의 드레인 영역(120d)에 연결되고, 상기 소스 전극(170)은 제 2 콘택홀(CH2)을 통해 상기 액티브층(120)의 소스 영역(120s)에 연결된다.

다음, 도 4e에 도시된 바와 같이, 상기 드레인 전극(160) 및 소스 전극(170) 상에 보호막(180)을 형성하고, 상기 드레인 전극(160) 상에 형성된 상기 보호막(180)의 일부를 제거하여 상기 드레인 전극(160)의 일부 영역을 노출시키는 비아홀(VH)을 형성한다. 이어서, 상기 비아홀(VH)을 포함하는 보호막(180) 상에 화소 전극층을 형성한 후, 패터닝하여 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되고 상기 비아홀(VH)을 통해 상기 소스 전극(170)에 연결되는 화소 전극(PE)을 형성한다. 이에 따라, 상기 개구 영역(OA)에는 상기 커패시터 전극(CE), 상기 층간 절연막(150), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다. 즉, 상기 커패시터(Cst)는 상기 개구 영역(OA)에서 서로 중첩되는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 형성된 층간 절연막(150)과 보호막(180)에 의해 형성된다. 이러한 상기 커패시터(Cst)는 화소 전극(PE)과 중첩되는 면적을 가지기 때문에 종래보다 상대적으로 큰 정전 용량을 가지게 된다. 한편, 상기 커패시터(Cst)는 상기 화소 전극(PE)과 커패시터 전극(CE) 사이에 층간 절연막(150)과 보호막(180)으로 이루어지는 것으로 설명하였지만, 보호막(180) 상에 형성되는 평탄화층(미도시)을 더 포함할 수 있으나, 이 경우 상기 화소 전극(PE)과 커패시터 전극(CE) 사이의 두께 증가로 인해 커패시터(Cst)가 형성될 수 없기 때문에, 상기 평탄화층은 생략되는 것이 바람직하며, 나아가 상기 보호막(180) 역시 생략될 수도 있다.

한편, 본 발명에 따른 디스플레이 장치가 전면 발광 방식의 유기 발광 디스플레이 장치일 경우, 전술한 본 발명의 제 1 실시 예에 따른 디스플레이 장치의 제조 방법은, 전술한 바와 같이, 상기 개구 영역(OA)의 화소 전극(PE) 상에 유기 발광 소자(미도시)를 형성하는 공정, 및 상기 유기 발광 소자에 접속되는 캐소드 전극층(미도시)을 형성하는 공정을 더 포함하여 이루어질 수 있다.

다른 한편, 본 발명에 따른 디스플레이 장치가 배면 발광 방식의 유기 발광 디스플레이 장치일 경우, 본 발명의 제 1 실시 예에 따른 디스플레이 장치는 상기 층간 절연막(150)을 형성한 후, 상기 개구 영역(OA)의 상기 층간 절연막(150) 상에 컬러 필터층을 형성하는 공정을 더 포함하여 이루어질 수 있다.

도 5a 내지 도 5e는 본 발명의 제 2 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도로서, 이는 전술한 도 2에 따른 디스플레이 장치의 다른 제조 방법에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.

우선, 도 5a에 도시된 바와 같이, 기판(100) 상에 버퍼층(110)을 형성하고, 상기 버퍼층(110) 상의 박막 트랜지스터 영역(TA) 및 개구 영역(OA) 각각에 액티브 패턴(115a, 115b)을 형성한다.

상기 버퍼층(110)은 상기 기판(100)의 전체 면에 PECVD법을 이용하여 형성될 수 있다.

상기 액티브 패턴(115a, 115b)은 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 상기 버퍼층(110) 상에 비정질 산화물 반도체를 형성하는 증착 공정, 퍼니스(furnace) 또는 급속 열처리(Rapid Thermal Process)를 이용한 약 650℃ 이상의 고온 열처리 공정에 의해 상기 비정질 산화물 반도체를 결정화하는 결정화 공정, 박막 트랜지스터 영역(TA) 및 개구 영역(OA)을 제외한 나머지 영역에 형성된 산화물 반도체를 제거하는 패터닝 공정을 통해 형성될 수 있다.

다음, 도 5b에 도시된 바와 같이, 상기 액티브 패턴(115a, 115b)을 포함하는 상기 버퍼층(110) 상에 게이트 절연막(130)을 형성한 후, 상기 게이트 절연막(130) 상에 게이트 전극층(140a)을 형성한 다음, 상기 게이트 전극층(140a)을 선택적으로 제거하는 에칭 공정을 통해 상기 박막 트랜지스터 영역(TA)에 형성된 액티브 패턴(115a)의 중앙 영역에만 게이트 전극(140)을 형성한다.

다음, 도 5c에 도시된 바와 같이, 상기 게이트 전극(140)을 마스크로 사용한 건식 에칭 공정을 통해 상기 게이트 절연막(130)을 제거함과 동시에 상기 액티브 패턴(115a, 115b) 각각을 도체화한다.

상기 액티브 패턴(115a, 115b) 각각은 게이트 절연막(130)을 식각하는 에칭 가스와 반응하여 도체화되는데, 상기 에칭 가스는 SF6+He, CF4+He, 또는 이들과 O2 및 H2 중 적어도 한 종류의 가스가 혼합된 혼합 가스일 수 있다.

상기 게이트 전극(140)을 마스크로 한 게이트 절연막(130)의 건식 에칭 공정을 수행하면, 상기 박막 트랜지스터 영역(TA)에는 액티브층(120)이 형성되고, 상기 개구 영역(OA)에는 커패시터 전극(CE)이 형성된다. 즉, 상기 커패시터 전극(CE)은 상기 에칭 가스와 반응하여 도체화된 액티브 패턴(115b)의 물질로 이루어진다. 그리고, 상기 액티브층(120)은 상기 게이트 전극(140)에 의해 가려져 상기 에칭 가스와 반응하지 못하여 도체화되지 않은 액티브 패턴(115a)로 이루어진 채널 영역(120c), 상기 게이트 전극(140)에 의해 가려지지 않아 상기 에칭 가스와 반응하여 도체화된 액티브 패턴(115a)의 물질로 이루어진 드레인 영역(120d) 및 소스 영역(120s)을 갖는다. 이때, 상기 액티브층(120)의 채널 영역(120c)은 상기 게이트 전극(140)과 동일하게 형성되며, 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 나란하게 이격된다.

다음, 도 5d에 도시된 바와 같이, 상기 액티브층(120)과 상기 게이트 전극(140) 및 상기 커패시터 전극(CE) 상에 층간 절연막(150)을 형성하고, 상기 층간 절연막(150)을 부분적으로 제거하여 상기 액티브층(120)의 드레인 영역(120d)과 소스 영역(120s) 각각의 일부를 노출시키는 제 1 및 제 2 콘택홀(CH1, CH2) 각각을 형성한다. 이어서, 상기 제 1 및 제 2 콘택홀(CH1, CH2)을 포함하는 층간 절연막(150) 상에 소스/드레인 전극층을 형성한 후, 패터닝 공정을 통해 서로 분리되어 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 각각에 연결되는 드레인 전극(160)과 소스 전극(170)을 형성한다. 이때, 상기 드레인 전극(160)은 제 1 콘택홀(CH1)을 통해 상기 액티브층(120)의 드레인 영역(120d)에 연결되고, 상기 소스 전극(170)은 제 2 콘택홀(CH2)을 통해 상기 액티브층(120)의 소스 영역(120s)에 연결된다.

다음, 도 5e에 도시된 바와 같이, 상기 드레인 전극(160) 및 소스 전극(170) 상에 보호막(180)을 형성하고, 상기 드레인 전극(160) 상에 형성된 상기 보호막(180)의 일부를 제거하여 상기 드레인 전극(160)의 일부 영역을 노출시키는 비아홀(VH)을 형성한다. 이어서, 상기 비아홀(VH)을 포함하는 보호막(180) 상에 화소 전극층을 형성한 후, 패터닝하여 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되고 상기 비아홀(VH)을 통해 상기 소스 전극(170)에 연결되는 화소 전극(PE)을 형성한다. 이에 따라, 상기 개구 영역(OA)에는, 전술한 바와 같이, 상기 커패시터 전극(CE), 상기 층간 절연막(150), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다.

도 6a 내지 도 6e는 본 발명의 제 3 실시 예에 따른 디스플레이 장치의 제조 방법을 설명하기 위한 공정 단면도로서, 이는 전술한 도 3에 따른 디스플레이 장치의 제조 방법에 관한 것이다. 이하에서는, 각각의 구성의 재료 및 구조 등에 있어서 반복되는 부분에 대한 중복 설명은 생략하기로 한다.

우선, 도 6a에 도시된 바와 같이, 기판(100)의 박막 트랜지스터 영역(TA)에 게이트 전극(140)을 형성하고, 상기 게이트 전극(140)을 포함하는 기판(100) 상에 게이트 절연막(130)을 형성한다.

상기 게이트 전극(140)은 스퍼터링법(Sputtering)을 통해 상기 기판(100) 상에 게이트 전극층을 증착하는 증착 공정, 상기 게이트 전극층 상에 포토 레지스트 패턴을 형성한 후, 노광, 현상 및 에칭 공정을 차례로 수행하는 패터닝 공정에 의해 기판(100)의 박막 트랜지스터 영역(TA)에 소정의 패턴으로 형성될 수 있다.

상기 게이트 절연막(300)은 PECVD법을 통해 상기 게이트 전극(140)을 포함한 기판의 전체 면에 형성될 수 있다.

다음, 도 6b에 도시된 바와 같이, 상기 기판(100)의 박막 트랜지스터 영역(TA) 및 개구 영역(OA) 각각의 상기 게이트 절연막(130) 상에 액티브 패턴(115a, 115b)을 형성한다.

상기 액티브 패턴(115a, 115b)은 스퍼터링법(Sputtering) 또는 MOCVD(Metal Organic Chemical Vapor Deposition)을 이용하여 상기 게이트 절연막(130) 상에 비정질 산화물 반도체를 형성하는 증착 공정, 퍼니스(furnace) 또는 급속 열처리(Rapid Thermal Process:RTP)를 이용한 약 650℃ 이상의 고온 열처리 공정에 의해 상기 비정질 산화물 반도체를 결정화하는 결정화 공정, 및 박막 트랜지스터 영역(TA)과 개구 영역(OA)을 제외한 나머지 영역에 형성된 산화물 반도체를 제거하는 패터닝 공정을 통해 형성될 수 있다.

다음, 도 6c에 도시된 바와 같이, 상기 액티브 패턴(115a, 115b)을 포함하는 기판(100)의 상면 전체에 에치 스토퍼층(190)을 형성한 후, 상기 박막 트랜지스터 영역(TA)의 상기 액티브 패턴(115a)의 중앙 영역에 중첩되는 에치 스토퍼층(190) 상에 마스크 패턴(MP)을 형성한다.

다음, 도 6d에 도시된 바와 같이, 상기 마스크 패턴(MP)을 마스크로 사용한 건식 에칭 공정을 통해 에치 스토퍼층(190)을 제거함과 동시에 상기 액티브 패턴(115a, 115b)을 도체화한다.

상기 액티브 패턴(115a, 115b) 각각은 에치 스토퍼층(190)을 식각하는 에칭 가스와 반응하여 도체화되는데, 상기 에칭 가스는 SF6+He, CF4+He, 또는 이들과 O2 및 H2 중 적어도 한 종류의 가스가 혼합된 혼합 가스일 수 있다.

상기 마스크 패턴(MP)을 마스크로 한 에치 스토퍼층(190)의 건식 에칭 공정을 수행하면, 상기 박막 트랜지스터 영역(TA)에는 액티브층(120)이 형성되고, 상기 개구 영역(OA)에는 커패시터 전극(CE)이 형성된다. 즉, 상기 커패시터 전극(CE)은 상기 마스크 패턴(MP)에 의해 가려지지 않아 도체화된 액티브 패턴(115b)으로 이루어진다. 그리고, 상기 액티브층(120)은 상기 마스크 패턴(MP)에 의해 가려져 도체화되지 않은 액티브 패턴(115a)으로 이루어진 채널 영역(120c), 상기 마스크 패턴(MP)에 의해 가려지지 않아 도체화된 액티브 패턴(115a)의 물질로 이루어진 드레인 영역(120d) 및 소스 영역(120s)을 갖는다. 이때, 상기 액티브층(120)의 채널 영역(120c)은 상기 마스크 패턴(MP)과 동일하게 형성되며, 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s)은 상기 채널 영역(120c)을 사이에 두고 나란하게 이격된다.

다음, 도 6e에 도시된 바와 같이, 상기 포트 레지스트 패턴(PR)을 제거하고, 상기 액티브층(120)의 드레인 영역(120d)과 소스 영역(126s) 각각에 연결되는 드레이 전극(160)과 소스 전극(170) 각각을 형성한다. 즉, 상기 게이트 절연막(130)과 상기 액티브층(120)의 드레인 영역(120d)과 소스 영역(126s) 및 상기 에치 스토퍼층(190)을 포함하는 기판(100) 상에 소스/드레인 전극층을 형성한 후, 상기 박막 트랜지스터 영역(TA)을 제외한 나머지 영역의 소스/드레인 전극층을 선택적으로 제거하는 에칭 공정을 통해 상기 에치 스토퍼층(190) 상에서 서로 분리되어 상기 액티브층(120)의 드레인 영역(120d) 및 소스 영역(120s) 각각에 연결되는 드레인 전극(160)과 소스 전극(170)을 형성한다.

다음, 도 6f에 도시된 바와 같이, 상기 드레인 전극(160)과 상기 소스 전극(170) 및 상기 에치 스토퍼층(190)을 포함하는 기판(100)의 전체 면에 보호막(180)을 형성하고, 상기 소스 전극(170)의 일부 영역을 노출시키는 비아홀(VH)을 형성한다. 이어서, 상기 비아홀(VH)을 포함하는 보호막(180) 상에 화소 전극층을 형성한 후, 패터닝하여 상기 개구 영역(OA) 상의 보호막(180) 상에 형성되고 상기 비아홀(VH)을 통해 상기 소스 전극(170)에 연결되는 화소 전극(PE)을 형성한다. 이에 따라, 상기 개구 영역(OA)에는, 전술한 바와 같이, 상기 커패시터 전극(CE), 상기 보호막(180), 및 상기 화소 전극(PE)에 의해 커패시터(Cst)가 형성된다.

도 7은 유기 발광 디스플레이 장치의 한 화소에 있어서, 종래와 본 발명 각각의 커패시터 구조에 따른 개구율을 비교하여 나타내는 도면이다.

도 7의 (a)에서 알 수 있듯이, 종래의 경우, 커패시터(Cst)가 박막 트랜지스터 영역(TA)에 형성되므로 커패시터(Cst)의 면적만큼 화소의 개구율이 감소된다.

반면에, 도 7의 (b)에서 알 수 있듯이, 본 발명은 커패시터(Cst)가 박막 트랜지스터 영역(TA)에 형성되지 않고, 개구 영역(OA)에 형성되므로 화소의 개구율이 증가된다. 또한, 본 발명에 따른 커패시터(Cst)는 종래의 커패시터(Cst)에 비해 더 큰 정전 용량은 갖는다.

이상 설명한 본 발명에 따른 다양한 실시 예는 박막 트랜지스터 및 커패시터가 형성된 기판에 관한 것으로서, 본 발명에 따른 디스플레이 장치는 그 적용 제품에 따라서 상기 기판과 대향하는 대향 기판 등을 추가로 포함할 수 있다. 예로서, 디스플레이 장치가 액정 디스플레이 장치인 경우, 그 위에 컬러 필터층을 포함하고 있는 컬러 필터 기판 및 양 기판 사이에 형성되는 액정층을 추가로 포함한다. 또한, 디스플레이 장치가 유기 발광 디스플레이 장치인 경우, 상부의 보호 기판을 추가로 포함할 수 있다.

이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

100: 기판 110: 버퍼층
120: 액티브층 130: 게이트 절연막
140: 게이트 전극 150: 층간 절연막
160: 드레인 전극 170: 소스 전극
180: 보호막 190: 에치 스토퍼층
CE: 커패시터 전극 Cst: 커패시터
OA: 개구 영역 TA: 박막 트랜지스터 영역

Claims (13)

1. 박막 트랜지스터 영역과 개구 영역을 가지는 기판;
   상기 기판의 박막 트랜지스터 영역에 형성되는 박막 트랜지스터;
   상기 기판의 개구 영역에 형성되어 상기 박막 트랜지스터에 접속된 화소 전극; 및
   상기 화소 전극에 중첩되도록 상기 기판의 개구 영역에 형성된 커패시터 전극을 포함하고,
   상기 박막 트랜지스터는, 채널 영역과 드레인 영역 및 소스 영역을 가지도록 상기 기판 상부에 형성된 액티브층을 포함하고,
   상기 커패시터 전극은 상기 액티브층과 동일한 층에 형성되는, 디스플레이 장치.
2. 제 1 항에 있어서,
   상기 박막 트랜지스터는,
   채널 영역과 드레인 영역 및 소스 영역을 가지도록 상기 기판 상에 형성된 액티브층;
   상기 채널 영역을 덮는 게이트 절연막 상에 형성된 게이트 전극;
   상기 게이트 전극을 덮는 층간 절연막;
   상기 층간 절연막 상에 형성되어 상기 드레인 영역에 연결되는 드레인 전극; 및
   상기 층간 절연막 상에 형성되어 상기 소스 영역에 연결됨과 아울러 상기 화소 전극에 연결되는 소스 전극을 포함하는, 디스플레이 장치.
3. 제 1 항에 있어서,
   상기 커패시터 전극은 상기 액티브층의 드레인 영역과 소스 영역과 동일하게 산화물 반도체가 도체화된 물질로 형성되는, 디스플레이 장치.
4. 제 2 항에 있어서,
   상기 박막 트랜지스터를 덮는 보호막을 더 포함하고,
   상기 커패시터 전극과 상기 화소 전극 사이에는 상기 층간 절연막 및 상기 보호막 중 적어도 한 층이 형성되는, 디스플레이 장치.
5. 제 1 항에 있어서,
   상기 박막 트랜지스터는,
   상기 기판 상에 형성된 게이트 전극;
   상기 게이트 전극을 덮는 게이트 절연막;
   상기 게이트 전극에 중첩되도록 상기 게이트 절연막 상에 형성되고, 채널 영역과 드레인 영역 및 소스 영역을 가지는 액티브층;
   상기 게이트 절연막 상에 형성되어 상기 드레인 영역에 연결된 드레인 전극; 및
   상기 게이트 절연막 상에 형성되어 상기 소스 영역에 연결됨과 아울러 상기 화소 전극에 연결된 소스 전극을 포함하는, 디스플레이 장치.
6. 제 5 항에 있어서,
   상기 커패시터 전극은 상기 게이트 절연막 층에 형성되고, 상기 액티브층의 드레인 영역과 소스 영역과 동일하게 산화물 반도체가 도체화된 물질로 형성되는, 디스플레이 장치.
7. 제 5 항에 있어서,
   상기 박막 트랜지스터와 상기 커패시터 전극을 덮는 보호막을 더 포함하고,
   상기 화소 전극은 상기 커패시터 전극과 중첩되도록 상기 보호막 상에 형성되는, 디스플레이 장치.
8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
   상기 화소 전극 상에 형성된 유기 발광 소자; 및
   상기 유기 발광 소자에 접속되는 캐소드 전극층을 더 포함하여 구성되는, 디스플레이 장치.
9. 기판 상에 정의된 박막 트랜지스터 영역 및 개구 영역을 포함하는 디스플레이 장치의 제조 방법으로서,
   상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정; 및
   상기 기판의 개구 영역에 상기 박막 트랜지스터에 연결됨과 아울러 상기 커패시터 전극에 중첩되는 화소 전극을 형성하는 공정을 포함하고,
   상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은,
   상기 박막 트랜지스터 영역과 개구 영역 각각에 액티브 패턴을 형성하는 공정;
   상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에만 마스크 패턴을 형성하는 공정;
   상기 마스크 패턴을 마스크로 한 건식 에칭 공정을 통해 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 마스크 패턴에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 상기 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정;
   상기 액티브층의 채널 영역 상에만 게이트 절연막을 형성하는 공정;
   상기 게이트 절연막 상에만 게이트 전극을 형성하는 공정;
   상기 액티브층과 상기 게이트 전극 및 상기 커패시터 전극 상에 층간 절연막을 형성하는 공정;
   상기 층간 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및
   상기 드레인 전극과 상기 소스 전극 상에 보호막을 형성하는 공정을 포함하는, 디스플레이 장치의 제조 방법.
10. 삭제
11. 기판 상에 정의된 박막 트랜지스터 영역 및 개구 영역을 포함하는 디스플레이 장치의 제조 방법으로서,
    상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정; 및
    상기 기판의 개구 영역에 상기 박막 트랜지스터에 연결됨과 아울러 상기 커패시터 전극에 중첩되는 화소 전극을 형성하는 공정을 포함하고,
    상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은,
    상기 박막 트랜지스터 영역과 개구 영역 각각에 액티브 패턴을 형성하는 공정;
    상기 액티브 패턴을 덮는 게이트 절연막을 형성하는 공정;
    상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에 중첩되는 상기 게이트 절연막 상에만 게이트 전극을 형성하는 공정;
    상기 게이트 전극을 마스크로 한 건식 에칭 공정을 통해 상기 게이트 절연막을 제거함과 동시에 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 게이트 전극에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정;
    상기 액티브층과 상기 게이트 전극 및 상기 커패시터 전극 상에 층간 절연막을 형성하는 공정;
    상기 층간 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및
    상기 드레인 전극과 상기 소스 전극 상에 보호막을 형성하는 공정을 포함하는, 디스플레이 장치의 제조 방법.
12. 기판 상에 정의된 박막 트랜지스터 영역 및 개구 영역을 포함하는 디스플레이 장치의 제조 방법으로서,
    상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정; 및
    상기 기판의 개구 영역에 상기 박막 트랜지스터에 연결됨과 아울러 상기 커패시터 전극에 중첩되는 화소 전극을 형성하는 공정을 포함하고,
    상기 기판의 박막 트랜지스터 영역에 박막 트랜지스터와 상기 기판의 개구 영역에 커패시터 전극을 형성하는 공정은,
    상기 박막 트랜지스터 영역에 게이트 전극을 형성하는 공정;
    상기 게이트 전극 상에 게이트 절연막을 형성하는 공정;
    상기 개구 영역, 및 상기 게이트 전극과 중첩되는 상기 박막 트랜지스터 영역 각각에 액티브 패턴을 형성하는 공정;
    상기 액티브 패턴을 포함하는 상기 게이트 절연막 상에 에치 스토퍼층을 형성하는 공정;
    상기 박막 트랜지스터 영역에 형성된 상기 액티브 패턴의 채널 영역에 중첩되는 상기 에치 스토퍼층 상에만 마스크 패턴을 형성하는 공정;
    상기 마스크 패턴을 마스크로 한 건식 에칭 공정을 통해 상기 에치 스토퍼층을 제거함과 동시에 상기 액티브 패턴과 에칭 가스의 반응을 통해 상기 마스크 패턴에 의해 가려지지 않는 상기 액티브 패턴을 도체화시켜, 상기 박막 트랜지스터 영역 상에 도체화되지 않은 채널 영역과 도체화된 드레인 영역 및 소스 영역을 가지는 액티브층과 상기 개구 영역 상에 도체화된 커패시터 전극을 형성하는 공정;
    상기 게이트 절연막 상에 상기 드레인 영역과 연결되는 드레인 전극, 및 상기 소스 영역과 연결되는 소스 전극을 형성하는 공정; 및
    상기 드레인 전극과 상기 소스 전극 및 상기 커패시터 전극 상에 보호막을 형성하는 공정을 포함하는, 디스플레이 장치의 제조 방법.
13. 제 9 항, 제11항 및 제 12 항 중 어느 한 항에 있어서,
    상기 화소 전극은 상기 보호막에 형성된 비아홀을 통해 상기 소스 전극에 연결됨과 아울러 상기 커패시터 전극에 중첩되도록 상기 개구 영역의 상기 보호막 상에 형성되는, 디스플레이 장치의 제조 방법.

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