KR101944047B1 - Liquid crystal display device - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로서, 특히, 게이트인패널 라인과 연결되어 있는 정전기 방지회로 라인이 소스/드레인 레이어에 형성되어 있으며, 상기 정전기 방지회로 라인이 상기 게이트인패널 라인과 오버랩되는 면적이 증대된, 액정표시장치를 제공하는 것을 기술적 과제로 한다. 이를 위해, 본 발명에 따른 액정표시장치는, 게이트라인들과 데이터라인들의 교차에 의해 정의되는 영역마다 픽셀들이 형성되어 있는 패널; 상기 패널로 유입되는 정전기를 방지하기 위해 상기 패널의 제1비표시영역에 형성되어 있는 정전기 방지회로; 상기 패널의 제2비표시영역에 형성되어 상기 게이트라인들로 순차적으로 스캔신호를 입력하기 위한 복수의 게이트인패널(GIP)들; 상기 제1비표시영역에 형성되어 있는 패드들 각각과 상기 게이트인패널들 각각을 연결시키기 위한 게이트인패널 입력라인들; 및 상기 픽셀에 형성된 박막트랜지스터의 소스 및 드레인과 동일한 층에 형성되어 상기 게이트인패널들 각각과 상기 정전기 방지회로를 연결시키기 위한 정전기 방지회로 라인들을 포함한다.More particularly, the present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device in which an antistatic circuit line connected to a gate-in panel line is formed in a source / drain layer and an area where the antistatic circuit line overlaps with the gate- A liquid crystal display device, and a liquid crystal display device. To this end, a liquid crystal display device according to the present invention includes: a panel having pixels formed in regions defined by intersections of gate lines and data lines; An antistatic circuit formed in a first non-display area of the panel to prevent static electricity flowing into the panel; A plurality of gate-in-panels (GIPs) formed in a second non-display area of the panel for sequentially inputting a scan signal to the gate lines; Panel input lines that are gates for connecting each of the pads formed in the first non-display area and the gate-in panels; And antistatic circuit lines formed in the same layer as the source and drain of the thin film transistor formed in the pixel to connect each of the gate-in panels to the antistatic circuit.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}[0001] LIQUID CRYSTAL DISPLAY DEVICE [0002]

본 발명은 액정표시장치에 관한 것으로, 특히, 정전기 발생에 대응할 수 있는 표시장치에 관한 것이다. The present invention relates to a liquid crystal display device, and more particularly to a display device capable of coping with the generation of static electricity.

이동통신 단말기, 스마트폰, 태블릿 컴퓨터, 노트북 컴퓨터 등과 같은 각종 휴대용 전자기기가 발전함에 따라, 이에 적용할 수 있는 평판표시장치(Flat Panel Display Device)에 대한 요구가 점차 증대되고 있다. 이러한 평판표시장치로는 액정표시장치(Liquid Crystal Display Device), 플라즈마 디스플레이 패널(Plasma Display Panel), 전계 방출 표시 장치(Field Emission Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등이 활발히 연구되고 있다.BACKGROUND ART [0002] As various portable electronic devices such as mobile communication terminals, smart phones, tablet computers, notebook computers, and the like are developed, there is an increasing demand for a flat panel display device applicable thereto. As such a flat panel display device, a liquid crystal display device, a plasma display panel (PDP), a field emission display device, an organic light emitting display device Research.

평판표시장치 중, 액정표시장치(Liquid Crystal DISPLAY DEVICE)는 양산 기술, 구동수단의 용이성, 고화질 및 대화면 구현의 장점으로 인해 적용 분야가 확대되고 있다.
Of the flat panel display devices, liquid crystal display devices (liquid crystal display devices) are expanding in application fields due to advantages of mass production technology, ease of driving means, high image quality and large screen realization.

도 1은 종래의 액정표시장치에 형성되어 있는 정전기 방지회로의 일실시예 구성도이고, 도 2는 도 1에 도시된 A부분의 단면을 나타낸 예시도이며, 도 3은 도 2에 도시된 투명전극과 게이트인패널 라인 간에 정전기에 의한 데미지가 발생되는 원리를 설명하기 위한 회로도이다. FIG. 2 is a cross-sectional view of a portion A shown in FIG. 1, and FIG. 3 is a cross-sectional view of a transparent A circuit diagram for explaining the principle of damage caused by static electricity between an electrode and a gate-in panel line.

상기한 바와 같은 액정표시장치는, 영상이 출력되는 표시영역(11)과 상기 표시영역 외곽의 비표시영역(12, 13)을 포함하는 패널(10), 상기 표시영역(11)에 형성되어 있는 데이터라인(DL)으로 데이터전압을 공급하기 위한 소스 드라이브 IC(미도시) 및 상기 표시영역(11)에 형성되어 있는 게이트라인(GL)으로 스캔신호를 공급하기 위한 게이트 드라이브 IC(20)를 포함하여 구성된다. 여기서, 상기 게이트 드라이브 IC(20)는, 도 1에 도시된 바와 같이, 상기 패널(10)의 제2비표시영역(12) 내에 실장되는 게이트인패널(Gate In Panel : GIP)방식으로 구성될 수 있다. 이하에서는, 상기 게이트 드라이브 IC(20)를 GIP(200)라 한다.The liquid crystal display device as described above includes a panel 10 including a display area 11 in which an image is output and non-display areas 12 and 13 outside the display area, A source drive IC (not shown) for supplying a data voltage to the data line DL and a gate drive IC 20 for supplying a scan signal to the gate line GL formed in the display area 11 . 1, the gate drive IC 20 is configured by a gate in panel (GIP) method, which is mounted in the second non-display area 12 of the panel 10 . Hereinafter, the gate drive IC 20 will be referred to as a GIP 200. [

전자제품에서는, 일반적으로 정전기(Electro Static Discharge :ESD)가 발생되고 있다.In electronic products, electrostatic discharge (ESD) is generally generated.

따라서, 액정표시장치에도 정전기를 방지하거나, 또는, 정전기에 의해 훼손을 방지하기 위해, 도 1에 도시된 바와 같은 정전기 방지회로(50)가 패널(10)의 제1비표시영역(13)에 형성되어 있다.Therefore, in order to prevent static electricity or prevent damage to the liquid crystal display device due to static electricity, the anti-static circuit 50 as shown in Fig. 1 is provided in the first non-display area 13 of the panel 10 Respectively.

상기 정전기 방지회로(50)는, 상기 소스 드라이브 IC(미도시)와 상기 데이터라인(DL) 사이에 형성되어, 상기 데이터라인을 통해 상기 표시영역(11)으로 정전기가 유입되는 것을 방지하는 기능을 수행한다. The static electricity prevention circuit 50 is provided between the source drive IC (not shown) and the data line DL to prevent the static electricity from flowing into the display area 11 through the data line .

상기 정전기 방지회로(50)는, 상기 패널(10)이, 상기 패널에 형성된 패드부(14)를 통해, 상기 패널을 구동시키기 위한 타이밍 컨트롤러, 소스 드라이브 IC, 전원공급부 또는 외부 시스템과 연결된 상태에서, 정상적으로 구동되는 경우에, 상기한 바와 같은 정전기 방지기능을 수행할 수 있다. The static electricity prevention circuit 50 is connected to the panel 10 through a pad 14 formed on the panel in a state of being connected to a timing controller, a source drive IC, a power supply or an external system for driving the panel , And when it is normally driven, the above-described static electricity prevention function can be performed.

한편, 상기 패널(10)이 정상적으로 구동될 때뿐만 아니라, 상기 패널(10)의 제조공정 중에도 정전기(ESD) 및 플라즈마 공정에 의해 유도되는 데미지(PPID)가 발생하여, 상기 패널(10)에 형성된 패드부(14)를 통해 상기 GIP입력라인(LOG)(70)으로 유입될 수 있으며, 이로 인해, 상기 GIP(20)가 데미지를 입을 수도 있다. In addition, not only when the panel 10 is normally driven but also by damage (PPID) induced by electrostatic discharge (ESD) and plasma process during the manufacturing process of the panel 10, May be introduced into the GIP input line (LOG) 70 through the pad portion 14, which may cause the GIP 20 to be damaged.

이러한 데미지를 방지하기 위해, 도 1에 도시된 바와 같이, 투명전극(ITO)이 배치되는 ITO 레이어(ITO Layer)에 형성된 정전기 방지회로 라인(51)으로 상기 GIP입력라인(70)을 상기 정전기 방지회로(50)와 연결시켜 준다. In order to prevent such damage, the GIP input line 70 is connected to the antistatic circuit line 51 formed on the ITO layer in which the transparent electrode ITO is disposed, as shown in FIG. To the circuit (50).

즉, 도 1에 도시된 바와 같이, 게이트라인(GL)이 배치되는 게이트 레이어(Gate Layer)에 형성된 GIP입력라인(70)이, 투명전극(ITO)이 배치되는 ITO 레이어(ITO Layer)에 형성되는 정전기 방지회로 라인(51)를 통해 상기 정전기 방지회로(50)와 연결된다. 이를 통해 이상전류, 즉, 정전기가 상기 패널(10)에 유입된 경우, 상기 정전기를 상기 정전기 방지회로(50)로 흐르게 하여 상기 패널(10)의 표시영역(11)을 보호하고 있다. 1, a GIP input line 70 formed in a gate layer where a gate line GL is disposed is formed in an ITO layer (ITO layer) where a transparent electrode ITO is disposed Is connected to the anti-static circuit (50) through an anti-static circuit line (51). In this way, when an abnormal current, that is, a static electricity, flows into the panel 10, the static electricity is caused to flow to the anti-static circuit 50 to protect the display area 11 of the panel 10.

그러나, 도 1에 표시된 B 및 도 2에 도시된 바와 같이, 상기 패널(10)의 제조 과정 중에, 상기 GIP입력라인(70)과 상기 정전기 방지회로 라인(51) 사이의 오버랩 부분이 데미지를 입어 브레이크다운(Breakdown)이 발생할 수도 있다. 이러한 경우, 상기 정전기 방지회로(50)가 훼손될 수 있으며, 따라서, 패널(10)이 완전히 조립되어 구동될 때, 상기 정전기 방지회로(50)가 정상적으로 구동되지 않을 수도 있다. However, as shown in FIG. 1B and in FIG. 2, during fabrication of the panel 10, the overlap between the GIP input line 70 and the antistatic circuit line 51 is damaged Breakdown may occur. In this case, the anti-static circuit 50 may be damaged, and thus, when the panel 10 is fully assembled and driven, the anti-static circuit 50 may not be normally driven.

또한, 상기한 바와 같이, ITO 레이어(ITO Layer)에 정전기 방지회로 라인(51)이 형성되는 경우, ITO 레이어 형성 전의 공정인 게이트라인 형성공정, 게이트 절연막(GI) 형성 공정 및 소스/드레인 형성 공정 시 유입되는 정전기(ESD) 및 플라즈마 공정에 의해 유도되는 데미지(PPID)가, 상기 정전기 방지회로 라인(51)에 그대로 인가되어 상기 정전기 방지회로 라인(51)이 큰 데미지를 입을 수 있다. In the case where the antistatic circuit line 51 is formed in the ITO layer as described above, the gate line forming process, the gate insulating film forming process, and the source / drain forming process, which are processes before the ITO layer is formed, ESD and PPID induced by the plasma process can be applied to the anti-static circuit line 51, so that the anti-static circuit line 51 can be damaged.

따라서, 상기한 바와 같은 종래의 액정표시장치에서는, 상기 GIP입력라인(70)과 연결된 상기 정전기 방지회로 라인(51)이 정상적으로 정전기를 배출하는데 이용되지 못하고 있다. Therefore, in the conventional liquid crystal display device as described above, the static electricity prevention circuit line 51 connected to the GIP input line 70 is not normally used for discharging static electricity.

즉, 상기한 바와 같은 종래의 액정표시장치에서는, 투명전극(ITO) 및 투명전극으로 형성되는 상기 정전기 방지회로 라인(51)을 형성하는 ITO 공정이 완료된 후에, 상기 정전기 방지회로(50)가 연결되므로, 상기 ITO 이전 공정에서 유입되는 정전기(ESD) 및 플라즈마 공정에 의해 유도되는 데미지(PPID)가 방지될 수 없다. That is, in the conventional liquid crystal display device as described above, after the ITO process for forming the antistatic circuit line 51 formed of the transparent electrode (ITO) and the transparent electrode is completed, the static electricity prevention circuit 50 is connected The electrostatic discharge (ESD) introduced in the ITO process and the damage (PPID) induced by the plasma process can not be prevented.

또한, 상기 ITO레이어에 형성되는 상기 정전기 방지회로 라인(51)으로 상기 GIP입력라인(70)과 상기 정전기 방지회로(50)를 연결시킬 때, 상기 GIP입력라인(70)과 상기 정전기 방지회로 라인(51)이 오버랩되는 부분의 캐피시턴스(Capacitance)(Cov)가 작으므로 양단에 걸리는 전압(Vov)이 상기 게이트절연막(GI) 및 보호막(PAS)의 브레이크다운 전압(Breakdown Voltage)(Vbreakdown)보다 커져, 브레이크다운(Breakdown)이 발생될 수 있다. In addition, when the GIP input line 70 and the anti-static circuit 50 are connected to the anti-static circuit line 51 formed on the ITO layer, the GIP input line 70 and the anti- Since the capacitance Cov of the overlapping portion of the gate insulating film GI and the protective film PAS is small, the voltage Vov applied to both ends is lower than the breakdown voltage V breakdown of the gate insulating film GI and the protective film PAS. So that a breakdown may occur.

즉, 도 2 및 도 3에 도시된 바와 같이, 상기 정전기 방지회로 라인(51)과 상기 GIP입력라인(70) 양단에 걸리는 전압(Vov)이 상기 정전기 방지회로 라인(51)과 상기 GIP입력라인(70) 양단의 브레이크다운전압(Vbreakdown)보다 커지면, 상기 게이트 절연막(GI)과 상기 보호막(PAS)이 파손되는 브레이크다운(Breakdown) 현상이 발생될 수 있다. 2 and 3, the voltage Vov across the antistatic circuit line 51 and the GIP input line 70 is applied to the antistatic circuit line 51 and the GIP input line 70, Breakdown phenomenon in which the gate insulating film GI and the protective film PAS are broken may occur when the breakdown voltage Vbreakdown at both ends of the gate insulating film GI is larger than V breakdown.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 게이트인패널 라인과 연결되어 있는 정전기 방지회로 라인이 소스/드레인 레이어에 형성되어 있으며, 상기 정전기 방지회로 라인이 상기 게이트인패널 라인과 오버랩되는 면적이 증대된, 액정표시장치를 제공하는 것을 기술적 과제로 한다. SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems, and it is an object of the present invention to provide an anti-static circuit which is formed on a source / drain layer connected to a gate- A liquid crystal display device, and a liquid crystal display device.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치는, 게이트라인들과 데이터라인들의 교차에 의해 정의되는 영역마다 픽셀들이 형성되어 있는 패널; 상기 패널로 유입되는 정전기를 방지하기 위해 상기 패널의 제1비표시영역에 형성되어 있는 정전기 방지회로; 상기 패널의 제2비표시영역에 형성되어 상기 게이트라인들로 순차적으로 스캔신호를 입력하기 위한 복수의 게이트인패널(GIP)들; 상기 제1비표시영역에 형성되어 있는 패드들 각각과 상기 게이트인패널들 각각을 연결시키기 위한 게이트인패널 입력라인들; 및 상기 픽셀에 형성된 박막트랜지스터의 소스 및 드레인과 동일한 층에 형성되어 상기 게이트인패널들 각각과 상기 정전기 방지회로를 연결시키기 위한 정전기 방지회로 라인들을 포함한다.According to an aspect of the present invention, there is provided a liquid crystal display device comprising: a panel having pixels formed in regions defined by intersections of gate lines and data lines; An antistatic circuit formed in a first non-display area of the panel to prevent static electricity flowing into the panel; A plurality of gate-in-panels (GIPs) formed in a second non-display area of the panel for sequentially inputting a scan signal to the gate lines; Panel input lines that are gates for connecting each of the pads formed in the first non-display area and the gate-in panels; And antistatic circuit lines formed in the same layer as the source and drain of the thin film transistor formed in the pixel to connect each of the gate-in panels to the antistatic circuit.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치는, 게이트라인들과 데이터라인들의 교차에 의해 정의되는 영역마다 픽셀들이 형성되어 있는 패널; 상기 패널로 유입되는 정전기를 방지하기 위해 상기 패널의 제1비표시영역에 형성되어 있는 정전기 방지회로; 상기 패널의 제2비표시영역에 형성되어 상기 게이트라인들로 순차적으로 스캔신호를 입력하기 위한 복수의 게이트인패널(GIP)들; 상기 제1비표시영역에 형성되어 있는 패드들 각각과 상기 게이트인패널들 각각을 연결시키기 위한 게이트인패널 입력라인들; 및 상기 복수의 게이트인패널 입력라인들과 오버랩되는 부분에서 굴곡지게 형성되어 있으며, 상기 게이트인패널들 각각과 상기 정전기 방지회로를 연결시키기 위한 정전기 방지회로 라인들을 포함한다.According to an aspect of the present invention, there is provided a liquid crystal display device comprising: a panel having pixels formed in regions defined by intersections of gate lines and data lines; An antistatic circuit formed in a first non-display area of the panel to prevent static electricity flowing into the panel; A plurality of gate-in-panels (GIPs) formed in a second non-display area of the panel for sequentially inputting a scan signal to the gate lines; Panel input lines that are gates for connecting each of the pads formed in the first non-display area and the gate-in panels; And antistatic circuit lines formed to bend at portions overlapping the plurality of gate-in panel input lines and connecting each of the gate-in panels to the anti-static circuit.

본 발명에 의하면, 정전기(ESD) 및 플라즈마 공정에 의해 유도되는 데미지(PPID)가 방지될 수 있으며, 특히, 게이트인패널 입력라인을 통해 GIP로 입력되는 정전기를 방지함으로써, GIP를 보호할 수 있다.According to the present invention, the damage (PPID) induced by the electrostatic discharge (ESD) and the plasma process can be prevented, and in particular, the GIP can be protected by preventing the static electricity input to the GIP through the gate panel input line .

도 1은 종래의 액정표시장치에 형성되어 있는 정전기 방지회로의 일실시예 구성도.
도 2는 도 1에 도시된 A부분의 단면을 나타낸 예시도.
도 3은 도 2에 도시된 투명전극과 게이트인패널 라인 간에 정전기에 의한 데미지가 발생되는 원리를 설명하기 위한 회로도.
도 4는 본 발명에 따른 액정표시장치에 형성되어 있는 정전기 방지회로의 일실시예 구성도.
도 5는 도 4에 도시된 F-F'부분의 단면을 나타낸 예시도.
도 6은 도 4에 도시된 투명전극과 게이트인패널 라인 간에 정전기에 의한 데미지가 줄어드는 원리를 설명하기 위한 회로도.
도 7은 본 발명에 따른 액정표시장치에서 정전기 방지회로의 기능을 설명하기 위한 예시도. BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a block diagram of an embodiment of an electrostatic discharge protection circuit formed in a conventional liquid crystal display; FIG.
Fig. 2 is an exemplary view showing a cross section of part A shown in Fig. 1. Fig.
3 is a circuit diagram for explaining the principle of damage caused by static electricity between the transparent electrode shown in FIG. 2 and the panel line as a gate.
4 is a block diagram of an embodiment of an electrostatic discharge protection circuit formed in a liquid crystal display device according to the present invention.
5 is an exemplary view showing a cross section of a portion F-F 'shown in FIG. 4;
6 is a circuit diagram for explaining a principle of reducing damage due to static electricity between a transparent electrode and a panel line as a gate shown in FIG.
7 is an exemplary view for explaining the function of the electrostatic discharge prevention circuit in the liquid crystal display device according to the present invention.

이하, 도면을 참조로 본 발명에 따른 바람직한 실시 예에 대해서 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 4는 본 발명에 따른 액정표시장치에 형성되어 있는 정전기 방지회로의 일실시예 구성도이다. 4 is a block diagram of an electrostatic discharge protection circuit formed in a liquid crystal display according to an embodiment of the present invention.

액정표시장치의 제조방법은 급속히 대형화되고 있으며, 또한, 고해상도화되고 있다. 한편, 액정표시장치에 적용되는 패널의 생산성 및 신뢰성은, 대형화된 제조 장치의 정전기(Electrostatic Discharge) 및 플라즈마 밀도(Plasma Density), 전력(Power), 그리고 공정 시간(Process Time)과 매우 밀접한 상관관계를 가지고 있다. 이러한 상관관계를 설명하기 위해, 정전기(ESD) 및 플라즈마 공정에 의해 유도되는 데미지(PPID)(이하, 간단히 '플라즈마 데미지'라 함)의 영향에 대한 기술적인 연구가 이루어지고 있다. The manufacturing method of the liquid crystal display device has been rapidly increasing in size and has become higher in resolution. On the other hand, the productivity and reliability of a panel applied to a liquid crystal display device are closely correlated with electrostatic discharge, plasma density, power, and process time of a large-sized manufacturing apparatus Lt; / RTI > In order to explain this correlation, technical studies have been conducted on the effects of electrostatic discharge (ESD) and damage (PPID) induced by a plasma process (hereinafter simply referred to as 'plasma damage').

액정표시장치, 특히, 패널의 제조 공정 중의 정전기성 전하(Charge)가 패널 내의 특정한 위치에 과축적(over-accumulation) 되어 파괴되었을 경우는 직접적인 수율 감소로 나타나며, 축적된 전하(Charge)가 패널의 장기 사용 중에 파괴 되거나, 패널의 액정 표시 능력이 감소되었을 경우에는 신뢰성 불량으로 나타난다.In the case of a liquid crystal display device, in particular, when electrostatic charge is over-accumulated and destructed at a specific position in a panel during a manufacturing process of the panel, a direct reduction of the yield is observed, If the panel is destroyed during long-term use or the liquid crystal display capability of the panel is reduced, the reliability is poor.

이를 해결하기 위해 본 발명은 다음과 같은 두 가지 방법을 이용하고 있다.In order to solve this problem, the present invention uses the following two methods.

첫째, 본 발명은, 패널의 제조 공정 중에 발생되는 정전기성 전하를 제거하는 한편, 정전기 및 플라즈마 데미지에 의해 패널이 파괴되는 것을 방지하기 위해, 게이트인패널 연결라인과 정전기 방지회로 사이에 형성되어 있는 정전기 방지회로 라인을, 패널의 각 픽셀들에 형성되는 박막트랜지스터의 소스/드레인이 형성되는 층에 형성하고 있다. 이 경우, 상기 정전기 방지회로 라인은, 상기 소스/드레인과 동일한 물질로 형성될 수 있다.First, the present invention relates to a method of manufacturing a panel, which is formed between a gate-in panel connection line and an anti-static circuit, in order to remove the electrostatic charge generated during the manufacturing process of the panel and to prevent the panel from being destroyed by electrostatic and plasma damage An antistatic circuit line is formed in a layer in which the source / drain of the thin film transistor formed in each pixel of the panel is formed. In this case, the antistatic circuit line may be formed of the same material as the source / drain.

둘째, 본 발명은, 상기 정전기 방지회로 라인과 게이트인패널 연결라인의 오버랩 면적을 키움으로써, 상기 게이트인패널 연결라인과 상기 정전기 방지회로 라인 사이의 게이트 절연막이, 정전기(ESD) 및 플라즈마 데미지(PPID)에 의해 손상되는 현상을 방지하고 있다. 여기서, 상기 게이트인패널 연결라인과 상기 정전기 방지회로 라인의 오버랩 면적을 키워주는 방법으로는, 상기 정전기 방지회로 라인들 중 상기 게이트인패널 입력라인들과 오버랩되는 부분을 굴곡지게 형성하는 방법, 상기 정전기 방지회로 라인을 상기 게이트인패널 입력라인과 나란한 방향으로 오버랩되도록 형성하는 방법 및 상기 게이트인패널 입력라인과 오버랩되는 부분의 상기 정전기 방지회로 라인의 폭을, 상기 게이트인패널 입력라인과 오버랩되지 않는 부분의 폭보다 크게 형성하는 방법 등이 이용될 수 있다. Secondly, the present invention provides a method of fabricating a semiconductor device, comprising: increasing the overlap area of the antistatic circuit line and the gate-in panel connection line, so that the gate insulating film between the gate-in panel connection line and the antistatic circuit line is subjected to electrostatic discharge (ESD) PPID) is prevented from being damaged. As a method for increasing the overlap area between the gate-in panel connection line and the antistatic circuit line, a method of bending a portion overlapping the panel input lines, which are gates, among the antistatic circuit lines, A method of forming antistatic circuit lines in a direction parallel to a gate-in panel input line and a method of forming an anti-static circuit line in such a manner that the width of the antistatic circuit line overlaps with the gate- A width greater than the width of the non-formed portion may be used.

상기한 바와 같은 목적을 달성하기 위한 본 발명에 따른 액정표시장치는, 도 4에 도시된 바와 같이, 게이트라인(GL)들과 데이터라인(DL)들의 교차에 의해 정의되는 영역마다 픽셀들이 형성되어 있는 패널(100), 상기 패널(100)로 유입되는 정전기를 방지하기 위해 상기 패널의 제1비표시영역(130)에 형성되어 있는 정전기 방지회로(500), 상기 패널(100)의 제2비표시영역(120)에 형성되어 상기 게이트라인들로 순차적으로 스캔신호를 입력하기 위한 복수의 게이트인패널(GIP)(200)들, 상기 제1비표시영역에 형성되어 있는 패드(140)들 각각과 상기 게이트인패널(200)들 각각을 연결시키기 위한 게이트인패널 입력라인(700)들, 상기 픽셀에 형성된 박막트랜지스터의 소스/드레인과 동일한 층에 형성되어 상기 게이트인패널(200)들 각각과 상기 정전기 방지회로(500)를 연결시키기 위한 정전기 방지회로 라인(510)들, 상기 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 IC(미도시) 및 상기 소스 드라이브 IC와 상기 게이트인패널의 동작을 제어하기 위한 타이밍 컨트롤러(미도시)를 포함한다.In order to accomplish the above object, a liquid crystal display according to the present invention is characterized in that pixels are formed for each region defined by the intersection of the gate lines GL and the data lines DL, as shown in FIG. 4 An antistatic circuit 500 formed on the first non-display area 130 of the panel 100 to prevent static electricity flowing into the panel 100, a second ratio of the panel 100 to the panel 100, A plurality of gate-in-panels (GIP) 200 formed in the display region 120 for sequentially inputting a scan signal to the gate lines, pads 140 formed in the first non-display region Panel input lines 700, which are gates for connecting the gate-in-panel 200 and the gate-in-panel 200, are formed on the same layer as the source / drain of the thin- When the static electricity prevention circuit 500 is connected (Not shown) for supplying data voltages to the data lines, and a timing controller (not shown) for controlling operations of the source drive IC and the gate-in panel ).

한편, 도 4는 상기한 바와 같은 구성요소들을 포함하고 있는 액정표시장치의 패널(100) 중, 특히, 상기 소스 드라이브 IC 및 상기 타이밍 컨트롤러와 상기 패널(100)이 테이프 캐리어 패키지(TCP) 등을 통해 연결되는 제1비표시영역(130)을 나타낸 것으로서, 상기 제1비표시영역(130)에는 상기 소스 드라이브 IC 및 상기 타이밍 컨트롤러가 연결될 수 있도록 복수의 패드(140)들이 형성되어 있다.4 illustrates a structure of a panel 100 of a liquid crystal display device including the above components, in particular, the source drive IC, the timing controller, and the panel 100 are connected to a tape carrier package (TCP) A plurality of pads 140 are formed in the first non-display area 130 so that the source drive IC and the timing controller can be connected to each other.

상기 패드(140)들은 상기 게이트인패널 입력라인(700)을 통해 상기 게이트인패널(200)과 연결되어 있으며, 상기 게이트인패널(200)은 상기 패널(100)의 표시영역(110)에 형성되어 있는 게이트라인(GL)과 연결되어 있다.The pads 140 are connected to the gate panel 200 through the gate panel input line 700 and the gate panel 200 is formed in the display area 110 of the panel 100. [ And is connected to the gate line GL.

또한, 상기 패드(140)들은 상기 표시영역(110)에 형성되어 있는 데이터라인(DL)들과도 연결되어 있다.Also, the pads 140 are connected to the data lines DL formed in the display region 110.

한편, 상기 소스 드라이브 IC와 상기 타이밍 컨트롤러는 하나의 집적회로(IC)로 형성되어, 상기 제1비표시영역(130)에 형성될 수 있다. 이 경우, 상기 패드(140)는 상기 집적회로(IC)의 핀들과 연결될 수 있다.
Meanwhile, the source driver IC and the timing controller may be formed of an integrated circuit (IC), and may be formed in the first non-display area 130. [ In this case, the pad 140 may be connected to the pins of the integrated circuit (IC).

우선, 상기 패널(100)은 상기 표시영역(110)에 형성된 상기 게이트라인들(DL1 내지 DLn)과 상기 데이터라인들(DL1 내지 DLm)의 교차로 정의되는 영역마다 형성된, 박막트랜지스터(TFT)와, 픽셀전극을 포함하는 픽셀들을 구비한다. The panel 100 includes a thin film transistor (TFT) formed at each intersection of the gate lines DL1 to DLn and the data lines DL1 to DLm formed in the display region 110, And includes pixels including a pixel electrode.

상기 박막트랜지스터(TFT)는 상기 게이트라인으로부터 공급되는 스캔신호에 응답하여, 상기 데이터라인으로부터 공급된 데이터전압을 상기 픽셀전극에 공급한다. 상기 픽셀전극이 상기 데이터전압에 응답하여 공통전극과의 사이에 위치하는 액정을 구동함으로써 빛의 투과율이 조절된다. The thin film transistor (TFT) supplies a data voltage supplied from the data line to the pixel electrode in response to a scan signal supplied from the gate line. The transmittance of light is adjusted by driving the liquid crystal in which the pixel electrode is located in contact with the common electrode in response to the data voltage.

본 발명에 적용되는 패널의 액정모드는, TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 종류의 액정모드도 가능하다. 또한, 본 발명에 따른 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.The liquid crystal mode of the panel applicable to the present invention may be any mode of liquid crystal mode as well as a TN mode, a VA mode, an IPS mode, and an FFS mode. Further, the liquid crystal display device according to the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device.

상기 패널(100) 중, 영상이 출력되는 표시영역(110)의 외곽 중 제1비표시영역(130)에는 상기한 바와 같이, 정전기 방지회로(500) 및 패드(140) 등이 형성되어 있다.The electrostatic discharge protection circuit 500 and the pad 140 are formed in the first non-display area 130 of the panel 100 out of the display area 110 where the image is output.

또한, 상기 패널(100)의 비표시영역들 중 상기 제1비표시영역(130)과 인접되어 있는 제2비표시영역(120)에는 상기 게이트인패널(200)이 복수개 형성되어 있다.A plurality of gate-in panels 200 are formed in the second non-display area 120 adjacent to the first non-display area 130 among the non-display areas of the panel 100.

또한, 상기 제1비표시영역(130)과 상기 제2비표시영역(120)에는 상기 게이트인패널(200)들 각각과 상기 패드(140)들 각각을 연결시키기 위한 게이트인패널 입력라인(700)들이 형성되어 있다.
The first non-display area 130 and the second non-display area 120 are provided with a panel input line 700, which is a gate for connecting each of the gate insides 200 and the pads 140, Are formed.

다음, 상기 게이트인패널(200)(Gate In Panel : GIP)들은, 상기 제2비표시영역(120)에 형성되어 있으며, 상기 타이밍 컨트롤러(미도시)에서 생성된 게이트 제어신호(GCS)들을 이용하여, 상기 게이트라인들 각각에 순차적으로 게이트온신호를 공급한다. Next, the gate-in-panel (GIP) 200 is formed in the second non-display area 120 and uses gate control signals (GCS) generated in the timing controller And sequentially supplies a gate-on signal to each of the gate lines.

여기서, 상기 게이트온신호는 상기 게이트라인들에 연결되어 있는 스위칭용 박막트랜지스터를 턴온시킬 수 있는 전압을 말한다. 상기 스위칭용 박막트랜지스터를 턴오프시킬 수 있는 전압은 게이트오프신호라하며, 상기 게이트온신호와 상기 게이트오프신호를 총칭하여 스캔신호라 한다. Here, the gate-on signal refers to a voltage capable of turning on the switching thin film transistor connected to the gate lines. The voltage capable of turning off the switching thin film transistor is referred to as a gate off signal, and the gate on signal and the gate off signal are generically referred to as a scan signal.

상기 박막트랜지스터가 N타입인 경우, 상기 게이트온신호는 하이레벨의 전압이며, 상기 게이트오프신호는 로우레벨의 전압이다. 상기 박막트랜지스터가 P타입인 경우, 상기 게이트온신호는 로우레벨의 전압이며, 상기 게이트오프신호는 하이레벨의 전압이다.
When the thin film transistor is of the N type, the gate on signal is a high level voltage and the gate off signal is a low level voltage. When the thin film transistor is of the P type, the gate on signal is a low level voltage and the gate off signal is a high level voltage.

다음, 상기 소스 드라이브 IC는, 상기 타이밍 컨트롤러로부터 전송되어온 디지털 영상데이터를 데이터전압으로 변환하여 상기 게이트라인에 스캔신호가 공급되는 1수평기간마다 1수평라인분의 상기 데이터전압을 상기 데이터라인들에 공급한다. 즉, 상기 소스 드라이브 IC는, 상기 패널(100)의 제1비표시영역(130)에서 상기 데이터라인(DL)들과 연결되어 있으며, 상기 데이터라인들로 데이터전압을 공급하는 기능을 수행한다.Next, the source driver IC converts the digital image data transmitted from the timing controller into a data voltage, and supplies the data voltage of one horizontal line to the data lines for every one horizontal period in which a scan signal is supplied to the gate line Supply. That is, the source driver IC is connected to the data lines DL in the first non-display region 130 of the panel 100 and supplies data voltages to the data lines.

상기 소스 드라이브 IC는, 칩온필름(COF) 형태로 상기 패널(100)에 형성된 패드(140)에 연결되거나, 테이프 캐리어 패키지(TCP) 형태로 상기 패드(140)에 연결될 수 있으며, 상기 패널 상에 직접 장착되거나 형성될 수도 있다. 상기 소스 드라이브 IC의 갯수는 상기 패널의 크기, 상기 패널의 해상도 등에 따라 다양하게 설정될 수 있다. The source drive IC may be coupled to a pad 140 formed on the panel 100 in the form of a chip-on-film (COF) or may be connected to the pad 140 in the form of a tape carrier package (TCP) Or may be directly mounted or formed. The number of the source drive ICs may be variously set according to the size of the panel, the resolution of the panel, and the like.

상기 소스 드라이브 IC는, 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압들을 이용하여, 상기 영상데이터를 상기 데이터전압으로 변환시킨 후 상기 데이터라인으로 출력시킨다. 이를 위해, 상기 소스 드라이브 IC(300)는, 쉬프트 레지스터부, 래치부, 디지털 아날로그 변환부(DAC) 및 출력버퍼를 포함하고 있다. The source driver IC converts the image data into the data voltage using gamma voltages supplied from a gamma voltage generator (not shown), and outputs the data voltage to the data line. To this end, the source drive IC 300 includes a shift register unit, a latch unit, a digital-analog converter (DAC), and an output buffer.

상기 쉬프트 레지스터부는, 상기 타이밍 컨트롤러로부터 수신된 데이터 제어신호들(SSC, SSP 등)을 이용하여 샘플링 신호를 출력한다.The shift register unit outputs a sampling signal using data control signals (SSC, SSP, etc.) received from the timing controller.

상기 래치부는 상기 타이밍 컨트롤러로부터 순차적으로 수신된 상기 디지털 영상데이터(Data)를 래치하고 있다가, 상기 디지털 아날로그 변환부(DAC)로 동시에 출력하는 기능을 수행한다. The latch unit latches the digital image data (Data) sequentially received from the timing controller, and simultaneously outputs the latched digital image data (Data) to the digital-analog converter (DAC).

상기 디지털 아날로그 변환부는 상기 래치부로부터 전송되어온 상기 영상데이터들을 동시에 정극성 또는 부극성의 데이터전압으로 변환하여 출력한다. 즉, 상기 디지털 아날로그 변환부는, 상기 감마전압 발생부(도시하지 않음)로부터 공급되는 감마전압을 이용하여, 상기 타이밍 컨트롤러로부터 전송되어온 극성제어신호(POL)에 따라, 상기 영상데이터들을 정극성 또는 부극성의 데이터전압으로 변환하여 상기 데이터라인들로 출력한다. The digital-to-analog converter converts the image data transmitted from the latch unit into a data voltage of positive or negative polarity and outputs the same. That is, the digital-to-analog converter converts the image data into a positive polarity signal or a negative polarity signal according to the polarity control signal POL transmitted from the timing controller, using the gamma voltage supplied from the gamma voltage generator (not shown) Polarity data voltage and outputs the data voltage to the data lines.

상기 출력버퍼는 상기 디지털 아날로그 변환부로부터 전송되어온 정극성 또는 부극성의 데이터전압을, 상기 타이밍 컨트롤러로부터 전송되어온 소스 출력 인에이블 신호(SOE)에 따라, 상기 패널의 데이터라인(DL)들로 출력한다.
The output buffer outputs the positive or negative polarity data voltage transmitted from the digital-analog converter to the data lines (DL) of the panel in accordance with the source output enable signal (SOE) transmitted from the timing controller do.

다음, 상기 타이밍 컨트롤러(미도시)는, 외부 시스템으로부터 입력되는 타이밍 신호, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터 인에이블 신호(DE) 등을 이용하여, 상기 게이트인패널(GIP)(200)들의 동작 타이밍을 제어하기 위한 게이트 제어신호(GCS)와 상기 소스 드라이브 IC들의 동작 타이밍을 제어하기 위한 데이터 제어신호(DCS)를 생성하며, 상기 소스 드라이브 IC로 전송될 영상데이터를 생성한다. Next, the timing controller (not shown), using the timing signals input from the external system, that is, the vertical synchronization signal Vsync, the horizontal synchronization signal Hsync, and the data enable signal DE, Generates a gate control signal (GCS) for controlling the operation timing of the panel (GIP) 200 and a data control signal (DCS) for controlling the operation timing of the source drive ICs, And generates data.

이를 위해, 상기 타이밍 컨트롤러는, 상기 외부 시스템으로부터 입력영상데이터(Input Data) 및 타이밍 신호들을 수신하기 위한 수신부, 각종 제어신호들을 생성하기 위한 제어신호 생성부, 상기 입력영상데이터를 재정렬하여, 재정렬된 영상데이터(Data)를 출력하기 위한 데이터 정렬부 및 상기 제어신호들과 상기 영상데이터를 출력하기 위한 출력부를 포함한다. The timing controller may include a receiver for receiving input image data and timing signals from the external system, a control signal generator for generating various control signals, a rearrangement unit for rearranging the input image data, A data arrangement unit for outputting the image data, and an output unit for outputting the control signals and the image data.

즉, 상기 타이밍 컨트롤러는, 상기 외부 시스템으로부터 입력되는 입력영상데이터(Input Data)를 상기 패널(100)의 구조 및 특성에 맞게 재정렬시켜, 재정렬된 상기 영상데이터를 상기 소스 드라이브 IC로 전송한다. 이러한 기능은, 상기 데이터 정렬부에서 실행될 수 있다. That is, the timing controller rearranges the input image data input from the external system according to the structure and characteristics of the panel 100, and transmits the re-arranged image data to the source drive IC. Such a function can be executed in the data arrangement section.

상기 타이밍 컨트롤러는 상기 외부 시스템으로부터 전송되어온 타이밍 신호들, 즉, 수직동기신호(Vsync), 수평동기신호(Hsync) 및 데이터인에이블신호(DE) 등을 이용하여, 상기 소스 드라이브 IC를 제어하기 위한 데이터 제어신호(DCS) 및 상기 게이트 구동부를 제어하기 위한 게이트 제어신호(GCS)를 생성하여, 상기 제어신호들을 상기 소스 드라이브 IC와 상기 게이트 구동부로 전송하는 기능을 수행한다. 이러한 기능은, 상기 제어신호 생성부에서 실행될 수 있다. The timing controller is a circuit for controlling the source drive IC by using timing signals transmitted from the external system, that is, a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync) and a data enable signal Generates a data control signal (DCS) and a gate control signal (GCS) for controlling the gate driver, and transmits the control signals to the source driver IC and the gate driver. This function can be executed in the control signal generation unit.

상기 제어신호 생성부에서 생성되는 데이터 제어신호들에는 소스 스타트 펄스(SSP), 소스 쉬프트 클럭신호(SSC), 소스 출력 이네이블 신호(SOE), 극성제어신호(POL) 등이 포함된다. The data control signals generated by the control signal generator include a source start pulse SSP, a source shift clock signal SSC, a source output enable signal SOE and a polarity control signal POL.

상기 제어신호 생성부에서 생성되는 게이트 제어신호(GCS)들로는 게이트 스타트 펄스(GSP), 게이트 스타트 신호(VST), 게이트 쉬프트 클럭(GSC), 게이트 출력 인에이블 신호(GOE), 게이트 스타트신호(VST), 게이트 클럭(GCLK) 등이 있다.
The gate control signals GCS generated by the control signal generator include a gate start pulse GSP, a gate start signal VST, a gate shift clock GSC, a gate output enable signal GOE, a gate start signal VST ), A gate clock (GCLK), and the like.

마지막으로, 상기 정전기 방지회로(500)는, 상기 데이터라인으로 유입되는 정전기를 차단하거나, 또는 상기 게이트인패널(200)로 유입되는 정전기를 차단하기 위해, 상기 제1비표시영역(130)에 형성되어 있다. The electrostatic discharge prevention circuit 500 is connected to the first non-display area 130 to block the static electricity flowing into the data line or to block the static electricity flowing into the gate- Respectively.

상기 정전기 방지회로(500)와 상기 게이트인패널 입력라인(700) 사이에는, 상기 패드(140)와 상기 게이트인패널 연결라인(700)을 통해 상기 게이트인패널(200)로 유입되는 정전기를 상기 정전기 방지회로(500)로 유도하기 위해, 정전기 방지회로 라인(510)이 형성되어 있다. A static electricity flowing into the gate panel 200 through the pad 140 and the gate panel connection line 700 is connected between the static electricity prevention circuit 500 and the gate panel input line 700, An antistatic circuit line 510 is formed for directing to the antistatic circuit 500.

즉, 상기 정전기 방지회로 라인(510)은, 상기 게이트인패널 입력라인(700)들 각각을 상기 정전기 방지회로 라인(510)에 연결시키고 있다. 따라서, 상기 정전기 방지회로 라인(510)은 상기 게이트인패널 입력라인(700)의 수만큼 상기 패널에 형성된다. That is, the anti-static circuit line 510 connects each of the gate-panel input lines 700 to the anti-static circuit line 510. Thus, the antistatic circuit line 510 is formed on the panel by the number of gate-in panel input lines 700.

여기서, 상기 정전기 방지회로 라인(510)은, 상기 게이트인패널 입력라인(700)과의 오버랩(Overap)되는 면적을 넓히기 위해 다음과 같은 형태로 상기 패널 상에 형성된다.Here, the anti-static circuit line 510 is formed on the panel in the following manner in order to widen the area overlaid with the gate-panel input line 700.

첫째, 도 4의 C로 표시된 부분과 같이, 상기 정전기 방지회로 라인(510)들 중 상기 게이트인패널 입력라인들과 오버랩되는 부분은 굴곡지게 형성될 수 있다.First, as shown in part C of FIG. 4, a part of the antistatic circuit lines 510, which overlaps the panel input lines as the gate, may be curved.

둘째, 도 4의 D로 표시된 부분과 같이, 상기 정전기 방지회로 라인(510)은 상기 게이트인패널 입력라인(700)과 나란한 방향으로 오버랩되도록 형성될 수 있다. Second, as shown in FIG. 4D, the anti-static circuit line 510 may be formed to overlap with the gate-panel input line 700 in a side-by-side direction.

셋째, 도 4의 E로 표시된 부분과 같이, 상기 게이트인패널 입력라인(700)과 오버랩되는 부분의 상기 정전기 방지회로 라인(510)의 폭은, 상기 게이트인패널 입력라인과 오버랩되지 않는 부분의 폭보다 크게 형성될 수 있다. 4, the width of the antistatic circuit line 510 at the portion overlapping with the gate-panel input line 700 is equal to the width of the portion that does not overlap with the gate-panel input line The width may be larger than the width.

본 발명에서 상기 정전기 방지회로 라인(510)이, 상기한 바와 같은 형태로 형성되는 이유는, 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700)이 오버랩되는 부분을 크게 해서, 상기 게이트인패널 입력라인(700)과 상기 정전기 방지회로 라인(510) 사이의 캐패시턴스(Cov)가 커지도록 하기 위함이다. In the present invention, the antistatic circuit line 510 is formed in the above-described manner because the portion where the antistatic circuit line 510 overlaps with the gate-panel input line 700 is enlarged, The capacitance Cov between the gate-in panel input line 700 and the antistatic circuit line 510 is increased.

즉, 상기 게이트인패널 입력라인(700)과 상기 정전기 방지회로 라인(510) 사이의 캐패시턴스(Cov)가 커지면, 상기 게이트인패널 입력라인(700)과 상기 정전기 방지회로 라인(510) 사이의 유도전압(Vov)이 작아지게 된다. 상기 유도전압(Vov)이커기게 되면, 상기 게이트인패널 입력라인(700)과 상기 정전기 방지회로 라인(510) 사이의 게이트 절연물에서 브레이크다운(Breakdown)이 발생되는 현상이 방지될 수 있다. 이로 인해, 상기 정전기 방지회로 라인(510) 및 상기 정전기 방지회로(500)가 손상되지 않고 정상적으로 동작될 수 있다.That is, as the capacitance Cov between the gate-in panel input line 700 and the anti-static circuit line 510 increases, the inductance between the gate-in panel input line 700 and the anti-static circuit line 510 The voltage Vov becomes small. When the induced voltage Vov is generated, breakdown may be prevented from occurring in the gate insulation between the gate-in panel input line 700 and the anti-static circuit line 510. As a result, the anti-static circuit line 510 and the anti-static circuit 500 can be normally operated without being damaged.

상기한 바와 같은 현상에 대한 구체적인 설명은 도 5 내지 도 7을 참조하여 설명된다.
A detailed description of the above-described phenomenon will be described with reference to Figs. 5 to 7. Fig.

도 5는 도 4에 도시된 F-F'부분의 단면을 나타낸 예시도이고, 도 6은 도 4에 도시된 투명전극과 게이트인패널 라인 간에 정전기에 의한 데미지가 줄어드는 원리를 설명하기 위한 회로도이며, 도 7은 본 발명에 따른 액정표시장치에서 정전기 방지회로의 기능을 설명하기 위한 예시도이다. FIG. 5 is an exemplary view showing a cross section taken along a line F-F 'shown in FIG. 4, and FIG. 6 is a circuit diagram illustrating a principle of reducing electrostatic damage between a transparent electrode and a gate panel line shown in FIG. And FIG. 7 is an exemplary view for explaining the function of the static electricity prevention circuit in the liquid crystal display device according to the present invention.

우선, 도 5를 참조하여, 본 발명에 따른 액정표시장치에 적용되는 상기 패널(100)의 제조 방법을 설명하면 다음과 같다.First, referring to FIG. 5, a method of manufacturing the panel 100 applied to the liquid crystal display device according to the present invention will be described.

첫째, 유리기판(190) 상에 게이트라인(GL)이 형성된다. 이때, 상기 게이트인패널 입력라인(700)도 함께 형성된다.First, a gate line GL is formed on a glass substrate 190. At this time, the gate-in panel input line 700 is also formed.

둘째, 상기 게이트인패널 입력라인(700)을 포함한 상기 유리기판(190) 상에 게이트 절연막(GATE insulator)(GI)이 증착된다.Second, a gate insulator (GI) is deposited on the glass substrate 190 including the gate-in panel input line 700.

셋째, 상기 게이트 절연막(GI) 상에, 상기 픽셀들 각각에 형성되는 박막트랜지스터의 소스 및 드레인이 형성된다. 이때, 상기 게이트 절연막(GI) 상에 상기 정전기 방지회로 라인(510)이 함께 형성된다. 상기 정전기 방지회로 라인(510)은 상기 소스 및 드레인과 동일한 물질로 형성될 수도 있으나, 다른 물질로 형성될 수도 있다. Third, a source and a drain of the thin film transistor formed in each of the pixels are formed on the gate insulating film GI. At this time, the antistatic circuit line 510 is formed on the gate insulating layer GI. The anti-static circuit line 510 may be formed of the same material as the source and the drain, but may be formed of another material.

넷째, 상기 정전기 방지회로 라인(510)을 포함한 상기 게이트 절연막 상에 보호막(PAS)이 형성되며, 상기 보호막(PAS) 상에 투명전극(픽셀전극)이 형성된다.Fourth, a protective film PAS is formed on the gate insulating film including the antistatic circuit line 510, and a transparent electrode (pixel electrode) is formed on the protective film PAS.

즉, 종래에는 상기 투명전극과 동일한 레이어에 상기 정전기 방지회로 라인이 형성되었으나, 본 발명에서는 상기 정전기 방지회로 라인(510)이 상기 게이트 절연막(GI) 상에 형성되어 있다.That is, in the related art, the antistatic circuit line is formed on the same layer as the transparent electrode. However, in the present invention, the antistatic circuit line 510 is formed on the gate insulating layer GI.

상기한 바와 같이 게이트 절연막 상에 상기 정전기 방지회로 라인(510)을 형성시킨 이유는, 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 간의 캐피시턴스를 크게 하기 위함이다.The reason why the antistatic circuit line 510 is formed on the gate insulating layer as described above is to increase the capacitance between the antistatic circuit line 510 and the gate-panel input line 700.

즉, 도 4 및 도 5에 도시된 바와 같이, 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 양단에 걸리는 전압(Induced voltage)(이하, 간단히 '유도전압(Vov)'이라 함)은, 아래의 [수학식 1]과 같다. That is, as shown in FIGS. 4 and 5, an induced voltage (hereinafter simply referred to as an 'induced voltage Vov') across the antistatic circuit line 510 and the gate- Is expressed by the following equation (1).

이 경우, 상기 유도전압(Vov)이 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 양단의 브레이크다운전압(Vbreakdown)보다 커지면, 상기 정전기 방지회로 라인(510)과 상기 GIP입력라인(700) 사이의 게이트 절연막(GI)이 파손되는 브레이크다운(Breakdown) 현상이 발생될 수 있다. In this case, if the induced voltage Vov is greater than the breakdown voltage Vbreakdown between the antistatic circuit line 510 and the gate-panel input line 700, the anti-static circuit line 510 and the GIP A breakdown phenomenon in which the gate insulating film GI between the input lines 700 is broken may occur.

그러나, 본 발명에서는 상기한 바와 같이, 상기 정전기 방지회로 라인(510)을 상기 게이트 절연막(GI) 상에 형성시킴으로써, 게이트인패널 입력라인(700)과 상기 정전기 방지회로 라인(510) 사이의 간격을 좁히고 있다.However, in the present invention, by forming the antistatic circuit line 510 on the gate insulating film GI, the gap between the gate-in panel input line 700 and the antistatic circuit line 510 .

즉, 상기 유도전압(Vov)은 아래의 [수학식 1]에 기재된 바와 같이, 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 사이의 캐패시턴스(Overlap capacitance between ITO and GATE)(이하, 간단히 '오버랩 캐패시턴스'라고 함)(Cov)에 반비례하며, 상기 오버랩 캐패시턴스(Cov)는 [수학식 2]에 기재된 바와 같이, 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 사이의 거리(Dov_SD)에 반비례한다.That is, the induced voltage Vov is a capacitance between the antistatic circuit line 510 and the gate-panel input line 700, as described in Equation (1) below. (Cov), which is inversely proportional to the capacitance of the panel input line (hereinafter simply referred to as "overlap capacitance") Cov, and the overlap capacitance Cov is inversely proportional to the capacitance of the antistatic circuit line 510 and the gate- Is inversely proportional to the distance (Dov_SD)

따라서, 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 사이의 거리(Dov_SD)가 작아지면, 상기 오버랩 캐패시턴스(Cov)가 증가하며, 상기 오버랩 캐패시턴스가 증가하면, 상기 유도전압(Vov)이 작아진다.Accordingly, when the distance Dov_SD between the antistatic circuit line 510 and the gate-in panel input line 700 is reduced, the overlap capacitance Cov increases, and when the overlap capacitance increases, (Vov) becomes smaller.

상기 유도전압(Vov)이 작아지면, 결구, 상기 유도전압(Vov)이 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 양단의 브레이크다운전압(Vbreakdown)보다 작아지기 때문에, 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 사이에 형성되어 있는 상기 게이트 절연막(GI)에서 브레이크다운이 발생되지 않는다. 이로 인해, 상기 게이트 절연막(GI)이 손상되는 현상이 발생되지 않는다.As the induced voltage Vov becomes smaller, the induced voltage Vov becomes smaller than the breakdown voltage Vbreakdown between the antistatic circuit line 510 and the gate panel input line 700, No breakdown occurs in the gate insulating film GI formed between the antistatic circuit line 510 and the gate-in panel input line 700. Therefore, the gate insulating film GI is not damaged.

따라서, 상기 정전기 방지회로 라인(510) 및 상기 정전기 방지회로(500)도 정상적으로 동작될 수 있다. Accordingly, the anti-static circuit line 510 and the anti-static circuit 500 may operate normally.

Figure 112012109369599-pat00001
Figure 112012109369599-pat00001

Figure 112012109369599-pat00002
Figure 112012109369599-pat00002

한편, 상기에서 도 4를 참조하여 설명된 바와 같이, 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700)과의 오버랩(Overap)되는 면적을 넓힌 이유는, [수학식 2]에서 상기 정전기 방지회로 라인(510)과 상기 게이트인패널 입력라인(700) 간의 오버랩 면적(A)을 크게 하기 위함이다.4, the reason why the overlap area of the anti-static circuit line 510 and the gate-in panel input line 700 is widened is as follows: " (2) " (A) between the antistatic circuit line (510) and the gate-in panel input line (700).

즉, 상기에서 설명된 바와 같이, 상기 오버랩 면적(A)이 커지면, 상기 오버랩 캐패시턴스(Cov)가 증가하고, 상기 오버랩 캐패시턴스가 증가하면, 상기 유도전압(Vov)이 작아지며, 상기 유도전압(Vov)이 작아지면 상기 게이트 절연막(GI)에서 브레이크다운(Breakdown) 현상이 발생되지 않기 때문이다. That is, as described above, when the overlap area A is increased, the overlap capacitance Cov increases, and when the overlap capacitance increases, the induced voltage Vov becomes smaller, and the induced voltage Vov The breakdown phenomenon does not occur in the gate insulating film GI.

또한, 상기한 바와 같은 본 발명에 의하면, 상기 정전기 방지회로 라인(501)과 상기 게이트인패널 연결라인(700) 간의 오버랩 캐패시턴스(Cov)가, 상기 게이트인패널 연결라인(700)과 상기 게이트인패널(GIP) 가의 캐패시턴스(Cov_gip) 보다 크기 때문에, 도 7에 도시된 바와 같이, 상기 게이트인패널 입력라인(700)으로 정전기가 유도된 경우, 상기 정전기는 상기 오버랩 캐패시턴스(Cov)에 충전된다. 따라서, 상기 정전기에 의해 상기 게이트인패널(GIP)(200)이 보호될 수 있다. The overlap capacitance Cov between the antistatic circuit line 501 and the gate panel connection line 700 is greater than the overlap capacitance Cov between the gate panel connection line 700 and the gate panel connection line 700. [ Since the panel GIP is larger than the capacitance Cov_gip of the panel GIP, the static electricity is charged into the overlap capacitance Cov when the static electricity is induced in the gate panel input line 700, as shown in FIG. Therefore, the gate in panel (GIP) 200 can be protected by the static electricity.

또한, 상기한 바와 같은 본 발명에 의하면, 추가적인 비용 발생 없이, 상기 정전기 방지회로 라인의 캐패시턴스를 크게 설계함으로써, 정전기성 전하(Charge)에 의한 데미지가 제거될 수 있다. In addition, according to the present invention as described above, the damage caused by the electrostatic charge can be removed by designing the capacitance of the anti-static circuit line without any additional cost.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100 : 패널 200 : 게이트인패널(GIP)
500 : 정전기 방지회로 510 : 정전기 방지회로 라인
700 : 게이트인패널 입력라인 140 : 패드100: Panel 200: Gate In Panel (GIP)
500: antistatic circuit 510: antistatic circuit line
700: gate in panel input line 140: pad

Claims (10)

게이트라인들과 데이터라인들의 교차에 의해 정의되는 영역마다 픽셀들이 형성되어 있는 패널;
상기 패널로 유입되는 정전기를 방지하기 위해 상기 패널의 제1비표시영역에 형성되어 있는 정전기 방지회로;
상기 패널의 제2비표시영역에 형성되어 상기 게이트라인들로 순차적으로 스캔신호를 입력하기 위한 복수의 게이트인패널(GIP)들;
상기 제1비표시영역에 형성되어 있는 패드들 각각과 상기 게이트인패널들 각각을 연결시키기 위한 게이트인패널 입력라인들; 및
상기 게이트인패널 입력라인들 각각에 연결되고, 상기 픽셀에 형성된 박막트랜지스터의 소스 및 드레인과 동일한 층에 형성되어 상기 게이트인패널들 각각과 상기 정전기 방지회로를 연결시키기 위한 정전기 방지회로 라인들을 포함하는 액정표시장치. A panel in which pixels are formed for each region defined by the intersection of gate lines and data lines;
An antistatic circuit formed in a first non-display area of the panel to prevent static electricity flowing into the panel;
A plurality of gate-in-panels (GIPs) formed in a second non-display area of the panel for sequentially inputting a scan signal to the gate lines;
Panel input lines that are gates for connecting each of the pads formed in the first non-display area and the gate-in panels; And
And antistatic circuit lines connected to each of the gate-panel input lines and formed in the same layer as the source and drain of the thin film transistor formed in the pixel to connect each of the gate-in panels to the antistatic circuit Liquid crystal display device. 제 1 항에 있어서,
상기 정전기 방지회로 라인들은, 상기 복수의 게이트인패널 입력라인들과 오버랩되는 부분에서 굴곡지게 형성되는 액정표시장치.The method according to claim 1,
Wherein the antistatic circuit lines are formed to be bent at a portion overlapping with the plurality of gate panel input lines. 제 1 항에 있어서,
상기 정전기 방지회로 라인은, 상기 게이트인패널 입력라인과 나란한 방향으로 오버랩되도록 형성되는 액정표시장치.The method according to claim 1,
Wherein the anti-static circuit line is formed to overlap in a direction parallel to the gate-panel input line. 제 1 항에 있어서,
상기 게이트인패널 입력라인과 오버랩되는 부분의 상기 정전기 방지회로 라인의 폭은, 상기 게이트인패널 입력라인과 오버랩되지 않는 부분의 폭보다 큰 액정표시장치.The method according to claim 1,
Wherein a width of the antistatic circuit line at a portion overlapping the gate-in panel input line is greater than a width of a portion that does not overlap with the gate-panel input line. 제 1 항에 있어서,
상기 정전기 방지회로 라인은, 상기 픽셀에 형성된 박막트랜지스터의 소스 및 드레인과 동일한 물질로 형성되는 액정표시장치.The method according to claim 1,
Wherein the antistatic circuit line is formed of the same material as the source and the drain of the thin film transistor formed on the pixel. 게이트라인들과 데이터라인들의 교차에 의해 정의되는 영역마다 픽셀들이 형성되어 있는 패널;
상기 패널로 유입되는 정전기를 방지하기 위해 상기 패널의 제1비표시영역에 형성되어 있는 정전기 방지회로;
상기 패널의 제2비표시영역에 형성되어 상기 게이트라인들로 순차적으로 스캔신호를 입력하기 위한 복수의 게이트인패널(GIP)들;
상기 제1비표시영역에 형성되어 있는 패드들 각각과 상기 게이트인패널들 각각을 연결시키기 위한 게이트인패널 입력라인들; 및
상기 복수의 게이트인패널 입력라인들과 오버랩되는 부분에서 굴곡지게 형성되어 있으며, 상기 게이트인패널들 각각과 상기 정전기 방지회로를 연결시키기 위한 정전기 방지회로 라인들을 포함하는 액정표시장치. A panel in which pixels are formed for each region defined by the intersection of gate lines and data lines;
An antistatic circuit formed in a first non-display area of the panel to prevent static electricity flowing into the panel;
A plurality of gate-in-panels (GIPs) formed in a second non-display area of the panel for sequentially inputting a scan signal to the gate lines;
Panel input lines that are gates for connecting each of the pads formed in the first non-display area and the gate-in panels; And
And antistatic circuit lines formed to bend at a portion overlapping the plurality of gate-panel input lines and connecting each of the gate-in panels to the anti-static circuit. 제 6 항에 있어서,
상기 정전기 방지회로 라인은, 상기 게이트인패널 입력라인과 나란한 방향으로 오버랩되도록 형성되는 액정표시장치.The method according to claim 6,
Wherein the anti-static circuit line is formed to overlap in a direction parallel to the gate-panel input line. 제 6 항에 있어서,
상기 게이트인패널 입력라인과 오버랩되는 부분의 상기 정전기 방지회로 라인의 폭은, 상기 게이트인패널 입력라인과 오버랩되지 않는 부분의 폭보다 큰 액정표시장치.The method according to claim 6,
Wherein a width of the antistatic circuit line at a portion overlapping the gate-in panel input line is greater than a width of a portion that does not overlap with the gate-panel input line. 제 6 항에 있어서,
상기 정전기 방지회로 라인은, 상기 픽셀에 형성된 박막트랜지스터의 소스 및 드레인과 동일한 층에 형성되는 액정표시장치.The method according to claim 6,
Wherein the antistatic circuit line is formed on the same layer as the source and drain of the thin film transistor formed on the pixel. 제 6 항에 있어서,
상기 정전기 방지회로 라인은, 상기 픽셀에 형성된 박막트랜지스터의 소스 및 드레인과 동일한 물질로 형성되는 액정표시장치.The method according to claim 6,
Wherein the antistatic circuit line is formed of the same material as the source and the drain of the thin film transistor formed on the pixel.
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