KR101938230B1 - Method for manufacturing semiconductor device and etching apparatus for making epitaxial lift-off process faster by applying voltage - Google Patents

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Abstract

에피택셜 리프트오프에 의한 반도체 소자의 제조 방법은, 식각 용액에 의해 제거될 수 있는 희생층 및 상기 희생층을 포함하는 대상체를 제공하는 단계; 및 상기 대상체를 식각 용액에 노출시켜 상기 대상체에 포함된 상기 희생층을 제거하는 단계를 포함하되, 상기 희생층을 제거하는 단계는 상기 대상체가 양의 극성을 띠도록 전압을 인가하는 단계를 포함한다. 상기 방법에 의하면, 식각 용액에 의해 제거될 수 있는 희생층을 포함하는 대상체와 상기 식각 용액에 일정 전압을 인가하여 용액 내에 [HF2-] 또는 [H2F3-] 이온들을 생성할 수 있고, 이 경우 상기 희생층의 내부 결합 구조가 분해되는 속도가 빨라지므로, 결과적으로 ELO 공정에 소요되는 시간이 줄어든다. 따라서, 오랜 공정 시간으로 인하여 기판 표면이 식각액에 의해 손상되는 등의 문제를 해결할 수 있다.A method of manufacturing a semiconductor device by epitaxial lift-off includes the steps of: providing a sacrificial layer which can be removed by an etching solution; and a sacrificial layer; And removing the sacrificial layer included in the object by exposing the object to an etching solution, wherein removing the sacrificial layer includes applying a voltage such that the object has a positive polarity . According to this method, it is possible to generate [HF 2 -] or [H 2 F 3 -] ions in a solution by applying a constant voltage to the object and a sacrificial layer which can be removed by the etching solution, The internal bond structure of the sacrificial layer is decomposed at a high rate, and consequently, the time required for the ELO process is reduced. Therefore, the problem that the surface of the substrate is damaged by the etchant due to a long process time can be solved.

Description

전압을 인가하여 에피택셜 리프트오프 공정을 고속화하기 위한 반도체 소자의 제조 방법 및 식각 장비{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE AND ETCHING APPARATUS FOR MAKING EPITAXIAL LIFT-OFF PROCESS FASTER BY APPLYING VOLTAGE}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device manufacturing method and an etching apparatus for increasing the speed of an epitaxial lift-off process by applying a voltage,

실시예들은 반도체 소자의 제조 방법 및 식각 장비에 관한 것으로서, 보다 구체적으로는 희생층이 포함된 대상체와 식각 용액에 전압을 인가하여 희생층이 식각되는 속도를 빠르게 함으로써 에피택셜 리프트오프 공정을 고속화하기 위한 반도체 소자의 제조 방법 및 식각 장비에 관한 것이다.More particularly, the present invention relates to a method of manufacturing a semiconductor device and an etching apparatus, and more particularly, to a method of manufacturing a semiconductor device and a method of manufacturing the same by increasing the rate at which a sacrificial layer is etched by applying a voltage to a target object and an etching solution, And a method of manufacturing the same.

실리콘(Si)은 다양한 반도체 소자에 응용되고 있으며, 이 중 대표적인 것으로 태양전지, 트랜지스터 등이 있다. 그러나, 태양전지의 경우 2000년대 중반 이후로 효율을 향상시킨 사례가 보고되지 않고 있다. 또한, 트랜지스터의 경우 현재 약 20 나노미터(nm) 노드(node) 공정을 진행하고 있으나, 단채널 효과로 인해 문제들이 야기되고 있다. 따라서, 실리콘 기반의 소자를 대체할 수 있는 차세대 기술이 요구된다.Silicon (Si) has been applied to various semiconductor devices, and representative examples thereof include solar cells and transistors. However, there has been no report on the efficiency improvement of solar cells since the mid-2000s. In addition, although the transistor is currently undergoing a process of about 20 nanometers (nm) node, problems are caused by the short channel effect. Therefore, next-generation technology that can replace silicon-based devices is required.

실리콘 기반 소자에 대한 대안 중 하나로, 이동도(mobility)가 높고, 직접 밴드갭(direct bandgap) 구조를 가지며, 밴드갭 엔지니어링이 용이한 III-V족 화합물을 이용하는 연구들이 활발하게 이루어지고 있다. 갈륨화 비소(GaAs), 인화 인듐(InP), 질화 갈륨(GaN) 등의 III-V족 화합물은 다양한 장점을 가지고 있으나, 현재 산업계 전반이 실리콘 기반의 플랫폼(platform)을 가지고 있다는 점 및 비용에 관한 문제점을 극복해야 하는 한계가 존재한다.One of the alternatives to silicon-based devices is the active use of III-V compounds that have high mobility, have a direct bandgap structure, and are easy to bandgap engineering. III-V compounds such as gallium arsenide (GaAs), indium phosphide (InP), and gallium nitride (GaN) have a variety of advantages. However, the current industry has a silicon-based platform, There is a limit to be overcome.

전술한 문제점들을 극복하기 위하여, 실리콘 기판상에 III-V족 물질을 성장시키기 위한 III-V족 버퍼층(buffer layer) 성장 방법에 대한 연구 등이 진행되고 있다. 그러나, 상기 III-V족 버퍼층 성장 방법을 이용하는 경우 실리콘 기판과 III-V족 화합물층 사이의 격자 부정합(lattice mismatch), 열 팽창 계수(thermal expansion coefficient) 차이, 및 극성 차이 등으로 인한 결함 등의 문제가 발생하여, 최종 소자의 품질을 떨어뜨리는 문제점이 있다.In order to overcome the above-mentioned problems, a III-V buffer layer growth method for growing a III-V material on a silicon substrate is under study. However, when the III-V buffer layer growth method is used, problems such as lattice mismatch between the silicon substrate and the III-V compound layer, differences in thermal expansion coefficient, There is a problem that the quality of the final device is deteriorated.

다른 방법으로는, 실리콘 기판상에 III-V족 화합물을 직접 성장시키는 것이 어렵고 비용이 높다는 문제점을 해결하기 위해, III-V족 기판상에 III-V족 화합물을 에피택셜 층(epitaxial layer)으로 성장시킨 후, III-V족 화합물을 실리콘 기판상에 접합시키고 III-V족 기판을 에피택셜 리프트오프(Epitaxial Lift-Off; ELO) 방식으로 제거하는 방법이 있다. 그러나, 종래의 ELO 기법은 얇은 희생층을 이용한 기판 접합 기술을 사용하여 공정에 오랜 시간이 소요되며, 접합 후 오랜 공정시간으로 인하여 기판 표면이 식각액에 의한 기판의 손상이 발생하는 문제점이 있다.Alternatively, III-V compounds may be epitaxially layered on a III-V substrate in order to solve the problem that it is difficult and costly to directly grow III-V compounds on the silicon substrate. A III-V group compound is bonded on a silicon substrate, and a III-V group substrate is removed by an epitaxial lift-off (ELO) method. However, the conventional ELO technique requires a long time for the process using the substrate bonding technique using a thin sacrificial layer, and there is a problem that the substrate is damaged by the etchant on the substrate surface due to a long process time after the bonding.

등록특허공보 제10-1455724호Patent Registration No. 10-1455724

이에, 본 발명의 일 측면에 따르면 에피택셜 리프트오프(Epitaxial Lift-Off; ELO) 공정을 보다 빠르게 하기 위한 반도체 소자의 제조 방법 및 식각 장비가 제공된다. 구체적으로, 본 발명의 실시예들에 따르면 에피택셜 리프트오프 공정에 있어서, 식각 용액에 의해 제거될 수 있는 희생층을 포함하는 대상체와 식각 용액에 일정 전압을 인가하여 희생층이 식각되는 속도를 빠르게 함으로써 에피택셜 리프트오프 공정을 고속화 할 수 있다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device and an etching apparatus for accelerating an epitaxial lift-off (ELO) process. More specifically, according to embodiments of the present invention, in the epitaxial lift-off process, a constant voltage is applied to a target body including a sacrificial layer that can be removed by an etching solution, The epitaxial lift-off process can be speeded up.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 소자의 제조 방법은, 식각 용액에 의해 제거될 수 있는 희생층 및 상기 희생층을 포함하는 대상체를 제공하는 단계 및 상기 대상체를 식각 용액에 노출시켜 상기 대상체에 포함된 상기 희생층을 제거하는 단계를 포함하되, 상기 희생층을 제거하는 단계는 상기 대상체가 양의 극성을 띠도록 전압을 인가하는 단계를 포함한다.According to one embodiment of the present invention for realizing the object of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a sacrificial layer which can be removed by an etching solution and a sacrificial layer; And removing the sacrificial layer included in the object, wherein removing the sacrificial layer includes applying a voltage such that the object has a positive polarity.

일 실시예에서, 상기 대상체가 양의 극성을 띠도록 전압을 인가하는 단계는,전압원의 양극을 상기 대상체에 접촉시키는 단계 및 상기 전압원의 음극을 상기 식각 용액에 노출시키는 단계를 포함할 수 있다.In one embodiment, the step of applying a voltage such that the object has positive polarity may include the step of contacting the anode of the voltage source with the object and exposing the cathode of the voltage source to the etching solution.

일 실시예에서, 상기 희생층은 비소화알루미늄(AlAs)을 포함할 수 있다.In one embodiment, the sacrificial layer may comprise aluminum arsenide (AlAs).

일 실시예에서, 상기 식각 용액은 플루오르화수소(HF)를 포함할 수 있다.In one embodiment, the etch solution may comprise hydrogen fluoride (HF).

일 실시예에서, 상기 희생층을 제거하는 단계는, 전압을 인가함으로써 상기 식각 용액에 [HF2 -] 또는 [H2F3 -] 이온들을 생성하는 단계 및 상기 [HF2 -] 또는 [H2F3 -] 이온들을 상기 희생층과 반응시킴으로써 상기 희생층을 식각하는 단계를 포함할 수 있다.In one embodiment, the step of removing the sacrificial layer comprises the steps of generating [HF 2 - ] or [H 2 F 3 - ] ions in the etching solution by applying a voltage and forming the [HF 2 - ] or [H 2 F 3 - ] ions with the sacrificial layer to etch the sacrificial layer.

일 실시예에서, 상기 대상체는 상기 희생층을 지지하는 제1 기판을 포함하며, 상기 희생층을 제거하는 단계 전에, 상기 희생층상에 III-V족 화합물층을 형성하는 단계 및 상기 III-V족 화합물층을 실리콘으로 이루어진 제2 기판상에 접합하는 단계를 더 포함하고, 상기 희생층을 제거하는 단계는 상기 희생층을 제거함으로써 상기 희생층 및 상기 제1 기판을 상기 III-V족 화합물층으로부터 분리하는 단계를 포함할 수 있다.In one embodiment, the object includes a first substrate that supports the sacrificial layer, and prior to the step of removing the sacrificial layer, forming a Group III-V compound layer on the sacrificial layer and forming a Group III- And removing the sacrificial layer by separating the sacrificial layer and the first substrate from the III-V compound layer by removing the sacrificial layer, . ≪ / RTI >

일 실시예에서, 상기 희생층을 제거하는 단계 전에, 상기 III-V족 화합물층 및 상기 희생층을 미리 결정된 형상으로 패터닝하는 단계를 더 포함할 수 있다.In one embodiment, the step of removing the sacrificial layer may further include patterning the III-V compound layer and the sacrificial layer to a predetermined shape.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 소자의 제조를 위한 식각 장비는, 식각 용액에 의해 제거될 수 있는 희생층을 포함하는 대상체를 식각 용액에 노출시키기 위한 수조 및 상기 대상체가 양의 극성을 띠도록 전압을 인가하기 위한 전압원을 포함하되, 상기 전압원은 상기 대상체에 접촉되는 양극 및 상기 식각 용액에 노출되는 음극을 포함한다.According to an aspect of the present invention, there is provided an etching apparatus for manufacturing a semiconductor device, comprising: a water tank for exposing a target object including a sacrificial layer that can be removed by an etching solution to an etching solution; And a voltage source for applying a voltage so as to have a positive polarity, wherein the voltage source includes a cathode contacting the object and a cathode exposed to the etching solution.

일 실시예에서, 상기 희생층은 비소화알루미늄(AlAs)를 포함할 수 있다.In one embodiment, the sacrificial layer may comprise aluminum arsenide (AlAs).

일 실시예에서, 상기 식각 용액은 플루오르화수소(HF)를 포함할 수 있다.In one embodiment, the etch solution may comprise hydrogen fluoride (HF).

일 실시예에서, 상기 전압원이 전압을 인가함으로써 상기 식각 용액에 [HF2 -] 또는 [H2F3 -] 이온들이 생성되고, 상기 [HF2 -] 또는 [H2F3 -] 이온들이 상기 희생층과 반응함으로써 상기 희생층이 식각될 수 있다.In one embodiment, [HF 2 - ] or [H 2 F 3 - ] ions are generated in the etchant by applying a voltage to the voltage source, and the [HF 2 - ] or [H 2 F 3 - The sacrificial layer may be etched by reacting with the sacrificial layer.

본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, 식각 용액에 의해 제거될 수 있는 희생층을 포함하는 대상체와 상기 식각 용액에 일정 전압을 인가하여 용액 내에 [HF2 -] 또는 [H2F3 -] 이온들을 생성할 수 있고, 이 경우 식각 용액에 수소 결합이 해리된 [H+] 및 [F-] 이온들이 보다 높은 비율로 존재하는 경우에 비하여 상기 희생층의 내부 결합 구조가 분해되는 속도가 빠르므로, 결과적으로 ELO 공정에 소요되는 시간이 줄어든다. 따라서, 오랜 공정 시간으로 인하여 기판 표면이 식각액에 의해 손상되는 등의 문제를 해결할 수 있다.According to the method for manufacturing the semiconductor device according to an aspect of the invention, a constant voltage to the target object and the etchant comprises a sacrificial layer which can be removed by the etching solutions in the application by the solution [HF 2 -] or [H 2 F 3 - ] ions. In this case, the inner bond structure of the sacrificial layer is decomposed compared to the case where the [H + ] and [F - ] ions in which the hydrogen bond is dissociated in the etching solution exist at a higher ratio The ELO process time is shortened as a result. Therefore, the problem that the surface of the substrate is damaged by the etchant due to a long process time can be solved.

도 1a 내지 도 1e는 일 실시예에 따라 에피택셜 리프트오프(Epitaxial Lift-Off) 공정을 수행하여 반도체 소자를 제조하는 단계들을 나타내는 도면들이다.
도 2는 일 실시예에 따라 도 1d에 나타난 대상체에 전압을 인가하여 에피택셜 리프트오프 공정을 고속화하기 위한 식각 장비를 나타낸 도면이다.
도 3은 일 실시예에 따라 대상체에 전압을 인가하여 생성된 식각 용액 내의 이온들이 희생층의 결합 구조를 분해하는 것을 나타낸 도면이다.
도 4a는 전압을 인가하지 않고 희생층을 식각하는 경우, 희생층을 구성하는 분자의 결합이 분해되는 과정을 나타낸 도면이다.
도 4b는 전압을 인가하여 희생층을 식각하는 경우, 희생층을 구성하는 분자의 결합이 분해되는 과정을 나타낸 도면이다.
도 5는 일 실시예에 따라 대상체에 인가된 전압에 따라 에피택셜 리프트오프 공정 시간이 감소하는 것을 나타낸 표와, 상기 공정 이후의 반도체 소자의 단면을 나타낸 도면이다.FIGS. 1A to 1E are views showing steps of fabricating a semiconductor device by performing an epitaxial lift-off process according to an embodiment.
FIG. 2 is a view illustrating an etching apparatus for applying a voltage to the object shown in FIG. 1D to accelerate an epitaxial lift-off process according to an embodiment.
FIG. 3 is a view showing that the ions in the etching solution generated by applying a voltage to the object according to an embodiment decompose the bonding structure of the sacrificial layer.
4A is a view showing a process of decomposing bonds of molecules constituting a sacrifice layer when a sacrifice layer is etched without applying a voltage.
4B is a view illustrating a process of decomposing bonds of molecules constituting the sacrificial layer when a sacrificial layer is etched by applying a voltage.
FIG. 5 is a table showing that the epitaxial lift-off process time is reduced according to the voltage applied to the object according to an embodiment, and a cross-sectional view of the semiconductor device after the process.

후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다.The following detailed description of the invention refers to the accompanying drawings, which illustrate, by way of illustration, specific embodiments in which the invention may be practiced. These embodiments are described in sufficient detail to enable those skilled in the art to practice the invention. It should be understood that the various embodiments of the present invention are different, but need not be mutually exclusive. For example, certain features, structures, and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention in connection with an embodiment. It is also to be understood that the position or arrangement of the individual components within each disclosed embodiment may be varied without departing from the spirit and scope of the invention. The following detailed description is, therefore, not to be taken in a limiting sense, and the scope of the present invention is to be limited only by the appended claims, along with the full scope of equivalents to which such claims are entitled, if properly explained.

이하에서, 도면들을 참조하여 본 발명의 실시예들에 대하여 상세히 살펴본다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도 1a 내지 도 1e는 일 실시예에 따라 에피택셜 리프트오프(Epitaxial Lift-Off) 공정을 수행하여 반도체 소자를 제조하는 단계들을 나타내는 도면들이다.FIGS. 1A to 1E are views showing steps of fabricating a semiconductor device by performing an epitaxial lift-off process according to an embodiment.

도 1a를 참조하면, 먼저 III-V족 화합물로 이루어진 지지 기판(100)(또는, 제1 기판)을 준비하고, 지지 기판(100)상에 에치스탑(etch stop)층(110)을 형성할 수 있다. 지지 기판(100)은 갈륨화 비소(GaAs), 인화 인듐(InP), 질화 갈륨(GaN) 등의 III-V족 화합물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 또한, 에치스탑층(110)은 후술하는 III-V족 화합물층의 식각 과정에서 용해되지 않는 물질로 이루어질 수 있으며, 예를 들어 상기 지지 기판이 GaAs의 경우 InGaP, InP 등, InP의 경우, InGaAs등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.1A, a support substrate 100 (or a first substrate) made of a group III-V compound is first prepared, and an etch stop layer 110 is formed on the support substrate 100 . The supporting substrate 100 may be made of a group III-V compound such as gallium arsenide (GaAs), indium phosphide (InP), or gallium nitride (GaN), but is not limited thereto. In addition, the etch stop layer 110 may be made of a material that is not dissolved in the etching process of a III-V compound layer described later. For example, the support substrate may be InGaP or InP for GaAs, InGaAs or the like for InP, However, the present invention is not limited thereto.

이어서, 상기 에치스탑층(110)상에 희생층(120)을 형성할 수 있다. 희생층(120)은 추후 템플릿을 구성하게 될 III-V족 화합물을 실리콘(Si) 기판에 접합한 후 희생층(120)이 제거됨으로써 지지 기판(100) 및 에치스탑층(110)을 실리콘 기판으로부터 분리하기 위한 용도로 사용된다. 예를 들어, 희생층(120)은 불화수소(HF)나 염화수소(HCl) 등의 용액에 쉽게 식각되는 고농도의 알루미늄(Al)이 포함된 III-V족 화합물 등으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.Then, a sacrificial layer 120 may be formed on the etch stop layer 110. The sacrificial layer 120 is formed by joining a III-V compound to be a template to a silicon (Si) substrate and removing the sacrificial layer 120, thereby forming the support substrate 100 and the etch stop layer 110 on the silicon substrate As shown in Fig. For example, the sacrificial layer 120 may be formed of a III-V compound containing a high concentration of aluminum (Al) that is easily etched into a solution such as hydrogen fluoride (HF) or hydrogen chloride (HCl) It is not.

도 1b를 참조하면, 희생층(120)상에 목적하는 반도체 소자의 구성에 필요한 반도체 물질로 이루어진 III-V족 화합물층(130)을 형성할 수 있다. III-V족 화합물층(130)은 희생층(120)으로부터 에피택셜(epitaxial) 성장 방식으로 형성될 수 있다. 즉, 희생층(120)에 포함된 III-V족 원자를 시드(seed)로 하여 이로부터 III-V족 화합물이 성장되어 III-V족 화합물층(130)이 구성된다. III-V족 화합물층(130)의 구성 물질은 제조하고자 하는 반도체 소자의 종류에 따라 다양할 수 있으며, 예컨대, 갈륨화 비소(GaAs), 인화 인듐(InP), 질화 갈륨(GaN) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 또한, III-V족 화합물층(130)은 적어도 부분적으로 n형 또는 p형 도핑될 수도 있다.Referring to FIG. 1B, a III-V compound layer 130 made of a semiconductor material may be formed on the sacrificial layer 120 to form a desired semiconductor device. The III-V compound layer 130 may be formed from the sacrificial layer 120 in an epitaxial growth manner. That is, a group III-V compound is grown from the group III-V atom contained in the sacrificial layer 120 as a seed to form the group III-V compound layer 130. The constituent material of the III-V compound layer 130 may vary depending on the kind of the semiconductor device to be manufactured and includes, for example, gallium arsenide (GaAs), indium phosphide (InP), gallium nitride (GaN) But is not limited thereto. In addition, the III-V compound layer 130 may be at least partially doped n-type or p-type.

도 1c를 참조하면, 희생층 및 III-V족 화합물층을 미리 결정된 형상으로 패터닝(patterning)함으로써 패턴된 희생층(125) 및 패턴된 III-V족 화합물층(135)을 형성할 수 있다. 패터닝은 도 1c의 III-V족 화합물층(130) 위에 포토레지스트(photoresist)(미도시)를 위치시키고, 마스크를 이용하여 포토레지스트를 부분적으로 노광 및 제거한 후, 이를 식각 용액에 노출시켜 포토레지스트가 제거된 영역의 희생층 및 III-V족 화합물층을 식각함으로써 수행될 수 있다. 식각은 인산(H3PO4) 기반의 식각 용액을 이용하여 습식 식각(wet etching) 방식으로 수행될 수 있으나, 이에 한정되는 것은 아니다. 식각 후 포토레지스트는 제거된다.Referring to FIG. 1C, patterned sacrificial layer 125 and patterned Group III-V compound layer 135 can be formed by patterning the sacrificial layer and the Group III-V compound layer to a predetermined shape. The patterning is performed by locating a photoresist (not shown) on the group III-V compound layer 130 of FIG. 1C, partially exposing and removing the photoresist using a mask, and then exposing the photoresist to an etching solution, And etching the sacrificial layer and the III-V compound layer of the removed region. The etching may be performed by a wet etching method using a phosphoric acid (H3PO4) based etching solution, but is not limited thereto. After etching, the photoresist is removed.

도 1d를 참조하면, 지지 기판(100), 에치스탑층(110), 패턴된 희생층(125) 및 패턴된 III-V족 화합물층(135)으로 이루어진 구조체를 실리콘(Si)으로 이루어진 실리콘 기판(200)(또는, 제2 기판)에 접합한 대상체(10)가 도시되어 있다. 접합은 패턴된 III-V족 화합물층(135)이 실리콘 기판(200)과 접촉하도록 이루어진다. 일 실시예에서는, 접합 전에 III-V족 화합물층(135) 및/또는 실리콘 기판(200)의 표면상에 형성된 자연 산화막을 제거하는 과정이 더 수행될 수도 있다. 또한 일 실시예에서는, 접합 전에 III-V족 화합물층(135) 및/또는 실리콘 기판(200)의 표면을 플라즈마에 의해 처리함으로써 활성화할 수도 있다.1D, a structure composed of a support substrate 100, an etch stop layer 110, a patterned sacrificial layer 125, and a patterned III-V compound layer 135 is formed on a silicon substrate 200 (or a second substrate) is shown. The junction is made so that the patterned III-V compound layer 135 is in contact with the silicon substrate 200. In one embodiment, a process of removing the native oxide film formed on the surface of the III-V compound layer 135 and / or the silicon substrate 200 before bonding may be further performed. Also, in one embodiment, the surface of the III-V compound layer 135 and / or the surface of the silicon substrate 200 may be activated by plasma treatment before the bonding.

일 실시예에서, III-V족 화합물층(135)은 웨이퍼 직접 접합(direct wafer boding) 방식으로 실리콘 기판(200)에 접합될 수 있다. 즉, 실리콘 기판(200)을 구성하는 실리콘상에 III-V족 화합물이 직접 결합될 수 있다. 접합을 위한 플라즈마 처리는 Ar을 30 sccm흘려준 상태에서 수십 mTorr의 압력, 수십 mW의 파워의 조건으로 진행할 수 있다. 다른 실시예에서, III-V족 화합물층(135)은 추가적인 접합층(미도시)을 이용하여 실리콘 기판(200)과 접합될 수도 있다. 접합층은 금속 (Pt, Au, Ni, Ag 등) 또는 산화물 (SiO2, Al2O3, Y2O3, ZrO2 등) 등으로 이루어진 하나 또는 복수 개의 층을 포함할 수 있다.In one embodiment, the III-V compound layer 135 may be bonded to the silicon substrate 200 in a direct wafer boding fashion. That is, the III-V group compound may be directly bonded to the silicon constituting the silicon substrate 200. Plasma treatment for bonding can be carried out under conditions of a pressure of several tens of mTorr and a power of several tens mW while Ar is flowed at 30 sccm. In another embodiment, the III-V compound layer 135 may be bonded to the silicon substrate 200 using an additional bonding layer (not shown). The bonding layer may include one or a plurality of layers made of a metal (Pt, Au, Ni, Ag or the like) or an oxide (SiO2, Al2O3, Y2O3, ZrO2 or the like)

마지막으로, 도 1e를 참조하면 지지 기판(100) 및 에치스탑층(110)이 에피택셜 리프트오프(Epitaxial Lift-Off; ELO) 공정에 의해 제거된다. ELO 공정은 상기 대상체(10)를 식각 용액에 노출하여 상기 대상체에 포함된 희생층(125; 도 1e)을 제거하여 상기 희생층(125) 및 상기 지지 기판(또는, 제1 기판)(100)을 상기 III-V족 화합물층(135)으로부터 분리함으로써 수행된다. 이때, 식각 용액은 불화수소(HF)를 포함하는 친수성 용액일 수 있다. 예를 들어, 식각 용액은 불화수소(HF)와 탈이온수(deionized water; DIW)가 소정의 비율로 혼합된 용액일 수 있다. 또한, 일 실시예에서, 식각 용액은 이소프로필 알코올(isopropyl alcohol; IPA) 및/또는 아세톤(acetone)을 더 포함할 수도 있다. 이들 물질을 첨가함으로써, 희생층의 제거 과정에서 발생하는 기체 버블링(gas bubbling)이 친수성 용액에 의해 억제되어 식각 용액의 흐름이 원활해질 수 있다. 결과적으로, 상기 ELO 공정이 수행된 후에 실리콘 기판(또는, 제2 기판)(200) 및 패턴된 III-V족 화합물층(135)을 포함하는 구조체가 얻어질 수 있다.Finally, referring to FIG. 1E, the support substrate 100 and the etch stop layer 110 are removed by an epitaxial lift-off (ELO) process. The ELO process is performed by exposing the object 10 to the etching solution to remove the sacrificial layer 125 (FIG. 1E) included in the object and to remove the sacrifice layer 125 and the supporting substrate (or the first substrate) Is separated from the III-V compound layer (135). At this time, the etching solution may be a hydrophilic solution containing hydrogen fluoride (HF). For example, the etching solution may be a solution in which hydrogen fluoride (HF) and deionized water (DIW) are mixed at a predetermined ratio. Further, in one embodiment, the etching solution may further comprise isopropyl alcohol (IPA) and / or acetone. By adding these materials, the gas bubbling generated in the removal process of the sacrificial layer can be suppressed by the hydrophilic solution, so that the flow of the etching solution can be smooth. As a result, after the ELO process is performed, a structure including a silicon substrate (or a second substrate) 200 and a patterned III-V compound layer 135 can be obtained.

일 실시예에서, 이상의 공정에 의해 얻어진 실리콘 기판(200) 및 패턴된 III-V족 화합물층(135)을 포함하는 구조체는, 그 자체로 하나의 반도체 소자의 기능을 할 수 있음과 동시에, III-V족 화합물을 기반으로 한 다른 반도체 소자를 제조하기 위한 템플릿의 기능을 할 수 있다.In one embodiment, the structure including the silicon substrate 200 and the patterned III-V compound layer 135 obtained by the above process can function as a single semiconductor device in itself, and the III- Lt; RTI ID = 0.0 > III-V < / RTI > compounds.

본 발명의 실시예에 따른 전압을 인가하여 ELO 공정을 고속화 하기 위한 반도체 소자의 제조 방법은, 도 1d의 과정에 의해 얻어진 대상체(10)를 식각 용액에 노출시켜 상기 대상체(10)에 포함된 희생층(125)을 제거하는 공정에서 수행된다. 일 실시예에서, 상기 대상체(10)는 지지 기판(100), 에치스탑층(110), 패턴된 희생층(125), 패턴된 III-V족 화합물층(135) 및 실리콘 기판(200)을 포함할 수 있다.A method for fabricating a semiconductor device for increasing the speed of an ELO process by applying a voltage according to an embodiment of the present invention includes exposing the object 10 obtained by the process of FIG. 1D to an etching solution to form a sacrifice The layer 125 is removed. In one embodiment, the object 10 includes a support substrate 100, an etch stop layer 110, a patterned sacrificial layer 125, a patterned III-V compound layer 135, and a silicon substrate 200 can do.

일 실시예에서, 상기 희생층(125)을 제거하는 단계는 상기 대상체(10)가 양의 극성을 띠도록 전압을 인가하는 단계를 포함할 수 있다. 도 2를 참조하면, 상기 대상체(10)가 양의 극성을 띠도록 전압을 인가하는 단계는, 전압원(20)의 양극을 상기 대상체에 접촉시키는 단계 및 상기 전압원(20)의 음극을 상기 식각 용액에 노출시키는 단계를 포함할 수 있다.In one embodiment, removing the sacrificial layer 125 may include applying a voltage such that the object 10 has a positive polarity. Referring to FIG. 2, the step of applying a voltage so that the object 10 has a positive polarity includes the steps of: bringing the anode of the voltage source 20 into contact with the object; To the substrate.

일 실시예에서, 상기 단계는 식각 용액을 수용하며 대상체(10)를 상기 식각 용액에 담지시킴으로써 상기 대상체(10)를 식각 용액에 노출시키기 위한 수조(30)를 이용하여 수행될 수 있다. 상기 수조(30)는 유리 재질일 수 있으나 이에 한정되지 않는다.In one embodiment, the step may be performed using a water bath 30 to expose the object 10 to the etching solution by receiving the etching solution and carrying the object 10 in the etching solution. The water tank 30 may be made of glass, but is not limited thereto.

이하에서는, 일 실시예에 따라 희생층(125)이 비소화알루미늄(AlAs)을 포함하고, 상기 식각 용액이 플루오르화수소(HF)를 포함하는 경우를 예로 들어, 전압원(20)에 의해 전압이 인가된 대상체(10)에서 상기 희생층(125)이 제거되는 과정을 상세하게 설명하도록 한다.Hereinafter, an example in which the sacrifice layer 125 includes aluminum arsenide (AlAs) and the etching solution includes hydrogen fluoride (HF) The removal of the sacrificial layer 125 from the target object 10 will be described in detail.

플루오르화수소(HF)를 포함하는 수용액에는 [H+] 이온, [F-] 이온, [HF2 -] 이온 및 [H2F3 -] 이온 등이 존재할 수 있는데, 전압이 인가되지 않은 상태에서 상기 수용액에는 [HF2 -] 이온이나 [H2F3 -] 이온보다 [H+] 이온과 [F-] 이온이 더 높은 비율로 존재한다. 그러나 상기 수용액에 일정 전압을 인가하면 전자의 이동과 결합구조의 변화로 인해 보다 많은 [HF2 -] 이온과 [H2F3 -] 이온이 생성될 수 있다.Hydrogen fluoride (HF) aqueous solution [H +] ion containing, [F -] ion, [HF 2 -] ions and [H 2 F 3 -] There are ions and the like may be present in a state not applied with a voltage The aqueous solution contains a higher ratio of [H + ] ion and [F - ] ion than [HF 2 - ] ion or [H 2 F 3 - ] ion. However, when a constant voltage is applied to the aqueous solution, more [HF 2 - ] ions and [H 2 F 3 - ] ions can be generated due to the movement of electrons and the change of the bonding structure.

따라서, 플루오르화수소(HF)가 포함된 식각 용액에 전압을 인가하면, 상기 생성된 [HF2 -] 이온과 [H2F3 -] 이온이 도 3에 도시된 바와 같이 희생층(135) 내 비소화알루미늄(AlAs)의 결합 구조를 분해하여, 대상체(10)로부터 희생층(135)을 제거하는 역할을 수행하게 된다.Therefore, when a voltage is applied to the etching solution containing hydrogen fluoride (HF), the generated [HF 2 - ] ions and [H 2 F 3 - ] ions are implanted into the sacrificial layer 135 And serves to remove the sacrificial layer 135 from the object 10 by decomposing the bonding structure of aluminum (AlAs).

도 4a 및 도 4b를 참조하면, AlAs의 결합 구조를 분해하는 과정에 있어서, 수소(H)와 플루오르(F)의 수소결합이 해리된 [H+] 이온 및 [F-] 이온은 수소 결합이 해리되지 않은 [HF2 -] 이온과 [H2F3 -] 이온은 그 과정이 상이하다는 것을 알 수 있다. 수소결합이 해리된 [H+] 이온 및 [F-] 이온이 AlAs의 결합 구조를 분해하는 과정을 도시한 도 4a를 참조하면, 수소 이온에 의해 Al-As 결합이 먼저 분리되고 플루오르 이온과의 결합에 의해 AsH3 와 AlF3를 생성하는 2 단계를 거쳐야 하는 반면, 수소 결합이 해리되지 않은 [HF2 -] 이온과 [H2F3 -] 이온이 AlAs의 결합 구조를 분해하는 과정을 도시한 도 4b를 참조하면, H-F 결합의 쌍극자 분극과 Al-As 결합의 쌍극자 분극 간의 상호 작용으로 인해 Al-As의 결합이 1 단계를 거쳐 분해된다는 것을 알 수 있다.When FIG. 4a and FIG. 4b, in the process to break down the bond structure of AlAs, the hydrogen bond is the [H +] ions and [F -] dissociation of the hydrogen (H) and fluorine (F) this ion is the hydrogen bonding It can be seen that the [HF 2 - ] and [H 2 F 3 - ] ions that are not dissociated have different processes. The hydrogen bond dissociation [H +] ions and [F -] ion If illustrating a process of disassembling the coupling structure of AlAs reference to Figure 4a, the AlAs joined by hydrogen ions is first separation of the fluorine ion (HF 2 - ] and [H 2 F 3 - ] ions, which are not dissociated from hydrogen bonds, decompose the bond structure of AlAs while passing through two steps of producing AsH 3 and AlF 3 by coupling Referring to FIG. 4B, it can be seen that the binding of Al-As is decomposed in one step due to the interaction between the dipole polarization of the HF bond and the dipole polarization of the Al-As bond.

따라서, 플루오르화수소(HF) 수용액 내에 [HF2 -] 이온 또는 [H2F3 -] 이온과 같이 H-F 수소 결합이 해리되지 않은 이온이 더 많이 존재할수록, AlAs의 결합 구조를 분해하는 속도가 빨라질 수 있다. 즉, 플루오르화수소(HF)가 포함된 식각 용액에 전압을 인가함으로써, [HF2 -] 이온 또는 [H2F3 -] 이온의 농도가 높아질수록 비소화알루미늄(AlAs)을 포함하는 희생층(125)이 제거되는 속도가 빨라진다.Therefore, as more HF hydrogen bonds are not dissociated, such as [HF 2 - ] ions or [H 2 F 3 - ] ions, in the hydrogen fluoride (HF) aqueous solution, . That is, by applying a voltage to an etching solution containing hydrogen fluoride (HF), a sacrificial layer containing aluminum (AlAs) as the concentration of [HF 2 - ] ions or [H 2 F 3 - ] ions becomes higher 125) is removed.

도 2를 참조하면, 일 실시예에서 전압원의 양극을 대상체(10)에 접촉시킴으로써 대상체(10)에 포함된 희생층(125)이 [HF2 -] 이온이나 [H2F3 -] 이온과 같은 음의 극성을 띠는 이온들에 보다 많이 노출되도록 할 수 있다. 결과적으로, 희생층 내 AlAs가 분해되는 속도를 빠르게 하여 상기 희생층이 제거되는 속도를 빠르게 함으로써 ELO 공정에 소요되는 시간을 단축시킬 수 있다.Referring to FIG. 2, in one embodiment, the sacrifice layer 125 included in the target body 10 contacts the [HF 2 - ] ion or the [H 2 F 3 - ] ion So that it can be exposed to ions having the same negative polarity. As a result, the speed at which the AlAs is decomposed in the sacrificial layer is increased, and the speed at which the sacrificial layer is removed is increased, thereby shortening the time required for the ELO process.

도 5를 참조하면, 대상체와 식각 용액에 전압을 인가하지 않은 경우에는 ELO 공정에 소요되는 시간이 20분이지만, 0.1V의 전압을 인가한 경우에는 ELO 공정에 소요되는 시간이 16분으로 감소하고, 1V의 전압을 인가한 경우에는 12분으로 감소하였다는 것을 알 수 있다. 본 명세서에서는 0.1V 및 1V를 통해 실험을 진행하였으나, 구체적인 전압 값은 이에 한정되지 않으며 실시를 통해 최적의 값을 알아낼 수 있을 것이다. 또한, 상단부에 도시된 ELO 공정 이후의 반도체 소자의 단면을 통해, 전압의 인가와 무관하게 패턴 전사(pattern transfer)가 성공적으로 이루어졌음을 알 수 있다.Referring to FIG. 5, the time required for the ELO process is 20 minutes when no voltage is applied to the object and the etching solution. However, when a voltage of 0.1 V is applied, the time required for the ELO process is reduced to 16 minutes , And when the voltage of 1 V was applied, it decreased to 12 minutes. In the present specification, the experiment was carried out through 0.1 V and 1 V, but the specific voltage value is not limited thereto, and the optimum value can be obtained through the execution. In addition, it can be seen that pattern transfer was successfully performed regardless of the voltage application through the cross section of the semiconductor device after the ELO process shown in the upper part.

이상에서 살펴본 본 발명은 도면에 도시된 실시예들을 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 그러나, 이와 같은 변형은 본 발명의 기술적 보호범위 내에 있다고 보아야 한다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해서 정해져야 할 것이다.While the invention has been shown and described with reference to certain embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. However, it should be understood that such modifications are within the technical scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

본 발명의 일 측면에 따른 반도체 소자의 제조 방법에 의하면, 식각 용액에 의해 제거될 수 있는 희생층을 포함하는 대상체와 상기 식각 용액에 일정 전압을 인가하여 용액 내에 [HF2 -] 또는 [H2F3 -] 이온들을 생성할 수 있고, 이 경우 상기 희생층의 내부 결합 구조가 분해되는 속도가 빨라지므로, 결과적으로 ELO 공정에 소요되는 시간이 줄어든다. 따라서, 오랜 공정 시간으로 인하여 기판 표면이 식각액에 의해 손상되는 등의 문제를 해결할 수 있다.According to the method for manufacturing the semiconductor device according to an aspect of the invention, a constant voltage to the target object and the etchant comprises a sacrificial layer which can be removed by the etching solutions in the application by the solution [HF 2 -] or [H 2 F 3 - ] ions, and in this case, the internal bond structure of the sacrificial layer is decomposed at a high rate, resulting in a reduction in the time required for the ELO process. Therefore, the problem that the surface of the substrate is damaged by the etchant due to a long process time can be solved.

이와 같은 반도체 소자의 제조 방법은, 현재 성장세에 있는 비메모리 반도체 분야에서 실리콘(Si) 상에 III-V족 화합물이 위치하는 각종 플랫폼의 형성에 활용될 수 있으며, 웨이퍼의 재사용이 가능하므로 III-V족 화합물의 사용에 대한 진입 장벽인 원가를 절감할 수 있고, 종래의 ELO 기술의 상용화의 장벽인 웨이퍼의 면적 제한 문제를 해결할 수 있다. Such a method of manufacturing a semiconductor device can be utilized in the formation of various platforms in which III-V compounds are located on silicon (Si) in the current non-memory semiconductor field, and the wafer can be reused, It is possible to reduce the cost, which is an entry barriers to the use of the V group compound, and solve the problem of the area limitation of the wafer, which is a barrier to commercialization of the conventional ELO technology.

뿐만 아니라, 본 발명의 일 측면에 따른 ELO에 의한 반도체 소자의 제조 방법은, 실리콘(Si) 접합에 제한되지 아니하고 III-V족 화합물과 다른 재질의 기판의 이종 접합에 있어서 광범위하게 활용될 수 있으며, 격자 부정합이 큰 물질계의 다중 접합 소자(예컨대, 태양전지 등)의 제작에 응용될 수 있다.In addition, the method of manufacturing a semiconductor device by ELO according to one aspect of the present invention is not limited to a silicon (Si) junction and can be widely used in the heterojunction bonding of a substrate made of III-V compound and another material , And can be applied to the fabrication of multi-junction devices (e.g., solar cells, etc.) having a large material mismatch.

10: 대상체
20: 전압원
30: 수조
100: 지지 기판
110: 에치스탑 층
120: 희생층
125: 패턴된 희생층
130: III-V족 화합물층
135: 패턴된 III-V족 화합물층
200: 실리콘 기판10: object
20: voltage source
30: aquarium
100: Support substrate
110: etch stop layer
120: sacrificial layer
125: patterned sacrificial layer
130: Group III-V compound layer
135: patterned III-V compound layer
200: silicon substrate

Claims (11)

플루오르화수소(HF)를 포함하는 식각 용액에 의해 습식 식각 방식으로 제거될 수 있는 희생층 및 상기 희생층을 포함하는 대상체를 제공하는 단계; 및
상기 대상체를 식각 용액에 노출시켜 상기 대상체에 포함된 상기 희생층을 제거하는 단계를 포함하되,
상기 희생층을 제거하는 단계는,
상기 대상체가 양의 극성을 띠도록 전압을 인가하는 단계;
전압을 인가함으로써 상기 식각 용액 내에 수소 결합이 해리되지 않은 [HF2 -] 또는 [H2F3 -] 이온들을 생성하는 단계; 및
상기 [HF2 -] 또는 [H2F3 -] 이온들을 상기 희생층과 반응시킴으로써 상기 희생층을 식각하는 단계를 포함하는 것을 특징으로 하는 에피택셜 리프트오프에 의한 반도체 소자의 제조 방법.
Providing a sacrificial layer which can be removed in a wet etching manner by an etching solution containing hydrogen fluoride (HF) and a sacrificial layer; And
And removing the sacrificial layer included in the object by exposing the object to an etching solution,
Wherein removing the sacrificial layer comprises:
Applying a voltage such that the object has a positive polarity;
Generating [HF 2 - ] or [H 2 F 3 - ] ions not dissociated from hydrogen bond in the etching solution by applying a voltage; And
And etching the sacrificial layer by reacting the HF 2 - or H 2 F 3 - ions with the sacrificial layer.
제1항에 있어서,
상기 대상체가 양의 극성을 띠도록 전압을 인가하는 단계는,
전압원의 양극을 상기 대상체에 접촉시키는 단계; 및
상기 전압원의 음극을 상기 식각 용액에 노출시키는 단계를 포함하는 것을 특징으로 하는 에피택셜 리프트오프에 의한 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the step of applying a voltage such that the object has a positive polarity comprises:
Contacting the anode of the voltage source to the object; And
And exposing the cathode of the voltage source to the etchant solution.
제1항에 있어서,
상기 희생층은 비소화알루미늄(AlAs)을 포함하는 것을 특징으로 하는 에피택셜 리프트오프에 의한 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the sacrificial layer comprises aluminum < RTI ID = 0.0 > (AlAs). ≪ / RTI >
삭제delete 삭제delete 제1항에 있어서,
상기 대상체는 상기 희생층을 지지하는 제1 기판을 포함하며,
상기 희생층을 제거하는 단계 전에,
상기 희생층상에 III-V족 화합물층을 형성하는 단계; 및
상기 III-V족 화합물층을 실리콘으로 이루어진 제2 기판상에 접합하는 단계를 더 포함하고,
상기 희생층을 제거하는 단계는, 상기 희생층을 제거함으로써 상기 희생층 및 상기 제1 기판을 상기 III-V족 화합물층으로부터 분리하는 단계를 포함하는 것을 특징으로 하는 에피택셜 리프트오프에 의한 반도체 소자의 제조 방법.
The method according to claim 1,
Wherein the object comprises a first substrate for supporting the sacrificial layer,
Before the step of removing the sacrificial layer,
Forming a Group III-V compound layer on the sacrificial layer; And
Further comprising bonding the III-V compound layer to a second substrate made of silicon,
Wherein removing the sacrificial layer comprises separating the sacrificial layer and the first substrate from the III-V compound layer by removing the sacrificial layer. Gt;
제6항에 있어서,
상기 희생층을 제거하는 단계 전에, 상기 III-V족 화합물층 및 상기 희생층을 미리 결정된 형상으로 패터닝하는 단계를 더 포함하는 것을 특징으로 하는 에피택셜 리프트오프에 의한 반도체 소자의 제조 방법.
The method according to claim 6,
Further comprising patterning the III-V compound layer and the sacrificial layer to a predetermined shape before removing the sacrificial layer. ≪ Desc / Clms Page number 20 >
플루오르화수소(HF)를 포함하는 식각 용액이 수용되며, 상기 식각 용액에 의해 습식 식각 방식으로 제거될 수 있는 희생층을 포함하는 대상체를 상기 식각 용액에 담지시킴으로써 상기 대상체를 상기 식각 용액에 노출시키기 위한 수조; 및
상기 대상체가 양의 극성을 띠도록 전압을 인가하기 위한 전압원을 포함하되,
상기 전압원은 상기 대상체에 접촉되는 양극 및 상기 식각 용액에 노출되는 음극을 포함하고,
상기 전압원이 전압을 인가함으로써 상기 식각 용액 내에 수소 결합이 해리되지 않은 [HF2 -] 또는 [H2F3 -] 이온들이 생성되고,
상기 [HF2 -] 또는 [H2F3 -] 이온들이 상기 희생층과 반응함으로써 상기 희생층이 식각되는 것을 특징으로 하는 반도체 소자의 제조를 위한 식각 장비.
A method for exposing a target body to the etching solution by loading a target containing an etching solution containing hydrogen fluoride (HF) and including a sacrificial layer which can be removed by wet etching in the etching solution, water tank; And
And a voltage source for applying a voltage such that the object has a positive polarity,
Wherein the voltage source includes a cathode contacting the object and a cathode exposed to the etching solution,
When voltage is applied to the voltage source, [HF 2 - ] or [H 2 F 3 - ] ions in which hydrogen bond is not dissociated in the etching solution are generated,
Wherein the sacrificial layer is etched by reacting the [HF 2 - ] or [H 2 F 3 - ] ions with the sacrificial layer.
제8항에 있어서,
상기 희생층은 비소화알루미늄(AlAs)을 포함하는 것을 특징으로 하는 반도체 소자의 제조를 위한 식각 장비.
9. The method of claim 8,
Wherein the sacrificial layer comprises aluminum < RTI ID = 0.0 > (AlAs). ≪ / RTI >
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