KR101936911B1 - 비휘발성 메모리 장치 및 이를 포함하는 반도체 집적 회로 장치 - Google Patents

비휘발성 메모리 장치 및 이를 포함하는 반도체 집적 회로 장치 Download PDF

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KR101936911B1
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Abstract

비휘발성 메모리 장치 및 이를 포함하는 반도체 메모리 장치에 관한 기술이다. 비휘발성 메모리 장치는 저전압 페이지 버퍼 및 고전압 페이지 버퍼 사이에 위치되며, 상기 저전압 페이지 버퍼와 상기 고전압 페이지 버퍼를 전기적으로 연결하는 회로부가 집적되는 경계 회로부로서, 컬럼별로 제 1 방향을 따라 연장 배치되는 복수의 신호 전달 라인 중 선택되는 신호 전달 라인에 의해, 해당 메모리 셀 영역의 데이터를 전달받는 제 1 및 제 2 트랜지스터가 집적되는 제 1 경계 회로부, 및 상기 제 1 경계 회로부로부터 상기 제 1 방향쪽으로 인접 배치되고, 상기 복수의 신호 전달 라인이 연장 배치되는 제 2 경계 회로부를 포함하며 상기 제 1 트랜지스터가 형성되는 액티브 영역 및 상기 제 2 트랜지스터가 형성되는 액티브 영역은 서로 분리되어 구성된다.

Description

비휘발성 메모리 장치 및 이를 포함하는 반도체 집적 회로 장치{NONVOLATILE MEMORY APPARATUS AND SEMICONDUCTOR INTEGRATED CIRCUIT HAVING THE SAME}
본 발명은 비휘발성 메모리 장치 및 이를 포함하는 반도체 집적 회로 장치에 관한 것으로, 특히 비휘발성 메모리 장치의 페이지 버퍼 구조에 관한 것이다.
모바일(Mobile) 시스템 및 여러 가지 응용 시스템의 개발에 따라 비휘발성 메모리인 플래시(flash) 메모리 소자의 요구가 증가되고 있다.
전기적으로 소거 및 프로그램이 가능한 비휘발성 메모리 장치인 플래시 메모리 소자(NAND FLASH Memory device)는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 갖는다. 또한, 플래시 메모리 소자(NAND FLASH Memory device)는 마그네틱 디스크 메모리를 기반으로 하는 저장 매체에 비해 전력 소모가 적으면서도 하드 디스크와 같이 액세스 타임(Access Time)이 빠른 특징을 갖는다.
이러한, 플래시 메모리 소자는 셀과 비트라인의 연결 상태에 따라 노어(NOR)형과 낸드(NAND)형으로 구분된다. 특히 낸드(NAND)형 플래시 메모리 소자는 1개의 비트 라인에 복수 개의 셀 트랜지스터가 직렬로 연결된 스트링 구조를 가지므로, 상대적으로 작은 면적에 많은 양의 데이터를 저장할 수 있다.
그런데, 플래시 메모리 소자 역시 고용량화 및 고집적화 추세에 따라, 셀 면적 및 칩(Chip) 사이즈(Size)에 대한 제한이 많이 따른다.
본 발명의 실시예는 페이지 버퍼 공정 마진을 개선하기 위한 비휘발성 메모리 장치를 제공한다.
본 발명의 기술적 과제를 달성하기 위하여, 저전압 페이지 버퍼 및 고전압 페이지 버퍼 사이에 위치되며, 상기 저전압 페이지 버퍼와 상기 고전압 페이지 버퍼를 전기적으로 연결하는 회로부가 집적되는 경계 회로부로서, 컬럼별로 제 1 방향을 따라 연장 배치되는 복수의 신호 전달 라인 중 선택되는 신호 전달 라인에 의해, 해당 메모리 셀 영역의 데이터를 전달받는 제 1 및 제 2 트랜지스터가 집적되는 제 1 경계 회로부, 및 상기 제 1 경계 회로부로부터 상기 제 1 방향쪽으로 인접 배치되고, 상기 복수의 신호 전달 라인이 연장 배치되는 제 2 경계 회로부를 포함하며, 상기 제 1 트랜지스터가 형성되는 액티브 영역 및 상기 제 2 트랜지스터가 형성되는 액티브 영역은 서로 분리되어 구성된다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 컬럼별로 제 1 방향을 향해 연장되는 복수의 신호 전달 라인 중 선택되는 신호 전달 라인에 의해, 해당 메모리 셀 영역의 데이터를 전달받는 제 1 및 제 2 트랜지스터가 집적되는 제 1 경계 회로부; 및 상기 복수의 신호 전달 라인이 상기 제 1 경계 회로부로 연장 배치되고, 상기 복수의 신호 전달 라인 상부에 오버랩되는 복수의 상위 배선을 포함하는 제 2 경계 회로부를 포함하며, 상기 선택되는 신호 전달 라인은 상기 제 1 트랜지스터의 소스와 연결되는 제 1 부분 및 상기 제 2 트랜지스터의 소스와 연결되는 제 2 부분을 포함하고, 상기 제 1 부분은 상기 선택되는 신호 전달 라인에 해당하는 컬럼 상에 위치되고, 상기 제 2 부분은 상기 선택되는 신호 전달 라인과 인접하는 신호 전달 라인이 위치될 컬럼 상에 위치되어, 절곡된 형태를 갖고, 상기 인접 컬럼에 위치되는 신호 전달 라인은 상기 선택된 신호 전달 라인의 상기 제 2 부분을 수용하도록 컷팅부를 구비한다.
또한, 본 발명의 또 다른 실시예에 따르면, 등간격을 갖도록 이격되는 복수의 배선 예정 영역, 및 해당 신호 배선 예정 영역 상부에 배치되는 제 1 영역 및 상기 해당 신호 배선 영역과 그것과 인접하는 신호 배선 예정 영역 사이의 공간에 배치되는 제 2 영역을 포함하는 배선을 포함한다.
본 발명에 따르면 저전압 버퍼와 고전압 버퍼를 연결하는 경계 회로부의 설계 변경을 통해, 페이지 버퍼의 레이아웃 면적을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단위 셀 구조를 보여주는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 페이지 버퍼를 보여주는 블록도이다.
도 3은 도 2의 경계 회로부의 상세 회로도이다.
도 4는 일반적인 경계 회로부의 레이아웃도이다.
도 5는 본 발명의 일 실시예에 따른 경계 회로부의 레이아웃도이다.
도 6은 도 5의 VI-VI'선을 따라 절단한 단면도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1에 도시된 바와 같이, 비휘발성 메모리 장치(1000)는 메모리 셀 스트링(100) 및 페이지 버퍼(200)를 포함할 수 있다. 메모리 셀 스트링(100)은 드레인 선택 트랜지스터(DST), 복수의 셀 트랜지스터(CT) 및 소스 선택 트랜지스터(SST)를 포함할 수 있다.
드레인 선택 트랜지스터(DST)는 드레인 선택 신호(DSL)에 응답하여 비트 라인(BL)의 신호를 셀 트랜지스터들(CT)쪽으로 전달한다.
복수의 셀 트랜지스터(CT)는 복수의 워드 라인 신호(WL<0:N>)에 응답하여 드레인 선택 트랜지스터(DST)로부터 전달된 데이터를 선택적으로 저장한다.
소스 선택 트랜지스터(SST)는 소스 선택 신호(SSL)에 응답하여, 상기 셀 트랜지스터들(CT)로부터 전달된 데이터를 커먼 소스 라인(CSL)에 전달한다.
여기서, 드레인 선택 트랜지스터(DST), 셀 트랜지스터(CT) 및 소스 선택 트랜지스터(SST)는 모두 직렬로 연결될 수 있다.
페이지 버퍼(200)는 정해진 분량의 데이터를 임시로 저장하여, 리드 또는 라이트 동작을 수행하도록 한다. 이러한 페이지 버퍼(200)는 비트 라인(BL) 또는 비트 라인(BL)과 연결되는 배선과 연결될 수 있다. 비트 라인(BL)은 알려진 바와 같이 메모리 셀 그룹의 컬럼 별로 위치될 수 있고, 페이지 버퍼(200)는 비트 라인(BL)마다 하나씩 연결될 수 있다.
상기 페이지 버퍼(200)는 도 2에 도시된 바와 같이, 고전압 페이지 버퍼(240:HV), 저전압 페이지 버퍼(220: LV) 및 경계 회로부(260)를 포함할 수 있다.
고전압 페이지 버퍼(240)는 소거 동작에 의해 비트 라인(BL)을 플로팅시키는 역할을 한다. 고전압 페이지 버퍼(240)는 고전압의 소거 바이어스를 포싱(forcing)하여, 비트 라인(BL)을 플로팅시킨다. 고전압 페이지 버퍼(240)는 안정적인 비트 라인 플로팅을 위해, 저전압 페이지 버퍼(220) 보다 상대적으로 메모리 셀 스트링(100)에 인접하게 배치될 수 있다.
상기 저전압 페이지 버퍼(220)는 소거 동작 시, 역바이어스(Reverse bias)를 인가하여, 비트 라인(BL)을 플로팅시킬 수 있다.
경계 회로부(260)는 저전압 페이지 버퍼(220) 및 고전압 페이지 버퍼(240) 사이에 형성될 수 있다. 경계 회로부(260)는 저전압 페이지 버퍼(220) 및 고전압 페이지 버퍼(240)간을 연결시키기 위한 배선 및 회로 소자로 구성될 수 있다.
도 2 및 도 3을 참조하면, 경계 회로부(260)는 제 1 경계 회로부(262) 및 제 2 경계 회로부(265)로 구성될 수 있다.
제 1 경계 회로부(262)는 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)를 포함할 수 있다.
제 1 트랜지스터(T1)는 오드 비트 라인 선택 신호(SELBL_Odd)를 게이트 신호로 입력받고, 저전압 페이지 버퍼(220)의 신호 전달 라인(BLCM)과 드레인이 연결되고, 오드 비트 라인(BL_Odd)과 소스가 연결된다.
제 2 트랜지스터(T2)는 이븐 비트 라인 선택 신호(SELBL_Even)를 게이트 신호로 입력받고, 상기 전달 라인(BLCM)과 드레인이 연결되고, 이븐 비트 라인(BL_Even)사이에 소스가 연결된다.
상기 신호 전달 라인(BLCM)은 해당 페이지 버퍼(200)에 연결되는 비트 라인(BL) 관련 신호이다. 예를 들어, 신호 전달 라인(BLCM)은 비트 라인을 구성하는 하위 도전 라인일 수 있다.
제 2 경계 회로부(264)는 제 3 및 제 4 트랜지스터(T3, T4)를 포함할 수 있다. 제 3 트랜지스터(T3)는 오드 디스차지 신호(DISCHO) 신호에 응답하여 구동되며, 오드 비트 라인(BL_Odd)과 제 4 트랜지스터(T4) 사이에 연결된다. 제 4 트랜지스터(T4)는 이븐 디스차지 신호(DISCH_E) 신호에 응답하여 구동되며, 제 3 트랜지스터(T3)와 이븐 비트 라인(BL_Even) 사이에 연결된다. 이때, 제3 트랜지스터(T3)과 제4 트랜지스터(T4)의 연결 노드에 전원 공급 전압단(VIRPWR)이 연결된다.
이때, 제 1 트랜지스터(T1)와 제 3 트랜지스터(T3)는 드레인이 공통으로 형성될 수 있고, 제 2 트랜지스터(T2)와 제 4 트랜지스터(T4)의 드레인 역시 공통으로 형성될 수 있다.
종래의 제 1 및 제 2 경계 회로부(262,265)는 예를 들어, 하나의 액티브 영역(ACT)에 집적되었다. 도 4를 참조하면, 액티브 영역(ACT) 상에 제 1 트랜지스터(T1), 제 3 트랜지스터(T3), 제 4 트랜지스터(T4) 및 제 2 트랜지스터(T2)의 순서로 배치될 수 있다. 이때, 제 1 내지 제 4 트랜지스터(T1-T4)의 전기적 신호 공급을 위한 오드 비트 라인(BL_Odd), 이븐 비트 라인(BL_Even) 및 전원 공급 전압라인(VIRPWR)들은 제 1 트랜지스터(T1)의 소스와 연결되는 신호 전달 라인(BLCM)을 기준으로 액티브 영역(ACT) 외곽으로 라우팅(routing)되는 형태로 배치된다. 그런데, 비트 라인 및 신호 라인들이 액티브 영역(ACT) 외곽으로 라우팅되면, 도 4의 R1,R2와 같이 추가의 배선 면적이 요구되기 때문에, 고전압 페이지 버퍼의 유효 면적이 증대된다.
이에 본 실시예에서는 저전압 버퍼(220) 및 고전압 버퍼(240)간을 연결하는 경계 회로부(260)의 설계 변경을 통해, 페이지 버퍼(200)의 전체 레이아웃 면적을 감소시킬 것이다.
도 5를 참조하면, 제 1 경계 회로부(262) 상에 제 1 액티브 영역(ACT1) 및 제 2 액티브 영역(ACT2)이 도면의 y 방향을 따라 소정 간격을 두고 배치된다. 제 1 액티브 영역(ACT1) 상부에 제 1 게이트(G1)가 도면의 x 방향을 향하여 연장되고, 제 1 게이트(G1) 양측의 제 1 액티브 영역(ACT1)에 불순물이 주입되어 소스(S1) 및 드레인(D1)이 형성되어, 제 1 트랜지스터(T1)가 형성된다.
제 2 액티브 영역(ACT2) 상부에 상기 x 방향을 향하여 제 2 게이트가 형성된다. 제 2 게이트(G2) 양측의 제 2 액티브 영역(ACT2)에 불순물이 주입되어 소스(S2) 및 드레인(D2)이 형성되어, 제 2 트랜지스터(T2)가 구축된다. 제 1 및 제 2 게이트(G1,G2)는 서로 평행하게 연장될 수 있다.
오드 비트 라인(BL_Odd)은 제 1 트랜지스터(T1)의 드레인에 연결되며, 제 1 및 제 2 게이트(G1,G2)와 실질적으로 수직인 y 방향으로 연장된다. 이러한 오드 비트 라인(BL_Odd)는 제 1 액티브 영역(ACT1) 상부의 소정 부분에 배치된다. 이븐 비트 라인(BL_Even)은 제 2 트랜지스터의 드레인(D2)와 콘택되면서, 상기 y 방향으로 연장된다. 이븐 비트 라인(BL_Even)은 제 1 경계 회로부(262) 및 제 2 경계 회로부(265)에 걸쳐 형성될 수 있고, 대응하는 오드 비트 라인(BL_Odd)과 실질적인 일직선상에 배치될 수 있다.
복수의 신호 전달 라인(BLCM<1:6>)은 제 1 및 제 2 경계 회로부(262,265) 상에 일정 간격을 가지고 y 방향으로 연장된다. 즉, 복수의 신호 전달 라인(BLCM<1:6>)은 메모리 셀 어레이의 비트 라인과 같이 각 컬럼별로 상호 평행하게 연장될 수 있다.
본 실시예의 경계 회로부(260)는 예를 들어, 4번째 비트 라인과 관련된 4번째 신호 전달 라인(BLCM<4>)과 연결된다고 가정하는 경우, 상기 4번째 신호 전달 라인(BLCM<4>)은 제 1 트랜지스터(T1)의 소스(S1) 및 제 2 트랜지스터(T2)의 소스(S2)와 연결되어야 한다. 4번째 신호 전달 라인(BLCM<4>)을 제외한 그 밖의 신호 전달 라인(BLCM<1,2,3,5,6>)은 경계 회로부(260)과의 전기적 콘택 없이 연장된다. 여기서, 페이지 버퍼(200)들은 복수개가 도면의 y 방향을 따라 순차 배열되기 때문에, 상기 신호 전달 라인들(BLCM<1:6>)은 일정 등간격으로 y 방향으로 배열되며, 해당 페이지 버퍼(200)와 선택적으로 콘택된다.
예를 들어, 4번째 신호 전달 라인(BLCM<4>)과 연결되는 해당 페이지 버퍼(200)의 상기 오드 비트 라인(BL_Odd) 및 상기 이븐 비트 라인(BL_Even)은 상기 4번째 신호 전달 라인(BLCM<4>)으로 예정된 영역(컬럼)에 배치될 수 있고, 상기 4번째 신호 전달 라인(BLCM<4>)은 상기 오드 비트 라인(BL_Odd) 및 상기 이븐 비트 라인(BL_Even)의 영역 확보를 위해 인접하는 신호 전달 라인쪽으로 절곡될 수 있다.
4번째 신호 전달 라인(BLCM<4>)은 제 1 트랜지스터(T1)의 소스(S1)와 연결되는 제 1 부분과 제 2 트랜지스터(T2)의 소스(S2)와 연결되는 제 2 부분을 포함할 수 있다. 상기 제 1 부분은 4번째 신호 전달 라인(BLCM<4>)의 예정 영역에 형성되고, 제 2 부분은 상기 4번째 신호 전달 라인(BLCM<4>)과 인접하는 신호 전달 라인 영역, 예를 들어, 3번째 신호 전달 라인(BLCM<3>)이 배치될 영역에 배치될 수 있다. 이에 따라, 상기 제 1 부분과 제 2 부분 사이를 연결하는 연결부(A)에 의해 상기 4번째 신호 전달 라인(BLCM<4>)은 절곡된 형상을 갖게 된다. 또한, 4번째 신호 전달 라인(BLCM<4>)은 해당 비트 라인 데이터를 상기 제 1 및 제 2 트랜지스터의 소스(S1,S2)에 전달하는 역할을 하므로, 분리된 액티브 영역(ACT1,ACT2)에 형성되는 제 1 및 제 2 트랜지스터의 소스(S1,S2) 각각과 연결이 이루어지면,지면 굳이 y방향으로 연장될 필요는 없다.
이와 같은 4번째 신호 전달 라인(BLCM<4>)의 형성을 위해, 도 5 및 도 6에 도시된 바와 같이, 상기 3번째 신호 전달 라인(BLCM<3>)은 해당 경계 회로부(260)의 제 1 및 제 2 액티브 영역(ACT1, ACT2)에 해당하는 부분에 컷팅부(B)를 가질 수 있다. 즉, 상기 컷팅부(B)는 4번째 신호 전달 라인(BLCM<4>)의 절곡될 부위를 위치시키기 위해 3번째 신호 전달 라인(BLCM<3>)에 형성된다. 컷팅부(B)에 의해 3번째 신호 전달 라인(BLCM<3>)이 단선되더라도, 상위 금속 배선(MT)을 통해 컷팅부(B)에 의해 단절된 3번째 신호 전달 라인(BLCM<3>)은 전기적으로 연결된다. 이에 신호 전달 라인의 전기적 문제는 발생되지 않는다.
여기서, 미설명 도면 부호 201은 반도체 기판을 지시하고, 210a 및 210b는 층간 절연막을 지시한다. 또한, ISO는 소자 분리막을 지시하고, CT1은 하위 콘택부, CT2는 상위 콘택부를 지시한다.
본 실시예의 4번째 신호 전달 라인(BLCM<4>), 즉, 복수의 신호 전달 라인중 해당 페이지 버퍼(200)와 전기적으로 연결되는 선택 신호 전달 라인은 제 1 및 제 2 경계 회로부(262,265)를 구성하는 액티브 영역(ACT1,ACT2) 분리에 따라, 해당 경계 회로부(260)에만 위치될 수 있고, 상기 선택 신호 전달 라인 영역으로 예정된 영역에 오드 및 이븐 비트 라인을 집적시킬 수 있다. 이에 따라, 페이지 버퍼에 이용되는 대부분의 신호 배선들을 액티브 영역 상에 집적시킬 수 있다.
제 2 경계 회로부(265) 상부에는 복수의 상위 금속 배선(MT<0:n>)이 일정 간격을 가지면서 y 방향으로 연장된다. 물론, 상기 상위 금속 배선은 상기 제 1 경계 회로부(262)상에서도 위치될 수 있지만, 설명의 편의를 위해 변경된 상위 금속 배선(MT)만을 도시하였고, 그 밖의 배선의 형태는 일반적인 형태와 동일하므로, 그것에 대한 설명은 생략할 것이다. 상위 금속 배선(MT<0:n>)은 제 1 경계 회로부(262)에 형성되는 소자와 제 2 경계 회로부(265)에 형성되는 소자간을 전기적으로 연결할 수 있다. 해당 페이지 버퍼(200)에 연결되는 신호 전달 라인(BLCM<5>)과 연결되는 상위 금속 배선(MT<a>)은 제 2 트랜지스터(T2)의 드레인(D2)과 콘택된다.
이때, 제 2 경계 회로부(265)에 형성되는 상위 금속 배선(MT<1:n>)은 제 1 부분 및 상기 제 1 부분으로부터 절곡, 연장되는 2 부분을 포함한다. 상위 금속 배선(MT<1:n>)의 제 1 부분은 해당 신호 전달 라인 상부 또는 해당 신호 전달 라인 사이의 공간에 배치될 수 있다. 예를 들어, 홀수번째 상위 금속 배선(MT<1:n>)의 제 1 부분은 신호 전달 라인 상부에 위치되고, 짝수번째 상위 금속 배선(MT<1:n>)의 제 1 부분은 신호 전달 라인 사이의 공간에 위치될 수 있다.
상위 금속 배선(MT<1:n>)의 제 2 부분은 신호 전달 라인 사이의 공간 또는 이웃하는 신호 전달 라인 상부에 배치될 수 있다. 예를 들어, 홀수번째 상위 금속 배선(MT<1:n>)의 제 2 부분은 신호 전달 라인 사이의 공간에 위치되고, 짝수번째 상위 금속 배선(MT<1:n>)의 제 1 부분은 신호 전달 라인 상부에 위치될 수 있다.
이때, 상위 금속 배선(MT<1:n>)의 제 1 부분의 단부는 상기 제 2 게이트(G2) 상부에 위치될 수 있다. 또한, 상위 금속 배선(MT<1:n>)은 그 하부에 위치하는 신호 전달 라인과 CT2를 통해 전기적으로 연결될 수 있다.
일반적인 상위 금속 배선(MT)은 절연막을 사이에 두고 신호 전달 라인(BLCM) 상부에 오버랩되었다. 하지만, 본 실시예에서는 상위 금속 배선(MT<0:n>)은 꺾인 형태로 신호 전달 라인 및 신호 전달 라인 사이의 공간에 배치됨에 따라, 상기 신호 전달 라인 사이의 공간까지도 배선 형성 공간으로 이용할 수 있게 된다. 이에 따라, 배선 여유도를 개선할 수 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 실시예에 따르면, 경계 회로부에 형성되는 액티브 영역을 분리하므로써, 비트 라인의 신호를 전달하는 라인을 컬럼 방향으로 연장 시킬 필요가 없고, 상기 비트 라인의 신호를 전달하는 라인의 예정 영역에 기타의 다른 배선을 집적시키므로써, 배선 라우팅을 방지할 수 있다. 또한, 상위 금속 배선을 신호 전달 라인 상부 및 신호 전달 라인 사이의 공간에 위치하도록 꺾여진 구조로 형성하므로써, 배선 마진을 개선할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
200 : 페이지 버퍼 220 : 저전압 페이지 버퍼
240 : 고전압 페이지 버퍼 260 : 경계 회로부

Claims (18)

  1. 저전압 페이지 버퍼 및 고전압 페이지 버퍼 사이에 위치되며, 상기 저전압 페이지 버퍼와 상기 고전압 페이지 버퍼를 전기적으로 연결하는 회로부가 집적되는 경계 회로부로서,
    컬럼별로 제 1 방향을 따라 연장 배치되는 복수의 신호 전달 라인 중 선택되는 신호 전달 라인에 의해, 해당 메모리 셀 영역의 데이터를 전달받는 제 1 및 제 2 트랜지스터가 집적되는 제 1 경계 회로부; 및
    상기 제 1 경계 회로부로부터 상기 제 1 방향쪽으로 인접 배치되고, 상기 복수의 신호 전달 라인이 연장 배치되는 제 2 경계 회로부를 포함하며,
    상기 제 1 트랜지스터가 형성되는 액티브 영역 및 상기 제 2 트랜지스터가 형성되는 액티브 영역은 서로 분리되어 구성되는 비휘발성 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 경계 회로부는
    상기 제 1 방향을 따라 소정 거리 이격 배치되는 제 1 및 제 2 액티브 영역; 상기 제 1 액티브 영역 상에 배치되며 상기 제 1 방향과 수직인 제 2 방향으로 배치되는 제 1 게이트, 상기 제 1 게이트 양측의 상기 제 1 액티브 영역에 배치되는 제 1 소스 및 제 1 드레인을 포함하는 제 1 트랜지스터; 및
    상기 제 2 액티브 영역 상에 배치되며, 상기 제 2 방향으로 연장되는 제 2 게이트, 상기 제 2 게이트 양측의 상기 제 2 액티브 영역에 배치되는 제 2 소스 및 제 2 드레인을 포함하는 제 2 트랜지스터를 포함하는 비휘발성 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서,
    상기 제 1 드레인과 전기적으로 연결되는 오드 비트 라인;및
    상기 제 2 드레인과 전기적으로 연결되는 이븐 비트 라인을 더 포함하고,
    상기 오드 비트 라인 및 이븐 비트 라인은 상기 제 1 및 제 2 경계 회로부 상에 상기 신호 전달 라인과 평행하게 배치되는 비휘발성 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 오드 비트 라인 및 상기 이븐 비트 라인은 일직선상에 배치되되, 전기적으로 절연되도록 형성되는 비휘발성 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서,
    상기 오드 비트 라인 및 상기 이븐 비트 라인은 선택된 신호 전달 라인이 배치될 컬럼에 위치되고,
    상기 선택된 신호 전달 라인의 일 부분은 예정된 컬럼에 위치되고, 나머지 부분은 상기 오드 비트 라인 및 이븐 비트 라인과의 절연을 위하여, 인접 컬럼 상에 위치되도록 절곡되는 비휘발성 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 인접 컬럼에 위치되는 신호 전달 라인은 꺾여지는 상기 선택된 신호 전달 라인을 수용할 수 있는 컷팅부를 포함하고,
    상기 인접 컬럼에 위치되는 신호 전달 라인은 상기 신호 전달 라인 보다 상위의 도전 배선을 통해 상기 컷팅부에 의해 단절된 부분을 전기적으로 연결시키는 비휘발성 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 제 2 경계 회로부는 상기 복수의 신호 전달 라인 상부에 위치하는 복수의 상위 배선을 더 포함하는 비휘발성 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수의 상위 배선과 상기 도전 배선은 동일 평면에 위치되는 비휘발성 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 복수의 상위 배선 각각은 제 1 부분 및 제 2 부분을 갖고,
    상기 제 1 부분은 해당 신호 전달 라인 상부에 오버랩되고,
    상기 제 2 부분은 상기 해당 신호 전달 라인 및 그것과 인접하는 다른 신호 전달 라인 사이의 공간에 배치되어,
    상기 제 1 부분과 상기 제 2 부분 사이에서 꺾임부가 발생되는 비휘발성 메모리 장치.
  10. 메모리 셀의 데이터를 전달받는 제 1 트랜지스터 및 제 2 트랜지스터가 집적되는 제 1 경계 회로부;
    상기 제 1 경계 회로부와 제 1 방향으로 인접하게 배치되는 제 2 경계 회로부;
    상기 제 1 경계 회로부 및 상기 제 2 경계 회로부 상에 배치되고, 컬럼 별로 상기 제 1 방향을 향해 연장되는 복수의 신호 전달 라인; 및
    상기 제 2 경계 회로부 상의 신호 전달 라인 상에 오버랩되는 복수의 상위 배선을 포함하며,
    상기 복수의 신호 전달 라인 중 선택되는 신호 전달 라인은 상기 제 1 트랜지스터의 소스와 연결되는 제 1 부분, 및 상기 제 2 트랜지스터의 소스와 연결되는 제 2 부분을 포함하고,
    상기 제 1 부분은 상기 선택되는 신호 전달 라인에 해당하는 컬럼 상에 위치되고, 상기 제 2 부분은 상기 선택되는 신호 전달 라인과 인접하는 신호 전달 라인이 위치될 컬럼 상에 위치되도록 절곡된 형태를 갖고,
    상기 인접하는 신호 전달 라인은, 상기 선택된 신호 전달 라인의 상기 제 2 부분을 수용하도록 컷팅부를 구비하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 1 트랜지스터가 형성되는 액티브 영역과 상기 제 2 트랜지스터가 형성되는 액티브 영역은 상기 제 1 방향을 따라 소정 거리 이격 배치되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 1 트랜지스터의 드레인과 전기적으로 연결되는 오드 비트 라인;및
    상기 제 2 트랜지스터의 드레인과 전기적으로 연결되는 이븐 비트 라인을 더 포함하고,
    상기 오드 비트 라인 및 이븐 비트 라인은 상기 제 1 및 제 2 경계 회로부 상에 상기 제 1 방향을 따라 연장 배치되는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 오드 비트 라인 및 상기 이븐 비트 라인은 일직선상에 배치되되, 전기적으로 절연되도록 형성되는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 오드 비트 라인 및 상기 이븐 비트 라인은 상기 선택되는 신호 전달 라인의 제 1 부분은 일직선 형태로 배치되는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 인접하는 신호 전달 라인은 상기 신호 전달 라인 보다 상위 레벨에 위치하는 도전 배선을 통해 상기 컷팅부에 의해 단절된 부분이 전기적으로 연결되는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 복수의 상위 배선과 상기 도전 배선은 동일 평면에 위치되는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 복수의 상위 배선 각각은 제 1 부분 및 제 2 부분을 갖고,
    상기 제 1 부분은 해당 신호 전달 라인 상부에 오버랩되고,
    상기 제 2 부분은 상기 해당 신호 전달 라인 및 그것과 인접하는 다른 신호 전달 라인 사이의 공간에 배치되어,
    상기 제 1 부분과 상기 제 2 부분 사이에서 절곡부가 발생되는 반도체 메모리 장치.
  18. 등간격을 갖도록 이격되는 복수의 배선 예정 영역;및
    해당 신호 배선 예정 영역 상부에 배치되는 제 1 영역, 및 상기 제 1 영역과 연결되며 상기 해당 신호 배선 영역과 인접하는 신호 배선 예정 영역 사이의 공간에 배치되는 제 2 영역을 포함하는 배선을 포함하는 반도체 메모리 장치.
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