KR101934581B1 - Semiconductor package - Google Patents

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Abstract

본 기술은 경박단소한 새로운 형태의 반도체 패키지를 포함한다. 본 기술에 포함된 반도체 패키지는,기판과, 제1 면에 제1 범프들을 구비하고 상기 제1 면과 대향하는 제2 면에 제1 범프 패드들을 구비하며 상기 제1 범프들을 매개로 상기 기판상에 실장된 구동 칩과, 상기 기판상에 상기 구동 칩과 수평 배치된 서포트 부재와, 각각의 일측 코너부가 상기 구동 칩 상부에 위치되도록 상기 구동 칩을 중심으로 상기 구동 칩 및 상기 서포트 부재 상에 수평 배치된 다수의 메모리 칩들을 포함하며, 상기 각각의 메모리 칩들은 상기 구동 칩과 마주하는 상기 일측 코너부의 일면에 상기 구동 칩의 상기 제1 범프 패드들과 각각 전기적으로 연결된 제2 범프를 포함한다. The technology includes a new form of semiconductor package that is thin and lightweight. A semiconductor package included in the present invention includes a substrate, first bump pads on a first surface and first bump pads on a second surface opposite to the first surface, A support member horizontally disposed on the substrate, and a support member horizontally disposed on the drive chip and the support member with the drive chip being positioned on one side of the drive chip, And each of the memory chips includes a second bump electrically connected to the first bump pads of the driving chip on one side of the one corner facing the driving chip.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}[0001] SEMICONDUCTOR PACKAGE [0002]

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 경박단소한 새로운 형태의 반도체 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a new type of semiconductor package that is thin and light.

최근 전자산업의 발전이 급속하게 이루어지고 전자제품의 경량화, 소형화 및 다기능화가 요구됨에 따라서 구동 칩과 메모리 칩을 하나의 모듈 내에 구성한 통합형 반도체 패키지가 개발되고 되고 있으며, 그 일환으로 구동 칩과 메모리 칩을 별도의 패키지로 제작하고 이들 패키지들을 수직으로 쌓아 올리거나 마더 보드 상에 수평 실장한 구조가 제안되었다. In recent years, the development of the electronic industry has been rapidly progressed, and the light weight, miniaturization and multifunctionality of electronic products have been demanded. Accordingly, an integrated semiconductor package in which a driving chip and a memory chip are formed in a single module has been developed. Were fabricated in separate packages, and these packages were vertically stacked or horizontally mounted on the motherboard.

도 1 및 도 2는 종래 기술에 따른 반도체 패키지를 도시한 단면도들로, 도 1은 구동 패키지(10)와 메모리 패키지(20)를 수직으로 쌓아 올린 구조를 도시한 단면도이고, 도 2는 구동 패키지(10)와 메모리 패키지(20)를 마더 보드(30) 상에 수평 실장한 구조를 도시한 단면도이다.1 is a sectional view showing a structure in which a drive package 10 and a memory package 20 are vertically piled up, and FIG. 2 is a cross- (10) and a memory package (20) are horizontally mounted on a motherboard (30).

그러나, 구동 패키지(10)와 메모리 패키지(20)를 수직으로 쌓아 올린 경우에는 구동 칩(1)과 메모리 칩(2)간 신호 전달 경로가 길고 복잡하고, 구동 패키지(10)와 메모리 패키지(20)를 마더 보드(30) 상에 수평 실장한 경우에는 구동 패패키지(10) 및 메모리 패키지(20)가 차지하는 마더 보드(30)의 면적이 커서 소형화가 어려운 문제점이 있다. However, when the driving package 10 and the memory package 20 are stacked vertically, the signal transmission path between the driving chip 1 and the memory chip 2 is long and complicated and the driving package 10 and the memory package 20 Is horizontally mounted on the motherboard 30, the area of the motherboard 30 occupied by the drive package 10 and the memory package 20 is large, which makes miniaturization difficult.

한편, 메모리 패키지(20)는 반도체 집적 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현하기 위하여, 적어도 2개 이상의 메모리 칩(2)들을 스택하고, 와이어(W)를 이용하여 스택된 메모리 칩(2)들과 기판(3)을 연결하고 있다. 그리고, 와이어(W)를 형성한 후에는 패키지를 보호하기 위하여 스택된 메모리 칩(2)들을 포함한 기판(3)의 상부면을 밀봉하는 몰드부(5)를 형성하고 있다. The memory package 20 stacks at least two or more memory chips 2 in order to realize a product having a memory capacity twice as much as a memory capacity that can be implemented in a semiconductor integrated process, And connects the stacked memory chips 2 to the substrate 3. [ After the wire W is formed, the mold portion 5 for sealing the upper surface of the substrate 3 including the stacked memory chips 2 is formed to protect the package.

와이어(W)는 메모리 칩(2) 외곽과의 숏트를 방지하기 위한 공간을 마련하기 위하여 루프(loop)를 가져야 하는데, 이 와이어 루프로 인해 메모리 패키지(20)의 사이즈가 증가되어 소형화가 어렵고, 와이어 루프의 높이를 확보하기 위해서 스택되는 메모리 칩(2)들 사이에 스페이서(4)를 추가로 형성해야 하는 어려움이 있다. 그리고, 스택되는 메모리 칩(2)의 개수가 늘어날수록 메모리 칩의(2) 상부면에 형성되는 와이어 루프의 높이가 증가되어 스택 가능한 메모리 칩(2)의 개수에 한계가 있으며, 스택되는 메모리 칩(2)의 개수가 증가될수록 와이어(W)의 길이가 길어져 몰드부(5)를 형성 공정시 와이어 스위핑(wire sweeping), 와이어 손상(wire damage), 메모리 칩(2)의 외곽과 와이어(W)가 전기적으로 숏트(short)되는 문제가 빈번하게 발생되고, 와이어(W)를 고가의 금으로 형성해야 하기 때문에 패키지 제작 비용이 비싼 문제점이 있다. 한편, 메모리 칩(2)을 최대한 얇게 그라인딩(grinding)하면 스택 가능한 메모리 칩(2)의 개수를 늘릴 수 있지만 메모리 칩(2)의 두께가 얇아지면 휨, 크랙 등의 불량에 취약한 문제점이 있었다. The wire W must have a loop in order to provide a space for preventing a short circuit with the outside of the memory chip 2. This wire loop increases the size of the memory package 20, It is difficult to further form the spacers 4 between the stacked memory chips 2 in order to secure the height of the wire loops. As the number of stacked memory chips 2 increases, the height of the wire loops formed on the upper surface of the memory chip 2 increases to limit the number of stackable memory chips 2, The length of the wire W becomes longer as the number of the memory chips 2 is increased so that wire sweeping, wire damage, And the wire W must be formed of expensive gold, so that there is a problem in that the cost of producing the package is high. On the other hand, if the memory chip 2 is grinded as thin as possible, the number of stackable memory chips 2 can be increased. However, if the thickness of the memory chip 2 is reduced, it is vulnerable to defects such as warpage and cracks.

본 발명의 실시예들은 경박단소한 새로운 형태의 반도체 패키지를 제공한다.Embodiments of the present invention provide a new and thin form of semiconductor package.

본 발명의 일 실시예에 따른 반도체 패키지는, 기판과, 제1 면에 제1 범프들을 구비하고 상기 제1 면과 대향하는 제2 면에 제1 범프 패드들을 구비하며 상기 제1 범프들을 매개로 상기 기판상에 실장된 구동 칩과, 상기 기판상에 상기 구동 칩과 수평 배치된 서포트 부재와, 각각의 일측 코너부가 상기 구동 칩 상부에 위치되도록 상기 구동 칩을 중심으로 상기 구동 칩 및 상기 서포트 부재 상에 수평 배치된 다수의 메모리 칩들을 포함하며, 상기 각각의 메모리 칩들은 상기 구동 칩과 마주하는 상기 일측 코너부의 일면에 상기 구동 칩의 상기 제1 범프 패드들과 각각 전기적으로 연결된 제2 범프를 구비하는 것을 특징으로 한다. A semiconductor package according to an embodiment of the present invention includes: a substrate; first bump pads on a first surface of the semiconductor package and first bump pads on a second surface opposite to the first surface; A support member horizontally disposed on the substrate, a driving chip mounted on the substrate, a support member horizontally disposed on the substrate, and a driving chip, Wherein each of the memory chips has a second bump electrically connected to the first bump pads of the driving chip on one side of the first corner facing the driving chip, .

상기 다수의 메모리 칩들은 평면상에서 보았을 때 매트릭스 형태로 배치되고, 그들의 장축이 서로 나란하도록 정렬될 수 있다. 한편, 상기 다수의 메모리 칩들은 모두 동일한 구조를 가지며, 상기 제2 범프들이 구비된 상기 각각의 일측 코너부들이 상기 구동 칩 상부에 위치되도록 상기 구동 칩을 중심부로 하여 회전 대칭을 이루도록 배치될 수도 있다. The plurality of memory chips may be arranged in a matrix form when viewed in a plan view, and their long axes may be aligned with one another. Meanwhile, the plurality of memory chips may have the same structure, and may be disposed so as to be rotationally symmetric about the driving chip so that each one of the corner portions provided with the second bumps is located on the driving chip .

상기 각각의 메모리 칩들의 제2 범프들은 상기 구동 칩과 마주하는 상기 각각의 메모리 칩들의 일측 코너부의 일면에 상기 각각의 메모리 칩들의 장변을 따라서 배치될 수 있다. 한편, 상기 각각의 메모리 칩들의 제2 범프들은 상기 구동 칩과 마주하는 상기 각각의 메모리 칩들의 일측 코너부의 일면에 상기 각각의 메모리 칩들의 단변을 따라서 배치될 수도 있고, 상기 각각의 메모리 칩들의 제2 범프들은 상기 구동 칩과 마주하는 상기 각각의 메모리 칩들의 일측 코너부의 일면에 상기 각각의 메모리 칩들의 장변 및 단변을 따라서 'ㄱ'자 형태로 배치될 수도 있다. The second bumps of each of the memory chips may be disposed along a long side of each of the memory chips on one side of one corner of each of the memory chips facing the driving chip. The second bumps of each of the memory chips may be disposed along a short side of each of the memory chips on one side of one corner of each of the memory chips facing the driving chip, The two bumps may be arranged in a '' 'shape along the long and short sides of each memory chip on one side of one corner of each of the memory chips facing the driving chip.

상기 반도체 패키지는 상기 구동 칩, 상기 서포트 부재 및 상기 다수의 메모리 칩들을 포함한 상기 기판의 상부면을 밀봉하는 몰드부 및 상기 기판의 하부면에 장착된 외부접속단자를 더 포함할 수 있다. The semiconductor package may further include a mold part sealing the upper surface of the substrate including the driving chip, the support member, and the plurality of memory chips, and an external connection terminal mounted on a lower surface of the substrate.

본 기술에 의하면, 메모리 칩과 구동 칩이 하나의 패키지로 제작되므로 메인 보드의 사용 면적이 감소되고 메모리 칩과 구동 칩을 별도의 패키지로 제작 및 개별적으로 실장해야 함에 따른 공정상의 번거로움이 줄게 된다. 그리고, 메모리 칩과 구동 칩간 신호 전달 길이가 감소되어 동작 속도가 향상되고, 와이어 본딩이 필요치 않으므로 와이어 본딩에 따른 문제점 즉, 패키지 사이즈 증가, 고가의 금 와이어 사용에 따른 비용 증가, 와이어 불량 문제, 스페이서 및 재배선 추가 형성에 따른 어려움이 방지된다. 게다가, 구동 칩 상부에 형성되는 메모리 칩의 개수가 증가되어 반도체 패키지의 메모리 용량이 향상되고, 구동 칩의 사이즈 축소가 가능해져 단일 웨이퍼 상에 제조 가능한 구동 칩의 개수, 즉 구동 칩의 넷 다이(net die)가 증가된다. According to this technology, since the memory chip and the driving chip are fabricated in one package, the use area of the main board is reduced and the manufacturing cost and the manufacturing cost are reduced due to the memory chip and the driving chip being manufactured in separate packages and individually mounted . In addition, since the signal transmission length between the memory chip and the driving chip is reduced, the operation speed is improved, and wire bonding is not required. Thus, there is a problem in wire bonding, that is, an increase in package size, an increase in cost due to use of expensive gold wire, And the difficulty in addition to the formation of the rewiring lines is prevented. In addition, the number of memory chips formed on the driving chip is increased, so that the memory capacity of the semiconductor package is improved and the size of the driving chip can be reduced, so that the number of drive chips that can be manufactured on a single wafer, net die is increased.

도 1 및 도 2는 종래 기술에 따른 반도체 패키지를 도시한 단면도들이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 4는 도 3의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 7은 본 발명의 제4 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 8은 도 7의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 9는 본 발명의 제5 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 10은 본 발명의 제6 실시예에 따른 반도체 패키지를 도시한 평면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 1 and 2 are sectional views showing a semiconductor package according to the prior art.
3 is a plan view showing a semiconductor package according to the first embodiment of the present invention.
4 is a cross-sectional view taken along line I-I 'of Fig.
5 is a plan view showing a semiconductor package according to a second embodiment of the present invention.
6 is a plan view showing a semiconductor package according to a third embodiment of the present invention.
7 is a plan view showing a semiconductor package according to a fourth embodiment of the present invention.
8 is a cross-sectional view taken along line II-II 'of FIG.
9 is a plan view showing a semiconductor package according to a fifth embodiment of the present invention.
10 is a plan view showing a semiconductor package according to a sixth embodiment of the present invention.
11 is a perspective view showing an electronic device having a semiconductor package according to embodiments of the present invention.
12 is a block diagram illustrating an example of an electronic device including a semiconductor package according to embodiments of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 4는 도 3의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.FIG. 3 is a plan view showing a semiconductor package according to the first embodiment of the present invention, and FIG. 4 is a sectional view taken along the line I-I 'of FIG.

도 3 및 도 4를 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지는 기판(100), 구동 칩(200), 서포트 부재(300) 및 다수의 메모리 칩들(410,420,430,440)을 포함한다. 그 외에, 몰드부(500) 및 외부접속단자(600)를 더 포함한다.3 and 4, the semiconductor package according to the first embodiment of the present invention includes a substrate 100, a driving chip 200, a support member 300, and a plurality of memory chips 410, 420, 430, and 440. In addition, it further includes a molded part 500 and an external connection terminal 600.

기판(100)은 상부면(101) 및 상부면(101)과 대향하는 하부면(102)을 갖는다. 기판(100)의 상부면(101)에는 접속 패드(110)가 형성되고, 기판(100)의 하부면(102)에는 볼랜드(120)가 형성된다. 볼랜드(120)에는 솔더볼과 같은 외부접속단자(600)가 장착된다. The substrate 100 has a top surface 101 and a bottom surface 102 opposite the top surface 101. A connection pad 110 is formed on the upper surface 101 of the substrate 100 and a borland 120 is formed on the lower surface 102 of the substrate 100. An external connection terminal 600 such as a solder ball is mounted on the borland 120.

구동 칩(200)은 제1 면(201), 제1 면(201)과 대향하는 제2 면(202), 제1면(201) 및 제2 면(202)을 연결하는 측면(203)을 가지며, 다수의 제1 범프(210)들, 다수의 범프 패드(220)들 및 다수의 본딩 패드(230)들을 구비한다. The driving chip 200 includes a first surface 201, a second surface 202 opposed to the first surface 201, a side surface 203 connecting the first surface 201 and the second surface 202 And includes a plurality of first bumps 210, a plurality of bump pads 220, and a plurality of bonding pads 230.

본딩 패드(230)들은 구동 칩(200)의 제1 면(201)에 형성되고, 제1 범프(210)들은 각각의 본딩 패드(230)들 상에 형성된다. 그리고, 범프 패드(220)들은 구동 칩(200)의 제2 면(202)에 형성되며 본딩 패드(230)들과 전기적으로 연결된다. 도시하지 않았지만, 구동 칩(200)의 제2 면(202)에 위치하는 범프 패드(220)들과 구동 칩(200)의 제1 면(201)에 위치하는 본딩 패드(230)들간의 전기적인 연결을 위하여, 구동 칩(200)은 제1 면(201) 및 제2 면(202)을 관통하고 본딩 패드(230)들과 각각 전기적으로 연결된 관통 전극들(미도시)과, 구동 칩(200)의 제2 면 (202)상에 형성되어 관통 전극들과 범프 패드(220)들을 각각 전기적으로 연결하는 재배선들(미도시)을 포함할 수 있다. 한편, 관통 전극을 사용하지 않고 재배선만으로 범프 패드(220)들과 본딩 패드(230)들을 연결할 수도 있으며, 이 경우 각각의 재배선(미도시)들의 일단부는 구동 칩(200)의 제1 면(201)에서 본딩 패드(230)와 연결되고 일단부와 대향하는 재배선의 타단부는 구동 칩(200)의 측면(203)을 거쳐 구동 칩(200)의 제2 면(202)으로 연장되어 구동 칩(200)의 제2 면(202)에서 범프 패드(220)와 연결된다.The bonding pads 230 are formed on the first surface 201 of the driving chip 200 and the first bumps 210 are formed on the respective bonding pads 230. The bump pads 220 are formed on the second surface 202 of the driving chip 200 and are electrically connected to the bonding pads 230. Although not shown, an electrical connection between the bump pads 220 located on the second surface 202 of the driving chip 200 and the bonding pads 230 located on the first surface 201 of the driving chip 200 The driving chip 200 includes penetrating electrodes (not shown) penetrating the first surface 201 and the second surface 202 and electrically connected to the bonding pads 230, respectively, and driving chips 200 (Not shown) formed on the second surface 202 of the bump pad 220 and electrically connecting the penetrating electrodes and the bump pads 220, respectively. Alternatively, the bump pads 220 may be connected to the bonding pads 230 only by rewiring without using the penetrating electrodes. In this case, one end of each of the redistribution lines (not shown) And the other end of the rewiring line connected to the bonding pad 230 and opposite to the one end of the driving chip 200 is extended to the second surface 202 of the driving chip 200 through the side surface 203 of the driving chip 200, And is connected to the bump pad 220 on the second side 202 of the chip 200.

구동 칩(200)은 제1 범프(210)들이 기판(100)의 접속 패드(110)들에 각각 연결되도록 기판(100) 상에 실장된다. The driving chip 200 is mounted on the substrate 100 such that the first bumps 210 are connected to the connection pads 110 of the substrate 100 respectively.

서포트 부재(300)는 메모리 칩들(410,420,430,440)을 서포트(support)하기 위한 것으로서, 기판(100) 상에 구동 칩(200)과 수평 배치된다.The support member 300 is for supporting the memory chips 410, 420, 430 and 440 and horizontally disposed on the substrate 100 with the driving chip 200.

다수의 메모리 칩들(410,420,430,440)은 제1,제2,제3,제4 메모리 칩(410,420,430,440)을 포함한다. 제1,제2,제3,제4 메모리 칩(410,420,430,440)은 각각의 일측 코너부가 구동 칩(200)의 상부에 위치되도록 구동 칩(200)을 중심으로 하여 구동 칩(200) 및 서포트 부재(300) 상에 수평 배치된다. 본 실시예에서, 제1,제2,제3,제4 메모리 칩(410,420,430,440)은 평면상에서 보았을 때 매트릭스(matrix) 형태로 배치되며, 그들의 장축이 서로 나란하도록 정렬되어 있다. The plurality of memory chips 410, 420, 430, and 440 include first, second, third, and fourth memory chips 410, 420, 430, and 440. The first, second, third, and fourth memory chips 410, 420, 430, and 440 are mounted on the driving chip 200 and the support member 200 300). In this embodiment, the first, second, third, and fourth memory chips 410, 420, 430, and 440 are arranged in a matrix when viewed in a plan view, and their longitudinal axes are aligned to be parallel to each other.

각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)은 구동 칩(200)과 마주하는 일측 코너부의 일면(401)에 구동 칩(200)의 범프 패드(220)들에 각각 전기적으로 연결된 제2 범프(402)들을 갖는다. 본 실시예에서, 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 제2 범프(402)들은 구동 칩(200)과 마주하는 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 일측 코너부의 일면(401)에 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 장변(長邊, L)을 따라서 배치된다. Each of the first, second, third, and fourth memory chips 410, 420, 430, and 440 is electrically connected to the bump pads 220 of the driving chip 200 on one side 401 of one corner facing the driving chip 200 And second bumps 402 connected to the second bumps 402. The second bumps 402 of each of the first, second, third and fourth memory chips 410, 420, 430 and 440 are connected to the respective first, second, third, Second, third, and fourth memory chips 410, 420, 430, and 440 on one side 401 of one corner of the fourth memory chip 410, 420, 430, and 440 along the long side L of each of the first,

몰드부(500)는 구동 칩(200), 서포트 부재(300) 및 다수의 메모리 칩들(410,420,430,440)을 포함한 기판(100) 상부면(101)을 밀봉한다. 몰드부(500)는 에폭시 몰드 컴파운드(Epoxy Mold Compound, EMC)를 포함할 수 있다.The mold part 500 seals the upper surface 101 of the substrate 100 including the driving chip 200, the support member 300 and the plurality of memory chips 410, 420, 430 and 440. The mold part 500 may include an epoxy mold compound (EMC).

본 실시예에 의하면, 메모리 칩과 구동 칩이 하나의 패키지로 제작되므로 메인 보드의 사용 면적이 줄게 되고, 메모리 칩과 구동 칩을 별도의 패키지로 제작 및 개별적으로 실장해야 함에 따른 공정상의 번거로움이 방지된다. 그리고, 메모리 칩들과 구동 칩이 직접 연결되어 신호 전달 길이가 감소되므로 동작 속도가 향상된다. 게다가, 와이어 본딩이 필요치 않음으로 와이어 본딩에 따른 문제점 즉, 패키지 사이즈 증가, 고가의 금 와이어 사용에 따른 비용 증가, 와이어 불량 문제, 스페이서 및 재배선 추가 형성에 따른 어려움이 방지된다. 게다가, 하나의 메모리 칩이 차지하는 구동 칩의 면적이 최소화되므로 구동 칩 상부에 배치 가능한 메모리 칩의 개수가 증가되어 반도체 패키지의 메모리 용량이 향상되고, 구동 칩의 사이즈 축소가 가능해져 단일 웨이퍼 상에 제조 가능한 구동 칩의 개수, 즉 구동 칩의 넷 다이(net die)가 증가된다. According to the present embodiment, since the memory chip and the driving chip are manufactured in one package, the use area of the main board is reduced, and the memory chip and the driving chip are manufactured in separate packages and individually mounted. . In addition, since the memory chip and the driving chip are directly connected to each other, the signal transmission length is reduced, thereby improving the operation speed. In addition, since no wire bonding is required, problems due to wire bonding, that is, an increase in package size, an increase in cost due to use of expensive gold wire, a problem of wire failure, and difficulties in forming additional spacers and rewiring are prevented. In addition, since the area of the driving chip occupied by one memory chip is minimized, the number of memory chips that can be disposed on the driving chip is increased, thereby improving the memory capacity of the semiconductor package and reducing the size of the driving chip. The number of possible driving chips, i.e. the net die of the driving chip, is increased.

본 발명은 전술한 제1 실시예에 의해 한정되지 않으며, 다양한 형태로의 변형 가능하다. 예컨데, 제2 범프(402)의 위치가 변경될 수도 있고, 메모리 칩들(410,420,430,440)의 구조 및 배치 형태가 변경될 수도 있다. 이러한 반도체 패키지들은 도 5 내지 도 14를 참조로 설명될 이하의 실시예들을 통해 보다 명백해 질 것이다.The present invention is not limited to the first embodiment described above, and can be modified into various forms. For example, the position of the second bump 402 may be changed and the structure and arrangement of the memory chips 410, 420, 430, and 440 may be changed. These semiconductor packages will become more apparent through the following embodiments which will be described with reference to Figs. 5 to 14.

도 5는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 6은 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 평면도이다.FIG. 5 is a plan view showing a semiconductor package according to a second embodiment of the present invention, and FIG. 6 is a plan view showing a semiconductor package according to a third embodiment of the present invention.

본 발명의 제2 및 제3 실시예에 따른 반도체 패키지는, 앞서 도 3 및 도 4를 통해 설명된 제1 실시예와 달리, 제2 범프(402)들의 위치가 변경된 구조를 갖는다. 즉, 제2 범프(402)들을 제외하면 제1 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The semiconductor package according to the second and third embodiments of the present invention has a structure in which the positions of the second bumps 402 are changed, unlike the first embodiment described above with reference to Figs. 3 and 4. That is, except for the second bumps 402, the semiconductor package has substantially the same configuration as the semiconductor package according to the first embodiment. Therefore, redundant description of the same constituent elements will be omitted, and the same constituent elements will be given the same names and the same reference numerals.

도 5에 도시된 바와 같이, 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 제2 범프(402)들은 구동 칩(200)과 마주하는 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 일측 코너부의 일면(401)에 각각의 메모리 칩들(410,420,430,440)의 단변(短邊, S)을 따라서 배치될 수 있다. 한편, 도 6에 도시된 바와 같이, 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 제2 범프(401)들은 구동 칩(200)과 마주하는 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 일측면 코너부의 일면(401)에 각각의 제1,제2,제3,제4 메모리 칩들(410,420,430,440)의 장변(L) 및 단변(S)를 따라서 'ㄱ'자 형태로 배치될 수도 있다5, the second bumps 402 of each of the first, second, third, and fourth memory chips 410, 420, 430, 440 are coupled to respective first, second, 420, 430 and 440 on one side 401 of one corner of the third and fourth memory chips 410, 420, 430 and 440 along the short side S of each of the memory chips 410, 420, 430 and 440. 6, the second bumps 401 of the first, second, third, and fourth memory chips 410, 420, 430, 440 are connected to the first, second, Second, third and fourth memory chips 410, 420, 430 and 440 on one side 401 of one corner of one side of the first, second and third memory chips 410, 420, 430 and 440, May be arranged in an 'a' shape

도 7은 본 발명의 제4 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 8은 도 7의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.FIG. 7 is a plan view showing a semiconductor package according to a fourth embodiment of the present invention, and FIG. 8 is a sectional view taken along line II-II 'of FIG.

본 발명의 제4 실시예에 따른 반도체 패키지는, 앞서 도 3 및 도 4를 통해 설명된 제1 실시예와 달리, 제1,제2,제3,제4 메모리 칩들(410,420,430,440)의 구조 및 배치 형태가 변경된 구조를 갖는다. 즉, 제1,제2,제3,제4 메모리 칩들(410,420,430,440)을 제외하면 제1 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The semiconductor package according to the fourth embodiment of the present invention differs from the first embodiment described above with reference to FIGS. 3 and 4 in that the structure and arrangement of the first, second, third and fourth memory chips 410, 420, And has a modified structure. That is, except for the first, second, third, and fourth memory chips 410, 420, 430, and 440, the semiconductor package has substantially the same configuration as the semiconductor package according to the first embodiment. Therefore, redundant description of the same constituent elements will be omitted, and the same constituent elements will be given the same names and the same reference numerals.

도 7 및 도 8을 참조하면, 본 실시예에서 제1,제2,제3,제4 메모리 칩(410,420,430,440)은 동일한 구조를 가지며, 제2 범프(402)들이 위치하는 각각의 일측 코너부들이 구동 칩(200) 상부에 위치되도록 구동 칩(200)을 중심부로 하여 회전 대칭을 이루도록 배치된다.Referring to FIGS. 7 and 8, the first, second, third, and fourth memory chips 410, 420, 430, and 440 have the same structure, and each one of the corner portions, And is disposed so as to be rotationally symmetrical about the center of the driving chip 200 so as to be positioned above the driving chip 200.

본 실시예에 의하면, 동일한 구조의 메모리 칩들을 이용하여 패키지 제작이 가능하므로 상이한 구조를 갖는 메모리 칩들을 제작 및 취급해야 함에 따른 어려움이 방지된다. According to the present embodiment, since the package can be manufactured using the memory chips having the same structure, the difficulties associated with manufacturing and handling memory chips having different structures are prevented.

도 9는 본 발명의 제5 실시예에 따른 반도체 패키지를 도시한 평면도이고, 도 10은 본 발명의 제6 실시예에 따른 반도체 패키지를 도시한 평면도이다. FIG. 9 is a plan view showing a semiconductor package according to a fifth embodiment of the present invention, and FIG. 10 is a plan view showing a semiconductor package according to the sixth embodiment of the present invention.

본 발명의 제5 및 제6 실시예에 따른 반도체 패키지는, 앞서 도 7 및 도 8을 통해 설명된 제4 실시예와 달리, 제2 범프(402)들의 위치가 변경된 구조를 갖는다. 즉, 제2 범프(402)들을 제외하면 제4 실시예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복된 설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.The semiconductor package according to the fifth and sixth embodiments of the present invention has a structure in which the positions of the second bumps 402 are changed, unlike the fourth embodiment described above with reference to FIGS. That is, except for the second bumps 402, the semiconductor package has substantially the same configuration as the semiconductor package according to the fourth embodiment. Therefore, redundant description of the same constituent elements will be omitted, and the same constituent elements will be given the same names and the same reference numerals.

도 9에 도시된 바와 같이, 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 제2 범프(401)들은 구동 칩(200)과 마주하는 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 일측 코너부의 일면(401)에 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 단변(S)을 따라서 배치될 수 있다. 한편, 도 10에 도시된 바와 같이, 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 제2 범프(401)들은 구동 칩(200)과 마주하는 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 일측 코너부의 일면(401)에 각각의 제1,제2,제3,제4 메모리 칩(410,420,430,440)의 장변(L) 및 단변(S)을 따라서 'ㄱ'자 형태로 배치될 수도 있다9, the second bumps 401 of the first, second, third, and fourth memory chips 410, 420, 430, 440 are connected to the respective first, second, Third, and fourth memory chips 410, 420, 430, and 440 on one side 401 of one corner of the third and fourth memory chips 410, 420, 430, and 440 along the short side S of each of the first, second, 10, the second bumps 401 of the first, second, third, and fourth memory chips 410, 420, 430, 440 are connected to the first and second bumps 401, Second, third and fourth memory chips 410, 420, 430 and 440 on one side 401 of one corner of one of the first, second, third and fourth memory chips 410, 420, 430 and 440, Therefore, it may be arranged in 'a' form

상술한 본 발명의 실시예들에 따른 반도체 패키지는 다양한 전자 장치에 적용될 수 있다.The semiconductor package according to the embodiments of the present invention described above can be applied to various electronic devices.

도 11은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다. 11 is a perspective view showing an electronic device having a semiconductor package according to embodiments of the present invention.

도 11을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들에 따른 반도체 패키지는 경박단소 및 메모리 용량 증가의 장점을 가지므로, 전자 장치(1000)의 사이즈 축소 및 저장 용량 증가에 유리하다. 전자 장치는 도 11에 도시된 휴대폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다. 또한, 전자 기기에 사용되는 SD(Secure Digital) 카드, 메모리 스틱(memory stick), MMC(Multi Media Card), CF(Compact Flash), SSC(Solide State Drive) 등에도 응용될 수 있다. Referring to FIG. 11, a semiconductor package according to embodiments of the present invention may be applied to an electronic device 1000 such as a cellular phone. The semiconductor package according to the present embodiments has advantages of increasing the light weight and memory capacity, which is advantageous in reducing the size of the electronic device 1000 and increasing the storage capacity. The electronic device is not limited to the mobile phone shown in FIG. 11, but may be a portable electronic device, a laptop computer, a portable computer, a portable multimedia player (PMP), an MP3 player, a camcorder, a web tablet ), A wireless telephone, a navigation system, a personal digital assistant (PDA), and the like. In addition, it can be applied to an SD (Secure Digital) card, a memory stick, an MMC (Multi Media Card), a CF (Compact Flash), and a SSC (Solide State Drive).

도 12는 본 발명의 실시예들에 따른 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 12 is a block diagram illustrating an example of an electronic device including a semiconductor package according to embodiments of the present invention.

도 12를 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명의 실시예들에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 SSD(Solide State Drive)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIP), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.12, the electronic system 1300 may include a controller 1310, an input / output device 1320, and a storage device 1330. The controller 1310, the input / output device 1320, and the storage device 1330 may be coupled through a bus 1350. [ The bus 1350 may be a path through which data flows. For example, the controller 1310 may include at least one of at least one microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing the same functions. The controller 1310 and the storage device 1330 may include a semiconductor package according to embodiments of the present invention. The input / output device 1320 may include at least one selected from a keypad, a keyboard, and a display device. The storage device 1330 is a device for storing data. The storage device 1330 may store data and / or instructions that may be executed by the controller 1310. The storage device 1330 may include a volatile storage element and / or a non-volatile storage element. Alternatively, the storage device 1330 may be formed of a flash memory. For example, a flash memory to which the technique of the present invention is applied can be mounted on an information processing system such as a mobile device or a desktop computer. Such a flash memory may be configured as a solid state drive (SSD). In this case, the electronic system 1300 can stably store a large amount of data in the flash memory system. The electronic system 1300 may further include an interface 1340 for transferring data to or receiving data from the communication network. The interface 1340 may be in wired or wireless form. For example, the interface 1340 may include an antenna or a wired or wireless transceiver. Although it is not shown, the electronic system 1300 may be provided with an application chipset, a camera image processor (CIP), and an input / output device. It is obvious to one.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been described in connection with what is presently considered to be the most practical and preferred embodiment, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention can be variously modified and changed without departing from the technical scope thereof.

100 : 기판
200 : 구동 칩
300 : 서포트 부재
410,420,430,440: 메모리 칩들100: substrate
200: driving chip
300: Support member
410, 420, 430, 440: memory chips

Claims (8)

기판;
제1 면에 제1 범프들을 구비하고 상기 제1 면과 대향하는 제2 면에 제1 범프 패드들을 구비하며 상기 제1 범프들을 매개로 상기 기판상에 실장된 구동 칩;
상기 기판상에 상기 구동 칩과 수평하게 배치된 서포트 부재; 및
상기 구동 칩 및 상기 서포트 부재 상에 서로 수평하게 배치된 복수의 메모리 칩들을 포함하며,
상기 메모리 칩들 각각의 일측 코너부는 상기 구동 칩과 중첩되고 상기 일측 코너부를 제외한 부분은 상기 구동 칩과 중첩되지 않으며,
상기 각각의 메모리 칩들은 상기 구동 칩과 중첩되는 상기 일측 코너부의 일면에 제2 범프들을 구비하며, 상기 메모리 칩들은 상기 제2 범프들을 매개로 상기 구동 칩의 상기 제1 범프 패드들 상에 실장되는 것을 특징으로 하는 반도체 패키지.Board;
A driving chip having first bumps on a first surface and first bump pads on a second surface opposite to the first surface and mounted on the substrate via the first bumps;
A support member disposed on the substrate horizontally with the driving chip; And
And a plurality of memory chips arranged horizontally on the driving chip and the support member,
Wherein one corner of each of the memory chips is overlapped with the driving chip and a portion of the memory chip excluding the one corner is not overlapped with the driving chip,
Wherein each of the memory chips includes second bumps on one side of the one corner of the driving chip, the memory chips being mounted on the first bump pads of the driving chip via the second bumps . ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 2 is abandoned due to payment of registration fee. 제 1항에 있어서, 상기 다수의 메모리 칩들은 평면상에서 보았을 때 매트릭스 형태로 배치된 것을 특징으로 하는 반도체 패키지. The semiconductor package of claim 1, wherein the plurality of memory chips are arranged in a matrix when viewed in a plan view. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 3 is abandoned due to the registration fee. 제 2항에 있어서, 상기 다수의 메모리 칩들은 평면상에서 보았을 때 그들의 장축이 서로 나란하도록 정렬된 것을 특징으로 하는 반도체 패키지.3. The semiconductor package of claim 2, wherein the plurality of memory chips are aligned such that their major axes are parallel to each other when viewed in plan. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 4 is abandoned due to the registration fee. 제 1항에 있어서, 상기 다수의 메모리 칩들은 모두 동일한 구조를 가지며, 상기 제2 범프들이 구비된 상기 각각의 일측 코너부들이 상기 구동 칩과 중첩되도록 상기 구동 칩을 중심부로 하여 회전 대칭을 이루도록 배치된 것을 특징으로 하는 반도체 패키지.2. The semiconductor memory device according to claim 1, wherein the plurality of memory chips have the same structure, and each of the one-side corners provided with the second bumps overlaps with the driving chip, Wherein the semiconductor package is a semiconductor package. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 5 is abandoned due to the registration fee. 제 1항에 있어서, 상기 각각의 메모리 칩들의 제2 범프들은 상기 구동 칩과 마주하는 상기 각각의 메모리 칩들의 일측 코너부의 일면에 상기 각각의 메모리 칩들의 장변을 따라서 배치된 것을 특징으로 하는 반도체 패키지.2. The semiconductor device according to claim 1, wherein the second bumps of the respective memory chips are disposed along one side of one corner of each of the memory chips facing the driving chip along the long sides of the respective memory chips. . ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 6 is abandoned due to the registration fee. 제 1항에 있어서, 상기 각각의 메모리 칩들의 제2 범프들은 상기 구동 칩과 중첩되는 상기 각각의 메모리 칩들의 일측 코너부의 일면에 상기 각각의 메모리 칩들의 단변을 따라서 배치된 것을 특징으로 하는 반도체 패키지. 2. The semiconductor device according to claim 1, wherein the second bumps of the respective memory chips are disposed along one side of one corner of each of the memory chips overlapping the driving chip along the short sides of the respective memory chips. . ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 is abandoned due to registration fee. 제 1항에 있어서, 상기 각각의 메모리 칩들의 제2 범프들은 상기 구동 칩과 중첩되는 상기 각각의 메모리 칩들의 일측 코너부의 일면에 상기 각각의 메모리 칩들의 장변 및 단변을 따라서 'ㄱ'자 형태로 배치된 것을 특징으로 하는 반도체 패키지.The memory chip according to claim 1, wherein the second bumps of each memory chip are formed in a shape of a letter 'A' along a long side and a short side of each memory chip on one side of one corner of each of the memory chips overlapping with the driving chip And the semiconductor package. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 8 is abandoned due to the registration fee. 제 1항에 있어서, 상기 구동 칩, 상기 서포트 부재 및 상기 다수의 메모리 칩들을 포함한 상기 기판의 상부면을 밀봉하는 몰드부;및
상기 기판의 하부면에 장착된 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.The semiconductor memory device according to claim 1, further comprising: a mold part sealing the upper surface of the substrate including the driving chip, the support member and the plurality of memory chips;
And an external connection terminal mounted on a lower surface of the substrate.
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