KR101920638B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 낸드 플래시 메모리 장치에서 배드 블록(Bad Block)의 사이즈를 줄일 수 있도록 하는 기술이다. 이러한 본 발명은 배드 블록 어드레스를 저장하는 래치부, 배드 블록 어드레스와 액세스 어드레스를 비교하여 배드 블록 어드레스와 액세스 어드레스의 일치 여부를 나타내는 배드 블록 검출신호를 출력하는 비교부, 및 순차적으로 활성화되는 복수의 배드 블록 플래그 신호가 활성화되는 구간에서 블록 래치신호의 활성화에 따라 각 플레인 별로 배드 블록 검출신호를 순차적으로 출력하는 배드 블록 제어부를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 낸드 플래시 메모리 장치에서 배드 블록(Bad Block)의 사이즈를 줄일 수 있도록 하는 기술이다.
반도체 메모리 장치는 데이터를 저장해 두고 필요할 때 읽어볼 수 있는 기억장치이다. 이러한 반도체 메모리 장치는 크게 램(Random Access Memory; RAM)과 롬(Read Only Memory; ROM)으로 나누어진다.
램에 저장된 데이터는 전원 공급이 중단되면 소멸 되는데, 이러한 타입의 메모리를 휘발성(Volatile) 메모리라고 한다. 반면에, 롬에 저장된 데이터는 전원 공급이 중단되더라도 소멸 되지 않는데, 이러한 타입의 메모리를 비휘발성(Nonvolatile) 메모리라고 한다.
비휘발성 메모리 장치인 플래시 메모리 장치는 데이터의 기록 및 소거가 전기적으로 수행되는 특징을 갖는다. 플래시 메모리 장치의 메모리 셀 들은 복수의 블록들로 구성되고, 각각의 블록은 다수개의 페이지로 구성된다. 특히 블록은 메모리 셀에 저장된 데이터를 소거하는 최소 단위가 된다.
플래시 메모리 장치는, 프로그램 동작 또는 소거 동작시에, 고에너지 장벽을 통과하는 터널링 효과와 높은 운동 에너지를 가진 핫 캐리어가 절연물을 통과하는 핫 캐리어 효과를 이용한다.
이러한 프로그램 동작이나 소거 동작은 플래시 메모리 셀에 데이터를 기록하는 횟수를 제한하는 요인이 되고, 데이터의 쓰기 동작시 플래시 메모리 셀의 오동작을 유발하는 원인이 되기도 한다.
또한, 고집적화가 요구되는 플래시 메모리 장치의 제조 공정이 가지는 다수의 제약 요건에 의해 플래시 메모리 셀 들은 불량을 유발하기도 한다.
플래시 메모리 장치는 공정 과정 또는 동작 과정에서 메모리 셀에 치명적인 결함이 발생하는 경우가 많이 있다. 여기서, 결함이 있다고 판정된 메모리 셀을 적어도 하나 이상 가지고 있는 블록을 배드 블록(Bad Block)이라고 한다. 배드 블록의 수가 규정치 이상 존재하는 경우에 그 플래시 메모리 장치는 불량품(failure article)으로 판정된다.
배드 블록의 수가 규정치보다 적은 플래쉬 메모리 장치는, 그 내부에 배드 블록을 관리할 수 있는 방법을 가지고 있다. 여러 방법들 중에서 배드 블록을 리던던트 블록(Redundant block)으로 대체하는 배드 블록 맵핑 방법이 있다.
배드 블록 맵핑 방법은 배드 블록의 어드레스를 파악하고, 배드 블록에 데이터의 쓰기나 읽기 동작이 수행되지 않도록 저지한다. 그리고, 배드 블록은 리던던트 블록으로 대체되고, 리던던트 블록을 통해 데이터의 쓰기나 읽기 동작을 수행한다.
현재 낸드 플래시 장치는 한 비트 이상의 배드 비트가 있으면 해당 블록에 대해 배드 블록 처리를 하고 배드 블록 어드레스에 대한 정보를 저장해 둔다. 어떠한 동작 과정에서 배드 블록에 액세스 동작이 이루어지게 되면, 해당 어드레스에 의해 배드 블록임을 검출하게 되고 액세스 동작이 이루어지지 않도록 차단한다.
그런데, 종래의 비휘발성 메모리 장치는 액세스하려고 하는 어드레스가 배드 블록인지 아닌지를 비교하는 과정에서 플레인(Plane) 별로 비교 회로가 각각 존재한다.
이러한 경우 플레인 개수가 늘어나게 되고 이에 따라 배드 블록의 칩 사이즈가 증가하게 된다. 특히, 테크(Tech)가 쉬링크(Shrink) 됨에 따라 점점 그 중요성이 대두 되고 있다.
본 발명은 액세스하려고 하는 어드레스가 배드 블록인지 아닌지를 비교하는 과정에서 플레인의 개수와 상관없이 모든 플레인에 대해 하나의 비교 회로를 사용하여 배드 블록을 검출하고, 직렬 배드 블록 검출을 통해 배드 블록의 사이즈를 줄일 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 배드 블록 어드레스를 저장하는 래치부; 배드 블록 어드레스와 액세스 어드레스를 비교하여 배드 블록 어드레스와 액세스 어드레스의 일치 여부를 나타내는 배드 블록 검출신호를 출력하는 비교부; 및 순차적으로 활성화되는 복수의 배드 블록 플래그 신호가 활성화되는 구간에서 블록 래치신호의 활성화에 따라 각 플레인 별로 배드 블록 검출신호를 순차적으로 출력하는 배드 블록 제어부를 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 데이터의 리드 또는 라이트가 이루어지는 메모리 셀 어레이; 액세스 어드레스와 배드 블록 어드레스를 비교하여 배드 블록 검출신호를 순차적으로 출력하는 배드 블록 검출부; 및 메모리 셀 어레이의 블록을 선택하되, 배드 블록 검출부에서 배드 블록이 검출된 경우 배드 블록을 비활성화시키는 블록 선택부를 포함하고, 배드 블록 검출부는 배드 블록 어드레스를 저장하는 래치부; 배드 블록 어드레스와 액세스 어드레스를 비교하여 배드 블록 어드레스와 액세스 어드레스의 일치 여부를 나타내는 배드 블록 검출신호를 출력하는 비교부; 및 순차적으로 활성화되는 복수의 배드 블록 플래그 신호가 활성화되는 구간에서 블록 래치신호의 활성화에 따라 각 플레인 별로 배드 블록 검출신호를 순차적으로 출력하는 배드 블록 제어부를 포함하는 것을 특징으로 한다.
본 발명은 액세스하려고 하는 어드레스가 배드 블록인지 아닌지를 비교하는 과정에서 플레인의 개수와 상관없이 모든 플레인에 대해 하나의 비교 회로를 사용하여 배드 블록을 검출하고, 직렬 배드 블록 검출을 통해 배드 블록의 사이즈를 줄일 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성도.
도 2는 도 1의 배드 블록 검출부에 관한 상세 구성도.
도 3은 도 2의 배드 블록 검출부에 관한 동작 타이밍도.
도 4는 본 발명의 실시예에서 클록 발생부와 플래그 신호 발생부에 관한 구성도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치의 구성도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(110), 페이지 버퍼 그룹(120), 로오(X) 디코더(140), 컬럼(Y) 디코더(130), 입출력 로직(150), 배드 블록 검출부(160) 및 전압 제공부(170)를 포함한다.
여기서, 메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함한다. 메모리 블록들 중 일부는 옵션 정보와, 어드레스 정보 등을 저장하기 위해 사용된다. 그리고, 각각의 메모리 블록은 복수의 셀 스트링들을 포함한다.
그리고, 페이지 버퍼 그룹(120)은 비트라인과 연결되는 다수의 페이지 버퍼(PB)들을 포함한다.
또한, 컬럼(Y) 디코더(130)는 제어신호에 응답하여 페이지 버퍼 그룹(120)의 페이지 버퍼(PB)에 데이터의 입출력 경로를 제공한다.
로오(X) 디코더(140)는 각각의 메모리 블록에 대응하여 연결되는 복수의 블록 선택부(141)들을 포함한다. 블록 선택부(141)는 어드레스 신호에 응답하여, 해당 블록 선택부(141)에 연결되어 있는 메모리 블록을 인에이블한다. 즉, 블록 선택부(141)는 어드레스 신호에 응답하여 액세스하고자 하는 블록을 선택할 수 있다.
메모리 블록이 블록 선택 스위치에 의해서 인에이블되면, 메모리 블록에 포함되는 라인들(예를 들어, 워드라인)과 동작 전압이 제공되는 글로벌 라인들(예를 들어, 글로벌 워드라인)이 연결된다. 여기서, 글로벌 라인들에 제공되는 동작 전압은 전압 제공부(170)가 공급한다.
전압 제공부(170)는 제어신호에 응답하여 동작 전압들을 생성하여 글로벌 라인들에 제공한다. 입출력 로직(150)은 입출력 제어신호에 응답하여 반도체 메모리 장치와 외부의 시스템 등과의 데이터 입출력을 제어한다.
배드 블록 검출부(160)은 페이지 버퍼 그룹(120), 컬럼(Y) 디코더(130), 로오(X) 디코더(140), 입출력 로직(150) 및 전압 제공부(170)를 제어하기 위한 제어신호들을 출력하는 로직들을 포함한다. 그리고, 배드 블록 검출부(160)는 액세스하려는 어드레스와 저장된 배드 블록 어드레스를 비교하여 배드 블록을 검출하게 된다. 여기서, 액세스 하려는 어드레스는 블록을 선택하기 위한 어드레스 신호를 포함할 수 있다.
로오(X) 디코더(140)의 블록 선택부(141)는 배드 블록 검출부(160)의 검출 결과에 따라 블록을 선택하게 된다.
만약, 배드 블록 검출부(160)의 검출 결과, 블록 선택부(141)와 연결되어 있는 메모리 블록이 패일 처리된 배드 블록인 경우, 블록 선택부(141)가 해당 메모리 블록이 인에이블 되지 못하도록 제어한다.
블록 선택부(141)가 패일 처리된 메모리 블록을 인에이블 시키지 않도록 하는 방법은 여러 가지가 있을 수 있다.
예를 들어, 블록 선택부(141)의 일반적인 회로 구성으로는 블록 어드레스가 입력되는 회로에 퓨즈를 포함시키고, 배드 블록과 연결되는 경우에 퓨즈를 컷팅 함으로써 전기적으로 배드 블록이 인에이블되지 못하게 한다.
또 다른 방법으로 블록 선택부(141)에 퓨즈회로를 없애고, 배드 블록의 어드레스를 옵션 정보로 별도의 저장수단이나 특정 메모리 블록에 저장하는 방법을 사용한다. 즉, 메모리 블록들 중 일부를 배드 블록 어드레스와 리페어된 어드레스, 옵션 정보 등을 저장하기 위해 사용한다.
이때, 배드 블록 어드레스가 메모리 블록에 저장된 경우, 입력된 블록 어드레스가 배드 블록 어드레스인지를 확인하고, 확인된 결과에 따라 블록 어드레스를 변경하여 출력하게 하는 기능이 필요하다.
이를 위해서, 본 발명의 실시예는 배드 블록 검출부(160)에 후술하는 비교부(161)와 래치부(165)를 포함하게 된다.
도 2는 도 1의 배드 블록 검출부(160)에 관한 상세 구성도이다.
배드 블록 검출부(160)는 비교부(161)와 래치부(165) 및 배드 블록 제어부(168)를 포함한다.
이러한 본 발명의 실시예에서는 모든 플레인에 대해 하나의 비교부(161)를 구비하여 배드 블록을 검출하는 것을 특징으로 한다. 배드 블록의 검출 과정은 스피드 제한(Speed limitation)이 적으므로 하나의 비교부(161)를 구비하여 배드 블록을 검출하는 것이 가능하다.
래치부(165)는 배드 블록의 어드레스 정보를 저장한다. 그리고, 비교부(161)는 래치부(165)에 저장된 배드 블록 어드레스와 액세스 어드레스 AADD를 비교하여 배드 블록 검출신호 BADBLK를 출력한다.
여기서, 액세스 어드레스 AADD는 블록을 선택하기 위한 어드레스 정보, 플레인 어드레스 정보 및 플레인 어드레스의 최하위 비트(LSB; Least Significant Bit) 정보를 포함한다.
배드 블록 제어부(168)는 논리조합수단과 플립플롭부를 포함한다. 여기서, 논리조합수단은 복수의 앤드게이트 AND1~AND8를 포함한다. 그리고, 플립플롭부는 복수의 D-플립플롭 DFF0~DFF3를 포함한다.
앤드게이트 AND1는 배드 블록 검출신호 BADBLK와 배드 블록 플래그신호 BBFLAG_P0를 앤드연산한다. 그리고, 앤드게이트 AND2는 배드 블록 플래그신호 BBFLAG_P0와 블록 래치신호 BLKLATCH를 앤드연산한다. D-플립플롭 DFF0은 앤드게이트 AND2의 출력이 활성화되면 앤드게이트 AND1의 출력을 플립플롭시켜 배드 블록 검출신호 BADBLK에 대응하는 배드 블록 펄스 BADBLK_P0를 출력한다.
앤드게이트 AND3는 배드 블록 검출신호 BADBLK와 배드 블록 플래그신호 BBFLAG_P1를 앤드연산한다. 그리고, 앤드게이트 AND4는 배드 블록 플래그신호 BBFLAG_P1와 블록 래치신호 BLKLATCH를 앤드연산한다. D-플립플롭 DFF1은 앤드게이트 AND4의 출력이 활성화되면 앤드게이트 AND3의 출력을 플립플롭시켜 배드 블록 검출신호 BADBLK에 대응하는 배드 블록 펄스 BADBLK_P1를 출력한다.
그리고, 앤드게이트 AND5는 배드 블록 검출신호 BADBLK와 배드 블록 플래그신호 BBFLAG_P2를 앤드연산한다. 그리고, 앤드게이트 AND6는 배드 블록 플래그신호 BBFLAG_P2와 블록 래치신호 BLKLATCH를 앤드연산한다. D-플립플롭 DFF2은 앤드게이트 AND6의 출력이 활성화되면 앤드게이트 AND5의 출력을 플립플롭시켜 배드 블록 검출신호 BADBLK에 대응하는 배드 블록 펄스 BADBLK_P2를 출력한다.
또한, 앤드게이트 AND7는 배드 블록 검출신호 BADBLK와 배드 블록 플래그신호 BBFLAG_P3를 앤드연산한다. 그리고, 앤드게이트 AND8는 배드 블록 플래그신호 BBFLAG_P3와 블록 래치신호 BLKLATCH를 앤드연산한다. D-플립플롭 DFF3은 앤드게이트 AND8의 출력이 활성화되면 앤드게이트 AND7의 출력을 플립플롭시켜 배드 블록 검출신호 BADBLK에 대응하는 배드 블록 펄스 BADBLK_P3를 출력한다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 3의 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 반도체 메모리 장치에 전원이 입력될 때, 메모리 블록에 저장되어 있던 배드 블록 어드레스가 래치부(165)에 저장된다.
예를 들어, 초기화 동작 중에 메모리 셀 어레이(110)에서 독출 되는 배드 블록 정보가 페이지 버퍼 그룹(120)에 저장된다. 그리고, 페이지 버퍼 그룹(120)에 저장되어 있는 배드 블록 정보는 입출력 로직을 통해 래치부(165)에 저장될 수 있다.
또한, 초기화 동작 중에 반도체 메모리 장치의 외부로부터 프로그램 명령과 어드레스 정보 및 프로그램할 데이터가 입출력 로직(150)에 입력된다. 외부로부터의 프로그램 명령과 어드레스 정보는 입출력 로직(150)을 통해서 배드 블록 검출부(160)에 입력될 수도 있다.
그리고, 비교부(161)는 입력되는 액세스 어드레스 AADD와 래치부(165)에 저장된 배드 블록 어드레스를 비교하고, 입력된 액세스 어드레스 AADD가 배드 블록의 어드레스라면 하이 레벨의 배드 블록 검출신호 BADBLK를 출력한다.
여기서, 배드 블록 검출신호 BADBLK는 래치부(165)에 저장된 배드 블록 어드레스와 액세스 어드레스 AADD의 일치 여부를 알려주는 신호이다.
배드 블록 검출신호 BADBLK가 하이 레벨로 출력되면, 배드 블록 플래그신호 BBFLAG_P0~BBFLAG_P3가 순차적으로 인에이블 된다. 그리고, D-플립플롭 DFF0~DFF3에 의해 배드 블록 검출신호 BADBLK에 대응하는 배드 블록 펄스 BADBLK_P0~BADBLK_P3가 순차적으로 출력된다.
이때, D-플립플롭 DFF0~DFF3은 블록 래치신호 BLKLATCH가 하이 레벨로 활성화된 경우에만 동작하게 된다.
이 배드 블록 펄스 BADBLK_P0~BADBLK_P3에 따라 블록 선택부(141)는 배드 블록에 액세스 동작이 이루어지게 되면 프로그램 동작을 수행하기 위해서 선택할 메모리 블록이 배드 블록이라고 판단하여 액세스 동작이 이루어지지 않도록 차단한다.
즉, 도 3의 타이밍도에서와 같이, 본 발명의 실시예에서는 플레인의 개수가 4개라고 가정한다.
배드 블록 플래그신호 BBFLAG_P0~BBFLAG_P3는 플래그 클록 BBFLAG_CLK의 라이징 에지에 동기하여 순차적으로 활성화되는 신호이다. 이에 따라, 본 발명의 실시예에서는 배드 블록 플래그신호 BBFLAG_P0~BBFLAG_P3에 따라 모든 플레인에 대해 직렬로 배드 블록을 검출하게 된다.
즉, 플래그 클록 BBFLAG_CLK의 첫 번째 라이징 에지에서 한 주기 동안 배드 블록 플래그신호 BBFLAG_P0가 활성화 상태가 되고, 두 번째 라이징 에지에서 한 주기 동안 배드 블록 플래그신호 BBFLAG_P1가 활성화 상태가 된다.
그리고, 플래그 클록 BBFLAG_CLK의 세 번째 라이징 에지에서 한 주기 동안 배드 블록 플래그신호 BBFLAG_P2가 활성화 상태가 되고, 네 번째 라이징 에지에서 한 주기 동안 배드 블록 플래그신호 BBFLAG_P3가 활성화 상태가 된다.
또한, 블록 래치신호 BLKLATCH가 플래그 클록 BBFLAG_CLK의 한 주기마다 인에이블 되면, 액세스 어드레스 AADD의 플레인(Plane) 어드레스 정보를 플립플롭시켜 배드 블록 펄스 BADBLK_P0~BADBLK_P3를 생성하게 된다.
여기서, 액세스 어드레스 AADD 중 플레인(Plane) 어드레스 정보는 "00", "01", "10", "11"의 비트 정보로 설정될 수 있다.
예를 들어, 배드 블록 플래그신호 BBFLAG_P0가 하이 레벨인 경우 액세스 어드레스 AADD 중 플레인(Plane) 어드레스의 하위 비트,(예를 들면 최하위 2 비트) 정보는 "00" 이라는 값을 갖는다. 이에 따라, 최하위 2 비트 정보 "00"의 값을 갖는 플레인 어드레스가 액세스 어드레스 AADD로 비교부(161)에 입력된다.
이 액세스 어드레스 AADD는 래치부(165)에 저장된 배드 블록 어드레스와 비교되고, 그 결과에 따라 배드 블록 검출신호 BADBLK가 배드 블록 제어부(168)에 출력된다.
그리고, 블록 래치신호 BLKLATCH가 로우에서 하이 레벨로 천이하게 되면 배드 블록 플래그신호 BBFLAG_P0가 하이 레벨로 활성화되는 구간 동안 배드 블록 검출신호 BADBLK를 플립플롭시켜 배드 블록 펄스 BADBLK_P0를 출력하게 된다.
이후에, 배드 블록 플래그신호 BBFLAG_P1가 하이 레벨인 경우 액세스 어드레스 AADD 중 플레인(Plane) 어드레스의 하위 비트,(예를 들면 최하위 2 비트) 정보는 "01" 이라는 값을 갖는다. 이에 따라, 최하위 2 비트 정보 "01"의 값을 갖는 플레인 어드레스가 액세스 어드레스 AADD로 비교부(161)에 입력된다.
이 액세스 어드레스 AADD는 래치부(165)에 저장된 배드 블록 어드레스와 비교되고, 그 결과에 따라 배드 블록 검출신호 BADBLK가 배드 블록 제어부(168)에 출력된다.
그리고, 블록 래치신호 BLKLATCH가 로우에서 하이 레벨로 천이하게 되면 배드 블록 플래그신호 BBFLAG_P1가 하이 레벨로 활성화되는 구간 동안 배드 블록 검출신호 BADBLK를 플립플롭시켜 배드 블록 펄스 BADBLK_P1를 출력하게 된다.
이어서, 배드 블록 플래그신호 BBFLAG_P2가 하이 레벨인 경우 액세스 어드레스 AADD 중 플레인(Plane) 어드레스의 하위 비트,(예를 들면 최하위 2 비트) 정보는 "10" 이라는 값을 갖는다. 이에 따라, 최하위 2 비트 정보 "10"의 값을 갖는 플레인 어드레스가 액세스 어드레스 AADD로 비교부(161)에 입력된다.
이 액세스 어드레스 AADD는 래치부(165)에 저장된 배드 블록 어드레스와 비교되고, 그 결과에 따라 배드 블록 검출신호 BADBLK가 배드 블록 제어부(168)에 출력된다.
그리고, 블록 래치신호 BLKLATCH가 로우에서 하이 레벨로 천이하게 되면 배드 블록 플래그신호 BBFLAG_P2가 하이 레벨로 활성화되는 구간 동안 배드 블록 검출신호 BADBLK를 플립플롭시켜 배드 블록 펄스 BADBLK_P2를 출력하게 된다.
다음에, 배드 블록 플래그신호 BBFLAG_P3가 하이 레벨인 경우 액세스 어드레스 AADD 중 플레인(Plane) 어드레스의 하위 비트,(예를 들면 최하위 2 비트) 정보는 "11" 이라는 값을 갖는다. 이에 따라, 최하위 2 비트 정보 "11"의 값을 갖는 플레인 어드레스가 액세스 어드레스 AADD로 비교부(161)에 입력된다.
이 액세스 어드레스 AADD는 래치부(165)에 저장된 배드 블록 어드레스와 비교되고, 그 결과에 따라 배드 블록 검출신호 BADBLK가 배드 블록 제어부(168)에 출력된다.
그리고, 블록 래치신호 BLKLATCH가 로우에서 하이 레벨로 천이하게 되면 배드 블록 플래그신호 BBFLAG_P3가 하이 레벨로 활성화되는 구간 동안 배드 블록 검출신호 BADBLK를 플립플롭시켜 배드 블록 펄스 BADBLK_P3를 출력하게 된다.
결국, 배드 블록 검출부(160)는 하나의 비교부(161)를 구비하여 복수의 배드 블록 펄스 BADBLK_P0~BADBLK_P3를 순차적으로 출력하게 된다. 이러한 본원발명의 실시예는 하나의 비교부(161)를 구비하면서 모든 플레인에 대하여 배드 블록 검출을 수행할 수 있게 된다.
도 4는 도 3에서 플래그 클록 BBFLAG_CLK을 생성하는 클록 발생부(200)와, 배드 블록 플래그신호 BBFLAG_P0~BBFLAG_P3를 생성하는 플래그 신호 발생부(210)에 관한 구성도이다.
여기서, 클록 발생부(200)는 링 오실레이터로 구성될 수 있다. 이러한 클록 발생부(200)는 낸드게이트 ND1와, 지연부(201) 및 복수의 인버터 IV1, IV2를 포함한다.
낸드게이트 ND1는 플래그 인에이블 신호 BBFLAG_EN와 피드백 입력된 플래그 클록 BBFLAG_CLK를 낸드연산하여 출력한다. 그리고, 지연부(201)는 낸드게이트 ND1의 출력을 일정 시간 지연하여 출력한다. 또한, 인버터 IV1, IV2는 지연부(201)의 출력을 비반전 지연하여 플래그 클록 BBFLAG_CLK을 출력한다.
그리고, 플래그 신호 발생부(210)는 플래그 클록 BBFLAG_CLK의 한 주기마다 배드 블록 플래그신호 BBFLAG_P0~BBFLAG_P3를 순차적으로 활성화시켜 출력한다. 즉, 플래그 신호 발생부(210)는 플래그 클록 BBFLAG_CLK의 라이징 에지마다 배드 블록 플래그신호 BBFLAG_P0~BBFLAG_P3를 순차적으로 활성화시켜 출력한다.

Claims (21)

  1. 배드 블록 어드레스를 저장하는 래치부;
    상기 배드 블록 어드레스와 액세스 어드레스를 비교하여 상기 배드 블록 어드레스와 상기 액세스 어드레스의 일치 여부를 나타내는 배드 블록 검출신호를 출력하는 비교부; 및
    순차적으로 활성화되는 복수의 배드 블록 플래그 신호가 활성화되는 구간에서 블록 래치신호의 활성화에 따라 각 플레인 별로 상기 배드 블록 검출신호를 순차적으로 출력하는 배드 블록 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 액세스 어드레스는 블록을 선택하기 위한 어드레스 정보, 플레인 어드레스의 하위 비트 정보를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 배드 블록 제어부는
    상기 블록 래치신호가 활성화되면 상기 복수의 배드 블록 플래그 신호 중 어느 하나의 배드 블록 플래그 신호의 활성화 구간 동안 해당하는 하나의 배드 블록검출신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 배드 블록 제어부는
    상기 복수의 배드 블록 플래그 신호와 상기 블록 래치신호 및 상기 배드 블록 검출신호를 논리조합하여 출력하는 논리조합수단; 및
    상기 논리조합수단의 출력에 따라 상기 배드 블록 검출신호를 플립플롭시켜 상기 배드 블록 검출신호를 출력하는 플립플롭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 논리조합수단은
    상기 복수의 배드 블록 플래그 신호 중 어느 하나의 배드 블록 플래그 신호가 활성화되는 구간에서 상기 배드 블록 검출신호를 출력하는 제 1논리조합수단; 및
    상기 블록 래치신호와 상기 배드 블록 플래그 신호 중 어느 하나의 배드 블록 플래그 신호를 논리조합하여 출력하는 제 2논리조합수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서, 상기 플립플롭부는 다수의 D-플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 복수의 배드 블록 플래그 신호는 플래그 클록의 한 주기마다 순차적으로 활성화 상태가 되는 것을 특징으로 하는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 플래그 클록의 라이징 에지마다 상기 복수의 배드 블록 플래그 신호를 순차적으로 활성화시켜 출력하는 플래그 신호 발생부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8항에 있어서, 상기 플래그 클록을 생성하는 클록 발생부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 클록 발생부는 링 오실레이터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 데이터의 리드 또는 라이트가 이루어지는 메모리 셀 어레이;
    액세스 어드레스와 배드 블록 어드레스를 비교하여 배드 블록 검출신호를 순차적으로 출력하는 배드 블록 검출부; 및
    상기 메모리 셀 어레이의 블록을 선택하되, 상기 배드 블록 검출부에서 배드 블록이 검출된 경우 배드 블록을 비활성화시키는 블록 선택부를 포함하고,
    상기 배드 블록 검출부는
    상기 배드 블록 어드레스를 저장하는 래치부;
    상기 배드 블록 어드레스와 상기 액세스 어드레스를 비교하여 상기 배드 블록 어드레스와 상기 액세스 어드레스의 일치 여부를 나타내는 상기 배드 블록 검출신호를 출력하는 비교부; 및
    순차적으로 활성화되는 복수의 배드 블록 플래그 신호가 활성화되는 구간에서 블록 래치신호의 활성화에 따라 각 플레인 별로 상기 배드 블록 검출신호를 순차적으로 출력하는 배드 블록 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 액세스 어드레스는 블록을 선택하기 위한 어드레스 정보, 플레인 어드레스의 하위 비트 정보를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 배드 블록 제어부는
    상기 블록 래치신호가 활성화되면 상기 복수의 배드 블록 플래그 신호 중 어느 하나의 배드 블록 플래그 신호의 활성화 구간 동안 해당하는 하나의 배드 블록 검출신호를 활성화시켜 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 배드 블록 제어부는
    상기 복수의 배드 블록 플래그 신호와 상기 블록 래치신호 및 상기 배드 블록 검출신호를 논리조합하여 출력하는 논리조합수단; 및
    상기 논리조합수단의 출력에 따라 상기 배드 블록 검출신호를 플립플롭시켜 상기 배드 블록 검출신호를 출력하는 플립플롭부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 논리조합수단은
    상기 복수의 배드 블록 플래그 신호 중 어느 하나의 배드 블록 플래그 신호가 활성화되는 구간에서 상기 배드 블록 검출신호를 출력하는 제 1논리조합수단; 및
    상기 블록 래치신호와 상기 배드 블록 플래그 신호 중 어느 하나의 배드 블록 플래그 신호를 논리조합하여 출력하는 제 2논리조합수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 플립플롭부는 다수의 D-플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 상기 복수의 배드 블록 플래그 신호는 플래그 클록의 한 주기마다 순차적으로 활성화 상태가 되는 것을 특징으로 하는 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11항에 있어서, 플래그 클록의 라이징 에지마다 상기 복수의 배드 블록 플래그 신호를 순차적으로 활성화시켜 출력하는 플래그 신호 발생부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19항에 있어서, 상기 플래그 클록을 생성하는 클록 발생부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229080A (ja) * 2012-04-26 2013-11-07 Toshiba Corp 半導体記憶装置および半導体記憶装置のテスト方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496413B2 (en) 1999-03-23 2002-12-17 Kabushiki Kaisha Toshiba Semiconductor memory device for effecting erasing operation in block unit
US6532181B2 (en) 1999-06-03 2003-03-11 Kabushiki Kaisha Toshiba Semiconductor memory device having redundant circuitry for replacing defective memory cell
US8270238B2 (en) 2007-12-10 2012-09-18 Unity Semiconductor Corporation Integrated circuits and methods to compensate for defective non-volatile embedded memory in one or more layers of vertically stacked non-volatile embedded memory

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101195679B1 (ko) 2004-02-03 2012-10-30 넥스테스트 시스템즈 코포레이션 메모리 소자들을 테스트하고 프로그래밍하기 위한 방법 및 이를 위한 시스템
KR101535460B1 (ko) 2008-08-25 2015-07-10 삼성전자주식회사 배드 블록 리맵핑 기능을 갖는 불휘발성 메모리 장치 및 그배드 블록 리맵핑 방법
KR20110078739A (ko) 2009-12-31 2011-07-07 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6496413B2 (en) 1999-03-23 2002-12-17 Kabushiki Kaisha Toshiba Semiconductor memory device for effecting erasing operation in block unit
US6532181B2 (en) 1999-06-03 2003-03-11 Kabushiki Kaisha Toshiba Semiconductor memory device having redundant circuitry for replacing defective memory cell
US8270238B2 (en) 2007-12-10 2012-09-18 Unity Semiconductor Corporation Integrated circuits and methods to compensate for defective non-volatile embedded memory in one or more layers of vertically stacked non-volatile embedded memory

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