KR101916100B1 - 박막트랜지스터 어레이 기판 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 서로 단락(short)이 발생하기 쉬운 배선들과 다른 레이어(layer)에 리페어라인을 배치한 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 기판 상의 화소영역 내에 배치되고, 활성층, 하부전극 및 상부전극을 포함하는 게이트전극, 소스전극 및 드레인전극, 상기 활성층과 게이트전극 사이에 배치된 제1절연층, 및 상기 게이트전극과 상기 소스전극 및 드레인전극 사이에 배치된 제2절연층을 포함하는 박막트랜지스터; 상기 게이트전극과 동일층에 동일한 물질로 형성되며, 제1방향으로 배열된 제1라인 및 제2라인; 상기 제1라인과 교차하여 상기 화소영역을 정의하며, 상기 소스전극 및 드레인전극과 동일층에 동일한 물질로 형성되며, 제2방향으로 배열된 제3라인; 상기 활성층과 동일층에 동일한 물질로 형성되는 리페어라인; 및 상기 화소영역 내에 배치되며 상기 하부전극과 동일층에 동일한 물질로 형성된 화소전극; 을 포함하는 박막트랜지스터 어레이 기판을 개시한다.

Description

박막트랜지스터 어레이 기판 및 그 제조 방법{Thin film transistor array substrate and manufacturing method of the same}
본 발명은 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로, 보다 상세하게는 서로 단락(short)이 발생하기 쉬운 배선들과 다른 레이어(layer)에 리페어라인을 배치한 박막트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
유기발광표시장치, 액정표시장치 등과 같은 평판표시장치는 박막트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 이들을 연결하는 배선 등을 포함한다. 한편, 배선들은 박막트랜지스터 또는 커패시터의 연결관계에 따라 서로 다른 레이어에 배치될 수 있으며, 소정의 영역에서 서로 중첩될 수 있다. 이렇게 배선들이 중첩되는 영역에서는 상, 하부 배선의 단락(short)이 발생하기 쉽다. 약 40인치 이상의 대형 평판표시장치에서 배선들 사이에 단락(short)이 발생하였을 때 전체 평판표시장치를 불량으로 처리하는 것은 경제성이 떨어진다. 따라서, 배선들 사이에 단락(short)이 발생한 부분만을 수리하기 위한 다양한 방법이 연구되고 있다.
본 발명의 일 측면은 서로 단락(short)이 발생하기 쉬운 배선들과 다른 레이어(layer)에 리페어라인을 배치하여 개구율을 저하시키지 않도록 하는 박막트랜지스터 어레이 기판 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상의 화소영역 내에 배치되고, 활성층, 하부전극 및 상부전극을 포함하는 게이트전극, 소스전극 및 드레인전극, 상기 활성층과 게이트전극 사이에 배치된 제1절연층, 및 상기 게이트전극과 상기 소스전극 및 드레인전극 사이에 배치된 제2절연층을 포함하는 박막트랜지스터; 상기 게이트전극과 동일층에 동일한 물질로 형성되며, 제1방향으로 배열된 제1라인 및 제2라인; 상기 제1라인과 교차하여 상기 화소영역을 정의하며, 상기 소스전극 및 드레인전극과 동일층에 동일한 물질로 형성되며, 제2방향으로 배열된 제3라인; 상기 활성층과 동일층에 동일한 물질로 형성되는 리페어라인; 및 상기 화소영역 내에 배치되며 상기 하부전극과 동일층에 동일한 물질로 형성된 화소전극; 을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
본 발명의 다른 특징에 따르면, 상기 리페어라인은 상기 제1방향으로 배열되며, 상기 제3라인과 적어도 하나 이상의 교차부을 가진다.
본 발명의 다른 특징에 따르면, 상기 리페어라인은 복수개이며, 적어도 하나는 상기 화소영역 내의 상기 제1라인의 일측에 배치되며, 적어도 하나는 상기 화소영역 내의 상기 제2라인의 타측에 배치된다.
본 발명의 다른 특징에 따르면, 상기 리페어라인은 상기 제2방향으로 배열되며, 상기 제1라인 및 제2라인과 적어도 하나 이상의 교차부를 가진다.
본 발명의 다른 특징에 따르면, 상기 제3라인은 복수개이며, 각각이 제1화소에 전기적으로 커플링되거나, 제2화소에 전기적으로 커플링되거나 또는 제3화소에 전기적으로 커플링되며, 상기 리페어라인은 복수개이며, 인접한 두 개의 화소영역을 가로지르도록 각각의 제3라인의 일측에 각각의 제3라인과 실질적으로 평행하게 배치된다.
본 발명의 다른 특징에 따르면, 상기 리페어라인은 상기 제1방향으로 배열되며, 상기 제3라인과 적어도 하나 이상의 교차부을 가지는 제1리페어라인 및 상기 제2방향으로 배열되며, 상기 제1라인 및 제2라인과 적어도 하나 이상의 교차부를 가지는 제2리페어라인을 포함하며, 상기 제1리페어라인 및 상기 제2리페어라인은 서로 교차한다.
본 발명의 다른 특징에 따르면, 상기 제1리페어라인은 복수개이며, 적어도 하나는 상기 화소영역 내의 상기 제1라인의 일측에 배치되며, 적어도 하나는 상기 화소영역 내의 상기 제2라인의 타측에 배치된다.
본 발명의 다른 특징에 따르면, 상기 제3라인은 복수개이며, 각각이 제1화소에 전기적으로 커플링되거나, 제2화소에 전기적으로 커플링되거나 또는 제3화소에 전기적으로 커플링되며, 상기 리페어라인은 복수개이며, 인접한 두 개의 화소영역을 가로지르도록 각각의 제3라인의 일측에 각각의 제3라인과 실질적으로 평행하게 배치된다.
본 발명의 다른 특징에 따르면, 상기 활성층 및 상기 리페어라인은 반도체물질을 포함한다.
본 발명의 다른 특징에 따르면, 상기 하부전극 및 상기 화소전극은 투명도전성산화물(TCO)을 포함한다.
본 발명의 다른 특징에 따르면, 상기 투명도전성산화물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO) 중 선택된 적어도 하나를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 일 실시예에 따르면, 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막트랜지스터의 활성층 및 리페어라인을 형성하는 제1마스크 공정; 제1절연층을 형성하고, 상기 제1절연층 상에 제1도전층 및 제2도전층을 차례로 적층하고, 상기 제1도전층 및 제2도전층을 동시에 패터닝하여 상기 박막트랜지스터의 게이트전극, 스캔라인, 전원라인, 및 화소전극패턴을 형성하는 제2마스크 공정; 제2절연층을 형성하고, 상기 제2절연층이 상기 활성층의 소스영역 및 드레인영역과 상기 화소전극패턴을 노출시키도록 개구를 형성하는 제3마스크 공정; 및 상기 제3마스크 공정의 결과물 상에 제3도전층을 형성하고, 상기 제3도전층을 패터닝하여, 상기 박막트랜지스터의 소스전극 및 드레인전극과 데이터라인 및 화소전극을 형성하는 제4마스크 공정; 을 포함한다.
본 발명의 다른 특징에 따르면, 상기 제2마스크 공정 후, 상기 소스영역 및 드레인영역에 이온 불순물을 도핑한다.
본 발명의 다른 특징에 따르면, 상기 리페어라인은 상기 제1방향으로 배열되며, 상기 데이터라인과 적어도 하나 이상의 교차부을 가진다.
본 발명의 다른 특징에 따르면, 상기 리페어라인은 복수개이며, 적어도 하나는 상기 화소영역 내의 상기 스캔라인의 일측에 배치되며, 적어도 하나는 상기 화소영역 내의 상기 전원라인의 타측에 배치된다.
본 발명의 다른 특징에 따르면, 상기 리페어라인은 상기 제2방향으로 배열되며, 상기 스캔라인 및 전원라인과 적어도 하나 이상의 교차부를 가진다.
본 발명의 다른 특징에 따르면, 상기 데이터라인은 제1화소에 전기적으로 커플링되는 제1데이터라인, 제2화소에 전기적으로 커플링되는 제2데이터라인 및 제3화소에 전기적으로 커플링되는 제3데이터라인을 포함하며, 상기 리페어라인은 복수개이며, 인접한 두 개의 화소영역을 가로지르도록 각 데이터라인의 일측에 각 데이터라인과 실질적으로 평행하게 배치된다.
본 발명의 다른 특징에 따르면, 상기 리페어라인은 상기 제1방향으로 배열되며, 상기 데이터라인과 적어도 하나 이상의 교차부을 가지는 제1리페어라인 및 상기 제2방향으로 배열되며, 상기 스캔라인 및 전원라인과 적어도 하나 이상의 교차부를 가지는 제2리페어라인을 포함하며, 상기 제1리페어라인 및 상기 제2리페어라인은 서로 교차한다.
본 발명의 다른 특징에 따르면, 상기 제1리페어라인은 복수개이며, 적어도 하나는 상기 화소영역 내의 상기 스캔라인의 일측에 배치되며, 적어도 하나는 상기 화소영역 내의 상기 전원라인의 타측에 배치된다.
본 발명의 다른 특징에 따르면, 상기 데이터라인은 제1화소에 전기적으로 커플링되는 제1데이터라인, 제2화소에 전기적으로 커플링되는 제2데이터라인 및 제3화소에 전기적으로 커플링되는 제3데이터라인을 포함하며, 상기 제2리페어라인은 복수개이며, 인접한 두 개의 화소영역을 가로지르도록 각 데이터라인의 일측에 각 데이터라인과 실질적으로 평행하게 배치된다.
상기와 같은 본 발명의 일 실시예에 따르면, 서로 단락(short)이 발생하기 쉬운 배선들과 다른 레이어에 리페어라인을 배치함으로써, 평판표시장치의 개구율을 저하시키지 않는 장점이 있다. 또한, 리페어라인을 박막트랜지스터의 활성층과 동일층에 배치함으로써 리페어라인을 제조하기 위한 별도의 마스크공정을 추가하지 않고도 리페어라인을 제조할 수 있는 특징이 있다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터어레이기판을 개략적으로 도시한 저면도이다.
도 2는 도 1의 OLED, dTFT를 개략적으로 설명하기 위한 단면도 및 Ⅱ-Ⅱ`의 개략적인 단면도이다.
도 3a는 도 1에 도시된 박막트랜지스터어레이기판에 불량이 나타난 경우를 도시한 개략적인 저면도이다,
도 3b는 도 3a의 불량을 수리한 경우를 도시한 개략적인 저면도이다.
도 4 내지 도 7은 도 1 및 도 2에 도시된 박막트랜지스터어레이기판의 제조방법을 개략적으로 도시한 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 박막트랜지스터어레이기판을 개략적으로 도시한 저면도이다.
도 9a는 도 8에 도시된 박막트랜지스터어레이기판에 불량이 나타난 경우를 도시한 개략적인 저면도이다.
도 9b는 도 9a의 불량을 수리한 경우를 도시한 개략적인 저면도이다.
도 10은 본 발명의 다른 실시예에 따른 박막트랜지스터어레이기판을 개략적으로 도시한 저면도이다.
도 11a는 도 10에 도시된 박막트랜지스터어레이기판에 불량이 나타난 경우를 도시한 개략적인 저면도이다.
도 11b는 도 11a의 불량을 수리한 경우를 도시한 개략적인 저면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “가지다” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터어레이기판(1)을 개략적으로 도시한 저면도이다. 도 2는 도 1의 Ⅰ-Ⅰ`과 Ⅱ-Ⅱ`의 개략적인 단면도이다. 즉, 도 1은 기판 뒷면에서 기판 상면에 형성된 소자들을 도시한 것이다.
도 1 및 도 2에서는 유기발광표시장치에 포함된 박막트랜지스터어레이기판(1)을 예로 들어 설명한다. 하지만, 본 발명의 실시예는 이에 한정되지 않으며, 박막트랜지스터어레이기판(1)이 유기발광소자(OLED) 대신 액정표시소자를 포함할 경우, 도 1 및 도 2는 액정표시장치에 포함된 박막트랜지스터어레이기판일 수도 있다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시에에 의한 박막트랜지스터어레이기판(1)은 스캔라인(S), 데이터라인(D), 전원라인(E), 적어도 하나 이상의 박막트랜지스터(dTFT, sTFT), 적어도 하나 이상의 커패시터(Cap) 및 유기발광소자(OLED)를 구비한다. 스캔라인(S) 및 전원라인(E)은 제1방향(도 1에서는 횡방향)으로 연장되도록 배열되며, 데이터라인(D)은 제2방향(도 1에서는 열방향)으로 연장되도록 배열된다. 서로 교차하는 스캔라인(S)과 데이터라인(D)은 화소영역(P)을 정의한다. 한편, 도 1에서는 복수개의 화소영역(P) 각각에 전기적으로 연결된 복수개의 스캔라인(S), 전원라인(E) 및 데이터라인(D)이 도시되어 있다. 화소영역(P)에는 박막트랜지스터(TFT; dTFT, sTFT), 커패시터(Cap) 및 유기발광소자(OLED)가 배치된다.
박막트랜지스터(TFT)는 활성층(212), 게이트전극(210), 소스전극 및 드레인전극(217a,b)을 포함한다 활성층(212)은 기판(10) 상에 형성되며, 반도체물질을 포함한다. 게이트전극(210)은 하부전극(214)과 상부전극(215)을 포함한다. 하부전극(214)은 이후 설명할 유기발광소자(OELD)의 화소전극(114)과 동일한 층에 동일한 물질로 형성된다. 상부전극(215)은 저저항 도전물질로 형성된다. 활성층(212)과 게이트전극(210) 사이에는 게이트절연막인 제1절연층(13)이 개재된다. 게이트전극(210)과 소스 및 드레인전극(217a,b) 사이에는 층간절연막이 제2절연층(16)이 개재된다. 활성층(212)의 양쪽 가장자리에는 고농도의 불순물이 도핑된 소스영역 및 드레인영역(212a,b)이 형성되며, 각각은 제1절연층(13) 및 제2절연층(16)을 관통하는 컨택홀(C1,2)을 통해 소스전극 및 드레인전극(278a,b)과 전기적으로 연결된다. 소스전극 및 드레인전극(278a,b) 상에는 제3절연층(18)이 형성된다. 한편, 도 2의 단면도 상에서는 설명의 편의를 위하여 구동박막트랜지스터(dTFT)만 도시되었으나, 스위칭박막트랜지스터(sTFT)도 구동박막트랜지스터(dTFT)와 동일한 단면 구조를 가진다.
스캔라인(S) 및 전원라인(E)은 박막트랜지스터(TFT)의 게이트전극(210)과 동일한 층에 동일한 물질로 형성된다. 이후 설명하겠으나, 스캔라인(S) 및 전원라인(E)은 박막트랜지스터(TFT)의 게이트전극(210)을 형성하는 공정에서 함께 패터닝될 수 있다. 예를 들어, 스캔라인(S)은 스위칭박막트랜지스터(sTFT)의 게이트전극과 전기적으로 연결되며, 스위칭박막트랜지스터(sTFT)를 턴온(turn on)시키는 주사신호를 전달할 수 있다. 또한, 전원라인(E)은 구동박막트랜지스터d(TFT)의 소스전극 또는 드레인전극(217a,b)과 전기적으로 연결되며, 유기발광소자(OLED)를 구동하는 제1전원전압(ELVDD)을 공급할 수 있다.
데이터라인(D)은 박막트랜지스터(TFT)의 소스전극 및 드레인전극(217a,b)과 동일한 층에 동일한 물질로 형성된다. 이후 설명하겠으나, 데이터라인(D)은 박막트랜지스터(TFT)의 소스전극 및 드레인전극(217a,b)을 형성하는 공정에서 함께 패터닝될 수 있다. 예를 들어, 데이터라인(D)은 스위칭박막트랜지스터(sTFT)의 소스전극 또는 드레인전극과 전기적으로 연결되며, 커패시터(Cap)로 전달되는 데이터신호를 공급할 수 있다.
커패시터(Cap)는 스위칭박막트랜지스터(sTFT)와 전기적으로 연결되며, 스위칭박막트랜지스터(sTFT)가 오프(off)된 뒤에도 구동박막트랜지스터(dTFT)로 인가되는 신호를 충전한다.
유기발광소자(OLED)는 구동박막트랜지스터(dTFT)와 전기적으로 연결되어 발광하며, 화소전극(114), 화소전극(114)과 대향 배치된 대향전극(119) 및 화소전극(114)과 대향전극(119) 사이에 개재된 중간층(118)을 포함한다. 화소전극(114)은 게이트전극(210)의 하부전극(214)과 동일한 층에 형성된다. 한편, 유기발광소자(OLED)가 기판(10)의 방향으로 광을 방출하는 배면발광타입(bottom emission type)인 경우, 화소전극(114)은 광투과전극으로 구비되고 대향전극(119)은 광반사전극으로 구비된다. 이 경우, 화소전극(114)과 하부전극(214)은 투명도전성산화물(transparent conductive oxide; TCO)로 이루어진다. 그러나, 이에 한정하지 않고 유기발광소자(OLED)가 기판(10)의 반대 방향으로 광을 방출하는 전면발광타입(top emission type)인 경우 화소전극(114)은 반투과금속층을 포함하는 광반사전극으로 구비되고, 대향전극(119)은 광투과전극으로 구비될 수 있다. 물론 유기발광소자(OLED)는 두가지 타입을 조합하여 양방향으로 광을 방출하는 양면발광타입(dual emission type)이 될 수도 있다.
본 발명의 일 실시예에 의하면, 리페어라인(R)은 박막트랜지스터(TFT)의 활성층(212)과 동일한 층에 배치된다. 리페어라인(R)은 활성층(212)과 동일한 물질인 반도체물질로 형성된다. 도 2에 나타나는 바와 같이 리페어라인(R)은 기판(10) 상에 형성되고, 제1절연층(13)은 리페어라인(R)과 스캔라인(S) 및 전원라인(E) 사이에 개재되어 양자를 절연한다. 이후 설명하겠으나, 리페어라인(R)은 박막트랜지스터(TFT)의 활성층(212)을 형성하는 공정에서 함께 패터닝될 수 있다. 이로부터, 본 발명은 리페어라인(R)을 형성하기 위한 별도의 마스크공정이 추가되지 않는 장점이 있다.
도 1에 도시된 리페어라인(R)은 스캔라인(S) 및 전원라인(E)과 동일한 제1방향(도 1에서는 횡방향)으로 연장되도록 배열된다. 또한, 리페어라인(R)은 데이터라인(D)과 교차하도록 배열된다. 즉, 리페어라인(R)은 데이터라인(D)과 적어도 하나 이상의 교차부를 가진다. 리페어라인(R)은 화소영역(P)에 적어도 하나 이상 배치될 수 있는데, 그 중 하나는 스캔라인(S)의 일측에 배치되고, 다른 하나는 전원라인(E)의 타측에 배치된다.
도 1에 도시된 리페어라인(R)은 스캔라인(S)과 데이터라인(D)이 단락(short)된 경우, 또는 전원라인(E)과 데이터라인(D)이 단락(short)된 경우, 데이터라인(D)을 수리(repair)하기 위한 용도로 사용될 수 있다.
도 3a는 도 1에 도시된 박막트랜지스터어레이기판(1)에 불량이 나타난 경우를 도시한 개략적인 저면도이며, 도 3b는 도 3a의 불량을 수리한 경우를 도시한 개략적인 저면도이다. 즉, 도 3a 및 도 3b는 기판 뒷면에서 기판 상면에 형성된 소자들을 도시한 것이다.
도 3a를 참조하면, 박막트랜지스터어레이기판(1)의 제조 과정에서 데이터라인(D)과 스캔라인(S)의 교차부가 단락(short)되어 불량이 발생할 수 있다. 도 3a에 도시된 바에 한정되지 않고 데이터라인(D)과 전원라인(E)의 교차부가 단락(short)되어 불량이 발생할 수도 있다.
도 3b를 참조하면, i) 먼저 단락(short)된 교차부를 확정하고, ii) 다음에 레이저를 이용하여 단락(short)된 교차부 주변의 데이터라인(D)을 컷팅(cutting)하여 단락(short)된 교차부를 단선(disconnection)시킨다. iii) 다음으로 단선된 교차부 주변의 한쌍의 리페어라인(R1, R2)을 서로 전기적으로 연결하도록 도전성 물질로 이루어진 크로스스틱(C: coss stick)을 형성하고 리페어라인(R1, R2)과 크로스스틱(C)이 중첩되는 부분을 용접(welding)한다. iv) 다음으로 리페어라인(R1, R2)의 불필요한 부분을 레이저로 컷팅(cutting)한다. 여기서 불필요한 부분이란, 단락(short)된 교차부가 포함되었던 데이터라인(D) 이외의 다른 데이터라인(D)까지 중첩되도록 연장형성된 리페어라인(R)의 일부분을 의미한다. 여기서 리페어라인 (R)의 불필요한 부분을 컷팅하는 것은 다른 데이터라인(D)과 리페어라인 (R)이 중첩되는 부분을 제거함으로써 신호간섭을 억제하기 위함이다. v) 마지막으로 단락(short)된 교차부와 단선된 데이터라인(D)의 각 단이 리페어라인 (R)과 전기적으로 연결되도록 한다. 이로써, 데이터라인(D)의 일 단에서 전달되는 데이터신호가 스캔라인(S) 일측의 리페어라인(R1), 크로스스틱(C) 및 전원라인(E) 타측의 리페어라인(R2)을 순차적으로 경유하여 데이터라인(D)의 타단으로 전달될 수 있다.
본 발명의 일 실시예에 의하면, 스캔라인(S)과 데이터라인(D)의 단락(short) 또는 전원라인(E)과 데이터라인(D)의 단락(short)을 복구할 때, 단락(short)된 라인들과 전혀 다른 레이어에 존재하는 리페어라인(R)을 사용한다. 여기서, 다른 레이어란, 공정 상으로 다른 순서에 의해 형성되는 것이며, 또한 서로 다른 절연층 상에 형성되는 것을 의미할 수 있다. 리페어라인 (R)이 단락(short)된 라인들과 동일한 레이어에 존재하는 경우 리페어라인 (R)을 형성하기 위한 평면적 공간이 확보되어야 하므로 개구율의 저하가 발생할 수 밖에 없다. 배면발광하는 유기발광소자(OELD)를 포함하는 박막트랜지스터어레이기판(1)의 경우, 유기발광소자(OLED)와 배선을 포함하는 타 소자들이 중첩되어 배치될 수 없기 때문에, 개구율 확보에 제약이 따르게 된다. 따라서, 개구율의 저하가 발생하지 않도록 리페어라인(R)을 배치하는 디자인이 요구된다. 결국, 본 발명의 실시예처럼 박막트랜지스터(TFT)의 활성층(212)과 동일한 층에 리페어라인(R)을 배치하는 경우, 기존 마스크공정을 늘이지 않고 개구율의 저하를 방지하면서 배선의 단락(short)을 쉽게 수리할 수 있는 효과가 있다.
다음으로 도 4 내지 도 7B에서는 도 1 및 도 2에 도시된 박막트랜지스터어레이기판(1)의 제조방법을 설명한다. 하기에서 설명하는 마스크공정은 포토레지스트의 도포, 마스킹, 노광, 에칭 및 박리의 일련을 공정을 모두 포함하는 것이다.
먼저 도 4에 도시된 바와 같이, 기판(10) 상부에 보조층(11)을 형성한다.
기판(10)은 유리 기판뿐만 아니라, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 기판 등 투명 기판으로 구비될 수 있다.
한편, 보조층(11)은 기판(10) 상면에 구비되며, 불순물 이온이 확산되는 것을 방지하고 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층, 블록킹층, 및/또는 버퍼층일 수 있다. 보조층(11)은 SiO2 또는 SiNx 등으로 단층 또는 복수층으로 형성할 수 있으며, PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다.
다음으로 보조층(11) 상에 활성층(212) 및 리페어라인(R)을 형성한다. 상세히, 보조층(11) 상부에 비정질실리콘층(미도시)을 먼저 증착한 후 이를 결정화함으로써 다결정실리콘층(미도시)을 형성한다. 비정질 실리콘은 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다. 그리고, 이와 같이 다결정실리콘층은 제1마스크(미도시)를 사용한 마스크 공정에 의해, 박막트랜지스터(TFT)의 활성층(212) 및 리페어라인(R)으로 패터닝된다.
다음으로 도 5a와 같이, 활성층(212)이 형성된 기판(10)의 전면에 제1절연층(13), 제1도전층(14) 및 제2도전층(15)을 순차로 형성한다.
제1절연층(13)은 SiOx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 또는 PZT 등과 같은 무기 절연층을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착할 수 있다. 제1절연층(13)은, 박막트랜지스터(TFT)의 활성층(212)과 게이트전극(210) 사이에 개재되어 박막트랜지스터(TFT)의 게이트절연막 역할을 한다.
제1도전층(14)은 예를 들어 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO) 중에서 선택된 적어도 하나 이상의 물질을 포함할 수 있다. 추후 제1도전층(14)은 화소전극(114), 하부전극(214) 및 스캔라인(S)과 전원라인(E)의 하부층으로 패터닝 될 수 있다. 본 발명의 일 실시예에 의한 박막트랜지스터어레이기판(1)에 포함된 유기발광소자(OLED)는 기판(10)의 방향으로 발광하는 배면발광형(bottom emission type)이기 때문에 화소전극(114)은 투명전극을 형성될 필요가 있다. 따라서, 화소전극(114)을 형성하기 위한 제1도전층(14)은 투명 도전성 산화물(TCO)로 형성하는 것이 바람직하다.
제2도전층(15)은 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다. 바람직하게, 제2도전층(15)은 Mo - Al - Mo의 3층 구조로 형성될 수도 있다. 추후 제2도전층(15)은 상부전극(215) 및 스캔라인(S)과 전원라인(E)의 상부층으로 패터닝 될 수 있다.
다음으로, 도 5b와 같이, 화소전극패턴(110), 게이트전극(210), 스캔라인(S) 및 전원라인(E)을 형성한다.
상세히, 기판(10) 전면에 적층된 제1도전층(14) 및 제2도전층(15)은 제2마스크(미도시)를 사용한 마스크 공정에 의해 패터닝된다.
화소전극패턴(110)은 유기발광소자(OLED)가 형성될 영역에 형성되며, 스캔라인(S)과 전원라인(E)은 배선영역에 형성된다.
게이트전극(210)은 활성층(212)의 중앙에 대응하도록 형성되며, 게이트전극(210)을 셀프 얼라인(self align) 마스크로 하여 n형 또는 p형의 불순물을 도핑함으로써, 활성층(212)의 가장자리에 소스영역 및 드레인영역(212a,b)을 형성한다. 게이트전극(210)에 대응하는 활성층(212)의 중앙은 도핑되지 않은 채널영역(212c)이 된다. 여기서 불순물은 보론(B) 이온 또는 인(P) 이온일 수 있다.
한편, 리페어라인(R)에도 n형 또는 p형의 불순물을 도핑됨으로써, 전기전도성이 향상되어 이후 배선들의 단락(short)에 의해 리페어라인(R)이 신호전달 역할을 하게 될 경우, 신호전달 품질이 향상될 수 있다.
다음으로 도 6a와 같이, 도 5b의 결과물 상에 제2절연층(16)을 형성한다.
제2절연층(16)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST 및 PZT에서 선택된 무기 절연층으로 형성될 수 있다. 제2절연층(16)은 충분한 두께로 형성되어, 예컨대 전술한 제1절연층(13)보다 두껍게 형성되어, 게이트전극(210)과 소스전극 및 드레인전극(217a,b) 사이의 층간절연막 역할을 수행한다. 한편, 제2절연층(16)은 상기와 같은 무기절연층뿐만 아니라, 유기절연층으로도 형성될 수 있으며, 유기절연층과 무기절연층을 교번하여 형성할 수도 있다.
다음으로, 도 6b와 같이 제1절연층(13) 및/또는 제2절연층(16)을 패터닝하여, 컨택홀(C1,2) 및 개구부(H)를 형성한다.
상세히, 제1절연층(13) 및/또는 제2절연층(16)은 제3마스크(미도시)를 사용한 마스크 공정에 의해 패터닝된다.
여기서 컨택홀(C1,2)은 활성층(212)의 소스영역 및 드레인영역(212a,b)의 일부를 노출한다. 개구부(H)는 화소전극패턴(110)의 적어도 일부를 노출한다. 한편, 배선들이 형성된 영역에 대응하는 제2절연층(16)은 상부에 형성될 데이터라인(D)과 하부의 리페어라인(R), 전원라인(E) 및 스캔라인(S) 사이를 절연한다.
한편, 배선들이 형성된 영역에 대응하는 제2절연층(16)이 소정의 두께를 가지지 못하고 균일하게 형성되지 않은 경우 도 3a에 도시된 바와 같이 배선들의 단락(short)이 발생하게 되는 것이다.
다음으로 도 7a에 도시된 바와 같이 제2절연층(16)을 덮도록 기판(10) 전면에 제3도전층(17)을 형성한다.
제3도전층(17)은 전술한 제2도전층(15)과 동일한 도전 물질 가운데 선택할 수 있으며, 이에 한정되지 않고 다양한 도전 물질들로 형성될 수 있다. 또한, 상기 도전 물질은 전술한 컨택홀(C1,2) 및 개구부(H)를 충진할 수 있을 정도로 충분한 두께로 증착된다.
다음으로, 도 7b에 도시된 바와 같이, 소스전극, 드레인전극(217a,b) 및 데이터라인(D)을 형성하고, 화소전극패턴(110) 상부의 제2도전층(115)을 제거하여 화소전극(114)을 형성한다.
상세히, 제3도전층(17)은 제4마스크(미도시)를 사용한 마스크 공정에 의해 패터닝된다.
여기서, 소스전극(217b)은 컨택홀(C2)을 통해 소스영역(212b)과 전기적으로 연결되도록 하고 드레인전극(217a)은 컨택홀(C1)을 통해 드레인영역(212a)과 전기적으로 연결되도록 한다.
한편, 소스전극 및 드레인전극(217a,b)을 형성하는 제3도전층(17)과 화소전극패턴(110)을 구성하는 제2도전층(115)이 동일한 재료일 경우 소스전극 및 드레인전극(217a,b)을 형성함과 동시에 화소전극(114)을 형성할 수 있다. 그러나 제3도전층(17)과 제2도전층(15)이 다른 재료일 경우 소스전극 및 드레인전극(217a,b)을 형성한 후 추가 식각에 의해 화소전극(114)을 형성할 수도 있다. 상세히, 화소전극(114)은 개구부(H)에 의해 노출된 화소전극패턴(110)의 상부 제2도전층(115)을 제거하여 형성한다.
한편, 배선들이 형성된 영역에 대응하는 제2절연층(16)이 소정의 두께를 가지지 못하고 균일하게 형성되지 않은 경우 도 3a에 도시된 바와 같이 데이터라인(D)과 스캔라인(S) 또는 전원라인(E) 사이에 단락(short)이 발생하게 되는 것이다.
다음으로 도시되지는 않았으나, 도 7b의 기판 상에 화소전극(114)을 노출하는 개구부를 가진 화소정의막(도 2의 18)을 형성하고, 노출된 화소전극(114) 상에 유기발광층을 포함하는 중간층(도 2의 118)을 형성한다. 마지막으로 기판 전면에 공통전극으로써 대향전극(도 2의 119)을 증착하면 유기발광소자(OLED)가 포함된 박막트랜지스터어레이기판(1)을 제조할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 박막트랜지스터어레이기판(2)을 개략적으로 도시한 저면도이다. 도 9a는 도 8에 도시된 박막트랜지스터어레이기판(2)에 불량이 나타난 경우를 도시한 개략적인 저면도이며, 도 9b는 도 9a의 불량을 수리한 경우를 도시한 개략적인 저면도이다. 즉, 도 8 내지 도 9b는 기판 뒷면에서 기판 상면에 형성된 소자들을 도시한 것이다.
도 8에 도시된 본 발명의 다른 실시예에 따른 박막트랜지스터어레이기판(2)은 도 1에 도시된 실시예에 따른 박막트랜지스터어레이기판(1)에 비해 리페어라인(R)의 평면적 배치가 상이하다. 그 밖의 구성요소는 앞서 설명한 실시예에 대응되는 구성요소와 그 기능이 동일 또는 유사하므로 이에 대한 구체적인 설명은 생략하도록 한다.
도 8을 참조하면, 리페어라인(R)은 박막트랜지스터(TFT)의 활성층(212)과 동일한 층에 배치되고, 활성층(212)과 동일한 물질인 반도체물질로 형성된다. 이로부터, 리페어라인(R)을 형성하기 위한 별도의 마스크공정이 추가되지 않는 장점이 있다.
도 8에 도시된 리페어라인(R)은 데이터라인(D)과 동일한 제2방향(도 8에서는 열방향)으로 연장되도록 배열된다. 또한, 리페어라인(R)은 스캔라인(S) 및 전원라인(E)과 교차하도록 배열된다. 즉, 리페어라인(R)은 스캔라인(S) 및 전원라인(E)과 적어도 하나 이상의 교차부를 가진다. 리페어라인(R)은 이웃하는 화소영역들(P)에 걸쳐 적어도 하나 이상 배치될 수 있는데, 데이터라인들(D)과 실질적으로 평행하게 배치된다. 한편, 각 화소영역(P1,2,3)에 서로 다른 데이터신호를 공급하는 데이터라인(D1,2,3)이 복수개인 경우, 각각의 데이터라인(D1,2,3)의 일측에 리페어라인(R1,2,3,4)이 복수개 배치될 수 있다. 예를 들어, 도 8에서 제1데이터라인(D1)은 제1화소영역(P1)에 전기적으로 커플링되고, 제2데이터라인(D2)은 제2화소영역(P2)에 전기적으로 커플링되고, 제3데이터라인(D3)은 제3화소영역(P3)에 전기적으로 커플링된다. 이 때 제1리페어라인(R1)은 제1데이터라인(D1) 일측에, 제2리페어라인(R2)은 제1데이터라인(D1)과 제2데이터라인(D2) 사이에, 제3리페어라인(R3)은 제2데이터라인(D2)과 제3데이터라인(D3) 사이에 제4리페어라인(R4)은 제3데이터라인(D3) 타측에 배치된다.
도 8에 도시된 리페어라인(R)은 스캔라인(S)과 데이터라인(D)이 단락(short)된 경우, 또는 전원라인(E)과 데이터라인(D)이 단락(short)된 경우, 스캔라인(S) 또는 전원라인(E)을 수리(repair)하기 위한 용도로 사용될 수 있다.
도 9a를 참조하면, 박막트랜지스터어레이기판(2)의 제조 과정에서 데이터라인(D)과 스캔라인(S)의 교차부가 단락(short)되어 불량이 발생할 수 있다. 도 9a에 도시된 바에 한정되지 않고 데이터라인(D)과 전원라인(E)의 교차부가 단락(short)되어 불량이 발생할 수도 있다.
도 9b를 참조하면, i) 먼저 단락(short)된 교차부를 확정하고, ii) 다음에 레이저를 이용하여 단락(short)된 교차부 주변의 스캔라인(S)을 컷팅(cutting)하여 단락(short)된 교차부를 단선(disconnection)시킨다. iii) 다음으로 단선된 교차부 주변의 한쌍의 리페어라인(R1,2)을 서로 전기적으로 연결하도록 도전성 물질로 이루어진 크로스스틱(C: coss stick)을 형성하고 리페어라인(R1,2)과 크로스스틱(C)이 중첩되는 부분을 용접(welding)한다. iv) 다음으로 리페어라인(R1,2)의 불필요한 부분을 레이저로 컷팅(cutting)한다. 여기서 불필요한 부분이란, 단락(short)된 교차부가 포함되었던 스캔라인(S) 이외의 전원라인(E)까지 중첩되도록 연장 형성된 리페어라인(R1,2)의 일부분을 의미한다. 여기서 리페어라인(R1,2)의 불필요한 부분을 컷팅하는 것은 전원라인(E)과 리페어라인(R1,2)이 중첩되는 부분을 제거함으로써 신호간섭을 억제하기 위함이다. v) 마지막으로 단락(short)된 교차부와 단선된 스캔라인(S)의 각 단이 크로스스틱(C)과 전기적으로 연결되도록 한다. 이로써, 스캔라인(S)의 일 단에서 전달되는 주사신호가 데이터라인(D1) 일측의 리페어라인(R1), 크로스스틱(C) 및 데이터라인(D1) 타측의 리페어라인(R2)을 순차적으로 경유하여 스캔라인(S)의 타단으로 전달될 수 있다.
본 발명의 일 실시예에 의하면, 스캔라인(S)과 데이터라인(D)의 단락(short) 또는 전원라인(E)과 데이터라인(D)의 단락(short)을 복구할 때, 단락(short)된 라인들과 전혀 다른 레이어에 존재하는 리페어라인(R)을 사용한다. 본 발명의 실시예처럼 박막트랜지스터(TFT)의 활성층(212)과 동일한 층에 리페어라인(R)을 배치하는 경우, 기존 마스크공정을 늘이지 않고 개구율의 저하를 방지하면서 배선의 단락(short)을 쉽게 수리하는 효과가 있다.
도 10은 본 발명의 다른 실시예에 따른 박막트랜지스터어레이기판(3)을 개략적으로 도시한 저면도이다. 도 11a는 도 10에 도시된 박막트랜지스터어레이기판(3)에 불량이 나타난 경우를 도시한 개략적인 저면도이며, 도 11b는 도 11a의 불량을 수리한 경우를 도시한 개략적인 저면도이다. 즉, 도 10 내지 도 11b는 기판 뒷면에서 기판 상면에 형성된 소자들을 도시한 것이다.
도 10에 도시된 본 발명의 다른 실시예에 따른 박막트랜지스터어레이기판(3)은 도 1에 도시된 실시예에 따른 박막트랜지스터어레이기판(1)에 비해 리페어라인(R)의 평면적 배치가 상이하다. 그 밖의 구성요소는 앞서 설명한 실시예에 대응되는 구성요소와 그 기능이 동일 또는 유사하므로 이에 대한 구체적인 설명은 생략하도록 한다.
도 10을 참조하면, 리페어라인(R)은 박막트랜지스터(TFT)의 활성층(212)과 동일한 층에 배치되고, 활성층(212)과 동일한 물질인 반도체물질로 형성된다. 이로부터, 리페어라인(R)을 형성하기 위한 별도의 마스크공정이 추가되지 않는 장점이 있다.
도 10에 도시된 리페어라인(R)은 제1리페어라인(R1) 및 제2리페어라인(R2)을 포함한다. 제1리페어라인(R1)과 제2리페어라인(R2)은 적어도 하나 이상의 영역에서 교차한다.
제1리페어라인(R1)은 스캔라인(S) 및 전원라인(E)과 동일한 제1방향(도 10에서는 횡방향)으로 연장되도록 배열된다. 또한, 제1리페어라인(R1)은 데이터라인(D)과 교차하도록 배열된다. 제1리페어라인(R1)은 화소영역(P)에 적어도 하나 이상 배치될 수 있는데, 그 중 하나는 스캔라인(S)의 일측에 배치되고, 다른 하나는 전원라인(E)의 타측에 배치된다.
한편, 제2리페어라인(R2)은 데이터라인(D)과 동일한 제2방향(도 10에서는 열방향)으로 연장되도록 배열된다. 또한, 제2리페어라인(R2)은 스캔라인(S) 및 전원라인(E)과 교차하도록 배열된다. 제2리페어라인(R2)은 이웃하는 화소영역들(P1,2,3)에 걸쳐 적어도 하나 이상 배치될 수 있는데, 데이터라인(D)과 실질적으로 평행하게 배치된다. 한편, 각 화소영역(P1,2,3)에 서로 다른 데이터신호를 공급하는 데이터라인(D1,2,3)이 복수개인 경우, 각각의 데이터라인(D1,2,3)의 일측에 제2리페어라인(R2)이 복수개 배치될 수 있다.
도 10에 도시된 제1리페어라인(R1) 및 제2리페어라인(R2)은 스캔라인(S)과 데이터라인(D)이 단락(short)된 경우, 또는 전원라인(E)과 데이터라인(D)이 단락(short)된 경우, 데이터라인(D), 스캔라인(S) 또는 전원라인(E)을 수리(repair)하기 위한 용도로 사용될 수 있다.
도 11a를 참조하면, 박막트랜지스터어레이기판(3)의 제조 과정에서 데이터라인(D)과 스캔라인(S)의 교차부가 단락(short)되어 불량이 발생할 수 있다. 도 11a에 도시된 바에 한정되지 않고 데이터라인(D)과 전원라인(E)의 교차부가 단락(short)되어 불량이 발생할 수도 있다.
도 11b를 참조하면, i) 먼저 단락(short)된 교차부를 확정하고, ii) 다음에 레이저를 이용하여 단락(short)된 교차부 주변의 스캔라인(S)을 컷팅(cutting)하여 단락(short)된 교차부를 단선(disconnection)시킨다. iii) 다음으로 단선된 교차부 주변의 한쌍의 제2리페어라인(R21,22)과 스캔라인(S)이 중첩된 부분을 용접하여 한쌍의 제2리페어라인(R21,22)과 스캔라인(S)이 전기적으로 연결되도록 한다. 도 11b에서는 지난 실시예들과 달리 별도의 크로스스틱이 필요하지 않은 특징이 있다. iv) 다음으로, 제2리페어라인(R21,22)의 불필요한 부분 및 제1리페어라인(R11,12)의 불필요한 부분을 레이저로 컷팅(cutting)하여 제거한다. 여기서 제2리페어라인(R21,22)의 불필요한 부분이란, 단락(short)된 교차부가 포함되었던 스캔라인(S) 이외의 전원라인까지 중첩되도록 연장 형성된 제2리페어라인(R21,22)의 일부분을 의미한다. 또한 제1리페어라인(R11,12)의 불필요한 부분이란 수리에 사용되는 한쌍의 제2리페어라인(R21,22) 이외의 다른 영역의 제2리페어라인(R23,24)과 제1리페어라인(R11,12)이 중첩되도록 연장 형성된 제1리페어라인(R11,12)의 일부분을 의미한다. 이로써, 스캔라인(S)의 일 단에서 전달되는 주사신호가 데이터라인(D) 일측의 제2리페어라인(R21), 제1리페어라인(R11) 및 데이터라인(D) 타측의 제2리페어라인(R22)을 순차적으로 경유하여 스캔라인(S)의 타단으로 전달될 수 있다.
본 발명의 일 실시예에 의하면, 스캔라인(S)과 데이터라인(D)의 단락(short) 또는 전원라인(E)과 데이터라인(D)의 단락(short)을 복구할 때, 단락(short)된 라인들과 전혀 다른 레이어에 존재하는 리페어라인(R)을 사용한다. 본 발명의 실시예처럼 박막트랜지스터(TFT)의 활성층(212)과 동일한 층에 리페어라인(R)을 배치하는 경우, 기존 마스크공정을 늘이지 않고 개구율의 저하를 방지하면서 배선의 단락(short)을 쉽게 수리하는 효과가 있다.
한편 본 발명에 따른 실시예를 설명하기 위한 도면에는 소정 개수의 TFT와 커패시터만 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 이에 한정되지 않으며, 본 발명에 따른 마스크 공정을 늘리지 않는 한, 도시된 바 이상의 TFT와 커패시터가 포함될 수 있음은 물론이다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
R: 리페어라인 D: 데이터라인
P: 화소영역 S: 스캔라인
E: 전원라인
1,2,3: 박막트랜지스터어레이기판
10: 기판 11: 보조층
13: 제1절연층 14: 제1도전층
15: 제2도전층 16: 제2절연층
17: 제3도전층 18: 제3절연층
110: 화소전극패턴 114: 화소전극
118: 중간층 119: 대향전극
210: 게이트전극 212a,b: 소스영역 및 드레인영역
212c: 채널영역 212: 활성층
214: 하부전극 215: 상부전극
217a,b: 소스전극 및 드레인전극

Claims (20)

  1. 기판 상의 화소영역 내에 배치되고, 활성층, 하부전극 및 상부전극을 포함하는 게이트전극, 소스전극 및 드레인전극, 상기 활성층과 게이트전극 사이에 배치된 제1절연층, 및 상기 게이트전극과 상기 소스전극 및 드레인전극 사이에 배치된 제2절연층을 포함하는 박막트랜지스터;
    상기 게이트전극과 동일층에 동일한 물질로 형성되며, 제1방향으로 배열된 제1라인 및 제2라인;
    상기 제1라인과 교차하여 상기 화소영역을 정의하며, 상기 소스전극 및 드레인전극과 동일층에 동일한 물질로 형성되며, 제2방향으로 배열된 제3라인;
    상기 활성층과 동일층에 동일한 물질로 형성되는 리페어라인; 및
    상기 화소영역 내에 배치되며 상기 하부전극과 동일층에 동일한 물질로 형성된 화소전극;
    을 포함하는 박막트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 리페어라인은 상기 제1방향으로 배열되며, 상기 제3라인과 적어도 하나 이상의 교차부을 가지는 박막트랜지스터 어레이 기판.
  3. 제2항에 있어서,
    상기 리페어라인은 복수개이며, 적어도 하나는 상기 화소영역 내의 상기 제1라인의 일측에 배치되며, 적어도 하나는 상기 화소영역 내의 상기 제2라인의 타측에 배치되는 박막트랜지스터 어레이 기판.
  4. 제1항에 있어서,
    상기 리페어라인은 상기 제2방향으로 배열되며, 상기 제1라인 및 제2라인과 적어도 하나 이상의 교차부를 가지는 박막트랜지스터 어레이 기판.
  5. 제4항에 있어서,
    상기 제3라인은 복수개이며, 각각이 제1화소에 전기적으로 커플링되거나, 제2화소에 전기적으로 커플링되거나 또는 제3화소에 전기적으로 커플링되며,
    상기 리페어라인은 복수개이며, 인접한 두 개의 화소영역을 가로지르도록 각각의 제3라인의 일측에 각각의 제3라인과 실질적으로 평행하게 배치되는 박막트랜지스터 어레이 기판.
  6. 제1항에 있어서,
    상기 리페어라인은 상기 제1방향으로 배열되며, 상기 제3라인과 적어도 하나 이상의 교차부을 가지는 제1리페어라인 및 상기 제2방향으로 배열되며, 상기 제1라인 및 제2라인과 적어도 하나 이상의 교차부를 가지는 제2리페어라인을 포함하며, 상기 제1리페어라인 및 상기 제2리페어라인은 서로 교차하는 박막트랜지스터 어레이 기판.
  7. 제6항에 있어서,
    상기 제1리페어라인은 복수개이며, 적어도 하나는 상기 화소영역 내의 상기 제1라인의 일측에 배치되며, 적어도 하나는 상기 화소영역 내의 상기 제2라인의 타측에 배치되는 박막트랜지스터 어레이 기판.
  8. 제6항에 있어서,
    상기 제3라인은 복수개이며, 각각이 제1화소에 전기적으로 커플링되거나, 제2화소에 전기적으로 커플링되거나 또는 제3화소에 전기적으로 커플링되며,
    상기 리페어라인은 복수개이며, 인접한 두 개의 화소영역을 가로지르도록 각각의 제3라인의 일측에 각각의 제3라인과 실질적으로 평행하게 배치되는 박막트랜지스터 어레이 기판.
  9. 제1항에 있어서,
    상기 활성층 및 상기 리페어라인은 반도체물질을 포함하는 박막트랜지스터 어레이 기판.
  10. 제1항에 있어서,
    상기 하부전극 및 상기 화소전극은 투명도전성산화물(TCO)을 포함하는 박막트랜지스터 어레이 기판.
  11. 제10항에 있어서,
    상기 투명도전성산화물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zink oxide: IZO), 징크옥사이드(zink oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zink oxide: AZO) 중 선택된 적어도 하나를 포함하는 박막트랜지스터 어레이 기판.
  12. 기판 상의 화소 영역에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막트랜지스터의 활성층 및 리페어라인을 형성하는 제1마스크 공정;
    제1절연층을 형성하고, 상기 제1절연층 상에 제1도전층 및 제2도전층을 차례로 적층하고, 상기 제1도전층 및 제2도전층을 동시에 패터닝하여 상기 박막트랜지스터의 게이트전극, 스캔라인, 전원라인, 및 화소전극패턴을 형성하는 제2마스크 공정;
    제2절연층을 형성하고, 상기 제2절연층이 상기 활성층의 소스영역 및 드레인영역과 상기 화소전극패턴을 노출시키도록 개구를 형성하는 제3마스크 공정; 및
    상기 제3마스크 공정의 결과물 상에 제3도전층을 형성하고, 상기 제3도전층을 패터닝하여, 상기 박막트랜지스터의 소스전극 및 드레인전극과 데이터라인 및 화소전극을 형성하는 제4마스크 공정;
    을 포함하는 박막트랜지스터 어레이 기판의 제조공정.
  13. 제12항에 있어서,
    상기 제2마스크 공정 후, 상기 소스영역 및 드레인영역에 이온 불순물을 도핑하는 박막트랜지스터 어레이 기판의 제조공정.
  14. 제12항에 있어서,
    상기 리페어라인은 제1방향으로 배열되며, 상기 데이터라인과 적어도 하나 이상의 교차부을 가지는 박막트랜지스터 어레이 기판의 제조공정.
  15. 제14항에 있어서,
    상기 리페어라인은 복수개이며, 적어도 하나는 상기 화소영역 내의 상기 스캔라인의 일측에 배치되며, 적어도 하나는 상기 화소영역 내의 상기 전원라인의 타측에 배치되는 박막트랜지스터 어레이 기판의 제조공정.
  16. 제12항에 있어서,
    상기 리페어라인은 제2방향으로 배열되며, 상기 스캔라인 및 전원라인과 적어도 하나 이상의 교차부를 가지는 박막트랜지스터 어레이 기판의 제조공정.
  17. 제16항에 있어서,
    상기 데이터라인은 제1화소에 전기적으로 커플링되는 제1데이터라인, 제2화소에 전기적으로 커플링되는 제2데이터라인 및 제3화소에 전기적으로 커플링되는 제3데이터라인을 포함하며,
    상기 리페어라인은 복수개이며, 인접한 두 개의 화소영역을 가로지르도록 각 데이터라인의 일측에 각 데이터라인과 실질적으로 평행하게 배치되는 박막트랜지스터 어레이 기판의 제조공정.
  18. 제12항에 있어서,
    상기 리페어라인은 제1방향으로 배열되며, 상기 데이터라인과 적어도 하나 이상의 교차부을 가지는 제1리페어라인 및 제2방향으로 배열되며, 상기 스캔라인 및 전원라인과 적어도 하나 이상의 교차부를 가지는 제2리페어라인을 포함하며, 상기 제1리페어라인 및 상기 제2리페어라인은 서로 교차하는 박막트랜지스터 어레이 기판의 제조공정.
  19. 제18항에 있어서,
    상기 제1리페어라인은 복수개이며, 적어도 하나는 상기 화소영역 내의 상기 스캔라인의 일측에 배치되며, 적어도 하나는 상기 화소영역 내의 상기 전원라인의 타측에 배치되는 박막트랜지스터 어레이 기판의 제조공정.
  20. 제18항에 있어서,
    상기 데이터라인은 제1화소에 전기적으로 커플링되는 제1데이터라인, 제2화소에 전기적으로 커플링되는 제2데이터라인 및 제3화소에 전기적으로 커플링되는 제3데이터라인을 포함하며,
    상기 제2리페어라인은 복수개이며, 인접한 두 개의 화소영역을 가로지르도록 각 데이터라인의 일측에 각 데이터라인과 실질적으로 평행하게 배치되는 박막트랜지스터 어레이 기판의 제조공정.
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