KR101907028B1 - Analog Digital Interfaced SRAM Structure - Google Patents

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KR101907028B1
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Abstract

본 발명은 기존 SRAM의 IO회로와 비트라인 구조에서 스위치를 추가한 구조를 이용하여 저장된 디지털 데이터를 아날로그 데이터로 읽어내고, 아날로그 데이터를 디지털로 변환하여 저장할 수 있도록 한 아날로그 디지털 인터페이스 SRAM 구조에 관한 것으로, 가로방향 및 세로방향으로 복수의 로컬 셀이 형성되는 것으로, 상기 세로방향으로 로컬 셀을 각각 선택하기 위한 일측의 비트라인 및 타측의 비트라인을 균등하게 나누는 비트스위치가 비트라인에 형성된 셀 어레이, 가로방향으로 로컬 셀을 선택하면서, 세로방향으로 복수의 로컬 셀을 동시에 선택하여 다중 액세스가 가능한 다중디코더 및 외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하며, 로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하는 입출력회로를 포함하여 구성된다.
본 발명에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.The present invention relates to a structure of an analog digital interface SRAM that reads stored digital data into analog data and converts analog data into digital data by using a structure in which a switch is added in an IO circuit and a bit line structure of an existing SRAM A cell array in which a bit switch for dividing a bit line on one side and a bit line on the other side for selecting each local cell in the longitudinal direction is formed in a bit line, A multiple decoder capable of selecting multiple local cells at the same time in a vertical direction while selecting local cells in a horizontal direction and converting analog data input from the outside into digital data to be stored in a local cell, To convert digital data to analog data It is configured to include the output circuit to be output to the outside.
According to the present invention, analog data can be written to or read from an SRAM without using a DAC and an ADC to implement mixed-signal processing, digital values can be read digitally, and analog values can be read analogously Therefore, it is possible to reduce the area required to implement a converter such as an ADC and a DAC in an on chip, and to reduce the energy consumed by the conversion process.

Description

아날로그 디지털 인터페이스 SRAM 구조{Analog Digital Interfaced SRAM Structure}[0001] Analog Digital Interfaced SRAM Structure [

본 발명은 아날로그 디지털 인터페이스 SRAM 구조에 관한 것으로, 더욱 상세하게는 기존 SRAM의 IO회로와 비트라인 구조에서 스위치를 추가한 구조를 이용하여 저장된 디지털 데이터를 아날로그 데이터로 읽어내고, 아날로그 데이터를 디지털로 변환하여 저장할 수 있도록 한 아날로그 디지털 인터페이스 SRAM 구조에 관한 것이다.The present invention relates to an analog-digital interface SRAM structure, and more particularly, to an analog-digital-interface SRAM structure. More particularly, the present invention relates to an analog-digital interface SRAM structure, To an analog digital interface SRAM structure.

일반적으로 Mixed-signal processing은 bio-sensor, 온도센서와 같이 아날로그 Sensor로부터 얻은 데이터를 디지털 데이터로 변환하여 복잡한 연산을 처리하거나 디지털 데이터를 아날로그 데이터로 변환하여 효율적인 아날로그 프로세싱을 하는 것이다.In general, mixed-signal processing converts data from an analog sensor to digital data, such as a bio-sensor or a temperature sensor, to process complex operations or convert digital data to analog data to perform efficient analog processing.

바이오 메디컬 용 집적회로, 저전력 뉴럴 네트워크 집적회로 등에서 이런 Mixed-signal processing이 사용된다.Such mixed-signal processing is used in biomedical integrated circuits, low-power neural network integrated circuits, and the like.

이 과정에서 아날로그 데이터를 디지털 데이터로 변환하기 위해서 아날로그-디지털 변환기(ADC)와 디지털 데이터를 아날로그 데이터로 변환하기 위해 디지털-아날로그 변환기(DAC)가 필요하다.In this process, an analog-to-digital converter (ADC) is required to convert analog data to digital data, and a digital-to-analog converter (DAC) is needed to convert digital data to analog data.

그리고 많은 경우에서 디지털로 변환되었거나 변환될 데이터를 버퍼에 저장하며 많은 양을 저장하기 위해서는 On Chip Memory로 사용이 되는 SRAM에 데이터가 저장이 된다.In many cases, the data to be converted or converted to digital is stored in the buffer. In order to store a large amount of data, the data is stored in the SRAM, which is used as On Chip Memory.

ADC는 전압의 크기로 표현이 되는 아날로그 데이터를 bit로 표현이 되는 디지털 데이터로 변환해 주는 것으로, 대표적으로 SAR ADC가 있다.The ADC converts the analog data represented by the magnitude of the voltage into digital data expressed as a bit, and SAR ADC is typically used.

SAR ADC는 Capacitive DAC, Comparator, Register 그리고 SAR 컨트롤러로 이루어져있다.The SAR ADC consists of a Capacitive DAC, a Comparator, a Register, and a SAR controller.

Capacitive DAC는 Digital bit를 Analog 전압으로 바꿔주는 Converter이다.Capacitive DAC is a converter that converts digital bit to analog voltage.

1C, 2C, 4C, 8C, ... 2nC의 Capacitor로 이루어져 있으며, Digital bit의 자리 수에 따라 해당하는 Capacitor가 할당된다.1C, 2C, 4C, 8C, ... 2 n C capacitors, and corresponding capacitors are allocated according to the digit number of the digital bits.

예를 들면 12를 의미하는 Digital bit, D=1100(2)(D[3]=1, D[2]=1, D[1]=0, D[0]=0)를 Capacitive DAC을 이용해 Analog 전압으로 바꾸게 될 때, D[3]에 해당하는 Capacitor는 8C, D[2]는 4C, D[1]은 2C, D[0]는 C에 할당하여 해당되는 bit의 값에 따라(1 혹은 0) Capacitor를 VDD로 충전할지, 0으로 방전할지 결정하게 된다.For example, a digital bit, D = 1100 (2) (D [3] = 1, D [2] = 1, D [1] = 0, D [0] = 0) When changing to the analog voltage, the capacitor corresponding to D [3] is assigned to 8C, D [2] to 4C, D [1] to 2C, D [0] Or 0) determines whether the capacitor is charged to VDD or discharged to zero.

그에 따라 각 Capacitor의 전하량이 각 Capacitor의 전압과 Capacitor의 크기 곱에 따라 정해지게 되고, 각 Capacitor에 저장된 전하량을 합침으로서 Digital bit에 해당하는 전압을 출력해낼 수 있게 된다.Thus, the charge amount of each capacitor is determined by the voltage multiplied by the voltage of each capacitor and the size of the capacitor, and the voltage corresponding to the digital bit can be output by integrating the amount of charge stored in each capacitor.

Capacitive DAC에서 만들어지는 전압을 Comparator로 입력전압과 비교하여 순차적으로 상위 MSB에서 하위 LSB를 이진 탐색 방법으로 찾아 Register에 저장하여 아날로그 데이터에 해당하는 디지털 데이터를 찾는다.The comparator compares the voltage generated by the capacitive DAC with the input voltage and sequentially searches the lower MSB in the upper MSB for the binary search method and stores it in the register to find the digital data corresponding to the analog data.

SRAM은 bit를 저장하는 Cell들의 Array가 있고 이 Array는 Row 방향으로 있는 Word Line으로 Cell들을 행 단위로 선택하고, 선택된 한 행의 Cell들은 Column단위의 Bit-line으로 데이터를 읽어낸다.The SRAM has an array of cells storing bits. The array is a word line in the row direction. The cells are selected row by row. Cells of a selected row read data in a column-by-column bit-line.

하나의 Column당 2개의 Bit-Line(BL, BLB)가 있고 Cell의 데이터를 읽기 전에 VDD 전압으로 충전이 된다.There are two bit-lines (BL, BLB) per one column and charged to the VDD voltage before reading the data of the cell.

그리고 Word Line이 켜지게 되면 각 Cell 마다 Bit-line을 방전하거나 VDD 상태로 유지를 시켜준다.When the word line is turned on, the bit line is discharged or maintained in the VDD state for each cell.

이때, BL과 BLB는 반대의 bit를 읽어 낸다.At this time, BL and BLB read the opposite bits.

예를 들면 선택된 Cell에 0이 저장되어 있으면 BL은 방전되고, BLB는 VDD로 유지된다. For example, if 0 is stored in the selected cell, BL is discharged and BLB is held at VDD.

만약 1이 저장되어있으면 BL은 유지되고 BLB는 방전된다.If 1 is stored, BL is held and BLB is discharged.

이 BL, BLB당 Sense Amplifier가 있게 되고, BL과 BLB의 대소 관계를 비교해서 Cell에 저장된 값이 0인지 1인지 판단해 출력하게 된다.There is a Sense Amplifier per BL and BLB, and it is determined whether the value stored in the cell is 0 or 1 by comparing the magnitude relationship between BL and BLB.

Mixed-signal processing에서 데이터 변환을 위해 ADC와 DAC를 사용하게 된다.Mixed-signal processing uses ADCs and DACs for data conversion.

하지만, 이런 변환기의 면적이 매우 크기 때문에, Multi-Channel을 이용한 바이오센서 애플리케이션이나 Mixed-Signal Processing 뉴럴 네트워크 애플리케이션 같은 경우, 한 번에 여러 Data를 변환하기 위해서 여러 개의 변환기를 사용하게 되고 그에 따라 많은 면적을 차지하게 된다.However, because of the very large area of these transducers, in the case of multi-channel biosensor applications or mixed-signal processing neural network applications, multiple transducers are used to convert multiple data at a time, .

또한, ADC를 통해서 변형된 데이터를 On chip Memory에 저장하기 위해서 SRAM을 주로 사용하게 되고, DAC로 디지털 데이터를 아날로그 데이터로 변환할 때 SRAM에서 데이터를 읽어서 변환하는 과정을 거치며 SRAM과 ADC, DAC에서 많은 에너지 소모가 일어난다는 문제점이 있었다.In addition, the SRAM is mainly used to store the modified data in the on-chip memory through the ADC, and when the digital data is converted into the analog data by the DAC, the SRAM reads data from the SRAM, There was a problem that a lot of energy was consumed.

대한민국 공개특허공보 공개번호 제10-2014-0000421호Korean Patent Laid-Open Publication No. 10-2014-0000421

본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로서, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 아날로그 디지털 인터페이스 SRAM 구조를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and it is an object of the present invention to provide an analog-to-digital converter that can write or read analog data in an SRAM, To reduce the area required to implement transducers such as ADC and DAC in on chip, and to provide an analog digital interface SRAM structure that can reduce the energy consumed by the conversion process.

상술한 목적을 달성하기 위한 본 발명의 아날로그 디지털 인터페이스 SRAM 구조는, 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서, 분리된 별도의 아날로그 디지털 컨버터 또는 디지털 아날로그 컨버터 없이 아날로그 데이터를 디지털데이터로 저장하거나 디지털 데이터를 아날로그 데이터로 읽을 수 있도록 하기 위하여, 다중디코더로 로컬 셀이 순차적으로 2n의 비율로 나누어지도록 비트라인의 비트스위치를 제어하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an analog-to-digital interface (SRAM) structure in which analog data input from the outside is converted into digital data and stored in a local cell, or digital data stored in a local cell is converted into analog data in order to be able to read the analog-to-digital interface as the SRAM structure, storage of analog data without a separate analog-to-digital converter or a digital-to-analog converter separated by the digital data or the digital data into analog data, to the local cell sequentially to multiple decoders of 2 n And the bit switches of the bit lines are controlled so as to be divided by the ratio.

그리고 상술한 목적을 달성하기 위한 본 발명의 아날로그 디지털 인터페이스 SRAM 구조는, 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서, 상기 SRAM 구조에서 아날로그 신호 또는 디지털 신호를 입출력시키는 입출력회로와, 가로방향 및 세로방향으로 복수의 로컬 셀이 형성되는 것으로, 상기 세로방향으로 로컬 셀을 선택하기 위한 비트라인과, 상기 복수의 로컬 셀을 세로방향으로 구분하기 위해 비트라인을 균등하게 나누는 비트라인에 형성되는 비트스위치를 포함하는 셀 어레이; 및 가로방향으로 로컬 셀을 선택하면서, 동시에 비트스위치를 제어하여 세로방향으로 복수의 로컬 셀을 선택하여 세로 방향으로 다중 액세스가 가능한 다중디코더를 포함하여 구성된 것을 특징으로 한다.According to another aspect of the present invention, there is provided an analog-to-digital (SRAM) SRAM structure in which analog data input from the outside is converted into digital data and stored in a local cell or digital data stored in a local cell is converted into analog data An input / output circuit for inputting / outputting an analog signal or a digital signal in the SRAM structure; a plurality of local cells arranged in a horizontal direction and a vertical direction; a bit for selecting a local cell in the vertical direction; A cell array including a bit line and a bit switch formed on a bit line that evenly divides the bit lines to divide the plurality of local cells in the vertical direction; And a multiple decoder for selecting a local cell in a horizontal direction and simultaneously controlling a bit switch to select a plurality of local cells in a vertical direction and to perform multiple access in a vertical direction.

상기 다중디코더는 세로방향에 대해서 비트스위치를 제어하여, 2n의 비율로 순차적으로 로컬 셀이 나누어지도록 비트라인을 형성하며, 각각의 비트라인에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하는 로컬 셀이 하나씩 배치가 되는 것으로, 첫째 자릿수에 해당하는 로컬 셀은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된 것을 특징으로 할 수 있다.The multiple decoders local cell is so divided to form a bit line and each bit line is storing one bit of bits constituting the four-bit data to a rate of the control of the bit switch, 2 n with respect to the longitudinal direction sequentially The local cells corresponding to the first digit are arranged in the bit line divided by the ratio of 8, the local cells corresponding to the second digit are arranged in the bit line divided by the ratio of 4, The local cell corresponding to the third digit is arranged in the bit line divided by the ratio of 2 and the local cell corresponding to the fourth digit is arranged in the bit line divided by the ratio of 1.

외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하기 위하여, 세로 방향에 대해서 다중디코더를 통하여 선택된 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 다중디코더의 제어로 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],100}( 2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],10}( 2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],D[1],1}( 2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장할 수 있다.In order to convert the analog data input from the outside into digital data and store the digital data in the local cell, four local cells for storing the selected digital data are initialized to 0 through the multiple decoders for the vertical direction, Generates a reference voltage corresponding to binary number 1000 (2) , compares the reference voltage with the input voltage through the input / output circuit, and stores 1 (D [3] = 1) in the first local cell when the input voltage is larger and, the input voltage is less than or Save equal to 0 (D [3] = 0 ) and then, generates a reference voltage corresponding to the control of a multi-decoder binary {(D [3], 100 } (2), (D [2] = 1) is stored in the second local cell when the input voltage is greater than the reference voltage through the input / output circuit. If the input voltage is less than or equal to 0, = 0), and then, The reference voltage corresponding to the binary number {(D [3], D [2], 10} ( 2) is generated by the coder control and the reference voltage and the input voltage are compared through the input / output circuit. (D [1] = 1) is stored in the third local cell, and if the input voltage is less than or equal to 0, 0 (D [ 3], D [2], D [1], 1} ( 2) and compares the reference voltage with the input voltage through the input / output circuit. 1 (D [0] = 1) is stored in the cell and 0 (D [0] = 0) can be stored if the input voltage is less than or equal to the input voltage.

로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 타측 비트라인의 비트스위치를 닫은 상태로 타측 비트라인을 VDD 전압으로 충전하고, 이어서, 비트스위치를 제어하여 타측 비트라인을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누는 동시에 8:4:2:1의 비율을 가지는 기생 커패시턴스가 생성되도록 하고, 이어서, 다중디코더를 통하여 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화하고, 이어서, 비트스위치를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성하여 입출력회로를 통하여 외부로 출력시킬 수 있다.In order to convert the digital data stored in the local cell into analog data and output the data to the outside, the bit line of the other bit line is closed with the VDD voltage while the bit line of the other bit line is closed. Then, 8: 4: 2: 1, and at the same time a parasitic capacitance having a ratio of 8: 4: 2: 1 is generated. Word lines corresponding to the local cells are simultaneously activated. Then, the bit switch is closed and a 4-bit resolution analog output voltage is generated through Charge Sharing and output to the outside through the input / output circuit.

이상에서 설명한 바와 같은 본 발명의 아날로그 디지털 인터페이스 SRAM 구조에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.According to the analog digital interface SRAM structure of the present invention as described above, in order to realize mixed-signal processing, analog data can be written to or read from an SRAM without using a DAC and an ADC, a value written in analog can be read digitally, In addition, by digitally reading the values written in analog, it is possible to reduce the area required to implement converters such as ADC and DAC in the on chip, and reduce the energy consumed by the conversion process.

도 1 및 도 2는 본 발명의 일실시예에 따른 아날로그 디지털 인터페이스 SRAM 구조를 나타낸 블록도이며,
도 3 내지 도 5는 본 발명의 일실시예에 따른 로컬 셀의 연결 상태를 설명하기 위하여 나타낸 블록도이며,
도 6 및 도 7은 본 발명의 일실시예에 따른 입출력회로를 설명하기 위하여 나타낸 블록도이며,
도 8 내지 도 11은 본 발명의 일실시예에 따른 디지털 데이터를 아날로그 데이터로 변환하는 과정을 설명하는 예시도이며,
도 12 내지 도 17은 본 발명의 일실시예에 따른 아날로그 데이터를 디지털 데이터로 변환하는 과정을 설명하는 예시도이며,
도 18은 본 발명의 일실시예에 따른 로컬 셀의 연결 상태의 다른 예를 설명하기 위하여 나타낸 예시도이며,
도 19는 종래의 SAR ADC를 나타낸 블록도이다.1 and 2 are block diagrams illustrating a structure of an analog digital interface SRAM according to an embodiment of the present invention,
3 to 5 are block diagrams illustrating a connection state of a local cell according to an exemplary embodiment of the present invention,
6 and 7 are block diagrams illustrating an input / output circuit according to an embodiment of the present invention,
8 to 11 are diagrams for explaining a process of converting digital data into analog data according to an embodiment of the present invention,
12 to 17 are diagrams for explaining a process of converting analog data into digital data according to an embodiment of the present invention,
18 is a diagram illustrating another example of the connection state of a local cell according to an embodiment of the present invention,
19 is a block diagram showing a conventional SAR ADC.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the present invention.

본 발명의 일실시예에 따른 아날로그 디지털 인터페이스 SRAM은 도 1에 나타낸 바와 같이, 셀 어레이(100), 다중디코더(300) 및 입출력회로(500)를 포함하여 온 칩 형태의 집적회로로 구성된다.As shown in FIG. 1, the analog digital interface SRAM according to an embodiment of the present invention includes an on-chip integrated circuit including a cell array 100, a multiple decoder 300, and an input / output circuit 500.

이를 통해 구현되는 본 발명에 따른 아날로그 디지털 인터페이스 SRAM은 하나의 가로방향마다 데이터 벡터를 아날로그로 읽어 낼 수 있고, 또한 5 클럭에 걸쳐서 4비트 해상도의 아날로그 데이터를 디지털 데이터로 변환하여 쓰는 것이 각각 행마다 가능하다.The analog digital interface SRAM according to the present invention can read the data vector in one horizontal direction in an analog manner and convert analog data of 4 bit resolution into digital data over five clocks and write it in each row It is possible.

상기 셀 어레이(100)는 가로방향 및 세로방향으로 복수의 로컬 셀(130)이 형성되는 것으로, 도 2 및 도 3에 나타낸 바와 같이, 상기 세로방향으로 로컬 셀(130)을 각각 선택하기 위한 일측의 비트라인(110) 및 타측의 비트라인(150)을 균등하게 나누는 비트스위치(111, 151)가 비트라인에 각각 형성된다.The cell array 100 has a plurality of local cells 130 formed in the horizontal and vertical directions. As shown in FIGS. 2 and 3, the cell array 100 includes a plurality of local cells 130, Bit switches 111 and 151 for dividing the bit line 110 and the bit line 150 on the other side are formed on the bit lines, respectively.

비트스위치(111, 151)를 이용하여, 비트라인(110, 150)을 중간에 끈어지게 하거나 연결할 수 있다.Bit switches 110 and 150 may be interposed or coupled using bit switches 111 and 151. [

균등하게 나누어진 각각의 비트라인(110, 150)은 동일한 갯수의 로컬 셀(130)을 가지며, 각각의 로컬 셀(130) 배열마다 기생 커패시턴스를 가지게 된다.Each equally divided bit line 110,150 has the same number of local cells 130 and has parasitic capacitance for each local cell 130 arrangement.

기생 커패시턴스는 로컬 셀(130)의 개수에 비례하게 커지게 된다.The parasitic capacitance becomes larger in proportion to the number of the local cells 130.

그리고 각각의 세로방향에 대해서 비트스위치(111, 151)를 제어하여, 8:4:2:1 형태의 비율로 비트라인이 나누어지도록 할 수 있으며, 이때 각각의 비트라인은 8C:4C:2C:1C의 기생 커패시턴스 값을 가진다.The bit lines 111 and 151 may be controlled with respect to each longitudinal direction to divide the bit lines in a ratio of 8: 4: 2: 1 type. In this case, each bit line is divided into 8C: 4C: 2C: Lt; RTI ID = 0.0 > 1C. ≪ / RTI >

즉, 하나의 세로방향에 대해서 2n의 비율로 이루어진 각각의 비트라인(110, 150)은 2n의 커패시턴스 비율을 가지게 된다.That is, each of the bit lines 110 and 150 having a ratio of 2 n to one longitudinal direction has a capacitance ratio of 2 n .

그리고 각각의 비트라인(110, 150)에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하고 있는 로컬 셀(130)이 하나씩 배치가 되어 있다.In each of the bit lines 110 and 150, local cells 130 storing one bit of bits forming 4-bit data are arranged one by one.

가장 높은 자릿수(MSB)인 첫째 자리에 해당하는 로컬 셀(130)은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 가장 낮은 자릿수(LSB)인 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된다.The local cell 130 corresponding to the first digit with the highest digit (MSB) is arranged in the bit line divided by the ratio of 8, the local cell corresponding to the second digit is arranged in the bit line divided by the ratio of 4, The local cell corresponding to the third digit is placed on the bit line divided by the ratio of 2, and the local cell corresponding to the fourth digit of the lowest bit (LSB) is arranged on the bit line divided by the ratio of 1.

상기 다중디코더(300)는 도 4에 나타낸 바와 같이, 워드라인(170)을 통하여 가로방향으로 로컬 셀(130)들을 선택하면서, 동시에 세로방향에 대해서 비트스위치(111, 151)를 제어하여, 2n의 비율로 순차적으로 로컬 셀(130)이 나누어지도록 비트라인(110, 150)을 형성하여, 로컬 셀(130)에 대한 다중 액세스가 가능하다.4, the multiple decoder 300 controls the bit switches 111 and 151 in the vertical direction simultaneously while selecting the local cells 130 in the horizontal direction through the word line 170, the bit lines 110 and 150 are formed such that the local cells 130 are sequentially divided at a ratio of n to n , so that multiple accesses to the local cell 130 are possible.

기존 디코더는 특정한 Address가 입력으로 들어오면 거기에 해당하는 워드라인 하나만 액세스 하였는데, 본 발명에서의 다중디코더(300)는 도 4 및 도 5에 나타낸 바와 같이, 한 번에 여러 개의 로컬 셀(130)을 가로방향으로 선택하기 위해서 다중 액세스가 가능한 디코더를 사용한다.The conventional decoder accesses only one word line corresponding to a specific address when the specific address is input. The multiple decoder 300 in the present invention can be applied to a plurality of local cells 130 at a time, as shown in FIGS. 4 and 5, A multi-accessable decoder is used to select the horizontal direction.

상기 입출력회로(500)는 도 6에 나타낸 바와 같이, 외부로부터 입력된 아날로그 데이터를 입력받아 디지털 데이터로 변환되도록 한 후, 변환된 디지털 데이터를 로컬 셀(130)에 저장되도록 하며, 또는 로컬 셀(130)에 저장된 디지털 데이터가 아날로그 데이터로 변환되면 이를 전달받아 외부로 출력되도록 하는 회로이다.As shown in FIG. 6, the input / output circuit 500 receives analog data input from the outside, converts the analog data into digital data, stores the converted digital data in the local cell 130, 130 are converted into analog data, the digital data is received and output to the outside.

기본적으로 기존의 SRAM의 입출력회로와 같은 구조에서 Write 드라이버에 입력으로 비교기의 출력을 저장하는 플립플롭의 출력과 디지털 입력을 받는 플립플롭 데이터를 입력 종류에 따라 고를 수 있도록 MUX가 추가되었다.Basically, in the same structure as the input / output circuit of the existing SRAM, the output of the flip-flop storing the output of the comparator as an input to the write driver and the flip-flop data receiving the digital input are added to select the input type.

아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀(130)에 저장하는 과정은 기존 SAR ADC(Successive approximation ADC)와 같으며, SAR ADC에서 커패시티브 DAC를 본 발명에서 비트라인으로 대체 하였고, 비교기를 Sense Amplifier로, 결과가 저장되는 레지스터를 로컬 셀로 대체하여 기존의 SRAM 구조를 활용하여 면적효율을 높였다.The process of converting the analog data into digital data and storing it in the local cell 130 is the same as a conventional successive approximation ADC (SAR ADC). In the SAR ADC, the capacitor DAC is replaced with a bit line in the present invention. With Amplifier, area efficiency is improved by replacing the register in which the result is stored with the local cell, utilizing the existing SRAM structure.

아울러, 입출력회로(500)는 도 6에 나타낸 바와 같이, 5 클럭에 걸쳐서 4비트 해상도의 아날로그 데이터가 디지털 데이터로 변환되도록 하여 입력하는 과정에서 사용되는 입출력회로로, 비트라인에서 생성한 기준전압과 입력전압을 비교하여 변환된 디지털 데이터를 로컬 셀(130)에 입력하는 기능을 한다.As shown in FIG. 6, the input / output circuit 500 is an input / output circuit used in a process of converting analog data of 4 bit resolution over 5 clocks into digital data and inputting the reference data. And inputs the converted digital data to the local cell 130 by comparing the input voltages.

따라서, 도 7에 나타낸 시뮬레이션 결과처럼, 아날로그 데이터(VAIN)를 기준전압(Vref)과 비교해 가면서 4비트 디지털 데이터를 결정해 나가며, 결정된 4비트 데이터는 해당하는 위치의 로컬 셀(130)에 저장된다.7, the 4-bit digital data is determined by comparing the analog data V AIN with the reference voltage V ref , and the determined 4-bit data is stored in the local cell 130 at the corresponding position .

즉, 기존의 입출력회로는 외부로부터 디지털 데이터들을 전달받아 Bit 셀에 입력하거나, 또는 Bit 셀에서 비트라인을 통해 전달받은 디지털 데이터를 외부로 전달하는 역할만 하였다.That is, the conventional input / output circuit only receives the digital data from the outside and inputs it to the bit cell, or transmits the digital data received through the bit line in the bit cell to the outside.

그러나 본 발명에서의 입출력회로(500)는 디지털 데이터뿐만 아니라 아날로그 데이터를 디지털 데이터로 변환되도록 하여 로컬 셀(130)에 저장할 수 있다.However, the input / output circuit 500 in the present invention can convert analog data as well as digital data into digital data and store the data in the local cell 130. [

상술한 바와 같이 구성된 아날로그 디지털 인터페이스 SRAM 구조에서, 로컬 셀(130)에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 먼저, 도 8에 나타낸 바와 같이, 타측 비트라인(150)의 비트스위치(151)를 모두 닫은 상태로 타측 비트라인(150)을 VDD 전압으로 충전한다.8, in order to convert the digital data stored in the local cell 130 into analog data and output it to the outside in the structure of the analogue digital interface SRAM configured as described above, And the other bit line 150 is charged with the voltage VDD while the bit switches 151 are all closed.

이어서, 도 9에 나타낸 바와 같이, 비트스위치(151)를 제어하여 타측 비트라인(150)을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누어지도록 해당 비트스위치를 연다.Next, as shown in FIG. 9, the bit switch 151 is controlled to open the corresponding bit switch so that the other bit line 150 is divided into four bit lines having a ratio of 8: 4: 2: 1.

이렇게 나누어진 각각의 비트라인은 각각 8:4:2:1의 기생 커패시턴스를 가진다.Each bit line thus divided has a parasitic capacitance of 8: 4: 2: 1.

이어서, 도 10에 나타낸 바와 같이, 4개의 비트라인으로 나누어진 상태에서 다중디코더(300)를 통하여 읽으려는 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화한다.Then, as shown in FIG. 10, the word lines corresponding to four local cells arranged in four bit lines to be read through the multiple decoder 300 are simultaneously activated in a state of being divided into four bit lines.

이때, 각각의 비트라인은 로컬 셀에 저장된 각각의 데이터에 따라서 방전이 되거나 전하를 유지하며 VDD의 전압을 유지한다.At this time, each bit line is discharged or keeps charge according to each data stored in the local cell and maintains the voltage of VDD.

이어서, 도 11에 나타낸 바와 같이, 비트스위치(151)를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성한다.Next, as shown in FIG. 11, the bit switch 151 is closed to generate an analog output voltage of 4-bit resolution through charge sharing.

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외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀(130)에 저장되도록 하기 위하여는, 도 12에 나타낸 바와 같이, 입출력회로를 통하여 아날로그 전압(VIN)을 기준전압(VREF)과 비교해가며 대소관계를 이용해 해당 비트(Bit)가 1인지 0인지 판단한다.In order to convert the analog data input from the outside into digital data and store the data in the local cell 130, the analog voltage V IN is compared with the reference voltage V REF through the input / output circuit as shown in FIG. 12 And determines whether the corresponding bit is 1 or 0 by using the case relationship.

먼저, 도 13에 나타낸 바와 같이, 세로 방향에 대해서 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 도 14에 나타낸 바와 같이, 일측의 비트라인(110)을 통하여 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장한다.First, as shown in Fig. 13, four local cells for storing digital data in the longitudinal direction are initialized to 0, and then binary numbers 1000 (2) are sequentially input through one bit line 110 , (D [3] = 1) is stored in the first local cell which is the most significant digit when the input voltage is larger than the input voltage input through the input / output circuit 500, and the input If the voltage is less than or equal to 0, 0 (D [3] = 0) is stored.

이어서, 도 15에 나타낸 바와 같이, 이진수 {D[3],100}(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장한다.15, a reference voltage corresponding to the binary number {D [3], 100} (2) is generated and compared with the input voltage inputted through the input / output circuit 500, 1 (D [2] = 1) is stored in the second local cell, and 0 (D [2] = 0) is stored if the input voltage is smaller or equal.

이어서, 도 16에 나타낸 바와 같이, 이진수 {D[3],D[2],10}(2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장한다.16, a reference voltage corresponding to the binary numbers {D [3], D [2], 10} (2) is generated and compared with the input voltage input through the input / output circuit 500, If the voltage is greater, store 1 (D [1] = 1) in the third local cell, which is the third digit, and 0 (D [1] = 0) if the input voltage is less than or equal to the voltage.

이어서, 도 17에 나타낸 바와 같이, 이진수 {D[3],D[2],D[1],1}( 2)에 해당하는 기준전압을 생성하고, 입출력회로(500)를 통하여 입력되는 입력전압과 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장한다.Next, as shown in FIG. 17, a reference voltage corresponding to binary numbers {D [3], D [2], D [1], 1} ( 2) (D [0] = 1) in the fourth local cell when the input voltage is greater than the voltage and stores 0 (D [0] = 0) if the input voltage is less than or equal to the fourth local cell.

아울러, 기준전압을 만들기 위해서는 순서에 따라 해당 자릿수의 비트는 1을 유지하여야 하고, 그 위의 데이터는 앞에서 써진 데이터에 의존하고 그 뒤의 자릿수는 0으로 고정이 된다.In order to make the reference voltage, the bit of the corresponding digit should be kept in order according to the order, and the data thereabove depends on the data written before, and the number of digits after it is fixed to zero.

이에 해당하는 기준 전압을 만들기 위해서 처음에 데이터가 써질 로컬 셀을 0으로 초기화하고 각 순서에서의 비트에 해당하는 로컬 셀만 워드라인을 켜지 않아 VDD로 충전된 전하를 유지한다.In order to make the corresponding reference voltage, the local cell to which data will be initially written is initialized to zero, and only the local cell corresponding to the bit in each order does not turn on the word line and maintains the charge charged to VDD.

그 외의 로컬 셀은 워드라인을 켜서 앞에서 써진 데이터 혹은 0으로 비트라인을 방전하거나 유지한다.Other local cells turn on the word line to discharge or maintain the previously written data or the bit line to zero.

그 후 앞에서 아날로그 출력을 할 때와 같이 전하 공유를 이용해 기준전압을 만들어 낸다.The reference voltage is then generated using charge sharing as in the analog output earlier.

참고로, 도 2에서 8N과 2N에 해당하는 로컬 셀은 일측 비트라인(110)으로부터 로컬 셀로 전류가 흐르는 상태를 나타낸 것이며, 이렇게 되면 일측 비트라인(110)과 로컬 셀 간에 전압차이가 생기고, 이에 따라 전류가 흘러서 일측 비트라인(110)의 전하가 흘러나가서 0으로 된다는 것을 나타낸 것이다.2, a local cell corresponding to 8N and 2N shows a current flowing from one bit line 110 to a local cell. In this case, a voltage difference occurs between one bit line 110 and the local cell, The current flows in the bit line 110 of one side, and the charge of the bit line 110 flows to zero.

반면에, 4N과 N에 해당하는 로컬 셀은 일측 비트라인(110)으로부터 로컬 셀로 전류가 흐르지 않는다는 것을 나타낸 것이며, 이렇게 되면, 일측 비트라인(110)과 로컬 셀 간에 전압이 똑같아 전압차이가 없어서, 일측 비트라인(110)에 전하가 그대로 남아 있다는 것을 나타낸 것이다.On the other hand, the local cell corresponding to 4N and N indicates that no current flows from one bit line 110 to the local cell, so that there is no voltage difference between the one bit line 110 and the local cell, Which indicates that the charge remains on one bit line 110.

본 발명에서는 세로방향으로 로컬 셀을 8:4:2:1로 나누면, 각각의 구간마다 하나의 자릿수의 비트를 저장할 수 있는데, 이때, 1N 구간 경우, 1개의 로컬 셀에 모두 저장을 할 수 있지만, 8N 구간 경우 7N 개의 로컬 셀이 남아서 불균형 문제가 발생한다.In the present invention, if a local cell is divided into 8: 4: 2: 1 in the vertical direction, one bit of each digit can be stored in each section. In this case, , And 7N local cells remain in the 8N section, thereby causing an unbalance problem.

도 18은 비트라인에 할당된 각 자릿수를 저장할 공간이 8:4:2:1로 불균형 문제를 해결하기 위한 데이터 저장 구조도이다.FIG. 18 is a data storage structure diagram for solving the unbalance problem in which the space for storing the number of digits allocated to the bit line is 8: 4: 2: 1.

도 18에 나타낸 바와 같이, 4비트 데이터를 저장하면 모드(Config) 0, 1, 2, 3과 같이 스위치를 조절하여 비트라인을 8:4:2:1로 나누어 아날로그 데이터를 한 행에 대해서 읽어 낼 수 있다. As shown in FIG. 18, when 4-bit data is stored, the switch is adjusted as shown in Config 0, 1, 2 and 3 to divide the bit line into 8: 4: 2: 1, You can.

즉, 하나의 비트라인을 N개의 Bit 셀로 이루어진 로컬 셀로 스위치를 이용해 나누고(나눠진 Bit 셀들을 LCA(Local Cell Array)라고 칭한다), 도 18에 나타낸 바와 같이, 4개의 모드를 비트 스위치(111, 151)를 On 혹은 Off 하여 이용해 만드는 것이며, 비트 스위치(111, 151)의 다양한 구성을 이용해서 로컬 셀을 1M:2M:4M:8M로 묶을 수 있는데, 각각 비트 스위치로 연결된 로컬 셀 중에 1군데에 1비트씩 저장이 된다.That is, one bit line is divided into local cells of N Bit cells using a switch (divided bit cells are referred to as LCA (Local Cell Array)), and four modes are shown as bit switches 111 and 151 1M: 2M: 4M: 8M can be grouped into local cells using the various configurations of the bit switches 111 and 151. In each of the local cells connected to the bit switches, Bit by bit.

도 18에서 4개의 스위치 모드에서 선으로 구분되어있는 것은 스위치가 오프 되어 연결이 끊어졌다는 뜻이고, 선으로 구분되어 있지않는 것은 스위치가 온 되어 연결이 되었음을 나타낸다.In FIG. 18, the four switch modes are separated by a line, which means that the switch is off and the connection is broken, and the non-line indicates that the switch is turned on.

도 19는 Capacitive DAC, Comparator, Register 그리고 SAR 컨트롤러 등으로 이루어진 종래의 축차 비교형 아날로그 디지털 변환회로(Successive approximation ADC)를 나타낸 것이다.FIG. 19 shows a conventional successive approximation ADC including a capacitive DAC, a comparator, a register, and a SAR controller.

본원 발명에서는 종래의 축차 비교형 아날로그 디지털 변환회로의 Capacitive DAC를 비트라인 커패시턴스로, Comparator를 센스 증폭기(Sense amplifier)로, Register를 로컬 셀로 대체하여 기존의 SRAM 구조를 그대로 이용하여, 축차 비교형 아날로그 디지털 변환회로와 같은 동작을 하여 아날로그 데이터를 디지털로 변환하여 로컬 셀에 바로 저장할 수 있다.In the present invention, by replacing the capacitive DAC of the conventional analog-to-digital converter circuit with the bit line capacitance, the comparator with the sense amplifier, and the register with the local cell, the conventional SRAM structure is used as it is, Digital conversion circuit so that analog data can be converted to digital and stored directly in the local cell.

따라서, 본 발명은 추가적인 ADC와 DAC가 없이도, 아날로그 및 디지털 데이터를 SRAM에 쓰고 읽을 수 있다.Thus, the present invention allows analog and digital data to be written to and read from the SRAM, without the need for additional ADCs and DACs.

이상에서 설명한 바와 같은 본 발명의 아날로그 디지털 인터페이스 SRAM 구조에 따르면, Mixed-Signal Processing을 구현하기 위해서 DAC와 ADC가 없이도 아날로그 데이터를 SRAM에 쓰거나 읽을 수 있고, 아날로그로 쓴 값을 디지털로 읽을 수 있으며, 또한, 디지털로 쓴 값을 아날로그로 읽을 수 있도록 하여, ADC와 DAC 같은 변환기를 On Chip에 구현하기 위해 필요한 면적을 줄일 수 있으며, 변환 과정에 따른 소모 에너지를 줄일 수 있는 효과가 있다.According to the analog digital interface SRAM structure of the present invention as described above, in order to realize mixed-signal processing, analog data can be written to or read from an SRAM without using a DAC and an ADC, a value written in analog can be read digitally, In addition, by digitally reading the values written in analog, it is possible to reduce the area required to implement converters such as ADC and DAC in the on chip, and reduce the energy consumed by the conversion process.

이상의 설명에서는 본 발명의 바람직한 실시예를 제시하여 설명하였으나, 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있음을 쉽게 알 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It will be readily apparent that various substitutions, modifications, and alterations can be made herein.

100: 셀 어레이 110: 비트라인
111: 비트 스위치 150: 비트라인
151: 비트 스위치 170: 워드라인
300: 다중 디코더 500: 입출력회로100: cell array 110: bit line
111: bit switch 150: bit line
151: bit switch 170: word line
300: multiple decoder 500: input / output circuit

Claims (5)

삭제delete 외부로부터 입력된 아날로그 데이터가 디지털 데이터로 변환되어 로컬 셀에 저장되도록 하거나 또는 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되도록 하기 위한 아날로그 디지털 인터페이스 SRAM 구조로서, 상기 아날로그 디지털 인터페이스 SRAM은 셀 어레이, 다중디코더 및 입출력회로를 포함하여 온 칩 형태의 집적회로로 구성되고;
상기 셀 어레이는 가로방향 및 세로방향으로 로컬 셀이 복수로 형성되는 것으로, 세로방향으로 로컬 셀을 각각 선택하기 위한 일측의 비트라인 및 타측의 비트라인과, 복수의 로컬 셀을 세로방향으로 구분하기 위해 일측의 비트라인 및 타측의 비트라인을 균등하게 나누는 비트스위치가 비트라인에 세로 방향으로 형성되어 포함되고;
비트스위치를 이용하여, 비트라인을 중간에 끈어지게 하거나 연결할 수 있으므로, 각각의 세로방향에 대해서 비트스위치를 제어하여 8:4:2:1 형태의 비율로 비트라인이 나누어지도록 하여 각각의 비트라인이 8C:4C:2C:1C의 기생 커패시턴스 값을 가지도록 하며;
다중디코더는 워드라인을 통하여 가로방향으로 로컬 셀들을 선택하면서, 동시에 세로방향에 대해서 비트스위치를 제어하여, 8:4:2:1의 비율로 순차적으로 로컬 셀이 나누어지도록 비트라인을 형성하여, 로컬 셀에 대한 다중 액세스가 가능하도록 하며;
입출력회로는 외부로부터 입력된 아날로그 데이터를 입력받아 디지털 데이터로 변환되도록 한 후, 변환된 디지털 데이터를 로컬 셀에 저장되도록 하거나 또는 상기 다중디코더의 비트스위치 제어에 의해 로컬 셀에 저장된 디지털 데이터가 아날로그 데이터로 변환되면, 이를 전달받아 외부로 출력되도록 하는 회로인 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.An analog digital interface SRAM structure for converting analog data input from the outside into digital data to be stored in a local cell or converting digital data stored in a local cell into analog data, wherein the analog digital interface SRAM is a cell array, Chip integrated circuit including a decoder and an input / output circuit;
The cell array has a plurality of local cells arranged in the horizontal and vertical directions. The cell array includes a bit line on one side and a bit line on the other side for selecting the local cells in the vertical direction, A bit switch for dividing the bit line on one side and the bit line on the other side is formed in the bit line in the longitudinal direction,
Bit switches can be used to connect or disconnect bit lines in the middle, so that the bit switches are controlled with respect to each longitudinal direction so that bit lines are divided at a ratio of 8: 4: 2: 1 type, Has a parasitic capacitance value of 8C: 4C: 2C: 1C;
The multiple decoder selects the local cells in the horizontal direction through the word lines and simultaneously controls bit switches in the vertical direction to form bit lines so that the local cells are sequentially divided at a ratio of 8: 4: 2: 1, Enable multiple accesses to local cells;
The input / output circuit receives the analog data input from the outside and converts the digital data into digital data. The converted digital data is stored in the local cell, or the digital data stored in the local cell by the bit switch control of the multiple decoder is converted into analog data And outputs the analog SRAM to the outside. 청구항 2에 있어서, 상기 다중디코더는 세로방향에 대해서 비트스위치를 제어하여, 8:4:2:1의 비율로 순차적으로 로컬 셀이 나누어지도록 비트라인을 형성하며, 각각의 비트라인에는 4비트 데이터를 이루는 비트들 중 하나의 비트를 저장하는 로컬 셀이 하나씩 배치가 되는 것으로, 첫째 자릿수에 해당하는 로컬 셀은 8의 비율로 나눈 비트라인에 배치가 되고, 둘째 자릿수에 해당하는 로컬 셀은 4의 비율로 나눈 비트라인에 배치가 되고, 셋째 자릿수에 해당하는 로컬 셀은 2의 비율로 나눈 비트라인에 배치가 되고, 넷째 자릿수에 해당하는 로컬 셀은 1의 비율로 나눈 비트라인에 배치가 된 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.[4] The method of claim 2, wherein the multiple decoder controls bit switches in the vertical direction to form bit lines so that local cells are sequentially divided at a ratio of 8: 4: 2: 1, The local cells corresponding to the first digit are arranged in the bit line divided by the ratio of 8, and the local cells corresponding to the second digit are arranged in the order of 4 The local cell corresponding to the third digit is arranged in the bit line divided by the ratio of 2 and the local cell corresponding to the fourth digit is arranged in the bit line divided by the ratio of 1 Features of analog analog interface SRAM architecture. 청구항 2에 있어서, 외부로부터 입력된 아날로그 데이터를 디지털 데이터로 변환하여 로컬 셀에 저장되도록 하기 위하여, 세로 방향에 대해서 다중디코더를 통하여 선택된 디지털 데이터를 저장할 4개의 로컬 셀을 0으로 초기화하고, 이어서, 다중디코더의 제어로 이진수 1000(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 최상위 자리인 첫번째 로컬 셀에 1(D[3]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[3]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],100}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 두번째 자리인 두번째 로컬 셀에 1(D[2]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[2]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],10}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 세번째 자리인 세번째 로컬 셀에 1(D[1]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[1]=0)을 저장하고, 이어서, 다중디코더의 제어로 이진수 {(D[3],D[2],D[1],1}(2)에 해당하는 기준전압을 생성하고, 입출력회로를 통하여 기준전압과 입력전압을 비교하여 입력전압이 더 클 경우 네번째 자리인 네번째 로컬 셀에 1(D[0]=1)을 저장하고, 입력전압이 작거나 같으면 0(D[0]=0)을 저장하는 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.The method as claimed in claim 2, wherein, in order to convert analog data input from the outside into digital data and store the digital data in the local cell, four local cells for storing the selected digital data are initialized to zero, generating a reference voltage corresponding to the binary number 1000 (2) under the control of a multi-decoder and, when compared to the reference voltage and the input voltage through the input-output circuit, the input voltage is greater 1 to the first local cell top position (D [3] (D [3], 100} (2) by the control of the multiple decoders, and if the input voltage is less than or equal to 0 (D [2] = 1) in the second local cell when the input voltage is greater than the reference voltage by comparing the input voltage with the reference voltage through the input / output circuit. If the input voltage is smaller than or equal to 0 (D [2] = 0) The reference voltage corresponding to the binary number {(D [3], D [2], 10} (2) is generated by controlling the multiple decoders and the reference voltage and the input voltage are compared through the input / (D [1] = 1) is stored in the third local cell, which is the third digit, and 0 (D [1] = 0) is stored if the input voltage is less than or equal to the input voltage. The reference voltage corresponding to the binary number {(D [3], D [2], D [1], 1} (2) is generated and the input voltage is compared with the reference voltage through the input / 1 (D [0] = 1) is stored in the fourth local cell, and 0 (D [0] = 0) is stored if the input voltage is less than or equal to the fourth local cell. 청구항 2에 있어서, 로컬 셀에 저장된 디지털 데이터를 아날로그 데이터로 변환하여 외부로 출력되도록 하기 위하여, 타측 비트라인의 비트스위치를 닫은 상태로 타측 비트라인을 VDD 전압으로 충전하고, 이어서, 비트스위치를 제어하여 타측 비트라인을 8:4:2:1의 비율을 가지는 4개의 비트라인으로 나누는 동시에 8:4:2:1의 비율을 가지는 기생 커패시턴스가 생성되도록 하고, 이어서, 다중디코더를 통하여 4개의 비트라인에 배치된 4개의 로컬 셀에 해당하는 워드라인을 동시에 활성화하고, 이어서, 비트스위치를 닫고 Charge Sharing을 통해 4비트 해상도의 아날로그 출력전압을 생성하여 입출력회로를 통하여 외부로 출력시키는 것을 특징으로 한 아날로그 디지털 인터페이스 SRAM 구조.The method as claimed in claim 2, wherein, in order to convert the digital data stored in the local cell into analog data and output it to the outside, the bit line of the other bit line is closed and the other bit line is charged to the VDD voltage, Divides the other bit line into four bit lines having a ratio of 8: 4: 2: 1 and simultaneously generates a parasitic capacitance having a ratio of 8: 4: 2: 1, A word line corresponding to four local cells arranged in a line is simultaneously activated and then the bit switch is closed to generate an analog output voltage of 4 bit resolution through charge sharing and output to the outside through an input / Analog Digital Interface SRAM Architecture.
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