KR101895469B1

KR101895469B1 - 입력 버퍼

Info

Publication number: KR101895469B1
Application number: KR1020120053269A
Authority: KR
Inventors: 양윤석
Original assignee: 삼성전자주식회사
Priority date: 2012-05-18
Filing date: 2012-05-18
Publication date: 2018-09-05
Also published as: US8891329B2; KR20130128993A; US20130308408A1

Abstract

본 발명의 일 실시예에 따른 입력 버퍼는 수신되는 제 1 입력신호 및 제 2 입력신호의 차이를 증폭하고, 버퍼링하여 출력하는 제 1 버퍼 회로, 상기 제 1 버퍼 회로의 레플리카 회로로 구성되며, 상기 제 1 입력신호를 입력받아 공통 모드 출력신호를 생성하는 제 2 버퍼 회로, 및 상기 공통 모드 출력신호를 전달받아 기준출력신호와 비교하고, 상기 공통 모드 출력신호의 레벨을 상기 기준출력신호의 레벨과 일치하도록 상기 제 1 버퍼 회로 및 상기 제 2 버퍼 회로를 제어하는 디텍터를 포함한다.

Description

입력 버퍼{INPUT BUFFER}

본 발명은 입력 버퍼에 관한 것으로, 더욱 상세하게는 PVT 변화에 따른 공통 모드 출력신호를 제어할 수 있는 입력 버퍼에 관한 것이다.

반도체 칩은 인쇄회로기판(PCB) 등에 실장되며, 적절한 구동 전압을 공급받아 사용 목적에 따른 로직 및 기능을 수행한다. 이러한 로직 및 기능을 수행하기 위해 반도체 칩은 외부로부터 신호를 입력받는다. 외부로부터의 신호는 입력 버퍼를 통해 버퍼링되어 반도체 칩 내부로 입력된다.

일반적으로 입력 버퍼는 스태틱(static) 입력 버퍼의 형태로 구성된다. 스태틱 입력 버퍼는 전원과 접지 사이에 PMOS 트랜지스터 및 NMOS 트랜지스터를 직렬 연결한 인버터 형태로 구현된다. 스태틱 입력버퍼는 구성이 단순한 장점이 있으나, 노이즈에 대한 내성이 약하여 입력 신호의 스윙폭이 작거나 높은 동작 주파수를 요구하는 반도체 칩에서는 적용하기 힘들다.

이에 따라, 노이즈에 대한 내성이 강해 스윙폭이 작거나 높은 동작 주파수를 요구하는 반도체 칩에서는 차동 증폭형 입력 버퍼가 많이 사용된다. 차동 증폭형 입력 버퍼의 출력신호는 차동 모드 출력신호와 공통 모드 출력신호로 구성된다. 공통 모드 출력신호는 입력 버퍼의 출력신호의 기준이 되는 성분이며, PVT 변화에 따라 변할 수 있다. 따라서, 이러한 공통 모드 출력신호의 변화에 대한 제어가 필요하다.

본 발명의 목적은 PVT 변화에 따른 공통 모드 출력신호의 변화를 제어할 수 있는 입력 버퍼를 제공하는 데 있다.

본 발명의 일 실시예에 따른 입력 버퍼는 동일한 두 개의 입력신호로부터 공통 모드 출력신호를 생성하는 버퍼 회로, 및 상기 버퍼 회로로부터 상기 공통 모드 출력신호를 전달받아 기준출력신호와 비교하고, 상기 공통 모드 출력신호의 레벨을 상기 기준출력신호의 레벨과 일치하도록 상기 버퍼 회로를 제어하는 디텍터를 포함하되, 상기 버퍼 회로는 상기 버퍼 회로의 출력단에 바이어스 전류를 공급하는 적어도 하나의 바이어스 회로를 포함하며, 상기 디텍터는 상기 적어도 하나의 바이어스 회로에 제어신호를 전달하여 상기 바이어스 전류의 크기를 제어한다.

본 발명의 일 실시예에 따른 입력 버퍼는 PVT 변화에 따른 공통 모드 출력신호의 변화를 제어할 수 있다.

도 1은 본 발명의 일 실시예에 따른 입력 버퍼를 개략적으로 보여준다.
도 2는 도 1에 도시된 입력 버퍼의 제 1 버퍼 회로와 제 2 버퍼 회로를 더욱 구체적으로 보여준다.
도 3 및 도 4는 도 2에 도시된 제 1 버퍼 회로와 제 2 버퍼 회로를 더욱 구체적으로 보여준다.
도 5는 본 발명의 일 실시예에 따른 입력 버퍼를 보여주는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 블럭도이다.
도 7은 본 발명의 일 실시예에 따른 전자 장치의 구성도이다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

본 발명은 입력 버퍼에 관한 것으로, 더욱 상세하게는 PVT 변화에 따른 공통 모드 출력신호의 변화를 제어할 수 있는 입력 버퍼에 관한 것이다. 이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 입력 버퍼를 개략적으로 보여준다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 입력 버퍼(100)는 제 1 버퍼 회로(110), 제 2 버퍼 회로(120) 및 디텍터(130)를 포함한다. 제 1 버퍼 회로(110)는 복수개일 수 있다.

제 1 버퍼 회로(110)는 제 1 입력신호(Vin1) 및 제 2 입력신호(Vin2)를 입력받고, 제 1 입력신호(Vin1) 및 제 2 입력신호(Vin2)를 버퍼링하여 출력신호(Vout1)를 생성한다. 제 1 입력신호(Vin1)는 일정한 전압 레벨을 갖는 기준신호를 의미할 수 있다.

제 2 버퍼 회로(120)는 제 1 버퍼 회로(110)의 레플리카(replica) 회로로 구성된다. 제 2 버퍼 회로(120)는 제 1 입력신호(Vin1)를 입력받고, 이를 버퍼링하여 출력신호(Vout2)를 생성한다. 구체적으로, 제 2 버퍼 회로(120)는 2개의 동일한 제 1 입력신호(Vin1)를 입력받고, 이를 버퍼링하여 출력신호(Vout2)를 생성한다. 즉, 제 2 버퍼 회로(120)는 공통 모드(common mode)로 동작하는 것으로 이해될 수 있다. 제 2 버퍼 회로(120)의 출력신호(Vout2)는 이상적으로 Vdd/2가 되어야한다. 하지만, 제 2 버퍼 회로(120)의 출력신호(Vout2)는 PVT(Process Voltage Temperature) 변화 등에 의해 임의의 레벨을 가질 수 있으며, 이러한 변화는 이하에서 설명되는 디텍터(130)의 피드백 동작을 통해 제어될 수 있다.

디텍터(130)는 제 2 버퍼 회로(120)의 출력신호(Vout2)를 전달받고, 이를 기준출력신호(Vcm)와 비교하여 제 2 버퍼 회로(120)를 제어한다. 기준출력신호(Vcm)는 외부로부터 입력되거나, 디텍터(130) 내부에서 저항 및 트랜지스터를 사용한 전압 분배회로를 통해 생성될 수 있다. 기준출력신호(Vcm)은 예를 들어, Vdd/2 값을 가질 수 있다.

구체적으로, 전달받은 제 2 버퍼 회로(120)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 낮은 경우, 디텍터(130)는 상향 제어신호(UP[n:1], n은 양의 정수)를 제 2 버퍼 회로(120)에 전달한다. 여기서, 상향 제어신호(UP[n:1])는 출력신호(Vout2)의 레벨을 증가시키기 위한 제어신호를 의미할 수 있다. 전달받은 제 2 버퍼 회로(120)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 높은 경우, 디텍터(130)는 하향 제어신호(DN[n:1], n은 양의 정수)를 제 2 버퍼 회로(120)에 전달한다. 여기서, 하향 제어신호(DN[n:1])는 출력신호(Vout2)의 레벨을 감소시키기 위한 제어신호를 의미할 수 있다.

한편, 앞서 설명한 바와 같이, 제 2 버퍼 회로(120)의 출력신호(Vout2)는 PVT 변화 등에 의해 변할 수 있다. 디텍터(130)는 순차적으로 입력되는 제 2 버퍼 회로(120)의 출력신호(Vout2)를 기준출력신호(Vcm)와 비교하여 상향 제어신호(UP[n:1]) 또는 하향 제어신호(DN(0:N))를 제 2 버퍼 회로(120)로 전달할 수 있다. 이것은, 제 2 버퍼 회로(120)의 출력신호(Vout2)의 레벨을 기준출력신호(Vcm)의 레벨과 일치하도록 제어하기 위한 디텍터(130)의 피드백(feedback) 동작으로 이해될 수 있다. 결과적으로, 디텍터(130)의 제어를 통해 제 2 버퍼 회로(120)의 출력신호(Vout2) 레벨은 기준출력신호(Vcm)의 레벨에 도달할 수 있다. 이는, PVT 변화에 의한 제 2 버퍼 회로(120)의 출력신호(Vout2)의 레벨 변화가 제어될 수 있음을 의미한다.

또한, 디텍터(130)는 상술한 피드백 동작을 통해 제 2 버퍼 회로(120)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨에 도달한 경우, 그때의 제어신호(con[n:1], n은 양의 정수)를 제 1 버퍼 회로(110)로 전달한다. 제 1 버퍼 회로(110)가 복수 개인 경우, 복수 개의 제 1 버퍼 회로(110)에 동일한 제어신호가 전달될 것이다. 따라서, 제 1 버퍼 회로(110)의 공통 모드 출력신호의 레벨 또한 제어될 수 있고, 구체적으로, 제 1 버퍼 회로(110)의 공통 모드 출력신호의 레벨은 기준출력신호(Vcm)의 레벨에 도달할 수 있다. 결과적으로, 제 1 버퍼 회로(110)는 PVT 변화에 따른 공통 모드의 변화가 제거된 출력신호(Vout1)를 생성할 수 있다.

상술한 바와 같이, 제 2 버퍼 회로(120)는 제 1 버퍼 회로(110)의 레플리카 회로로 구성되므로, 이하에서는 제 2 버퍼 회로(120)가 중심적으로 설명될 것이다.

도 2는 도 1에 도시된 입력 버퍼의 제 2 버퍼 회로를 더욱 구체적으로 보여준다.

도 2를 참조하면, 제 2 버퍼 회로(120)는 차동 증폭부(121), 인버터 회로(122), 제 1 바이어스 회로(123A) 및 제 2 바이어스 회로(123B)를 포함한다.

차동 증폭부(121)는 입력되는 2개의 제 1 입력신호(Vin1)로부터 출력신호(Vout_diff)를 생성한다. 즉, 차동 증폭부(121)는 공통 모드(common mode)로 동작하는 것으로 이해될 수 있다. 제 1 입력신호(Vin1)는 일정한 전압 레벨을 갖는 기준신호를 의미할 수 있다. 인버터 회로(122)는 차동 증폭부(121)의 출력신호를 전달받고, 이를 반전시켜 출력한다.

디텍터(130)는 인버터 회로(122)의 출력신호(Vout2)를 전달받고, 이를 기준출력신호(Vcm)와 비교하여 제 1 바이어스 회로(123A) 및/또는 제 2 바이어스 회로(123B)에 제어신호를 전달한다. 예를 들어, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 낮은 경우, 디텍터(130)는 상향 제어신호(UP[n:1])를 제 1 바이어스 회로(123A)에 전달한다. 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 높은 경우, 디텍터(130)는 하향 제어신호(DN[n:1])를 제 2 바이어스 회로(123B)에 전달한다.

제 1 바이어스 회로(123A) 및/또는 제 2 바이어스 회로(123B)는 디텍터(130)로부터 전달받는 제어신호에 기초하여 인버터 회로(122)에 바이어스 전류를 공급한다. 구체적으로, 제 1 바이어스 회로(123A)는 디텍터(130)로부터 전달받는 상향 제어신호(UP[n:1])에 기초하여 인버터 회로(122)에 바이어스 전류를 공급한다. 제 2 바이어스 회로(123B)는 디텍터(130)로부터 전달받는 하향 제어신호(DN[n:1])에 기초하여 인버터 회로(122)에 바이어스 전류를 공급한다. 인버터 회로(122)는 제 1 바이어스 회로(123A) 및/또는 제 2 바이어스 회로(123B)로부터 공급받는 바이어스 전류에 기초하여 동작될 것이다.

상술한 바와 같이, 인버터 회로(122)의 출력신호(Vout2)는 PVT 변화 등에 의해 변할 수 있다. 디텍터(130)는 순차적으로 입력되는 인버터 회로(122)의 출력신호(Vout2)와 기준출력신호(Vcm)를 비교하여 상향 제어신호(UP[n:1]) 또는 하향 제어신호(DN(0:N))를 각각 제 1 바이어스 회로(123A) 또는 제 2 바이어스 회로(123B)로 전달할 수 있다. 결과적으로, 디텍터(130)의 제어를 통해 제 2 버퍼 회로(120)의 출력신호(Vout2) 레벨은 기준출력신호(Vcm)의 레벨에 도달할 수 있다. 이는, PVT 변화에 의한 인버터 회로(120)의 출력신호(Vout2)의 레벨 변화가 제어될 수 있음을 의미한다. 또한, 디텍터(130)는 피드백 동작을 통해 얻어진 최종 제어신호(con1[n:1] 및 con2[n:1])를 제 1 버퍼 회로(110)에 전달할 것이다.

도 3 및 도 4는 도 2에 도시된 제 2 버퍼 회로를 더욱 구체적으로 보여준다.

도 3을 참조하면, 제 2 버퍼 회로(120)는 차동 증폭부(121'), 인버터 회로(122), 제 1 바이어스 회로(123A) 및 제 2 바이어스 회로(123B)를 포함한다.

차동 증폭부(121')는 전원전압(Vdd)에 각각의 소스가 연결되고, 게이트가 서로 연결되어 전류 미러(current mirror)를 형성하는 제 1 및 제 2 피모스 트랜지스터(P11, P12), 제 1 피모스 트랜지스터(P11)의 드레인 및 게이트에 드레인이 연결되고 제 1 입력신호(Vin1)를 게이트로 입력받는 제 1 엔모스 트랜지스터(N11), 제 2 피모스 트랜지스터(P12)의 드레인에 드레인이 연결되고 제 1 입력신호(Vin1)를 게이트로 입력받는 제 2 엔모스 트랜지스터(N12) 및 제 1 및 제 2 엔모스 트랜지스터(N11, N12)의 소오스에 드레인이 연결되고 게이트로 바이어스 전압을 입력받는 제 3 엔모스 트랜지스터(N13)를 포함한다.

제 3 엔모스 트랜지스터(N13)의 게이트는 제 1 및 제 2 피모스 트랜지스터(P11, P12)의 게이트들과 연결되어 노드(N1)를 형성한다. 제 2 피모스 트랜지스터(P12)의 드레인과 제 2 엔모스 트랜지스터(N12)의 드레인은 서로 연결되어 노드(N2)를 형성한다. 노드(N2)를 통해 차동 증폭부(121')의 출력신호(Vout2)가 인버터 회로(122)로 출력될 것이다.

인버터 회로(122)는 제 1 바이어스 회로(123A)에 소스가 연결되고 게이트로 출력전압(Vout2)을 전달받는 제 3 피모스 트랜지스터(P21) 및 제 2 바이어스 회로(123B)에 소스가 연결되고 게이트로 출력전압(Vout2)을 전달받는 제 4 엔모스 트랜지스터(N21)를 포함한다. 제 3 피모스 트랜지스터(P21)의 드레인 및 제 4 엔모스 트랜지스터(N21)의 드레인은 서로 연결된다.

제 1 바이어스 회로(123A)는 각각의 소스가 전원전압(Vdd)에 연결되고, 각각의 드레인이 서로 연결되는 복수의 피모스 트랜지스터(MP1 내지 MPn)로 구성될 수 있다. 복수의 피모스 트랜지스터(MP1 내지 MPn)들의 게이트에는 디텍터(130)로부터의 제어신호가 입력될 수 있다. 복수의 피모스 트랜지스터(MP1 내지 MPn)들의 일부 또는 전부는 디텍터(130)로부터 입력되는 제어신호(예를 들어, 상향 제어신호(UP[n:1]))에 기초하여 턴-온될 것이다. 제어신호는 복수의 피모스 트랜지스터(MP1 내지 MPn) 중 적어도 하나의 피모스 트랜지스터를 턴-온 시키도록 설정될 수 있다.

제 2 바이어스 회로(123A)는 각각의 소스가 전원전압(Vdd)에 연결되고, 각각의 드레인이 서로 연결되는 복수의 엔모스 트랜지스터(MN1 내지 MNn)로 구성될 수 있다. 복수의 엔모스 트랜지스터(MN1 내지 MNn)들의 게이트에는 디텍터(130)로부터의 제어신호가 입력될 수 있다. 복수의 엔모스 트랜지스터(MN1 내지 MNn)들의 일부 또는 전부는 디텍터(130)로부터 입력되는 제어신호(예를 들어, 하향 제어신호(DN[n:1]))에 기초하여 턴-온될 것이다. 제어신호는 복수의 엔모스 트랜지스터(MN1 내지 MNn) 중 적어도 하나의 엔모스 트랜지스터를 턴-온 시키도록 설정될 수 있다.

이하에서, 제 2 버퍼 회로(120) 및 디텍터(130)의 동작이 설명된다. 차동 증폭부(121')는 입력되는 2개의 제 1 입력신호(Vin1)로부터 출력신호(Vout_diff)를 생성한다. 제 1 입력신호(Vin1)는 일정한 전압 레벨을 갖는 기준신호를 의미할 수 있다. 인버터 회로(122)는 차동 증폭부(121')의 출력신호를 전달받고, 이를 반전시켜 출력한다. 디텍터(130)는 인버터 회로(122)의 출력신호(Vout2)를 전달받고, 이를 기준출력신호(Vcm)와 비교하여 제 1 바이어스 회로(123A) 및/또는 제 2 바이어스 회로(123B)에 제어신호를 전달한다.

구체적으로, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 낮은 경우, 디텍터(130)는 상향 제어신호(UP[n:1])를 제 1 바이어스 회로(123A)에 전달한다. 상향 제어신호(UP[n:1])는 디지털 값을 가질 수 있다. 구체적으로, 디텍터(130)가 출력신호(Vout2)의 레벨이 증가하도록 제 1 바이어스 회로(123A)를 제어하는 경우, 디텍터(130)는 상향 제어신호(UP[n:1])의 '0'의 개수를 증가시킬 수 있다. 예를 들어, 디텍터(130)는 상향 제어신호(UP[n:1])를 '1110'에서 '1000'으로 '0'의 개수를 증가시킬 수 있다. 제 1 바이어스 회로(123A)의 복수의 피모스 트랜지스터(MP1 내지 MPn)는 입력받는 상향 제어신호(UP[n:1])에 기초하여 턴-온될 것이다. 즉, 상향 제어신호(UP[n:1])의 '0'의 개수가 증가하므로, 턴-온되는 피모스 트랜지스터의 수가 증가할 것이다. 그에 따라, 인버터 회로(122)로 공급되는 바이어스 전류가 증가하므로 출력전압(Vout2)의 레벨이 증가할 것이다. 한편, 제 1 바이어스 회로(123A)의 적어도 하나의 피모스 트랜지스터(예를 들어, MP1)는 항상 턴-온 상태를 유지할 수 있다.

또한, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 낮은 경우, 디텍터(130)는 하향 제어신호(DN[n:1])를 제 2 바이어스 회로(123B)에 전달할 수 있다. 하향 제어신호(DN[n:1])는 디지털 값을 가질 수 있다. 구체적으로, 디텍터(130)가 출력신호(Vout2)의 레벨이 감소하도록 제 2 바이어스 회로(123B)를 제어하는 경우, 디텍터(130)는 하향 제어신호(DN[n:1])의 '0'값을 증가시킬 수 있다. 예를 들어, 디텍터(130)는 하향 제어신호(DN[n:1])를 '1110'에서 '1000'으로 '0'의 개수를 증가시킬 수 있다. 제 2 바이어스 회로(123B)의 복수의 엔모스 트랜지스터(MN1 내지 MNn)는 입력받는 하향 제어신호(DN[n:1])에 기초하여 턴-온될 것이다. 즉, 하향 제어신호(DN[n:1])의 '0'의 개수가 증가하므로, 턴-온되는 피모스 트랜지스터의 수가 감소할 것이다. 그에 따라, 인버터 회로(122)의 바이어스 전류의 감소량이 작아지므로 출력신호(Vout2)의 레벨이 증가할 것이다. 즉, 이 경우 하향 제어신호(DN[n:1])는 출력신호(Vout2)의 레벨을 증가시키는 기능을 수행할 수 있다. 한편, 제 2 바이어스 회로(123B)의 적어도 하나의 엔모스 트랜지스터(예를 들어, MN1)는 항상 턴-온 상태를 유지할 수 있다.

반면에, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 높은 경우, 디텍터(130)는 하향 제어신호(DN[n:1])를 제 2 바이어스 회로(123B)에 전달한다. 구체적으로, 디텍터(130)는 하향 제어신호(DN[n:1])의 '1'값을 증가시킬 수 있다. 예를 들어, 디텍터(130)는 하향 제어신호(DN[n:1])를 '1000'에서 '1110'으로 '1'의 개수를 증가시킬 수 있다. 제 2 바이어스 회로(123B)의 복수의 엔모스 트랜지스터(MN1 내지 MNn)는 입력받는 하향 제어신호(DN[n:1])에 기초하여 턴-온될 것이다. 즉, 하향 제어신호(DN[n:1])의 '1'의 개수가 증가하므로, 턴-온되는 피모스 트랜지스터의 수가 증가할 것이다. 그에 따라, 인버터 회로(122)의 바이어스 전류가 감소하므로 출력전압(Vout2)의 레벨이 감소할 것이다. 한편, 제 2 바이어스 회로(123B)의 적어도 하나의 엔모스 트랜지스터(예를 들어, MN1)는 항상 턴-온 상태를 유지할 수 있다.

또한, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 높은 경우, 디텍터(130)는 상향 제어신호(UP[n:1])를 제 1 바이어스 회로(123A)에 전달할 수 있다. 구체적으로, 디텍터(130)는 상향 제어신호(UP[n:1])의 '1'값을 증가시킬 수 있다. 예를 들어, 디텍터(130)는 상향 제어신호(UP[n:1])를 '1000'에서 '1110'으로 '1'의 개수를 증가시킬 수 있다. 제 1 바이어스 회로(123A)의 복수의 피모스 트랜지스터(MP1 내지 MPn)는 입력받는 상향 제어신호(UP[n:1])에 기초하여 턴-온될 것이다. 즉, 상향 제어신호(UP[n:1])의 '1'의 개수가 증가하므로, 턴-온되는 피모스 트랜지스터의 수가 감소할 것이다. 그에 따라, 인버터 회로(122)의 바이어스 전류가 감소하므로 출력신호(Vout2)의 레벨이 감소할 것이다. 이 경우, 상향 제어신호(UP[n:1])는 출력신호(Vout2)의 레벨을 감소시키는 기능을 수행할 수 있다. 한편, 제 1 바이어스 회로(123A)의 적어도 하나의 피모스 트랜지스터(예를 들어, MP1)는 항상 턴-온 상태를 유지할 수 있다.

나아가, 디텍터(130)는 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨을 기준출력신호(Vcm)의 레벨과 비교하고, 제 1 바이어스 회로(123A)에는 상향 제어신호(UP[n:1])를 제 2 바이어스 회로(123B)에는 하향 제어신호(DN[n:1])를 동시에 제공할 수 있다.

한편, 상술한 바와 같이, 인버터 회로(122)의 출력신호(Vout2)는 PVT 변화 등에 의해 변할 수 있다. 디텍터(130)는 순차적으로 입력되는 인버터 회로(122)의 출력신호(Vout2)와 기준출력신호(Vcm)를 비교하여 제 1 바이어스 회로(123A) 및/또는 제 2 바이어스 회로(123B)를 제어한다. 결과적으로, 디텍터(130)의 제어를 통해 인버터 회로(120)의 출력신호(Vout2) 레벨은 기준출력신호(Vcm)의 레벨에 도달할 수 있다. 이는, PVT 변화에 의한 인버터 회로(120)의 출력신호(Vout2)의 레벨 변화가 제어될 수 있음을 의미한다. 또한, 디텍터(130)는 피드백 동작을 통해 얻어진 최종 제어신호(con1[n:1] 및 con2[n:1])를 제 1 버퍼 회로(110)에 전달한다.

도 4의 경우, 도 3과 비교할 때, 차동 증폭부(121'')의 구성에 그 차이점이 있다. 인버터 회로(122), 제 1 바이어스 회로(123A), 제 2 바이어스 회로(123B) 및 디텍터(130)의 경우, 도 3을 참조하여 설명한 것과 동일하므로 구체적인 설명은 생략한다.

도 4를 참조하면, 차동 증폭부(121'')는 예를 들어, BAZES 형태의 차동 증폭기일 수 있다. 구체적으로, 차동 증폭부(121'')는 제 1 입력신호(Vin1)에 응답하여 구동되는 제 1 모스 트랜지스터 쌍(P31, N31)과 제 2 모스 트랜지스터 쌍(P32, N32), 전원전압(Vdd)에 소스가 연결되고 제 1 모스 트랜지스터 쌍(P31, N31)에 드레인이 연결되는 제 4 피모스 트랜지스터(P41) 및 제 2 모스 트랜지스터 쌍(P32, N32)에 드레인이 연결되고 소스는 접지되는 제 5 엔모스 트랜지스터(N41)를 포함한다. 제 4 피모스 트랜지스터(P41) 및 제 5 엔모스 트랜지스터(N41)는 셀프 바이어싱(self-biasing)에 의해 생성되는 바이어스 전압을 게이트로 입력받아 동작한다.

도 5는 본 발명의 일 실시예에 따른 입력 버퍼를 보여주는 회로도이다. 동일한 참조부호는 동일한 구성을 의미할 수 있으며, 동일한 구성에 대한 설명은 중복을 피하기 위하여 생략한다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 입력 버퍼(100)는 제 1 버퍼 회로(110), 제 2 버퍼 회로(120) 및 디텍터(130)를 포함한다.

제 1 버퍼 회로(110)는 제 1 입력신호(Vin1) 및 제 2 입력신호(Vin2)를 입력받고, 이를 버퍼링하여 출력신호(Vout1)를 생성한다. 제 1 입력신호(Vin1)는 일정한 전압 레벨을 갖는 기준신호를 의미할 수 있다. 제 1 버퍼 회로(110)의 구성은 도 2 내지 도 4를 참고하여 설명된 제 2 버퍼 회로(120)의 구성과 실질적으로 동일하다. 단, 제 1 버퍼 회로(120)는 제 1 입력신호(Vin1) 및 제 2 입력신호(Vin2)를 입력받고, 이를 버퍼링하여 출력신호(Vout1)를 생성하는 점에서 제 2 버퍼 회로(120)와 차이가 있다.

제 2 버퍼 회로(120)는 제 1 버퍼 회로(110)의 레플리카 회로로 구성된다. 제 2 버퍼 회로(110)의 구성에 대해서는 도 2 내지 도 4를 참조하여 설명하였으므로 중복을 피하기 위하여 자세한 설명은 생략한다. 이하에서는, 입력 버퍼(100)의 전체적인 동작을 중심으로 설명될 것이다.

제 2 버퍼 회로(120)의 차동 증폭부(121)는 입력되는 2개의 제 1 입력신호(Vin1)로부터 출력신호(Vout_diff)를 생성한다. 제 1 입력신호(Vin1)는 일정한 전압 레벨을 갖는 기준신호를 의미할 수 있다. 인버터 회로(122)는 차동 증폭부(121)의 출력신호를 전달받고, 이를 반전시켜 출력한다. 디텍터(130)는 인버터 회로(122)의 출력신호(Vout2)를 전달받고, 이를 기준출력신호(Vcm)와 비교하여 제 1 바이어스 회로(123A) 및/또는 제 2 바이어스 회로(123B)에 제어신호를 전달한다.

구체적으로, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 낮은 경우, 디텍터(130)는 상향 제어신호(UP[n:1])를 제 1 바이어스 회로(123A)에 전달한다. 상향 제어신호(UP[n:1])는 디지털 값을 가질 수 있다. 예를 들어, 디텍터(130)가 출력신호(Vout2)의 레벨이 증가하도록 제 1 바이어스 회로(123A)를 제어하는 경우, 디텍터(130)는 상향 제어신호(UP[n:1])의 '0'값을 증가시킬 수 있다. 제 1 바이어스 회로(123A)의 복수의 피모스 트랜지스터(MP1 내지 MPn)는 입력받는 상향 제어신호(UP[n:1])에 기초하여 일부 또는 전부가 턴-온될 것이다. 그에 따라, 인버터 회로(122)로 공급되는 바이어스 전류가 증가하므로 출력전압(Vout2)의 레벨이 증가할 것이다. 한편, 제 1 바이어스 회로(123A)의 적어도 하나의 피모스 트랜지스터(예를 들어, MP1)는 항상 턴-온 상태를 유지할 수 있다.

또한, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 낮은 경우, 디텍터(130)는 하향 제어신호(DN[n:1])를 제 2 바이어스 회로(123B)에 전달할 수 있다. 하향 제어신호(DN[n:1])는 디지털 값을 가질 수 있다. 예를 들어, 디텍터(130)가 출력신호(Vout2)의 레벨이 감소하도록 제 2 바이어스 회로(123B)를 제어하는 경우, 디텍터(130)는 하향 제어신호(DN[n:1])의 '0'값을 증가시킬 수 있다. 제 2 바이어스 회로(123B)의 복수의 엔모스 트랜지스터(MN1 내지 MNn)는 입력받는 하향 제어신호(UP[n:1])에 기초하여 일부 또는 전부가 턴-오프될 것이다. 그에 따라, 인버터 회로(122)의 바이어스 전류의 감소량이 작아지므로 출력전압(Vout2)의 레벨이 증가할 것이다. 한편, 제 2 바이어스 회로(123B)의 적어도 하나의 엔모스 트랜지스터(예를 들어, MN1)는 항상 턴-온 상태를 유지할 수 있다.

반면에, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 높은 경우, 디텍터(130)는 하향 제어신호(DN[n:1])를 제 2 바이어스 회로(123B)에 전달한다. 구체적으로, 디텍터(130)는 하향 제어신호(UP[n:1])의 '1'값을 증가시킬 수 있다. 제 2 바이어스 회로(123B)의 복수의 엔모스 트랜지스터(MN1 내지 MNn)는 입력받는 하향 제어신호(DN[n:1])에 기초하여 일부 또는 전부가 턴-온될 것이다. 그에 따라, 인버터 회로(122)의 바이어스 전류가 감소하므로 출력전압(Vout2)의 레벨이 감소할 것이다. 한편, 제 2 바이어스 회로(123B)의 적어도 하나의 엔모스 트랜지스터(예를 들어, MN1)는 항상 턴-온 상태를 유지할 수 있다.

또한, 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨보다 높은 경우, 디텍터(130)는 상향 제어신호(UP[n:1])를 제 1 바이어스 회로(123A)에 전달할 수 있다. 예를 들어, 디텍터(130)는 상향 제어신호(UP[n:1])의 '1'값을 증가시킬 수 있다. 제 1 바이어스 회로(123A)의 복수의 피모스 트랜지스터(MP1 내지 MPn)는 입력받는 상향 제어신호(UP[n:1])에 기초하여 일부 또는 전부가 턴-오프될 것이다. 그에 따라, 인버터 회로(122)의 바이어스 전류가 감소하므로 출력전압(Vout2)의 레벨이 감소할 것이다. 한편, 제 1 바이어스 회로(123A)의 적어도 하나의 피모스 트랜지스터(예를 들어, MP1)는 항상 턴-온 상태를 유지할 수 있다.

나아가, 디텍터(130)는 전달받은 인버터 회로(122)의 출력신호(Vout2)의 레벨이 기준출력신호(Vcm)의 레벨을 비교하고, 제 1 바이어스 회로(123A)에는 상향 제어신호(UP[n:1])를 제 2 바이어스 회로(123B)에는 하향 제어신호(DN[n:1])를 동시에 제공할 수 있다.

한편, 상술한 바와 같이, 인버터 회로(122)의 출력신호(Vout2)는 PVT 변화 등에 의해 변할 수 있다. 디텍터(130)는 순차적으로 입력되는 인버터 회로(122)의 출력신호(Vout2)와 기준출력신호(Vcm)를 비교하여 제 1 바이어스 회로(123A) 및/또는 제 2 바이어스 회로(123B)를 제어한다. 결과적으로, 디텍터(130)의 제어를 통해 인버터 회로(120)의 출력신호(Vout2) 레벨은 기준출력신호(Vcm)의 레벨에 도달할 수 있다. 이는, PVT 변화에 의한 인버터 회로(120)의 출력신호(Vout2)의 레벨 변화가 제어될 수 있음을 의미한다.

디텍터(130)는 피드백 동작을 통해 얻어진 최종 제어신호(con1[n:1] 및 con2[n:1])를 제 1 버퍼 회로(110)에 전달한다. 최종 제어신호(con1[n:1])는 예를 들어, 상향 제어신호(UP[n:1])를 의미할 수 있다. 최종 제어신호(con2[n:1])는 예를 들어, 하향 제어신호(DN[n:1])를 의미할 수 있다. 구체적으로, 디텍터(130)는 최종 제어신호(con1[n:1])를 제 1 버퍼 회로(110)의 제 1 바이어스 회로(113A)로 전달한다. 디텍터(130)는 최종 제어신호(con2[n:1])를 제 1 버퍼 회로(110)의 제 2 바이어스 회로(113B)로 전달한다.

제 1 버퍼 회로(110)의 제 1 바이어스 회로(113A)의 동작은 제 2 버퍼 회로(120)의 제 1 바이어스 회로(123A)의 동작과 동일할 수 있다. 따라서, 제 1 바이어스 회로(113A)의 복수의 피모스 트랜지스터(MP1 내지 MPn)는 디텍터(130)로부터 전달받는 최종 제어신호(con1[n:1])에 기초하여 턴-온/턴-오프될 수 있다. 또한, 제 1 버퍼 회로(110)의 제 2 바이어스 회로(113B)의 동작은 제 2 버퍼 회로(120)의 제 1 바이어스 회로(123B)의 동작과 동일할 수 있다. 따라서, 제 2 바이어스 회로(113B)의 복수의 엔모스 트랜지스터(MN1 내지 MNn)는 디텍터(130)로부터 전달받는 최종 제어신호(con2[n:1])에 기초하여 턴-온/턴-오프될 수 있다.

결과적으로, 제 2 버퍼 회로(120) 및 디텍터(130)를 통해 생성되는 최종 제어신호(con1[n:1] 및 con2[n:1])를 이용하여 제 1 버퍼 회로(110)의 공통 모드 출력신호의 레벨 또한 제어될 수 있다. 구체적으로, 제 1 버퍼 회로(110)의 공통 모드 레벨은 기준출력신호(Vcm)의 레벨에 도달할 수 있다. 결과적으로, 제 1 버퍼 회로(110)는 PVT 변화에 따른 공통 모드 레벨의 변화가 제거된 출력신호(Vout1)를 생성할 수 있다.

도 6은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 블럭도이다. 동일한 참조부호는 동일한 구성을 의미할 수 있다.

도 6을 참조하면, 반도체 메모리 시스템(1000)은 트랜스미터(1100) 및 리시버(1200)를 포함한다. 리시버(1200)는 DRAM, 플래시 메모리 등과 같은 반도체 메모리 소자일 수 있다. 트랜스미터(1100)는 반도체 메모리 소자를 제어하는 컨트롤러일 수 있다. 하지만, 본 발명의 범위가 이에 제한되는 것은 아니다.

트랜스미터(1100)는 리시버(1200)로 예를 들어, 클럭 신호(CLK) 및 데이터(D0 내지 Dn)를 전송할 수 있다. 입력 버퍼(100)는 클럭 신호(CLK)에 응답하여 트랜스미터(1100)로부터 수신되는 데이터(D0 내지 Dn)를 저장하거나, 저장된 데이터를 리시버(1200)로 출력할 수 있다. 즉, 리시버(1200)는 본 발명의 실시예들에 따른 입력 버퍼(100)를 트랜스미터(1100)로부터 수신되는 클럭 신호(CLK) 및 데이터(D0 내지 Dn)를 수신하는 버퍼로 이용할 수 있다. 즉, 클럭 신호(CLK) 및 데이터(D0 내지 Dn)는 입력 버퍼(100)로 입력되는 제 2 입력신호(Vin2)에 대응할 수 있다.

도 1 내지 도 5를 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 입력 버퍼(100)는 PVT 변화에 따른 공통 모드 출력신호의 변화를 제어할 수 있다. 따라서, 본 발명의 일 실시예에 따른 반도체 메모리 시스템(1000)의 신뢰성은 향상될 수 있다.

한편, 본 발명의 실시예들에 따른 입력 버퍼(100), 반도체 메모리 소자(예를 들어, 리시버(1200)) 및 반도체 메모리 시스템(1000) 각각의 일부 또는 전부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다.

예를 들면, 본 발명의 실시예에 따른 버퍼 회로(100), 반도체 메모리 소자(예를 들어, 리시버(1200)) 및 반도체 메모리 시스템(1000) 각각의 일부 또는 전부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 7은 본 발명의 일 실시예에 따른 전자 장치의 구성도이다. 동일한 참조부호는 동일한 구성을 의미할 수 있다.

도 7을 참조하면, 본 발명의 일 실시예에 따른 전자 장치(2000)는 시스템 버스(2100)를 통해 전기적으로 연결되는 중앙 처리 장치(CPU, 2200), 메모리 디바이스(1000), SSD(2300), 사용자 인터페이스(2400) 및 응용 칩셋(2500) 등을 포함한다.

전자 장치(2000)는 노트북, PC 등의 컴퓨팅 시스템일 수 있고, 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3P와 같은 모바일 장치들일 수 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다.

전자 장치(2000)는 도 6을 참조하여 설명된 반도체 메모리 시스템(1000)을 전자 장치(2000)의 동작에 필요한 데이터를 일시적으로 저장하는 메모리 디바이스로 이용할 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 시스템(1000)의 신뢰성은 향상될 수 있다. 따라서, 반도체 메모리 시스템(1000)을 포함하는 전자 장치(2000)는 안정적인 동작 특성을 가질 수 있다.

이상 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100: 입력 버퍼 1000: 반도체 메모리 시스템
110: 제 1 버퍼 회로 1100: 트랜스미터
120: 제 2 버퍼 회로 1200: 리시버
130: 디텍터 2000: 전자 장치
121, 121', 121'': 차동 증폭부 2100: 시스템 버스
122: 인버터 회로 2200: CPU
113A, 123A: 제 1 바이어스 회로 2300: SSD
113B, 123B: 제 2 바이어스 회로 2400: 사용자 인터페이스
2500: AP Chip

Claims

수신되는 제 1 입력신호 및 제 2 입력신호의 차이를 증폭하고, 버퍼링하여 출력하는 제 1 버퍼 회로;
상기 제 1 버퍼 회로의 레플리카 회로로 구성되며, 상기 제 1 입력신호를 입력받아 공통 모드 출력신호를 생성하는 제 2 버퍼 회로; 및
상기 공통 모드 출력신호를 전달받아 기준출력신호와 비교하고, 상기 공통 모드 출력신호의 레벨을 상기 기준출력신호의 레벨과 일치하도록 상기 제 1 버퍼 회로 및 상기 제 2 버퍼 회로를 제어하는 디텍터를 포함하는 입력 버퍼.
제 1 항에 있어서,
상기 디텍터는 상기 공통 모드 출력신호의 레벨을 증가시키기 위한 상향 제어신호 및 상기 공통 모드 출력신호의 레벨을 감소시키기 위한 하향 제어신호 중 적어도 어느 하나를 상기 제 2 버퍼 회로에 전달하는 입력 버퍼.
제 2 항에 있어서,
상기 디텍터는 상기 공통 모드 출력신호의 레벨이 상기 기준출력신호의 레벨과 일치하는 경우 상기 상향 제어신호 및 상기 하향 제어신호 중 적어도 어느 하나를 상기 제 1 버퍼 회로로 전달하는 입력 버퍼.
제 3 항에 있어서,
상기 제 1 버퍼 회로는 상기 제 1 입력신호 및 상기 제 2 입력신호의 차이를 증폭하여 출력하는 차동 증폭부;
상기 차동 증폭부의 출력신호를 반전시켜 출력하는 인버터 회로;
상기 디텍터로부터 상기 상향 제어신호를 전달받고 상기 상향 제어신호에 응답하여 바이어스 전류를 생성하고, 상기 바이어스 전류를 상기 인버터 회로에 제공하는 제 1 바이어스 회로; 및
상기 디텍터로부터 상기 하향 제어신호를 전달받고 상기 하향 제어신호에 응답하여 바이어스 전류를 생성하고, 상기 바이어스 전류를 상기 인버터 회로에 제공하는 제 2 바이어스 회로를 포함하는 입력 버퍼.
제 4 항에 있어서,
상기 제 1 바이어스 회로는 상기 상향 제어신호를 각각의 게이트로 입력받고, 각각의 드레인이 서로 연결되는 복수의 피모스 트랜지스터를 포함하는 입력 버퍼.
제 4 항에 있어서,
상기 제 2 바이어스 회로는 상기 하향 제어신호를 각각의 게이트로 입력받고, 각각의 드레인이 서로 연결되는 복수의 엔모스 트랜지스터를 포함하는 입력 버퍼.
동일한 두 개의 입력신호로부터 공통 모드 출력신호를 생성하는 버퍼 회로; 및
상기 버퍼 회로로부터 상기 공통 모드 출력신호를 전달받아 기준출력신호와 비교하고, 상기 공통 모드 출력신호의 레벨을 상기 기준출력신호의 레벨과 일치하도록 상기 버퍼 회로를 제어하는 디텍터를 포함하되,
상기 버퍼 회로는 상기 버퍼 회로의 출력단에 바이어스 전류를 공급하는 적어도 하나의 바이어스 회로를 포함하며,
상기 디텍터는 상기 적어도 하나의 바이어스 회로에 제어신호를 전달하여 상기 바이어스 전류의 크기를 제어하는 입력 버퍼.
제 7 항에 있어서,
상기 적어도 하나의 바이어스 회로는 상기 제어신호를 각각의 게이트로 입력받고, 각각의 드레인이 서로 연결되는 복수의 피모스 트랜지스터 또는 복수의 엔모스 트랜지스터를 포함하는 입력 버퍼.
제 8 항에 있어서,
상기 제어신호는 상기 공통 모드 출력신호의 레벨을 증가시키기 위한 상향 제어신호 및 상기 공통 모드 출력신호의 레벨을 감소시키기 위한 하향 제어신호를 포함하는 입력 버퍼.
제 8 항에 있어서,
상기 복수의 피모스 트랜지스터 중 적어도 하나의 피모스 트랜지스터 및 상기 복수의 엔모스 트랜지스터 중 적어도 하나의 엔모스 트랜지스터는 턴-온 상태로 유지되는 입력 버퍼.