KR101891336B1 - Solar cell and manufacturing method thereof - Google Patents
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Abstract
본 발명의 실시예에 따른 태양전지는 제1 도전성 타입을 갖는 기판; 기판의 제1 면에 위치하고, 제2 도전성 타입을 갖는 에미터부; 에미터부 위에 위치한 제1 유전층부; 기판의 후면에 위치한 제2 유전층부; 에미터부와 연결되어 있는 제1 전극부; 및 기판과 연결되어 있는 제2 전극부를 포함한다. 그리고 에미터부는 복수의 제1 돌출부를 포함하는 제1 텍스처링 표면과, 제1 돌출부의 표면에 위치하며 제1 돌출부 보다 작은 크기의 복수의 제2 돌출부를 포함하는 제2 텍스처링 표면을 구비하고, 제2 돌출부는 복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 피크(peak)에도 위치한다.A solar cell according to an embodiment of the present invention includes a substrate having a first conductivity type; An emitter portion located on a first side of the substrate and having a second conductivity type; A first dielectric layer portion located above the emitter portion; A second dielectric layer disposed on a rear surface of the substrate; A first electrode part connected to the emitter part; And a second electrode portion connected to the substrate. And the emitter portion has a first texturing surface including a plurality of first projections and a second texturing surface located on a surface of the first projections and including a plurality of second projections smaller than the first projections, The two protrusions are also located at the peaks of at least one of the first protrusions.
Description
본 발명은 태양전지 및 이의 제조 방법에 관한 것이다. The present invention relates to a solar cell and a method of manufacturing the same.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생산하는 태양전지가 주목 받고 있다. Recently, as energy resources such as oil and coal are expected to be depleted, interest in alternative energy to replace them is increasing, and solar cells that produce electric energy from solar energy are attracting attention.
일반적인 태양전지는 p형과 n형처럼 서로 다른 도전성 타입(conductivity type)에 의해 p-n 접합을 형성하는 반도체부, 그리고 서로 다른 도전성 타입의 반도체부에 각각 연결된 전극을 구비한다.Typical solar cells have a semiconductor portion that forms a p-n junction by different conductivity types, such as p-type and n-type, and electrodes connected to semiconductor portions of different conductivity types.
이러한 태양전지에 빛이 입사되면 반도체에서 전하(전자와 정공)가 생성되고, 생성된 전하는 p-n 접합에 의해 n형과 p형 반도체로 각각 이동하므로, 전자는 n형의 반도체부 쪽으로 이동하고 정공은 p형 반도체부 쪽으로 이동한다.When light is incident on such a solar cell, charges (electrons and holes) are generated in the semiconductor, and the generated electrons move to the n-type and the p-type semiconductor due to the pn junction, and moves to the p-type semiconductor portion.
그리고 이동한 전자와 정공은 각각 p형 반도체부와 n형 반도체부에 연결된 서로 다른 전극에 의해 수집된다.Then, the electrons and the holes moved are collected by the p-type semiconductor portion and the different electrode connected to the n-type semiconductor portion, respectively.
본 발명이 이루고자 하는 기술적 과제는 태양전지의 효율을 향상시키는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to improve the efficiency of a solar cell.
본 발명의 한 특징에 따른 태양전지는 제1 도전성 타입을 갖는 기판; 기판의 제1 면에 위치하고, 제2 도전성 타입을 갖는 에미터부; 에미터부 위에 위치한 제1 유전층부; 기판의 후면에 위치한 제2 유전층부; 에미터부와 연결되어 있는 제1 전극부; 및 기판과 연결되어 있는 제2 전극부를 포함한다. 그리고 에미터부는 복수의 제1 돌출부를 포함하는 제1 텍스처링 표면과, 제1 돌출부의 표면에 위치하며 제1 돌출부 보다 작은 크기의 복수의 제2 돌출부를 포함하는 제2 텍스처링 표면을 구비하고, 제2 돌출부는 복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 피크(peak)에도 위치한다.A solar cell according to one aspect of the present invention includes: a substrate having a first conductivity type; An emitter portion located on a first side of the substrate and having a second conductivity type; A first dielectric layer portion located above the emitter portion; A second dielectric layer disposed on a rear surface of the substrate; A first electrode part connected to the emitter part; And a second electrode portion connected to the substrate. And the emitter portion has a first texturing surface including a plurality of first projections and a second texturing surface located on a surface of the first projections and including a plurality of second projections smaller than the first projections, The two protrusions are also located at the peaks of at least one of the first protrusions.
제2 돌출부는 복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 밸리(valley)에도 위치할 수 있다.The second projection may also be located in a valley of at least one first projection of the plurality of first projections.
제1 돌출부 각각은 5㎛ 내지 15㎛의 크기로 형성되고, 제2 돌출부 각각은 200㎚ 내지 약 600㎚의 크기로 형성된다. 여기에서, 상기 크기는 상기 제1 돌출부 및 상기 제2 돌출부 각각의 최대 폭 및 최대 높이를 포함한다.Each of the first projections is formed to a size of 5 mu m to 15 mu m, and each of the second projections is formed to have a size of 200 nm to about 600 nm. Here, the size includes a maximum width and a maximum height of each of the first projection and the second projection.
제2 돌출부는 제2 돌출부들의 수직 단면에 있어서 정점을 연결한 가상선의 길이(a)와 상기 가상선의 시점과 종점을 연결한 직선의 길이(b)의 비율(a/b)이 1.1 내지 1.3가 되도록 분포한다. 이때, 상기 비율(a/b)은 3개 이상의 제2 돌출부들에 대해 측정된 값이다.(A / b) of the length (a) of the imaginary line connecting the apexes and the length (b) of the straight line connecting the start point and the end point of the imaginary line in the vertical section of the second projections is 1.1 to 1.3 Respectively. Here, the ratio (a / b) is a value measured for three or more second protrusions.
제2 유전층부는 기판의 후면 위에 위치하는 제1 유전층 및 제1 유전층 위에 위치하는 제2 유전층을 포함하고, 제1 유전층부는 에미터부 위에 위치하는 제2 유전층 및 제2 유전층 위에 위치하는 제3 유전층을 포함한다.The second dielectric layer portion comprises a first dielectric layer located on the backside of the substrate and a second dielectric layer located over the first dielectric layer, wherein the first dielectric layer portion comprises a second dielectric layer overlying the emitter portion and a third dielectric layer overlying the second dielectric layer .
제1 유전층 및 제3 유전층은 70㎚ 내지 100㎚의 두께를 갖는 수소화된 실리콘 질화물로 각각 이루어지며, 제2 유전층은 5㎚ 내지 15㎚의 두께를 갖는 알루미늄 산화물로 이루어진다.The first and third dielectric layers are each made of hydrogenated silicon nitride having a thickness of 70 nm to 100 nm and the second dielectric layer is made of aluminum oxide having a thickness of 5 nm to 15 nm.
제2 유전층부는 제1 유전층과 제2 유전층 사이에 위치하는 수소화된 실리콘 산화막을 더 포함하며, 수소화된 실리콘 산화막은 50㎚ 내지 100㎚의 두께를 갖는다.The second dielectric layer portion further includes a hydrogenated silicon oxide film positioned between the first dielectric layer and the second dielectric layer, and the hydrogenated silicon oxide film has a thickness of 50 nm to 100 nm.
기판의 제2 면과 제1 유전층 사이에는 2㎚ 내지 3㎚의 두께를 갖는 실리콘산화막이 더 위치할 수 있다.A silicon oxide film having a thickness of 2 nm to 3 nm may further be disposed between the second surface of the substrate and the first dielectric layer.
제1 텍스처링 표면 및 제2 텍스처링 표면은 기판의 제1 면과 제2 면에 모두 형성되고, 기판의 제1 면 및 제2 면을 통해 빛이 각각 입사될 수 있다.The first texturing surface and the second texturing surface are both formed on the first and second surfaces of the substrate, and light may be incident through the first and second surfaces of the substrate, respectively.
제3 유전층 위에는 50㎚ 내지 100㎚의 두께를 갖는 수소화된 실리콘 산화막이 더 위치할 수 있다.A hydrogenated silicon oxide film having a thickness of 50 nm to 100 nm may further be disposed on the third dielectric layer.
에미터부와 제2 유전층 사이에는 2㎚ 내지 3㎚의 두께를 갖는 실리콘 산화막이 더 위치할 수 있다.A silicon oxide film having a thickness of 2 nm to 3 nm may further be disposed between the emitter portion and the second dielectric layer.
본 발명의 실시예에 따른 태양전지의 제조 방법은 알칼리(alkaline) 식각액을 이용한 이방성(anisotropic) 식각을 실시하여 복수의 제1 돌출부를 포함하는 제1 텍스처링 표면을 기판의 적어도 한쪽 면에 형성하는 단계; 산(acid) 식각액을 이용한 등방성(isotropic) 식각을 실시하여 복수의 제1 돌출부를 에치백(etch back) 함으로써, 제1 돌출부의 피크와 밸리 중 적어도 하나를 곡면(curved surface)으로 형성하는 단계; 건식 식각 공정을 실시하여, 제1 돌출부보다 작은 크기로 형성된 복수의 제2 돌출부를 포함하는 제2 텍스처링 표면을 제1 돌출부의 표면에 형성하는 단계; 및 이온 주입 공정을 실시하여 제1 텍스처링 표면 및 제2 텍스처링 표면에 불순물 이온을 주입하고, 활성화 공정을 실시하여 에미터부를 형성하는 단계를 포함한다. 이때, 복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 피크(peak)에도 제2 돌출부를 형성한다.A method of manufacturing a solar cell according to an embodiment of the present invention includes: forming an at least one first textured surface including a plurality of first projections on at least one side of a substrate by performing an anisotropic etching using an alkaline etching solution; ; Forming at least one of a peak and a valley of the first protrusion as a curved surface by performing an isotropic etching using an acid etchant to etch back a plurality of first protrusions; Performing a dry etching process to form a second textured surface on a surface of the first protrusion, the second textured surface including a plurality of second protrusions formed to a size smaller than the first protrusion; And implanting impurity ions into the first textured surface and the second textured surface by performing an ion implantation process, and performing an activation process to form an emitter. At this time, a second protrusion is also formed at a peak of at least one of the plurality of first protrusions.
복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 밸리(valley)에도 제2 돌출부를 형성할 수 있다.And a second projection may be formed in a valley of at least one of the plurality of first projections.
건식 식각 공정을 실시할 때, 반응성 이온 식각법(reaction ion etching, RIE)을 사용할 수 있다.In the dry etching process, reactive ion etching (RIE) can be used.
본 발명의 실시예에 따른 제조 방법에서, 제1 텍스처링 표면 및 제2 텍스처링 표면은 기판의 제1 면 및 제2 면에 모두 형성하고, 기판의 제1 면에는 에미터부를 형성하며, 기판의 제2 면에는 후면 전계부를 국부적으로 형성한다.In the manufacturing method according to the embodiment of the present invention, the first texturing surface and the second texturing surface are both formed on the first and second surfaces of the substrate, the emitter portion is formed on the first surface of the substrate, On the two surfaces, the rear electric field portion is locally formed.
여기에서, '후면 전계부를 국부적으로 형성'은 제2 전극부를 구성하는 핑거 전극과 대응하는 위치에만 후면 전계부를 형성하는 것을 의미한다. Here, 'forming the rear electric field part locally' means forming the rear electric field part only at the position corresponding to the finger electrode constituting the second electrode part.
따라서, 후면 전계부는 제2 전극부의 복수의 핑거 전극과 동일한 패턴으로 형성된다.Accordingly, the rear surface electric field portion is formed in the same pattern as the plurality of finger electrodes of the second electrode portion.
에미터부는 제1 불순물 이온을 주입 및 활성화하여 형성하고, 후면 전계부는 제1 불순물 이온의 반대 도전성을 갖는 제2 불순물 이온을 주입 및 활성화하여 형성하며, 제1 불순물 이온 및 제2 불순물 이온의 활성화 공정은 제1 불순물 이온이 활성화되는 1000℃ 내지 2000℃의 온도에서 20분 내지 60분 실시한다.The emitter portion is formed by implanting and activating first impurity ions, and the rear surface electric portion is formed by implanting and activating second impurity ions having opposite conductivity of the first impurity ions, and the activation of the first impurity ions and the second impurity ions The process is carried out at a temperature of 1000 ° C to 2000 ° C for 20 minutes to 60 minutes at which the first impurity ion is activated.
그리고 건식 식각 공정에 의해 손상된 기판의 제1 면 및 제2 면은 활성화 공정을 이용하여 제거한다.And the first and second surfaces of the substrate damaged by the dry etching process are removed using an activation process.
본 발명의 실시예에 따른 제조 방법은 기판의 제2 면에 제1 유전층(first dielectric layer)을 형성하는 단계; 에미터부 위, 그리고 기판의 제2 면에 위치한 제1 유전층 위에 제2 유전층을 동시에 형성하는 단계; 에미터부 위에 위치한 제2 유전층 위에 제3 유전층을 형성하는 단계; 및 에미터부와 연결되는 제1 전극부 및 후면 전계부와 연결되는 제2 전극부를 형성하는 단계를 더 포함한다.A fabrication method according to an embodiment of the present invention includes forming a first dielectric layer on a second surface of a substrate; Simultaneously forming a second dielectric layer over the emitter portion and over the first dielectric layer located on the second side of the substrate; Forming a third dielectric layer over a second dielectric layer overlying the emitter; And forming a first electrode portion connected to the emitter portion and a second electrode portion connected to the rear electric portion.
제1 유전층 및 제3 유전층은 수소화된 실리콘 질화물을 70㎚ 내지 100㎚의 두께로 증착하여 각각 형성하고, 제2 유전층은 알루미늄 산화물을 5㎚ 내지 15㎚의 두께로 증착하여 형성하며, 알루미늄 산화물은 원자층 증착법을 사용하여 증착한다.The first dielectric layer and the third dielectric layer are formed by depositing hydrogenated silicon nitride to a thickness of 70 nm to 100 nm and the second dielectric layer is formed by depositing aluminum oxide to a thickness of 5 nm to 15 nm, Deposition is performed using atomic layer deposition.
본 발명의 실시예에 따른 제조 방법은 제1 유전층과 제2 유전층 사이, 그리고 제3 유전층 위에 수소화된 실리콘 산화물을 50㎚ 내지 100㎚의 두께로 증착하는 단계를 더 포함할 수 있다.The manufacturing method according to an embodiment of the present invention may further include depositing hydrogenated silicon oxide to a thickness of 50 nm to 100 nm between the first and second dielectric layers and on the third dielectric layer.
그리고 제1 유전층을 형성하기 전에, 2 내지 4의 Ph 농도를 갖는 질산에 기판을 5분 내지 30분 동안 침지시켜 2㎚ 내지 3㎚의 두께로 실리콘 산화막을 형성하는 단계를 더 포함할 수 있다.And forming a silicon oxide film to a thickness of 2 nm to 3 nm by immersing the substrate in nitric acid having a Ph concentration of 2 to 4 for 5 to 30 minutes before forming the first dielectric layer.
이러한 특징에 따르면, 본원 발명은 알칼리 식각액을 이용한 이방성 식각을 실시하여 복수의 제1 돌출부를 형성한 후, 산 식각액을 이용한 등방성 식각을 실시하여 복수의 제1 돌출부를 에치백 함으로써 제1 돌출부의 피크와 밸리 중 적어도 하나를 곡면으로 형성하고, 이후 건식 식각 공정을 실시하여 복수의 제2 돌출부를 형성하고 있다.According to this aspect of the present invention, anisotropic etching using an alkaline etching liquid is performed to form a plurality of first protrusions, and isotropic etching is performed using an acid etchant to etch back the plurality of first protrusions, And at least one of the valleys is formed into a curved surface, and then a dry etching process is performed to form a plurality of second projections.
이와 같이, 제1 돌출부를 형성하기 위해 2번의 습식 식각 공정을 실시하는 본원 발명은 알칼리 식각액 또는 산 식각액 중 어느 한 식각액을 이용한 1번의 습식 식각 공정에 의해 제1 돌출부를 형성한 후 건식 식각 공정에 의해 제2 돌출부를 형성하는 종래에 비해 아래와 같은 효과를 얻을 수 있다.As described above, in the present invention, two wet etching processes are performed to form the first protrusions, the first protrusions are formed by one wet etching process using either the alkaline etching solution or the acid etching solution, and then the dry etching process The following effects can be obtained as compared with the prior art in which the second projections are formed.
먼저, 알칼리 식각액을 이용한 이방성 식각에 의해 제1 돌출부를 형성한 후 건식 식각 공정에 의해 제2 돌출부를 형성하는 경우에는 산 식각액을 이용한 이방성 식각에 의해 제1 돌출부를 형성한 후 건식 식각 공정에 의해 제2 돌출부를 형성하는 경우에 비해 단락 전류 밀도(Jsc)가 낮고 라이프 타임(life time)이 짧아지는 문제점이 있지만, 본원 발명은 산 식각액을 이용한 이방성 식각에 의해 제1 돌출부를 형성하는 경우와 유사한 단락 전류 밀도 및 라이프 타임을 얻을 수 있다.First, when a first protrusion is formed by anisotropic etching using an alkaline etching solution and then a second protrusion is formed by a dry etching process, a first protrusion is formed by anisotropic etching using an acid etchant, followed by a dry etching process The short circuit current density Jsc is low and the life time is short compared to the case where the second protrusion is formed. However, the present invention is similar to the case where the first protrusion is formed by anisotropic etching using an acid etchant Short circuit current density and lifetime can be obtained.
그리고 산 식각액을 이용한 이방성 식각에 의해 제1 돌출부를 형성한 후 건식 식각 공정에 의해 제2 돌출부를 형성하는 경우에는 알칼리 식각액을 이용한 이방성 식각에 의해 제1 돌출부를 형성한 후 건식 식각 공정에 의해 제2 돌출부를 형성하는 경우에 비해 제1 돌출부의 피크에서 재결합 특성이 저하되고 이로 인해 역전류(Irev, reverse current) 특성이 낮은 문제점이 있지만, 본원 발명은 알칼리 식각액을 이용한 이방성 식각에 의해 제1 돌출부를 형성한 후 건식 식각 공정에 의해 제2 돌출부를 형성하는 경우와 유사한 역전류(Irev) 특성을 나타낸다.When a first protrusion is formed by anisotropic etching using an acid etchant and then a second protrusion is formed by a dry etching process, a first protrusion is formed by anisotropic etching using an alkaline etching solution, and then a first protrusion is formed by a dry etching process There is a problem that the recombination characteristic is lowered at the peak of the first protrusion and the reverse current (Irev) characteristic is lowered compared with the case where the protrusion is formed at the first protrusion. However, in the present invention, by the anisotropic etching using the alkaline etchant, And a reverse current (Irev) characteristic similar to that in the case of forming the second protrusion by a dry etching process.
또한, 1회의 습식 식각 공정만으로 제1 돌출부를 형성하는 종래에는 제1 돌출부의 피크가 매우 뾰족(sharp)하게 형성되므로, 제1 돌출부의 피크에는 제2 돌출부가 형성되지 않고, 이로 인해 표면 재결합 속도(surface recombination velocity) 특성이 저하되어 개방 전압의 감소 및 패시베이션 특성이 저하되는 문제점이 있지만, 본원 발명은 제1 돌출부의 피크를 곡면으로 형성한 후 제2 돌출부를 형성하므로, 제1 돌출부의 피크에도 원하는 형상의 제2 돌출부를 균일하게 형성할 수 있다.Further, since the peak of the first projecting portion is formed so sharp as to form the first projecting portion by only one wet etching step, no second projecting portion is formed at the peak of the first projecting portion, there is a problem that the surface recombination velocity characteristic decreases and the open voltage decreases and the passivation characteristic deteriorates. However, since the present invention forms the second protrusion after the peak of the first protrusion is formed into a curved surface, the peak of the first protrusion The second projections having a desired shape can be uniformly formed.
따라서, 표면 재결합 속도 특성을 개선할 수 있고, 개방 전압을 증가시킬 수 있으며, 패시베이션 특성을 개선할 수 있다.Therefore, the surface recombination speed characteristics can be improved, the open circuit voltage can be increased, and the passivation characteristic can be improved.
또한, 기판의 전면과 후면에 다층막으로 이루어진 반사 방지부와 보호부가 위치하므로, 빛의 반사량이 감소하며 기판의 표면에서의 표면 패시베이션 효과가 발생하여 태양전지의 효율은 더욱더 향상된다.In addition, since the antireflective portion and the protective portion are formed on the front and back surfaces of the substrate, the amount of reflection of light is reduced and the surface passivation effect is generated on the surface of the substrate, thereby further improving the efficiency of the solar cell.
이에 더하여, 기판의 전면과 후면 중 적어도 하나에 실리콘 산화막을 얇게 도포하여, 자연 산화막으로 인한 문제점이 감소하므로, 태양전지의 효율은 더욱더 향상된다.In addition, since the silicon oxide film is thinly coated on at least one of the front surface and the rear surface of the substrate, the problem caused by the natural oxide film is reduced, so that the efficiency of the solar cell is further improved.
또한, 제1 텍스처링 표면에 형성된 제2 돌출부들의 크기 및 균일도가 최적화되므로, 빛의 반사도가 최적화된 범위, 예를 들어 7% 내지 10%로 유지된다. 따라서 변환 효율을 효과적으로 개선할 수 있다.In addition, since the size and uniformity of the second protrusions formed on the first textured surface are optimized, the reflectivity of light is maintained in the optimized range, for example, 7% to 10%. Therefore, the conversion efficiency can be effectively improved.
도 1은 본 발명의 한 실시예에 따른 태양전지의 일부 사시도이다.
도 2는 본 발명에 따른 피라미드 형태를 가진 복수의 돌출부가 경사면의 모서리 부분에서 곡면을 갖는 일례에 대해 설명하기 위한 도면이다.
도 3은 도 1의 주요부 확대도이다.
도 4는 제2 텍스처링 표면의 표면적/실면적의 비율을 나타내기 위한 개념도이다.
도 5a 내지 도 5h는 본 발명의 한 실시예에 따른 태양전지의 제조 방법을 순차적으로 도시한 도면이다.
도 6은 도 5a에 도시한 제1 텍스처링 표면과 도 5b에 도시한 제2 텍스처링 표면의 형성 방법을 구체적으로 도시한 도면이다.
도 7은 본 발명의 실시예 1 및 2와 비교예 1 및 2에 따른 수소화된 실리콘 질화막의 라이프 타임을 측정한 그래프이다.
도 8은 본 발명의 다른 실시예에 따른 태양전지의 일부 단면도이다.
도 9 및 도 10은 본 발명의 또 다른 실시예에 따른 태양전지의 일부 단면도이다.1 is a partial perspective view of a solar cell according to an embodiment of the present invention.
2 is a view for explaining an example in which a plurality of protrusions each having a pyramid shape according to the present invention has a curved surface at an edge portion of an inclined surface.
3 is an enlarged view of the main part of Fig.
4 is a conceptual diagram showing the ratio of the surface area to the actual area of the second textured surface.
5A to 5H are views sequentially illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
FIG. 6 is a view illustrating a method of forming the first textured surface shown in FIG. 5A and the second textured surface shown in FIG. 5B.
7 is a graph showing lifetime measurements of the hydrogenated silicon nitride films according to Examples 1 and 2 and Comparative Examples 1 and 2 of the present invention.
8 is a partial cross-sectional view of a solar cell according to another embodiment of the present invention.
9 and 10 are partial cross-sectional views of a solar cell according to another embodiment of the present invention.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. In the drawings, the thicknesses are enlarged to clearly indicate layers and regions. When a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case directly above another portion but also the case where there is another portion in between.
반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle.
또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.Further, when a certain portion is formed as "whole" on another portion, it means not only that it is formed on the entire surface of the other portion but also that it is not formed on the edge portion.
그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예에 따른 태양전지 및 그 제조 방법에 대하여 설명한다.Hereinafter, a solar cell and a method of manufacturing the same according to an embodiment of the present invention will be described with reference to the accompanying drawings.
먼저, 도 1을 참고로 하여 본 발명의 한 실시예에 따른 태양전지에 대하여 상세하게 설명한다.First, a solar cell according to an embodiment of the present invention will be described in detail with reference to FIG.
도 1을 참고로 하면, 본 발명의 한 실시예에 따른 태양전지는 기판(110), 기판(110)의 전면(front surface)(제1 면)에 위치한 에미터부(emitter region)(121), 에미터부(121) 위에 위치하는 제1 유전층부(130), 기판(110)의 전면의 반대편에 위치한 기판(110)의 후면(back surface)(제2 면) 위에 위치한 제2 유전층부(190), 기판(110)의 전면에 위치하고 에미터부(121)에 연결되어 있으면 복수의 전면 전극(복수의 제1 핑거 전극)과 복수의 전면 버스바(142)(복수의 제1 버스바)를 구비한 전면 전극부(제1 전극부)(140), 기판(110)의 후면에 위치하고 복수의 후면 전극(복수의 제2 핑거 전극)과 복수의 후면 버스바(복수의 제2 버스바)를 구비한 후면 전극부(제2 전극부)(150), 그리고 기판(110)의 후면 쪽에 위치하고 복수의 후면 전극(151) 하부와 복수의 후면 버스바(152) 하부에 위치한 후면 전계부(back surface field)(172)를 구비한다. 1, a solar cell according to an exemplary embodiment of the present invention includes a
본 실시예에서, 빛은 기판(110)의 전면과 후면 중 적어도 하나로 입사된다. In this embodiment, the light is incident on at least one of the front surface and the back surface of the
기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 실리콘(silicon)과 같은 반도체로 이루어진 반도체 기판이다. 이때, 반도체는 단결정 실리콘으로 이루어진 결정질 반도체이다. n형의 기판(110)에는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 도핑된다. The
기판(110)의 전면에는 텍스처링 처리 공정이 행해져, 기판(110)의 전면은 주변보다 위로 튀어 올라온 복수의 제1 돌출부(11)를 구비한 요철면인 제1 텍스처링 표면(textured surface)으로 형성된다. 이 경우, 기판(110)의 전면 위에 위치한 에미터(121)와 제1 유전층부(130) 역시 요철면을 갖는다.A texturing process is performed on the front surface of the
이때, 제1 돌출부(11)의 형상은 피라미드 형상을 갖고 있다.At this time, the shape of the
본 실시예에서, 제1 돌출부(11)의 크기, 즉 최대 폭(a)과 최대 높이(b)는 각각 약 5㎛ 내지 15㎛일 수 있고, 제1 돌출부(11)의 종횡비(aspect ratio)(b/a)는 약 1.0 내지 1.5이다.The maximum width a and the maximum height b of the
기판(110)의 전면에 복수의 제1 돌출부(11)가 위치함에 따라, 기판(110)의 입사 면적이 증가하고 각 돌출부(11)에 의한 복수 회의 반사 동작으로 빛 반사도가 감소하여, 기판(110)으로 입사되는 빛의 양이 증가하므로 태양전지의 효율이 향상된다.As the plurality of
이하에서는 기판(110)의 입사면에 형성되는 복수의 제1 돌출부(11)에 대해 설명한다. Hereinafter, a plurality of
도 2에서, (a)는 기판(110)의 입사면에 복수의 제1 돌출부(11)가 형성된 것을 도시하고, (b)는 제1 돌출부(11)의 입체적인 형상을 도시한 것이며, (c)는 제1 돌출부(11)의 단면을 도시한 것이고, (d)는 제1 돌출부(11)를 상부에서 바라본 평면도를 도시한 것이다. 2, (a) shows a plurality of
도 2의 (a)에 도시된 바와 같이, 본 발명에 따른 기판(110)의 전면에는 복수의 제1 돌출부(11)가 형성된다. 복수의 제1 돌출부(11)는 도 1에 도시한 바와 같이 기판(110)의 후면에도 형성될 수 있고, 이와는 달리 기판(110)의 후면에는 형성되지 않을 수 있다.As shown in FIG. 2 (a), a plurality of
도 2의 (b) 및 (c)에 도시된 바와 같이, 제1 돌출부(11)는 피라미드 형태를 가지며, 돌출부(11)의 피크(TP1)는 곡면(curved surface)으로 형성된다. 이때, 경사면(SP1)을 연결하는 모서리 부분(EP1) 및 인접한 제1 돌출부(11)를 연결하는 밸리(VP1)도 곡면 형상을 가질 수 있다. The
이와 같이, 제1 돌출부(11)의 피크(TP1), 밸리(VP1) 및 경사면(SP1)의 모서리 부분(EP1)이 곡면을 가지도록 형성함으로써, 기판(110)의 입사면에 형성되는 제1 유전층부(130)가 경사면(SP1)의 피크(TP1), 밸리(VP1) 및 모서리 부분(EP1)에서 보다 균일하게 형성될 수 있다.As described above, by forming the corner portion EP1 of the peak TP1, the valley VP1 and the sloped surface SP1 of the
이때, 제1 돌출부(11)의 경사면(SP1)의 모서리 부분(EP1), 피크(TP1) 및 밸리(VP1)의 곡면의 직경(R1, R2, R3)은 각각 5nm 이상 15nm 이하일 수 있다.At this time, the diameters R1, R2, and R3 of the curved surfaces of the edge portion EP1, peak TP1, and valley VP1 of the inclined plane SP1 of the
여기에서, 곡면의 직경(R1, R2, R3)을 5nm 이상이 되도록 하는 것은 제1 유전층부(130)가 경사면(SP1)의 모서리 부분(EP1)이나 피크(TP1) 및 밸리(VP1) 부분에서 균일하게 형성되도록 하기 위함이다. Here, the diameters R1, R2, and R3 of the curved surface are set to be equal to or larger than 5 nm because the first
또한, 곡면의 직경(R1, R2, R3)을 15nm 이하가 되도록 하는 것은 입사되는 빛에 대한 반사를 최소화하도록 하기 위함이다. 즉, 곡면의 직경(R1, R2, R3)이 15nm 이상이 되면, 제1 돌출부(11) 위에 형성되는 제1 유전층부(130)의 균일도가 더욱 향상되지만, 빛에 대한 반사도가 증가한다. 따라서, 곡면의 직경(R1, R2, R3)을 15nm 이하가 되도록 하는 것이 바람직하다.In addition, to make the diameters of the curved surfaces R1, R2, and R3 equal to or less than 15 nm, the reflection to the incident light is minimized. That is, when the curvature diameters R1, R2, and R3 are 15 nm or more, the uniformity of the
여기에서, 곡면의 직경(R1, R2, R3)은 상기 범위 내에서 서로 동일할 수도 있고, 서로 다를 수도 있다.Here, the diameters of the curved surfaces R1, R2, and R3 may be equal to each other within the above range, or may be different from each other.
제1 돌출부(11)의 최대 폭(a)은 5um 이상 15um 이하의 범위에서 형성되도록 할 수 있다. 제1 돌출부(11)의 크기는 기판(110)을 형성하는 결정질 실리콘의 특성에 의해 최대 폭(a)이 커질수록 커지고, 최대 폭(a)이 작아질수록 작아진다.The maximum width (a) of the first projecting
따라서, 제1 돌출부(11)의 최대 폭(a)을 5um 이상 15um 이하로 형성함과 아울러, 제1 돌출부(11)의 종횡비(aspect ratio)(b/a)가 약 1.0 내지 1.5가 되도록 제1 돌출부(11)의 크기를 최적화하면, 입사되는 빛에 대한 최적의 광 경로를 확보할 수 있다.Therefore, the maximum width a of the
즉, 입사되는 빛은 복수의 제1 돌출부(11)의 경사면(SP1)들을 통하여 여러 번의 입사와 반사를 하게 된다. 따라서, 제1 돌출부(11)의 크기를 최적화하면, 입사되는 빛의 광 경로가 길어져 기판(110) 내부에 보다 많은 양의 빛을 입사시킬 수 있다.That is, the incident light is incident and reflected several times through the inclined surfaces SP1 of the plurality of
또한, 도 2의 (c)에 도시된 바와 같이, 제1 돌출부(11)의 경사면(SP1)과 밑면(BP) 사이의 각(θ)은 45˚이상 54.7˚ 미만으로 형성할 수 있다.2 (c), the angle? Between the inclined plane SP1 and the bottom plane BP of the
일반적인 방법으로 결정질 반도체 기판(110)의 표면을 텍스처링 처리하면, 제1 돌출부(11)의 경사면(SP1)과 밑면(BP) 사이의 각(θ)은 54.7˚로 형성된다.When the surface of the
그러나, 본 발명은 일반적으로 수행되는 텍스처링 방법인 이방성 식각 외에 등방성 식각을 한번 더 실시하여 제1 돌출부(11)를 형성한다. 이와 같이 함으로써, 제1 돌출부(11)의 경사면(SP1)과 밑면(BP) 사이의 각(θ)은 54.7˚보다 더 작게 형성할 수 있다.However, in the present invention, the isotropic etching, which is a general texturing method, is performed once more to form the
여기서, 경사면(SP1)과 밑면(BP) 사이의 각(θ)이 45˚이상이 되도록 하는 것은 제1 돌출부(11)의 경사면(SP1)의 경사도를 최소한으로 확보하여 결정질 반도체 기판(110)의 입사면에서 반사도를 최소화하기 위함이다. The reason why the angle? Between the inclined plane SP1 and the bottom plane BP is 45 degrees or more is that the inclination of the inclined plane SP1 of the
그리고 경사면(SP1)과 밑면(BP) 사이의 각(θ)이 54.7˚미만이 되도록 하는 것은 제1 돌출부(11)의 경사면(SP1)이 보다 완만하게 형성되도록 함으로써 제1 돌출부(11)의 상부에 형성되는 제1 유전층부(130)가 더욱 균일하게 형성되도록 하기 위함이다.The angle? Between the inclined plane SP1 and the bottom plane BP is set to be less than 54.7 degrees because the inclined plane SP1 of the
이러한 제1 돌출부(11)의 표면에는, 도 3 및 도 4에 도시한 것처럼, 복수의 제2 돌출부(111)가 위치하여 제1 돌출부(11)의 표면에는 제2 텍스처링 표면이 형성된다.As shown in FIGS. 3 and 4, a plurality of
이때, 제1 돌출부(11)의 표면에 형성된 제2 돌출부(111)의 크기(최대 폭 및 최대 높이)는 제1 돌출부(11)의 크기보다 작은 값을 갖는다. At this time, the size (maximum width and maximum height) of the
한 예로, 제2 돌출부(111)의 크기는 수백 나노미터, 예를 들어, 약 300㎚ 내지 약 600㎚의 최대 폭과 최대 높이를 가질 수 있다. As an example, the size of the
제1 돌출부(11)의 표면에 제2 돌출부(111)가 형성되면, 기판(110)의 입사 면적은 더욱 증가하고 빛의 반사 동작이 반복적으로 이루어져 기판(110)으로 입사되는 빛의 양은 더욱 증가하게 된다.When the
이처럼 기판(110)의 표면이 복수의 제1 돌출부(11)를 갖는 제1 텍스처링 표면으로 형성되고, 제1 돌출부(11)의 표면이 복수의 제2 돌출부(111)를 갖는 제2 텍스처링 표면으로 형성되면, 기판(110)의 표면이 이중 텍스처링 표면을 가짐에 따라 약 300㎚ 내지 1100㎚ 범위의 파장대의 빛의 반사도[예를 들어, 평균 가중 반사도(average weighted reflectance)]가 약 1% 내지 10%의 낮은 반사도로 형성된다.The surface of the
이하, 제2 돌출부(111)에 대해 상세히 설명한다.Hereinafter, the
위에서 설명한 바와 같이, 제1 돌출부(11)의 표면에는 복수의 제2 돌출부(111)이 형성되고, 제2 돌출부(111)는 약 300㎚ 내지 약 600㎚의 최대 폭과 최대 높이로 형성된다.As described above, a plurality of
그리고, 제2 돌출부(111)들의 수직 단면에 있어서, 정점을 연결한 가상선의 길이(a1)와 상기 가상선의 시점(start point, SP)과 종점(finish point, FP)을 연결한 직선의 길이(b1)의 비율(a/b)은 1.1 내지 1.3이다.In the vertical section of the
도 3은 9개의 제2 돌출부(111)들에 대해 상기 비율(a1/b1)을 측정하는 것을 도시하고 있지만, 상기 비율(a1/b1)은 3개 이상의 제2 돌출부(111)들에 대해 측정이 가능하며, 측정의 신뢰도를 위해서는 최소 5개 이상의 제2 돌출부(111)들에 대해 측정하는 것이 바람직하다.3 shows measuring the ratio a1 / b1 for nine
본 발명인의 실험에 의하면, 상기 비율(a1/b1)이 1.3보다 큰 경우에는 제2 돌출부(111)들의 크기, 즉 최대 폭 및 최대 높이가 대략 500㎚ 내지 1,000㎚로 형성되며, 제2 돌출부(11)들의 크기가 불균일하여 전체적으로 균일도가 낮은 것을 알 수 있었다.According to the experiment of the present invention, when the ratio a1 / b1 is larger than 1.3, the size of the
그리고 상기 비율(a1/b1)이 1.1보다 작은 경우에는 제2 돌출부(111)들의 크기가 대략 200㎚ 이하의 크기를 가지며, 제2 돌출부(111)들의 크기가 균일하여 전체적으로 균일도가 우수한 것을 알 수 있었다.When the ratio a1 / b1 is less than 1.1, the size of the
이와 같이 제2 돌출부(111)들의 균일도 측면에서 보면 상기 비율(a1/b1)이 1.1보다 작은 경우가 1.3보다 큰 경우에 비해 우수하다.From the aspect of the uniformity of the
하지만 빛의 반사도를 살펴 보면, 상기 비율(a1/b1)이 1.3보다 큰 경우에는 빛의 반사도가 7% 이하로 측정된 반면에 상기 비율(a1/b1)이 1.1보다 작은 경우에는 빛의 반사도가 10% 이상으로 측정되었다.However, when the ratio (a1 / b1) is greater than 1.3, the reflectivity of light is measured to be less than 7%, whereas when the ratio (a1 / b1) is less than 1.1, 10% or more.
이와 같이, 제2 텍스처링 표면에서의 빛의 반사도는 상기 비율(a1/b1)과 반비례하여 증가 및 감소하는데, 빛의 반사도가 상기 비율(a1/b1)과 반비례하는 이유는 상기 비율(a1/b1)이 1에 가까울수록 제2 돌출부(111)의 크기가 줄어들게 되고, 이로 인해 빛의 반사도가 증가하기 때문으로 생각된다.The reason why the reflectance of light is inversely proportional to the ratio a1 / b1 is that the ratio a1 / b1 is inversely proportional to the ratio a1 / b1, ) Is closer to 1, the size of the
위에서 설명한 바에 따르면 상기 비율(a1/b1)이 1.3보다 큰 경우 빛의 반사도가 낮으므로 태양전지의 변환 효율을 개선할 수 있을 것으로 추론된다. 그러나 실질적으로는 상기 비율(a1/b1)이 1.3보다 크면 상기 비율(a1/b1)이 1.1보다 작은 경우에 비해 제2 돌출부(111)의 크기가 크고 균일도가 저하되어 전자와 정공의 재결합률이 증가한다. As described above, when the ratio (a1 / b1) is larger than 1.3, it is deduced that the conversion efficiency of the solar cell can be improved because the light reflectivity is low. However, when the ratio (a1 / b1) is larger than 1.3, the size of the
또한 전류 통로(current path)가 증가하며, 데드 영역(dead area) 또한 증가한다. 따라서 상기한 이유로 인해 전류 손실이 크게 발생하므로, 변환 효율을 개선하기 위해서는 상기 비율(a1/b1)이 1.3 이하가 되도록 제2 텍스처링 표면을 형성하는 것이 바람직하다.Also, the current path is increased, and the dead area is also increased. Therefore, in order to improve the conversion efficiency, it is preferable to form the second textured surface such that the ratio (a1 / b1) is 1.3 or less.
또한 상기 비율(a1/b1)이 1.1보다 작은 경우에는 상기 비율(a1/b1)이 1.3보다 큰 경우의 제2 텍스처링 표면에서 발생하는 문제점을 억제할 수 있지만, 빛의 반사도가 크게 증가함으로 인해 상기 비율(a1/b1)이 1.3보다 큰 경우에 비해 단락 전류 밀도(Jsc)가 증가하고, 이로 인해 변환 효율이 감소한다. When the ratio (a1 / b1) is less than 1.1, problems occurring on the second textured surface when the ratio (a1 / b1) is larger than 1.3 can be suppressed. However, The shortcircuit current density Jsc is increased as compared with the case where the ratio a1 / b1 is larger than 1.3, and the conversion efficiency is thereby reduced.
따라서 변환 효율을 개선하기 위해서는 상기 비율(a1/b1)이 1.1 이상이 되도록 제2 텍스처링 표면을 형성하는 것이 바람직하다.Therefore, in order to improve the conversion efficiency, it is preferable to form the second textured surface such that the ratio a1 / b1 is 1.1 or more.
이상에서 설명한 바에 따르면, 제2 텍스처링 표면에 형성되는 제2 돌출부(111)들은 상기 비율(a1/b1)이 1.1 내지 1.3에 포함되도록 하고, 제2 돌출부(12a)의 크기가 300㎚ 내지 600㎚가 되도록 형성하는 것이 바람직한 것을 알 수 있다.According to the above description, the
이와 같이, 제2 텍스처링 표면에 형성되는 제2 돌출부(111)들의 상기 비율(a1/b1)이 1.1 내지 1.3에 포함되도록 하면, 단위 면적, 예를 들어 10㎛×10㎛의 면적에 대해 제2 텍스처링 표면의 표면적/실면적의 비율은 2 내지 2.5에 속하게 된다. 이때, 상기 단위 면적은 변경이 가능하다.If the ratio a1 / b1 of the
여기에서, 표면적은 단위 면적 내의 제2 텍스처링 표면에 형성된 제2 돌출부(111)들의 표면적을 포함한 면적(도 4에 있어서 삼각형 A+B+C+D+E+F+G+H+I+J의 합)이고, 실면적은 기판 면의 수직 방향으로부터 보는 투영 면적(도 4에 있어서 S)이다.Here, the surface area is the area including the surface area of the
기판(110)에 위치한 에미터부(121)는 기판(110)의 도전성 타입과 반대인 제2 도전성 타입, 예를 들어, p형의 도전성 타입을 구비하고 있는 불순물부이다. 따라서, 제1 도전성 타입의 기판(110)과 p-n 접합을 이룬다.The
본 실시예에서, 에미터부(121)의 면저항 값은 100Ω/sq. 이하, 바람직하게는 약 70Ω/sq. 내지 약 80Ω/sq.일 수 있다.In this embodiment, the sheet resistance value of the
기판(110)과 에미터부(121)와의 p-n 접합에 인한 내부 전위차(built-in potential difference)에 의해, 기판(110)에 입사된 빛에 의해 생성된 전하인 전자와 정공 중 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다. 따라서, 기판(110)이 n형이고 에미터부(121)가 p형일 경우, 전자는 기판(110) 후면 쪽으로 이동하고 정공은 에미터부(121) 쪽으로 이동한다.Due to the built-in potential difference due to the pn junction between the
에미터부(121)가 p형의 도전성 타입을 가질 경우, 에미터부(121)는 3가 원소의 불순물을 기판(110)에 도핑하여 형성될 수 있고, 이때, 에미터부(121)는 이온 주입법(ion-implantation)으로 형성된다. When the
제1 유전층부(130)는 에미터부(121) 위에 위치한 제2 유전층(131), 제2 유전층(131) 위에 위치한 제3 유전층(132)으로 이루어져 있다.The
본 예에서, 제2 유전층(131)은 알루미늄 산화물(Al2O3)로 이루어져 있고, 제3 유전층(132)은 수소화된 실리콘 질화물(SiNx:H)로 이루어져 있다.In this example, the
본 예에서, 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)의 두께는 5㎚ 내지 15㎚이고 굴절률은 1.1 내지 1.6이며, 수소화된 실리콘 질화물(SiNx:H)로 이루어진 제3 유전층(132)의 두께는 70㎚ 내지 100㎚이며 굴절률은 2.0 내지 2.2이다. In this example, the thickness of the
이때, 기판(110)과 인접해 있는 제2 유전층(131)의 굴절률이 공기와 인접해 있는 제3 유전층(132)의 굴절률보다 작으므로, 제2 유전층(131)의 굴절률로 인한 반사 방지 효과의 감소를 방지하기 위해, 제2 유전층(131)의 두께는 제3 유전층(132)의 두께보다 훨씬 작은 것이 좋다.At this time, since the refractive index of the
알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)은 기판(110)의 전면 위, 즉 기판(110)의 전면에 위치한 에미터부(121) 바로 위에 위치한다. The
알루미늄 산화물(Al2O3)은 일반적으로 음(-)의 고정 전하(fixed charge)를 갖고 있다.Aluminum oxide (Al 2 O 3) is generally negative and has a fixed charge (fixed charge) of the ().
따라서, p형의 에미터부(121) 위에 위치한 음(-) 고정 전하를 갖는 알루미늄 산화물(Al2O3)의 제2 유전층(131)에 의해 양(+) 전하인 정공은 에미터부(121) 쪽으로 당겨지고 전자는 기판(110)의 후면 쪽으로 밀려나는 전계 패시베이션 효과(passivation effect)가 발생한다.Therefore, the positive hole charge is generated by the
이러한, 알루미늄 산화물(Al2O3)의 제2 유전층(131)으로 인해, 에미터부(121) 쪽으로 이동하는 정공의 양은 더욱 증가하지만 에미터부(121) 쪽으로 이동하는 전자의 양은 감소하여, 에미터부(121)에서 전자와 정공의 재결합량이 감소한다.Due to the
또한, 알루미늄 산화물(Al2O3)에 함유된 산소(O)가 제2 유전층(131)과 접해 있는 기판(110)의 표면 쪽으로 이동하여 기판(110)의 표면 및 그 근처에 존재하는 댕글링 결합(dangling bond)과 같은 결함(defect)을 안정한 결합으로 바꾸는 표면 패시베이션 기능을 수행한다.The oxygen O contained in the aluminum oxide (Al 2 O 3 ) moves toward the surface of the
이처럼, 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)은 피복 성능(step coverage)이 좋은 원자층 적층(atomic layer deposition, ALD)법으로 형성하는 것이 바람직하다.As described above, the
이미 설명한 것처럼, 기판(110)의 전면 제1 텍스처링 표면뿐만 아니라 제2 텍스처링 표면이 형성됨에 따라, 제1 유전층부(130)의 제2 유전층(131)과 접해 있는 기판(110)의 전면, 즉 에미터부(121)의 표면의 거칠기는 제1 텍스처링 표면만 형성된 경우보다 증가하게 된다.The surface of the
따라서, 플라즈마 기상 증착(plasma enhanced chemical vapor deposition, PECVD)법 등과 같은 증착법을 이용하여 에미터부(121) 위에 바로 제2 유전층(131)을 형성할 경우, 복수의 돌출부(11, 111)에 제2 유전층(131)이 정상적으로 도포되지 않아 기판(110)의 제1 텍스처링 표면 및 제2 텍스처링 표면에 제2 유전층(131)이 형성되지 않는 부분이 증가한다. Therefore, when the
이럴 경우, 제2 유전층(131)이 형성되지 않은 부분에서의 표면 패시베이션 효과가 발생하지 않아 기판(110)의 표면에서 손실되는 전하의 양이 증가하게 된다. In this case, the surface passivation effect at the portion where the
하지만, 본 실시예와 같이, 피복 성능이 뛰어난 원자층 적층법으로 에미터부(121) 위에 바로 위치하는 제2 유전층(131)을 형성하면, 복수의 돌출부(11, 111) 위에 제2 유전층(131)이 정상적으로 형성되어, 제1 텍스처링 표면 및 제2 텍스처링 표면에 제2 유전층(131)이 형성되지 않은 부분이 감소하게 된다. However, when the
따라서, 제1 텍스처링 표면 및 제2 텍스처링 표면에서 제2 유전층(131)이 형성된 부분이 증가함에 따라, 제2 유전층(131)을 이용한 표면 패시베이션 효과가 향상되어 기판(110)의 표면 및 그 부근에서 손실되는 전하의 손실량이 감소하므로, 태양전지의 효율이 향상된다.Accordingly, as the portion of the first textured surface and the portion of the second textured surface where the
수소화된 실리콘 질화물(SiNx:H)로 이루어진 제3 유전층(132)은 기판(110)의 전면에 위치한 제2 유전층(131) 바로 위에 존재한다.A
이러한 제3 유전층(132)에 함유된 수소(H)는 제2 유전층(131)을 거쳐 기판(110)의 표면 쪽으로 이동하여 기판(110)의 표면 및 그 근처에서 패시베이션 기능을 실행한다. The hydrogen (H) contained in the third
따라서, 제2 유전층(131) 뿐만 아니라 제3 유전층(132)에 의한 패시베이션 기능에 의해, 기판(110)의 표면에서 결함에 의해 손실되는 전하의 양은 더욱더 감소한다.Therefore, the amount of charge lost due to defects on the surface of the
이처럼, 기판(110)의 전면에 위치하는 제1 유전층부(130)는 알루미늄 산화물(Al2O3)의 제2 유전층(131)과 수소화된 실리콘 질화물(SiNx:H)의 제3 유전층(132)으로 이루어지면, 상기 제1 유전층부(130)는 이중 반사 방지막 구조를 갖게 된다.The
따라서, 제2 유전층(131) 및 제3 유전층(132)의 굴절률 변화를 이용한 빛의 반사 방지 효과뿐만 아니라 제2 유전층(131)의 고정 전하에 의한 전계 패시베이션 효과, 그리고 제2 유전층(131) 및 제3 유전층(132)에 의해 표면 패시베이션 효과가 추가로 얻어진다.Therefore, the effect of preventing reflection of light by using a change in the refractive index of the
알루미늄 산화막인 제2 유전층(131)의 두께가 약 5㎚ 이상일 경우, 알루미늄 산화막이 좀더 균일하게 형성되고, 안정적인 제2 유전층(131)의 고정 전하가 발생하여 고정 전하에 의한 전계 패시베이션 효과가 좀더 안정적으로 얻어지며, 제2 유전층(131)의 두께가 약 15nm 이하일 경우, 제2 유전층(131) 및 제3 유전층(132)의 굴절률로 인한 반사 방지 효과의 감소 없이 제2 유전층(131)의 제조 시간과 제조 비용이 절감된다.When the thickness of the
또한, 수소화된 실리콘 질화막인 제3 유전층(132)의 두께가 약 70nm 이상일 경우, 제3 유전층(132)이 좀더 균일하게 형성되고 수소(H)를 이용한 표면 패시베이션 효과가 좀더 안정적으로 얻어지며, 제3 유전층(132)의 두께가 약 100nm 이하일 경우, 양(+)의 고정 전하를 갖는 수소화된 실리콘 질화막에 의한 전계 패시베이션 효과 감소가 발생하지 않으며 제3 유전층(132)의 제조 시간과 제조 비용이 절감된다.When the thickness of the third
기판(110)의 후면에 위치한 후면 전계부(172)는 기판(110)의 도전성 타입과 동일한 제1 도전성 타입, 예를 들어, n형의 도전성 타입의 불순물이 기판(110)보다 고농도로 기판(110)에 도핑된 영역이다.The rear
이러한 후면 전계부(172)는 기판(110)의 후면에 위치한 복수의 후면 전극(151)과 복수의 후면 버스바(152)와 접해 있고, 기판(110)에 국부적으로 위치한다.This rear
여기에서, 후면 전계부(172)가 기판(110)에 국부적으로 위치한다는 것은 후면 전계부(172)가 후면 전극(151) 및 후면 버스바(152) 중 적어도 하나와 대응하는 위치의 기판 후면에만 위치한다는 것을 의미한다.It should be noted that the backside
이로 인해, 인접한 후면 전극(151) 사이, 인접한 후면 전극(151)과 후면 버스바(152) 사이, 그리고 인접한 후면 버스바(152) 사이에는 후면 전계부(172)가 위치하지 않는다. This prevents the rear
따라서, 기판(110)의 제1 도전성 영역과 후면 전계부(172)간의 불순물 농도 차이로 인해 전위 장벽이 형성되어, 전자의 이동 방향인 후면 전계부(172) 쪽으로의 정공 이동은 방해되는 반면, 후면 전계부(172) 쪽으로의 전자 이동은 좀더 용이해진다. Therefore, due to the difference in impurity concentration between the first conductive region and the back
따라서, 후면 전계부(172)는 기판(110)의 후면 및 그 부근에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 원하는 전하(예, 전자)의 이동을 가속화시켜 후면 전극부(150)로의 전하 이동량을 증가시킨다. Thus, the backside
또한, 불순물의 농도가 기판(110)보다 높기 때문에 후면 전극부(150)와 접해 있는 후면 전계부(172)의 전도도는 기판(110)의 전도도보다 커, 후면 전계부(172)에서 후면 전극부(150)로의 전하 이동이 좀더 용이하게 행해진다. Since the impurity concentration is higher than that of the
제2 유전층부(190)는 기판(110)의 후면 위에 바로 위치한 제1 유전층(191)과 제1 유전층(191) 위에 바로 위치한 제2 유전층(131)을 구비한다.The second
제1 유전층(191)은 수소화된 실리콘 질화물(SiNx:H)으로 이루어져 있고, 제2 유전층(131)은 위에서 설명한 바와 같이 알루미늄 산화물(Al2O3)로 이루어져 있다.The
이때, 제1 유전층(191)은 제3 유전층(132)과 동일한 재료로 이루어질 뿐만 아니라 동일한 특성, 예를 들어, 동일한 두께, 막질, 성분, 조성(또는 조성비), 굴절률 등을 가질 수 있다.The
따라서, 수소화된 실리콘 질화물(SiNx:H)로 이루어진 제1 유전층(191) 및 제3 유전층(132)은 약 70㎚ 내지 100㎚의 두께를 갖고 약 2.0 내지 2.2의 굴절률을 가질 수 있고, 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)은 약 5㎚ 내지 15㎚의 두께를 갖고 약 1.1 내지 1.6의 굴절률을 가질 수 있다.Thus, the
이와 같이, 기판(110)의 후면 바로 위인 후면 전계부(172) 위에 수소화된 실리콘 질화물(SiNx:H)로 이루어진 제1 유전층(191)이 위치하므로 수소(H)를 이용한 표면 패시베이션 기능이 실행되어, 기판(110)의 후면 및 그 부근에서 결함에 의해 손실되는 전하의 양이 감소한다. Since the
또한, 수소화된 실리콘 질화물(SiNx:H)은 알루미늄 산화물(Al2O3)과는 반대로 양(+)의 고정 전하의 특성을 갖고 있다. In addition, hydrogenated silicon nitride (SiNx: H) has a fixed positive charge characteristic as opposed to aluminum oxide (Al 2 O 3 ).
이로 인해, 기판(110)이 n형의 도전성 타입을 가질 경우, 기판(110)의 후면 바로 위에 수소화된 실리콘 질화물로 이루어진 제1 유전층(191)이 위치하면, 제1 유전층(191) 쪽으로 이동하는 음(-) 전하인 전자는 양(+) 전하의 특성을 갖는 제1 유전층(191)과 반대의 극성을 갖고 있으므로, 제1 유전층(191)의 (+) 극성에 의해 제1 유전층(191) 쪽으로 끌어 당겨진다.Thus, when the
그리고 제1 유전층(191)과 동일한 극성을 갖는 양 전하인 정공은 제1 유전층(191)의 극성에 의해 제1 유전층(191)의 반대쪽인 기판(110)의 전면 쪽으로 밀려나게 된다. The positive holes having the same polarity as that of the
이로 인해, n형 기판(110)의 후면 바로 위에 수소화된 실리콘 질화물을 증착하여 제1 유전층(191)을 형성할 경우, 양(+)의 고정 전하의 영향으로 기판(110)의 후면 쪽으로 이동하는 전자의 이동량은 더욱 증가하고, 기판(110)의 후면에서 발생하는 전하의 재결합량이 감소한다. Accordingly, when the hydrogenated silicon nitride is deposited on the rear surface of the n-
제1 유전층(191) 위에 위치한 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)은 태양전지를 제조할 때 인가되는 열 등에 의해, 제1 유전층(191)에 함유된 수소(H)가 기판(110)쪽으로 이동하지 않고 그 반대 방향인 후면 전극부(150) 쪽으로 이동하는 것을 방지한다. 이로 인해, 제1 유전층(191)에 함유된 수소(H)를 이용한 기판(110) 후면의 표면 패시베이션 효과가 향상된다. The
이와 같이, 기판(110)의 전면에 위치한 이중 반사 방지막 구조와 같이, 기판(110)의 후면에서 수소화된 실리콘 질화물(SiNx:H)로 이루어진 제1 유전층(191)과 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)을 구비한 이중 보호막 구조가 형성되어, 기판(110)의 후면에서 이루어진 패시베이션 효과가 향상된다. The
이때, 강한 음(-)의 고정 전하를 갖는 제2 유전층(131)의 영향이 양(+)의 고정 전하를 갖는 제1 유전층(191)에 악영향을 미치는 것을 방지하기 위해 제1 유전층(191)의 두께는 제1 유전층(191) 위에 위치한 제2 유전층(131)보다 두꺼운 것이 좋고, 또한, 기판(110)의 전면에 위치한 제3 유전층(132)의 두께보다 더 두꺼울 수 있다. At this time, in order to prevent the influence of the
따라서, 필요에 따라, 기판(110)의 전면에 위치한 제3 유전층(132)과 기판(110)의 후면에 위치한 제1 유전층(191)의 두께는 서로 상이할 수 있다. 이 경우, 기판(110)의 전면에 위치한 제3 유전층(132)은 약 90㎚의 두께를 가질 수 있고, 기판(110)의 후면에 위치한 제1 유전층(191)은 약 100㎚의 두께를 가질 수 있다.The thickness of the third
또한, 기판(110)의 후면으로 빛이 입사될 때, 공기에서부터 기판(110) 쪽으로 굴절률이 증가하므로, 기판(110)의 후면으로 입사되는 빛의 반사량이 감소하여 기판(110) 내부로 입사되는 빛의 양이 줄어든다. 이처럼, 기판(110)의 후면으로 빛이 입사될 경우, 제2 유전층부(190)는 또한 반사 방지부로서 기능하다. Since the refractive index increases from the air toward the
전면 전극부(140)의 복수의 전면 전극(141)은 에미터부(121)와 연결되어 있고 복수의 전면 버스바(142)는 에미터부(121) 뿐만 아니라 복수의 전면 전극(141)과도 연결되어 있다.A plurality of
따라서, 복수의 전면 전극(141)은 에미터부(121)와 전기적 및 물리적으로 연결되어 있고, 서로 이격되어 정해진 방향으로 나란히 뻗어있다. 복수의 전면 전극(141)은 에미터부(121) 쪽으로 이동한 전하, 예를 들면, 정공을 수집한다.Accordingly, the plurality of
복수의 전면 버스바(142)는 에미터부(121)와 전기적 및 물리적으로 연결되어 있고 복수의 전면 전극(141)과 교차하는 방향으로 나란하게 뻗어 있다.A plurality of front bus bars 142 are electrically and physically connected to the
각 전면 버스바(142)는 에미터부(121)로부터 이동하는 전하, 즉 캐리어(carrier)(예, 정공)뿐만 아니라 교차하는 복수의 전면 전극(141)에 의해 수집된 전하를 모아서 원하는 방향으로 이동시켜야 되므로, 각 전면 버스바(142)의 폭은 각 전면 전극(141)의 폭보다 크다.Each
본 예에서, 복수의 전면 버스바(142)는 복수의 전면 전극(141)과 동일한 층에 위치하며 각 전면 전극(141)과 교차하는 지점에서 해당 전면 전극(141)과 전기적 및 물리적으로 연결되어 있다.In this example, the plurality of front bus bars 142 are electrically and physically connected to the
따라서, 도 1에 도시한 것처럼, 복수의 전면 전극(141)은 가로 또는 세로 방향으로 뻗어 있는 스트라이프(stripe) 형상을 갖고, 복수의 전면 버스바(142)는 세로 또는 가로 방향으로 뻗어 있는 스트라이프 형상을 갖고 있어, 전면 전극부(140)는 기판(110)의 전면에 격자 형태로 위치한다.1, the plurality of
복수의 전면 버스바(142)는 외부 장치와 연결되어, 수집된 전하를 외부 장치로 출력한다.A plurality of front bus bars 142 are connected to an external device, and output the collected electric charges to an external device.
복수의 전면 전극(141)과 복수의 전면 버스바(142)를 구비한 전면 전극부(140)는 은(Ag)과 같은 적어도 하나의 도전 물질로 이루어져 있다.The
후면 전극부(150)의 복수의 후면 전극(151)은 후면 전계부(172) 위에 위치하여 후면 전계부(172)와 바로 접해 있고, 복수의 전면 전극(141)과 동일하게 서로 이격되어 정해진 방향으로 뻗어 있다. A plurality of
이때, 복수의 후면 전극(151)은 복수의 전면 전극(141)과 동일한 방향으로 뻗어 있다. 이러한 복수의 후면 전극(151)은 후면 전계부(172) 쪽으로 이동한 전하, 예를 들면, 전자를 수집한다.At this time, the plurality of
후면 전극부(150)의 복수의 후면 버스바(152)는 후면 전계부(172) 위에 위치하여 후면 전계부(172)와 접해 있고, 복수의 후면 전극(151)과 교차하는 방향으로 나란하게 뻗어 있다. A plurality of rear bus bars 152 of the
이때, 각 후면 버스바(152)의 연장 방향은 각 전면 버스바(142)의 연장 방향과 동일하며, 기판(110)을 중심으로 각 후면 버스바(152)는 각 전면 버스바(142)와 마주보게 위치할 수 있다.At this time, the extending direction of each
각 후면 버스바(152) 역시 교차하는 복수의 후면 전극(151)에 의해 수집된 전하(에, 전자)를 모아서 원하는 방향으로 이동시키고, 이로 인해, 각 후면 버스바(152)의 폭은 각 후면 전극(151)의 폭보다 크다.Each
이로 인해, 복수의 후면 버스바(152)는 복수의 후면 전극(151)과 동일한 층에 위치하며 각 후면 전극(151)과 교차하는 지점에서 해당 후면 전극(151)과 전기적 및 물리적으로 연결되어 있다.The plurality of rear bus bars 152 are located on the same layer as the plurality of
따라서, 후면 전극부(150) 역시 전면 전극부(140)와 마찬가지로 기판(110)의 후면에서 격자 형태로 위치한다. Accordingly, the
이러한 복수의 후면 전극(151)과 복수의 후면 버스바(152)는 복수의 전면 전극(141)과 복수의 전면 버스바(142) 각각과 동일한 도전성 물질, 예를 들어, 은(Ag)을 함유할 수 있다. 하지만, 후면 전극부(150)는 전면 전극부(140)와 다른 재료로 이루어질 수 있고, 복수의 후면 전극(151)과 복수의 후면 버스바(152) 역시 서로 다른 재료로 이루어질 수 있다.The plurality of
이처럼, 본 예에서 후면 전계부(172)는 복수의 후면 전극(151)과 복수의 후면 버스바(152) 하부에 위치하여 복수의 후면 전극(151)과 복수의 후면 버스바(152)를 따라서 연장되어 있다. In this embodiment, the rear
이로 인해, 전계부(172)는 기판(110)의 후면에 국부적으로 위치하며, 후면 전극부(150)와 같이 격자 형상을 갖고 있다. 따라서, 이미 설명한 것처럼, 기판(110)의 후면에는 후면 전계부(172)가 위치하지 않는 부분이 존재한다. Thus, the
본 예에서, 빛이 주로 입사되는 기판(110)의 전면에 위치한 복수의 전면 전극(141)의 개수가 기판(110)의 전면보다 적은 양의 빛이 입사되는 기판(110)의 후면에 위치한 복수의 후면 전극(151)의 개수보다 적다. 따라서, 인접한 두 전면 전극(141) 간의 간격이 인접한 두 후면 전극(151) 간의 간격보다 크다. The plurality of
위에 기재한 것처럼, 전면 전극부(140)와 후면 전극부(150)는 은(Ag)과 같은 금속 물질을 함유하고 있으므로, 전면 전극부(140)와 후면 전극부(150)가 위치하는 부분은 빛이 투과되지 못한다.Since the
따라서, 기판(110)의 후면보다 많은 빛을 입사 받는 기판(110)의 전면에 위치한 전면 전극(141) 간의 간격이 후면 전극(151) 간의 간격보다 증가하므로, 기판(110)의 전면에서 복수의 전면 전극(141)으로 인해 빛의 입사면이 감소하는 크기를 줄여 기판(110)의 전면으로 입사되는 빛의 양을 증가시킨다.Since the distance between the
대안적인 예에서, 복수의 전면 버스바(142)와 복수의 후면 버스바(152) 중 적어도 하나는 생략 가능하다.In an alternative example, at least one of the plurality of front bus bars 142 and the plurality of rear bus bars 152 may be omitted.
본 예에서, 이러한 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나는 도금법으로 형성될 수 있다.In this example, at least one of the
따라서, 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나가 도금법으로 제조될 때, 도금법으로 제조된 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나는 본 예와 같이 단일막으로 이루어질 수 있지만, 이중막 또는 삼중막과 같은 다중막으로 이루어질 수 있다. 단일막으로 이루어질 경우, 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나는 은(Ag)으로 이루어질 수 있다. Therefore, when at least one of the
도금법으로 제조된 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나가 이중막 구조를 가질 경우, 에미터부(121), 즉 기판(110)의 제2 도전성 타입의 부분과 접해 있거나 후면 전계부(172), 즉, 제1 도전성 타입의 불순물이 고농도도 도핑되어 있는 기판(110)의 부분과 접해 있는 하부막(제1 막)은 니켈(Ni)로 이루어질 수 있고, 하부막 위에 위치한 상부막(제2 막)은 은(Ag)으로 이루어질 수 있다. When at least one of the
또한, 도금법으로 제조된 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나가 삼중막 구조를 가질 경우, 에미터부(121) 또는 후면 전계부(172)와 접해 있는 하부막(제1 막)은 니켈(Ni)로 이루어질 수 있고, 하부막 위에 위치한 중간막(제2 막)은 구리(Cu)로 이루어지며 중간막 위에 위치한 상부막(제 3막)은 은(Ag)이나 주석(Sn)로 이루어질 수 있다. When at least one of the
이때, 도금법으로 제조된 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나가 이중막 일 때, 하부막의 두께는 약 0.5㎛ 내지 약 1㎛일 수 있고 상부막은 약 5㎛ 내지 약 10㎛일 수 있다.At this time, when at least one of the
그리고 도금법으로 제조된 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나가 삼중막 일 때, 하부막과 상부막 각각의 두께는 약 0.5㎛ 내지 약 1㎛일 수 있고, 중간막은 약 5㎛ 내지 약 10㎛일 수 있다. When at least one of the
이때, 하부막은 접해있는 에미터부(121)나 후면 전계부(172)와의 접촉 저항을 감소시켜 접촉 특성을 향상시키기 위한 것이고, 중간막은 비용 절감을 위한 것으로 구리(Cu)와 같이 저렴하면서도 양호한 전도도를 갖는 재료로 이루어질 수 있다. At this time, the lower film is for improving the contact property by reducing the contact resistance with the
중간막이 구리(Cu)로 이루어질 경우, 이 중간막 하부에 위치한 하부막은 실리콘(Si)과의 결합력이 양호한 구리가 실리콘(Si)으로 이루어진 에미터부(121)나 후면 전계부(172) 속으로 침투(흡수)하여 전하의 이동을 방해하는 불순물로서 작용하는 것을 방지한다. When the interlayer is made of copper (Cu), the bottom film located below the interlayer penetrates into the
또한, 상부막은 그 하부에 위치한 막(예, 하부막 또는 중간막)의 산화를 방지하고 상부막 위에 위치하는 리본(ribbon)과 같은 도전성 필름과의 접착력을 향상시키기 위한 것이다. The upper film is intended to prevent the oxidation of a film (for example, a lower film or an interlayer film) located under the upper film and to improve adhesion with a conductive film such as a ribbon located on the upper film.
이처럼, 도금법을 통해 이중막 또는 삼중막으로 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나가 이루어지고, 하부막으로 니켈(Ni)을 이용할 경우, 니켈(Ni)과 에미터부(121)의 실리콘(Si), 즉, 기판(110)의 제2 도전성 타입의 부분의 실리콘과의 결합 또는 니켈(Ni)과 후면 전계부(172)의 실리콘, 즉, 제1 도전성 타입의 불순물이 고농도도 도핑되어 있는 기판(110)의 부분의 실리콘과의 결합에 의해 하부막과 에미터부(121) 사이 또는 하부막과 후면 전계부(172) 사이에는 니켈 규소 화합물(nickel silicide)이 존재한다.As described above, when at least one of the
반면, 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나가 글래스 프릿(glass frit)을 함유한 은 페이스트(Ag paste)나 알루미늄 페이스트(Al paste) 등을 이용한 스크린 인쇄법을 이용하여 형성할 경우, 글래스 프릿이 제1 유전층부(130)나 제2 유전층부(190)를 관통하여 에미터부(121)나 후면 전계부(172)와 접하게 된다.At least one of the
따라서, 전면 전극부(140)와 에미터부(121)가 접하는 부분이나 후면 전극부(150)와 후면 전계부(172)가 접하는 부분에는 글래스 프릿의 성분들 중 적어도 하나, 예를 들어, PbO와 같은 납(Pb) 계열 물질, Bi2O3와 같은 비스무트(Bi) 계열 물질, Al2O3와 같은 알루미늄(Al) 계열 물질, B2O3와 같은 붕소(B) 계열 물질, 주석(Sn) 계열 물질, ZnO와 같은 아연(Zn) 계열 물질, TiO와 같은 티타늄(Ti) 계열 물질 및 P2O5와 같은 인(P) 계열 물질 등 중 적어도 하나가 검출된다.Therefore, at least one of the components of the glass frit, for example, PbO and PbO, may be formed in a portion where the
하지만, 전면 전극부(140)와 후면 전극부(150) 중 적어도 하나가 도금법으로 형성될 경우, 전면 전극(141) 및 전면 버스바(142)와 기판(110)[즉, 에미터부(121)] 사이, 그리고 후면 전극(151) 및 후면 버스바(152)와 기판(110)[즉, 후면 전계부(172)에는 글래스 프릿의 성분이 검출되지 않는다.When at least one of the
이와 같이, 전면 전극부(140)과 후면 전극부(150) 중 적어도 하나가 다층막으로 이루어질 경우, 하부막부터 상부막까지 도금법을 이용하여 차례로 원하는 두께를 갖는 다층막을 형성하게 된다.When at least one of the
도 1에서, 기판(110)에 위치하는 전면 전극(141)의 개수, 전면 버스바(142)의 개수, 후면 전극(151)의 개수 및 후면 버스바(152)의 개수는 한 예에 불과하고, 경우에 따라 변경 가능하다.1, the number of
전면 버스바(142)와 후면 버스바(152)는 각각 에미터부(121)와 후면 전계부(172)에서 전하를 수집하는 기능뿐만 아니라 복수의 전면 전극(141)에 의해 수집된 전하와 복수의 후면 전극(151)에 의해 수집된 전하를 모아서 외부 장치로 출력하기 위한 것이다. The
따라서, 대안적인 예에서, 전면 버스바(142)와 후면 버스바(152) 중 적어도 하나는 제1 유전층부(130)와 제2 유전층부(190) 중 적어도 하나 위에 바로 위치하여 제1 유전층부(130)와 제2 유전층부(190) 중 적어도 하나와 접해 있을 수 있다.Thus, in an alternate example, at least one of the
이미 설명한 것처럼, 기판(110)의 전면과 후면이 제1 및 제2 텍스처링 표면을 갖고 있고, 이로 인해 기판(110)의 표면적이 증가한다.As already described, the front and back surfaces of the
따라서, 각 전면 전극(141)과 접촉하는 에미터부(121)의 면적과 각 후면 전극(151)과 접하는 후면 전계부(172)의 면적이 증가하므로 각 전면 전극(141)와 각 후면 전극(151)의 폭(W11, W12)이 감소하더라도 에미터부(121)와 전면 전극(141)과의 접촉 면적 및 후면 전계부(172)와 후면 전극(151)과의 접촉 면적은 감소하지 않는다. Accordingly, the area of the
따라서, 전면 전극(141) 및 후면 전극(151)의 폭이 감소하더라도 에미터부(121)에서 각 전면 전극(141)으로 이동하는 전하의 양과 후면 전계부(172)에서 각 후면 전극(151)으로 이동하는 전하의 양은 줄지 않는다. Therefore, even if the widths of the
본 실시예에서, 각 전면 전극(141)의 폭(W11)과 각 후면 전극(151)의 폭(W12)은 각각 약 40㎛ 내지 50㎛일 수 있다.In this embodiment, the width W11 of each
이로 인해, 기판(110)의 전면과 후면에서 빛의 입사를 방해하는 전면 전극(141)과 후면 전극(151)의 형성 면적이 감소하므로, 기판(110)의 전면과 후면에서 기판(110)으로 입사되는 빛의 양은 증가한다.As a result, the
하지만, 기판(110)의 전면 및 후면의 제1 텍스처링 표면 및 제2 텍스처링 표면으로 인해, 인접한 전면 전극(141)과 후면 전극(151)으로의 이동을 위해 에미터부(121)와 후면 전계부(172)의 표면을 따라 각각 이동하는 전하의 이동 거리가 증가하게 된다.However, due to the first textured surface and the second textured surface of the front and back sides of the
따라서, 본 실시예의 경우, 에미터부(121)의 표면적 증가와 후면 전계부(172)의 표면적 증가로 늘어난 전하의 이동 거리를 보상하기 위해, 인접한 두 전면 전극(141) 간의 간격(D11)과 인접한 두 후면 전극(151) 간의 간격(D12)을 줄이는 것이 바람직하다.Therefore, in the present embodiment, in order to compensate for the increase in the surface area of the
따라서, 한 예로서, 인접한 두 전면 전극(141) 간의 간격(D11)과 인접한 두 후면 전극(151) 간의 간격(D12)은 각각 약 1.5㎜이상 2.0 ㎜ 미만일 수 있다. Accordingly, as an example, the distance D11 between the adjacent two
이미 설명한 것처럼, 각 전면 전극(141)과 각 후면 전극(151)의 폭(W11, W12)이 감소함에 따라, 인접한 전극간의 간격(D11, D12)이 증가하더라도 기판(110)의 전면과 후면에서 빛의 입사 면적이 감소하지 않는다.As described above, as the widths W11 and W12 of the
이와 같은 구조를 갖는 본 실시예에 따른 태양전지의 동작은 다음과 같다.The operation of the solar cell according to this embodiment having such a structure is as follows.
태양전지로 빛이 조사되어 제1 유전층부(130)와 제2 유전층부(190) 중 적어도 하나를 통해 기판(110)으로 입사되면, 빛 에너지에 의해 기판(110)에서 전자-정공 쌍이 발생한다. When light is irradiated by a solar cell and is incident on the
이때, 기판(110)의 제1 텍스처링 표면 및 제2 텍스처링 표면과 제1 유전층부(130) 및 제2 유전층부(190)에 의해 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 기판(110)으로 입사되는 빛의 양이 증가한다. At this time, the reflection loss of light incident on the
이들 전자와 정공은 기판(110)과 에미터부(121)의 p-n 접합에 의해, n형의 도전성 타입을 갖는 반도체부, 예를 들어, 기판(110)과 p형의 도전성 타입을 갖는 반도체부, 예를 들어, 에미터부(121) 쪽으로 각각 이동한다. These electrons and holes are electrically connected to each other by a pn junction of the
에미터부(121) 쪽으로 이동한 정공은 인접한 복수의 전면 전극(141)과 복수의 전면 버스바(142)에 의해 수집되어 복수의 전면 버스바(142)를 따라 이동하고, 기판(110) 쪽으로 이동한 전자는 후면 전계부(172)를 통과해 인접한 복수의 후면 전극(151)과 복수의 후면 버스바(152)에 의해 수집되어 복수의 후면 버스바(152)를 따라 이동한다. The holes moved toward the
이에, 어느 한 태양전지의 전면 버스바(142)와 인접한 태양전지의 후면 버스바(152)를 도전성 필름과 같은 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.When a
이와 같이, 빛이 입사되는 기판(110)의 전면 및 후면의 표면이 이중 텍스처링 구조를 갖고 있으므로, 입사 면적이 증가하고 복수의 제1 돌출부(11) 및 제2 돌출부(111)로 인한 반사 동작에 의해 빛의 반사량이 감소하여 기판(110) 내부로 입사되는 빛의 양이 증가한다.Since the surfaces of the front and rear surfaces of the
또한, 기판(110)의 전면과 후면에 위치한 제1 유전층부(130)와 제2 유전층부(190)의 굴절률에 의한 반사 방지 효과 이외에도 고정 전하를 이용한 전계 패시베이션 효과 및 수소(H)나 산소(O)를 이용한 표면 패시베이션 효과에 의해 태양전지의 효율이 향상된다.In addition to the effect of preventing the reflection due to the refractive indexes of the first and second
다음, 도 5a 내지 도 5f 및 도 6을 참고로 하여, 본 발명의 한 실시예에 따른 태양전지의 제조 방법에 대하여 설명한다. Next, a method of manufacturing a solar cell according to an embodiment of the present invention will be described with reference to FIGS. 5A to 5F and FIG.
먼저, 기판(110)은 실리콘 블록(block)이나 잉곳(ingot)을 블레이드(blade) 또는 멀티 와이어 소우(multi wire saw)로 슬라이스(slice)하여 제조하는데, 이때 기판(110)에는 기계적 손상층(mechanical damage layer)이 형성된다.First, the
따라서 기계적 손상층으로 인한 태양전지의 특성 저하를 방지하기 위해 습식 식각을 실시하여 기계적 손상층을 제거하는데, 이때, 도 5a에 도시한 바와 같이, 기판(110)의 적어도 한쪽 면에 복수의 제1 돌출부(11)를 포함하는 제1 텍스처링 표면을 형성한다.In order to prevent the degradation of the characteristics of the solar cell due to the mechanical damage layer, wet etching is performed to remove the mechanical damage layer. At this time, as shown in FIG. 5A, Thereby forming a first textured surface including the
제1 텍스처링 표면을 형성하는 공정에 대해 도 6을 참고로 하여 보다 구체적으로 설명하면, 먼저 도 6의 S1 단계와 같이 기판(110)을 준비하고, 기판(110)의 적어도 한쪽 면을 이방성 식각한다. 6, the
이와 같은 이방성 식각은 알칼리(alkaline) 식각액을 이용한 습식 식각으로 실시되며, 알칼리 식각액으로는 수산화 칼륨(KOH)이나 이소프로필 알코올(isopropyl alcohol, IPA)을 사용할 수 있다.Such anisotropic etching is performed by wet etching using an alkaline etching solution, and potassium hydroxide (KOH) or isopropyl alcohol (IPA) can be used as the alkaline etching solution.
이와 같이 이방성 식각이 이루어지면, S2 단계와 같이 기판(110)의 표면이 텍스처링 처리되어 복수의 제1 돌출부(11)를 포함하는 제1 텍스처링 표면이 형성된다.When the anisotropic etching is performed as described above, the surface of the
여기서, 알칼리 식각액의 물질 및 식각 시간 등은 다양하게 결정될 수 있다.Here, the material and the etching time of the alkali etching solution can be variously determined.
이때, 피라미드 형상을 갖는 제1 돌출부(11)의 피크(TP1), 밸리(VP1), 경사면(SP2)의 모서리 부분(EP2)은 각각 매우 뾰족(sharp)하게 형성되며, 경사면(SP2)과 밑면(BP)이 이루는 각(θ1)은 결정질 반도체 기판(110)의 특성에 의해 54.7˚로 형성된다.At this time, the peaks TP1, the valleys VP1, and the corner portions EP2 of the sloped surface SP2 of the
S2 단계 이후, 산(acid) 식각액을 이용한 등방성(isotropic) 식각을 실시하여 복수의 제1 돌출부를 에치백(etch back) 하는 습식 식각을 추가로 실시한다.After the step S2, an isotropic etching using an acid etchant is performed to further wet etch back the plurality of first protrusions.
이때, 산 식각액으로는 0.1L의 불화수소(HF)와 0.6L의 질산(HNO3) 및 10.2L의 초순수(DI)를 혼합한 식각액을 사용하고, 38℃의 온도에서 10분간 4nm/min의 식각 속도로 제1 돌출부(11)를 식각한다.At this time, an etchant mixed with 0.1 L of hydrogen fluoride (HF), 0.6 L of nitric acid (HNO 3 ) and 10.2 L of ultrapure water (DI) was used as the acid etchant and a solution of 4 nm / min The
이와 같은 등방성 식각이 수행되면, 제1 돌출부(11)의 경사면(SP1)의 모서리 부분(EP1)은 점진적으로 식각되어 제1 돌출부(11)의 피크(TP1)의 높이가 점진적으로 하강하고, 제1 돌출부(11)의 경사면(SP1)과 밑면(BP)이 이루는 각도가 54.7˚ 이하로 감소하게 된다. When such isotropic etching is performed, the edge portion EP1 of the inclined plane SP1 of the
이때, 등방성 식각의 시간을 조절하여 밑면(BP) 사이의 각은 45˚이상 54.7˚ 미만 사이의 각을 갖도록 할 수 있다.At this time, the angle between the bottom faces (BP) may be set to be between 45 degrees and 54.7 degrees by adjusting the time of isotropic etching.
이와 같은 등방성 식각에 의해, 제1 돌출부(11)의 피크(TP1)와 경사면(SP1)의 모서리 부분(EP1) 및 밸리(VP1)가 곡면으로 형성된다.By such isotropic etching, the peak TP1 of the
이때, 제1 돌출부(11)의 경사면(SP1)의 모서리 부분(EP1)과 피크(TP1) 및 밸리(VP1)가 갖는 곡면의 직경(R1, R2, R3)는 등방성 식각의 수행 시간을 조절하는 것에 따라 5nm 이상 15nm 이하가 되도록 할 수 있다.At this time, the curved surface diameters R1, R2, R3 of the edge EP1, the peak TP1 and the valley VP1 of the inclined plane SP1 of the
상기한 이중 습식 식각 공정에 의하면, 제1 돌출부(11) 각각은 5㎛ 내지 15㎛의 크기로 형성된다.According to the double wet etching process described above, each of the
이후, S4 단계와 같이, 반응성 이온 식각법(reaction ion etching, RIE) 등과 같은 건식 식각법을 이용하여 제1 돌출부(11)의 표면에 복수의 제2 돌출부(111)를 갖는 제2 텍스처링 표면을 형성한다. Thereafter, as in step S4, a second textured surface having a plurality of
이때, 제2 돌출부(111)는 200㎚ 내지 약 600㎚의 크기로 각각 형성되며, 제2 돌출부(111)들의 수직 단면에 있어서 정점을 연결한 가상선의 길이(a)와 상기 가상선의 시점과 종점을 연결한 직선의 길이(b)의 비율(a/b)이 1.1 내지 1.3가 되도록 제1 돌출부(11)의 표면에 분포한다.At this time, the
본 예에서, 반응성 이온 식각법을 위해 사용되는 식각 가스는 SF6와 Cl2의 혼합 가스일 수 있다.In this example, the etching gas used for reactive ion etching may be a mixed gas of SF 6 and Cl 2 .
제2 텍스처링 표면을 형성한 후에는 기판(110)의 표면 위에 남아있는 잔류물을 제거하는 공정이 추가로 행해질 수 있다. After the second textured surface is formed, a step of removing the residue remaining on the surface of the
이때, 별도의 공정실을 이용하는 대신 제2 텍스처링 표면을 형성하는 공정실에서 건식 가스(즉, 건식 식각법)를 이용해 잔류물을 제거할 수 있으며, 이 경우, 습식 식각법을 이용한 경우보다 제조 시간이 단축된다. In this case, it is possible to remove residues using dry gas (i.e., dry etching) in a process chamber forming a second textured surface instead of using a separate process chamber. In this case, Is shortened.
또한, 습식 식각법을 이용하여 잔류물을 제거할 경우, 제1 텍스처링 표면 및 제2 텍스처링 표면의 요철 형태 등이 변하게 되지만, 건식 식각법을 이용하여 잔류물을 제거할 경우, 제1 텍스처링 표면 및 제2 텍스처링 표면의 요철 형태 등이 유지된다. 따라서, 제1 텍스처링 표면 및 제2 텍스처링 표면에 의한 빛의 반사도 변화가 발생하지 않는다.In addition, when the residue is removed using the wet etching method, the first textured surface and the concavo-convex shape of the second textured surface are changed. However, when the residue is removed using the dry etching method, The concavo-convex shape of the second textured surface, and the like are maintained. Therefore, no change in reflectivity of light due to the first texturing surface and the second texturing surface occurs.
이상에서는 알칼리 식각액을 사용한 이방성 식각 후에 산 식각액을 사용한 등방성 식각을 실시하여 제1 돌출부(11)를 형성하는 것을 예로 들어 설명하였지만, 산 식각액을 사용한 등방성 식각을 실시하는 대신에 후처리 공정으로 AM 솔루션을 적용할 수 있다.In the above description, the first projecting
AM 솔루션은 유기물을 제거하기 위한 세정 공정에서 사용되는 것으로, 기판을 아세톤(Acetone) 내에서 5분 동안 음파(sonic)로 처리하고, 이후 메탄올(Methanol) 내에서 5분 동안 음파로 처리하는 것을 포함할 수 있다.The AM solution is used in a cleaning process to remove organic matter and involves treating the substrate with sonic for 5 minutes in Acetone and then sonication for 5 minutes in methanol can do.
도 7은 제1 텍스처링 표면의 형성 방법에 따른 수소화된 실리콘 질화막의 라이프 타임을 측정한 것이다.FIG. 7 shows the lifetime of a hydrogenated silicon nitride film according to a method of forming a first textured surface.
도 7에서, 비교예 1은 산 식각액을 이용한 습식 공정만으로 제1 텍스처링 표면을 형성한 경우를 나타내고, 비교예 2는 알칼리 식각액을 이용한 습식 공정만으로 제1 텍스처링 표면을 형성한 경우를 나타낸다.In FIG. 7, Comparative Example 1 shows a case where a first textured surface is formed only by a wet process using an acid etchant, and Comparative Example 2 shows a case where a first textured surface is formed only by a wet process using an alkali etchant.
그리고 실시예 1은 알칼리 식각액을 이용한 습식 공정 후에 산 식각액을 이용한 습식 공정으로 제1 텍스처링 표면을 형성한 경우를 나타내고, 실시예 2는 알칼리 식각액을 이용한 습식 공정 후에 AM 솔루션을 적용하여 제1 텍스처링 표면을 형성한 경우를 나타낸다.Example 1 shows a case where a first textured surface is formed by a wet process using an acid etchant after a wet process using an alkali etchant. In Example 2, an AM solution is applied after a wet process using an alkali etchant to form a first textured surface Is formed.
도 7에 도시한 바와 같이, 실시예 1 및 실시예 2에 따라 제1 텍스처링 표면을 형성하면, 비교예 2에 비해 수소화된 실리콘 질화막의 라이프 타임을 증가시킬 수 있으며, 비교예 1과 유사한 수준의 라이프 타임을 갖는 것을 알 수 있다.As shown in FIG. 7, when the first textured surface is formed according to the first and second embodiments, the lifetime of the hydrogenated silicon nitride film can be increased as compared with that of the second comparative example, It can be seen that it has a lifetime.
이와 같이, 기판(110)의 표면에 제1 텍스처링 표면 및 제2 텍스처링 표면을 형성한 후에는, 도 5c에 도시한 것처럼, 기판(110)의 전면에 이온 주입법을 이용하여 해당하는 도전성 타입(즉, 제2 도전성 타입)(예, p형)을 갖는 제1 불순물의 이온(이하, '제1 불순물 이온')이라 주입한다. After forming the first textured surface and the second textured surface on the surface of the
이때, 도전성 타입은 기판(110)의 것과 반대인 제2 도전성 타입일 수 있고, 본 예에서 사용되는 제1 불순물은 붕소(B)일 수 있다. 따라서 제1 불순물 이온은 붕소(B)의 양 이온(B+)일 수 있다. Here, the conductive type may be a second conductive type opposite to that of the
따라서, 노출된 기판(110)의 전면에 제2 도전성 타입을 갖는 제1 불순물 이온이 주입되어, 기판(110)의 전면에 제2 도전성 타입(예, p형)의 불순물부인 제1 불순물부(120)가 형성된다.Accordingly, the first impurity ions having the second conductivity type are implanted into the entire surface of the exposed
그런 다음, 기판(110)의 후면에 다시 이온 주입법을 이용하여 해당하는 도전성 타입(즉, 제1 도전성 타입)(예, n형)을 갖는 제2 불순물의 이온(이하, '제2 불순물 이온')을 주입하여, 기판(110)의 후면에 제2 불순물부(170)를 형성한다. Next, ions of a second impurity (hereinafter referred to as a second impurity ion) having a corresponding conductive type (i.e., first conductivity type) (for example, n-type) are implanted into the rear surface of the
본 예에서 사용되는 제2 불순물은 인(P)일 수 있고, 이로 인해, 제2 불순물 이온은 인(P)의 양 이온(P+)일 수 있다. The second impurity used in this example may be phosphorus (P), whereby the second impurity ion may be a positive ion of phosphorus (P) (P +).
이때, 제1 불순물부(120) 및 제2 불순물부(170)를 형성하기 위한 이온 주입 공정 시 기판(110)의 전면과 후면에서 원하는 부분에만 이온 주입을 실시하기 위한 마스크가 사용될 수 있다. At this time, a mask for performing ion implantation only on desired portions of the front and back surfaces of the
예를 들어, 기판(110)의 전면에 배치되는 마스크는 기판(110)의 전면의 가장자리 부분만을 차단하고 기판(110) 전면의 나머지 부분을 노출하고, 기판(110)의 후면에 배치되는 마스크는 기판(110)의 후면의 가장자리 부분과 후면 전극 및 후면 버스바 영역을 차단하고 기판(110) 후면의 나머지 부분을 노출할 수 있다.For example, the mask disposed on the front surface of the
기판(110) 속에 제1 불순물 이온 및 제2 불순물 이온을 주입하기 위한 이온 주입 에너지는 약 1keV 내지 20keV일 수 있고, 이온 주입 에너지의 크기에 따라 이온 주입 깊이가 정해질 수 있다. The ion implantation energy for implanting the first impurity ions and the second impurity ions into the
따라서, 제1 불순물부(120)를 위한 이온 주입 에너지의 크기와 제2 불순물부(170)의 이온 주입 에너지의 크기는 서로 상이할 수 있다. Therefore, the magnitude of the ion implantation energy for the
한 예로서, p형 불순물 이온을 기판(110) 속에 주입하는 이온 주입 에너지의 크기가 n형 불순물 이온을 기판(110) 속에 주입하는 이온 주입 에너지의 크기보다 클 수 있다.As an example, the magnitude of the ion implantation energy for implanting the p-type impurity ions into the
이때, 제1 불순물부(120)와 제2 불순물부(170)의 형성 순서는 변경 가능하고, 제1 불순물부(120)와 제2 불순물부(170)는 동일한 챔버(chamber)에서 각각 형성되거나 별도의 챔버에서 각각 형성될 수 있다. In this case, the order of forming the
이와 같이, 제1 불순물부(120) 및 제2 불순물부(170)가 형성된 다음, 질소(N2) 분위기나 산소 분위기(O2)에서 기판(110)이 열처리된다. After the
이로 인해, 제1 불순물부(120)와 제2 불순물부(170)가 완전히 활성화된다. 따라서, 제1 불순물부(120)는 기판(110)의 전면에 위치한 에미터부(121)로 형성되어 기판(110)과 p-n 접합을 형성하고, 제2 불순물부(170)는 기판(110)의 후면에 위치한 후면 전계부(172)로 형성된다 As a result, the
즉, 기판(110) 속에 각각 주입된 p형 불순물 이온과 n형 불순물 이온은 침입형 상태(interstitial sate)로 제1 불순물부(120) 및 제2 불순물부(170)를 형성하고 있지만, 열처리로 인한 활성화 공정이 실시되면, 침입형 상태의 불순물 이온이 치환형 상태(substitutional state)로 바뀌게 되고, 이에 따라, 실리콘과 p형 및 n형 불순물 이온의 재배열이 이루어져, 제1 불순물부(120) 및 제2 불순물부(170)는 각각 p형의 에미터부(121)와 n형의 후면 전계부(172)로 기능하게 된다.That is, the p-type impurity ions and the n-type impurity ions respectively injected into the
이때, 에미터부(121)를 형성하기 위해 주입되는 붕소(B)는 후면 전계부(172)를 형성하기 위해 주입되는 인(P)보다 용해도(solubility)가 작기 때문에 제1 불순물부(120)를 안정적으로 활성화시키기 위해서는 제1 불순물부(120) 및 제2 불순물부(120, 170)의 활성화 온도를 제1 불순물부(120)를 기초로 정하는 것이 바람직하다.At this time, the boron (B) implanted to form the
따라서, 본 예에서, 제1 불순물부(120) 및 제2 불순물부(170)를 위한 활성화 온도는 제1 불순물부(120)가 안정적으로 활성화되는 온도, 예컨대 약 1000℃ 내지 2000℃일 수 있고, 열처리 시간은 약 20분 내지 60분일 수 있다.Thus, in this example, the activation temperature for the
이와 같이, 붕소(B)의 활성화가 안정적으로 이루어지는 약 1000℃ 이상의 고온에서 활성화 공정이 행해지므로, 제2 불순물부(170) 뿐만 아니라 제1 불순물부(120)의 활성화가 안정적으로 이루어져 에미터부(121)와 후면 전계부(172)가 효과적으로 형성된다.As described above, since the activation process is performed at a high temperature of about 1000 캜 or more at which the activation of boron (B) is stably performed, activation of the
더욱이, 약 1000℃ 이상의 열처리 공정을 실시하면, 제1 불순물부(120) 및 제2 불순물부(170)를 위한 이온 주입 공정시 발생한 손상 부분이 재결정화되어 습식 식각법 등을 이용한 별도의 손상 부분 제거 공정 없이도 이온 주입 시 발생한 손상 부분이 치유된다.If the heat treatment process is performed at a temperature of about 1000 ° C or more, the damaged portion generated during the ion implantation process for the
또한, 반응성 이온 식각법으로 제2 텍스처링 표면을 형성할 때, 공정 중에 발생한 플라즈마로 인해, 기판(110)의 표면에 손상 부분이 발생한다. In addition, when the second textured surface is formed by the reactive ion etching method, a damaged portion occurs on the surface of the
하지만, 위에 기재한 것처럼, 약 1000℃ 이상의 열처리 공정에 의한 실리콘(Si)의 재결화 현상에 의해 손상 부분이 치유되므로, 역시 별도의 습식 식각법과 같은 별도의 손상 부분 제거 공정이 불필요하게 된다. However, as described above, since the damaged portion is healed by the recrystallization of silicon (Si) by the heat treatment process at about 1000 占 폚 or more, a separate damaged portion removing step such as a separate wet etching method becomes unnecessary.
따라서, 제1 텍스처링 표면 및 제2 텍스처링 표면을 형성한 후 행해질 수 있는 잔류물 제거 공정을 생략할 수 있으며, 기판(110)[또는 에미터부(121)]의 표면에 형성된 손상 부분이 치유되어 에미터부(121)로 입사되는 단파장대의 반사도도 증가하지 않는다.Therefore, the residue removing process that can be performed after the first texturing surface and the second texturing surface are formed can be omitted, and the damaged portion formed on the surface of the substrate 110 (or the emitter portion 121) is healed, The reflectivity of the short wavelength band incident on the
다음, 도 5e에 도시한 것처럼, 기판(110)의 후면에 수소화된 실리콘 질화물(SiNx:H)로 이루어진 제1 유전층(191)을 형성한다. Next, as shown in FIG. 5E, a first
이때, 제1 유전층(191)은 플라즈마 기상 적층법(PECVD, plasma enhanced chemical vapor deposition) 등과 같은 막 적층 공정을 통해 형성될 수 있다. 본 예에서, 제1 유전층(191)의 두께는 70㎚ 내지 100㎚일 수 있다.At this time, the
그런 다음, 도 5f에 도시한 것처럼, 기판(110)의 전면인 에미터부(121) 위와 기판(110)의 후면에 위치한 제1 유전층(191) 위에 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)을 형성한다.5F, a
이때, 제2 유전층(131)은 플라즈마 기상 증착법, 특히 원자층 증착(atomic layer deposition, ALD)법 등을 이용하여 형성될 수 있다.At this time, the
플라즈마 기상 적층법으로 제2 유전층(131)을 형성할 경우, 공정 가스에 의해 노출된 부분에만 막의 적층이 행해지므로, 알루미늄 산화물로 이루어진 제2 유전층(131)은 별도의 플라즈마 기상 적층 공정을 통해 기판(110)의 전면과 후면에 각각 형성될 수 있다.When the
이 경우, 기판(110)의 전면과 후면에 각각 위치하는 제2 유전층(131)은 동일한 공정 조건에서 형성되어 동일한 막 특성을 가지거나 또는 서로 다른 공정 조건에서 형성되어 서로 다른 막 특성을 가질 수 있다.In this case, the
하지만, 원자층 증착법을 이용하여 제2 유전층(131)을 형성할 경우, 한번의 적층 공정으로 기판(110)의 전면뿐만 아니라 후면 및 측면까지 제2 유전층을 형성할 수 있다. However, when the
따라서, 한번의 원자층 증착법을 통해 기판(110)의 전면과 후면에 동시에 제2 유전층(131)을 형성할 수 있다. 이 경우, 기판(110)의 전면과 후면에 각각 위치하는 제2 유전층(131)은 동일한 공정 조건에서 형성되므로, 동일한 막 특성을 가진다. Accordingly, the
본 예에서, 제2 유전층(131)의 두께는 5㎚ 내지 15㎚일 수 있다.In this example, the thickness of the
제2 유전층(131)을 형성하면, 기판(110)의 후면에는 제1 유전층(191) 및 제2 유전층(131)으로 이루어진 제2 유전층부(190)가 형성된다. The
다음, 도 5g에 도시한 것처럼, 플라즈마 기상 적층법 등을 이용하여 기판 전면의 제2 유전층(131) 위에 실리콘 질화물(SiNx:H)로 이루어진 제3 유전층(132)을 약 70㎚ 내지 100㎚의 두께로 형성한다.Next, as shown in FIG. 5G, a third
이에 따라, 기판의 전면에는 제2 유전층(131) 및 제3 유전층(132)으로 이루어진 제1 유전층부(130)가 형성된다. Accordingly, a first
이와 같이, 기판(110)의 전면에 제1 유전층부(130)를 형성하고 기판(110)의 후면에 제2 유전층부(190)를 형성한 후, 제1 유전층부(130)를 관통해 그 하부에 위치한 에미터부(121)와 접하는 복수의 전면 전극(141)과 복수의 전면 버스바(142)로 이루어진 전면 전극부(140)를 형성하고, 제2 유전층부(190)를 관통해 그 하부에 위치한 후면 전계부(172)와 접하는 복수의 후면 전극(151)과 복수의 후면 버스바(152)로 이루어진 후면 전극부(150)를 형성한다.After the
전면 전극부(140)와 후면 전극부(150)를 형성하기 위한 한 예는 도 5h에 도시한 것과 같다.An example of forming the
예를 들어, 기판(110)의 전면과 후면에 각각 레이저 빔을 선택적으로 조사하여 전면 전극부(140)와 후면 전극부(150)가 형성될 위치에, 복수의 제1 개구부(181) 및 제2 개구부(182)를 형성한다. For example, a laser beam is selectively irradiated to the front and back surfaces of the
이때, 복수의 제1 개구부(181)는 제1 유전층부(130)를 관통해 제1 유전층부(130)의 하부에 위치한 에미터부(121)를 노출하고, 복수의 제2 개구부(182)는 제2 유전층부(190)를 관통해 제2 유전층부(190)의 하부에 위치한 후면 전계부(172)를 노출한다.The plurality of
복수의 제1 개구부(181)는 복수의 전면 전극(141)과 복수의 전면 버스바(142)를 위한 개구부이고, 이때, 각 전면 전극(141)을 위한 제1 개구부(181)의 폭은 각 전면 버스바(142)를 위한 제1 개구부(181)의 폭보다 작다. The plurality of
또한, 복수의 제2 개구부(182)는 복수의 후면 전극(151)과 복수의 후면 버스바(152)를 위한 개구부이고, 이때, 각 후면 전극(151)을 위한 제2 개구부(182)의 폭은 각 후면 버스바(152)를 위한 제2 개구부(182)의 폭보다 작다. The plurality of
이때, 복수의 전면 전극(141)를 위한 복수의 제1 개구부(181)의 개수는 복수의 후면 전극(151)를 위한 복수의 제2 개구부(182)의 개수보다 작을 수 있고, 이로 인해, 인접한 2개의 제1 개구부(181)의 간격이 인접한 2개의 제2 개구부(182)의 간격보다 클 수 있다. At this time, the number of the plurality of
또한, 전면 버스바(142)를 위한 제1 개구부(181)의 형성 위치와 후면 버스바(152)를 위한 제2 개구부(181)의 형성 위치는 기판(110)을 중심으로 서로 마주 볼 수 있다.The formation position of the
그런 다음, 복수의 제1 개구부(181)를 통해 노출된 에미터부(121)에 전기 도금법 또는 무전해 도금법 등과 같은 도금법을 이용하여 복수의 전면 전극(141)과 복수의 전면 버스바(142)로 이루어진 전면 전극부(140)를 형성하고, 이와 마찬가지로, 복수의 제2 개구부(182)를 통해 노출된 후면 전계부(172)에 복수의 후면 전극(151)과 복수의 후면 버스바(152)로 이루어진 후면 전극부(150)를 형성한다.A plurality of
대안적인 예에서, 복수의 전면 전극(141)과 복수의 전면 버스바(142), 그리고 복수의 후면 전극(151)과 복수의 후면 버스바(152)는 은(Ag)과 같은 금속 물질을 함유한 금속 페이스트(metal paste)를 제1 개구부(181) 및 제2 개구부(182)에 스크린 인쇄(screen printing)법 등으로 도포한 후 원하는 온도에서 열처리하여 형성될 수 있다.In an alternative example, the plurality of
또 따른 대안적인 예에서, 복수의 전면 전극(141)과 복수의 전면 버스바(142), 그리고 복수의 후면 전극(151)과 복수의 후면 버스바(152)는 은(Ag), 또는 은(Ag)과 알루미늄(Al)를 포함한 금속 물질을 함유한 금속 페이스트를 제1 유전층부(130)와 제2 유전층부(190) 위에 각각 도포하고 건조시킨 후 열처리하는 것에 따라 형성할 수 있다.In yet another alternative embodiment, the plurality of
이때, 복수의 전면 전극부(140)는 제1 유전층부(130)를 관통해야 하고, 복수의 후면 전극부(150)는 제2 유전층부(190)를 관통해야 한다.At this time, the plurality of
따라서, 금속 페이스트는 제1 유전층부(130)와 제2 유전층부(190)를 식각하는 물질(예, PbO)을 함유할 수 있다. 이때, 금속 페이스트에 함유되는 식각 물질의 양과 종류는 제1 유전층부(130)과 제2 유전층부(190)의 두께나 재료 등에 따라 정해질 수 있다. Accordingly, the metal paste may contain a material (e.g., PbO) that etches the first
따라서 제1 유전층부(130)와 제2 유전층부(190) 위에 도포되어 건조된 금속 페이스트 패턴을 열처리하면, 금속 페이스트가 제1 유전층부(130)와 제2 유전층부(190)를 관통하고, 이에 따라 에미터부(121)와 후면 전계부(172)와의 화학적인 결합이 이루어져 에미터부(121)와 전기적 및 물리적으로 연결된 전면 전극부(140)와 전계부(172)와 전기적 및 물리적으로 연결된 후면 전극부(150)가 형성된다.Therefore, when the dried metal paste pattern is coated on the first and second
제1 유전층부(130)와 제2 유전층부(190) 중 적어도 하나가 생략될 때, 제1 유전층부(130)와 제2 유전층부(190)의 관통 동작이 필요 없는 전극부를 형성하는 금속 페이스트는 식각 물질을 함유하지 않거나, 유전층부(130, 190)의 관통에 영향을 미치지 않을 정도의 식각 물질만을 함유할 수 있다.When at least one of the first
다음, 도 8을 참고로 하여 본 발명의 다른 실시예에 따른 태양전지에 대하여 설명한다.Next, a solar cell according to another embodiment of the present invention will be described with reference to FIG.
본 실시예를 설명함에 있어서, 전술한 도 1의 태양전지와 동일한 구성요소에 대하서는 같은 도면 부호를 부여하고 그에 대한 자세한 설명은 생략한다.In describing the present embodiment, the same reference numerals are given to the same components as those of the solar cell of FIG. 1, and detailed description thereof will be omitted.
도 8에 도시한 태양전지와 도 1에 도시한 태양전지를 비교하면, 도 8에 도시한 태양전지는 제1 유전층부(130)와 제2 유전층부(190)가 수소화된 실리콘 산화물(SiOx:H)로 이루어진 실리콘 산화막을 더 포함하는 것에 있어서 차이가 있다. 8 is different from the solar cell shown in FIG. 1 in that the first
도 8을 참조하면, 기판(110)의 전면에 위치한 제1 유전층부(130a)는 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)과 수소화된 실리콘 질화물(SiNx:H)로 이루어진 제3 유전층(132) 뿐만 아니라 제3 유전층(132) 위에 바로 위치하고 수소화된 실리콘 산화물(SiOx:H)로 이루어진 수소화된 실리콘 산화막(133)을 추가로 구비한다. 이로 인해, 제1 유전층부(130a)는 삼중막(131-133) 구조를 갖는다.8, the
또한, 기판(110)의 후면에 위치한 제2 유전층부(190a)는 실리콘 질화물(SiNx:H)로 이루어진 제1 유전층(191)과 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(132) 사이에, 수소화된 실리콘 산화물(SiOx:H)로 이루어진 수소화된 실리콘 산화막(133)을 추가로 구비한다. 따라서, 제2 유전층부(190a) 역시 삼중막(191, 133, 131) 구조를 갖는다.In addition, the second dielectric portion (190a) is a silicon nitride on the back of the substrate 110: second
이와 같이, 제3 유전층(132) 및 제1 유전층(191) 바로 위에 위치한 수소화된 실리콘 산화막(133)은 그 하부에 위치한 제3 유전층(132) 및 제1 유전층(191)에 존재하여 표면 패시베이션 기능을 실행하는 수소(H)가 기판(110)의 반대쪽으로 이동하는 것을 방지한다. The hydrogenated
따라서, 제1 유전층부(130a)와 제2 유전층부(190a)에 각각 위치한 수소화된 실리콘 산화막(133)은 그 하부에 위치하는 제3 유전층(132) 및 제1 유전층(191)을 캡핑(capping)하는 역할을 한다.The hydrogenated
또한, 수소화된 실리콘 산화막(133)은 결함을 치유하는 수소(H)를 함유하고 있다. 이로 인해, 수소화된 실리콘 산화막(133)은 그 속에 함유한 수소(H)가 기판(110)의 표면을 패시베이션 하는 기능을 수행한다.Further, the hydrogenated
따라서, 기판(110)의 전면과 후면에 각각 위치한 수소화된 실리콘 산화막(133)에 의해 기판 표면의 패시베이션 효과는 더욱 향상된다.Therefore, the passivation effect of the substrate surface is further improved by the hydrogenated
이러한 수소화된 실리콘 산화막(133)은 플라즈마 기상 증착(PECVD)법을 이용하여 형성할 수 있다. The hydrogenated
예를 들어, 기판(110)의 후면에 수소화된 실리콘 질화물(SiNx:H)로 이루어진 제1 유전층(191)을 플라즈마 기상 증착법으로 형성한 후, 그 위에 수소화된 실리콘 산화물(SiOx:H)로 이루어진 수소화된 실리콘 산화막(133)을 플라즈마 기상 증착법으로 형성하고, 수소화된 실리콘 산화막(133) 위와 기판(110)의 전면에 위치한 에미터부(121) 바로 위에 알루미늄 산화물(Al2O3)로 이루어진 제2 유전층(131)을 원자층 적층(ALD)법으로 동시에 형성하고, 기판(110)의 전면에 위치한 제2 유전층(131) 위에 플라즈마 기상 증착법을 이용하여 순차적으로 실리콘 질화물(SiNx:H)로 이루어진 제3 유전층(132)과 수소화된 실리콘 산화물(SiOx:H)로 이루어진 수소화된 실리콘 산화막(133)을 형성한다.For example, a first
이러한 제1 유전층부(130a)와 제2 유전층부(190a)의 형성 방법 및 순서를 제외하면, 본 실시예의 태양전지 제조 방법은 도 5a 내지 도 5f에 도시한 태양전지의 제조 방법과 동일하다.The manufacturing method of the solar cell of this embodiment is the same as the manufacturing method of the solar cell shown in Figs. 5A to 5F, except for the method and order of forming the first
수소화된 실리콘 산화물(SiOx:H)로 이루어진 수소화된 실리콘 산화막(133)의 두께는 50㎚ 내지 100㎚일 수 있고, 약 1.5의 굴절률을 가질 수 있다.The thickness of the hydrogenated
이와 같이, 수소화된 실리콘 질화막인 제3 유전층(132)과 제1 유전층(191)이 수소화된 실리콘 산화막(133)에 의해 각각 캅핑되어 이들 막에 의해 행해지는 패시베이션 기능이 향상되고, 또한 수소화된 실리콘 산화막(133)에 의해 행해지는 패시베이션 기능에 의해, 도 8에 도시한 태양전지의 패시베이션 효과가 향상된다. As described above, the third
또한, 제1 유전층부(130a)와 제2 유전층부(190a)에 수소화된 실리콘 산화막(133)이 각각 추가됨에 따라, 기판(110)의 전면과 후면에서 반사 방지 효과가 향상되므로, 기판(110)으로 입사되는 빛의 양이 증가한다. 이로 인해, 태양전지에서 출력되는 전류(Jsc)가 증가한다.In addition, since the hydrogenated
이하, 본 발명의 또 다른 실시예에 따른 태양전지를 도 9 및 도 10을 참조하여 설명한다. Hereinafter, a solar cell according to another embodiment of the present invention will be described with reference to FIGS. 9 and 10. FIG.
도 9는 도 1에 도시한 태양전지의 다른 실시예이고, 도 10은 도 8에 도시한 태양전지의 다른 실시예이다.FIG. 9 shows another embodiment of the solar cell shown in FIG. 1, and FIG. 10 shows another embodiment of the solar cell shown in FIG.
도 9 및 도 10에 각각 도시한 태양전지는 도 1 및 도 5에 각각 도시한 태양전지에 비해, 에미터부(121)와 제1 유전층부(130, 130a) 사이에, 그리고 기판(110)의 후면과 제1 유전층(191) 사이에 실리콘 산화물(SiOx)로 이루어진 실리콘 산화막(180)을 추가로 구비하고 있다. The solar cell shown in Figs. 9 and 10 is different from the solar cell shown in Fig. 1 and Fig. 5, respectively, in that the solar cell is disposed between the
이러한 실리콘 산화막(180)을 제외하면, 도 9 및 도 10에 도시한 태양전지는 도 1 및 도 5에 각각 도시한 태양전지와 동일한 구조를 갖는다.Except for the
따라서, 기판(110)의 전면 바로 위인 에미터부(121) 위와 기판(110)의 후면 바로 위에 실리콘 산화막(180)이 위치하고, 이 실리콘 산화막(180) 바로 위에 제1 유전층부(130, 130a)과 제2 유전층부(190, 190a)가 각각 위치한다.The
이러한 실리콘 산화막(180)은 원하는 화학액에 기판(110)을 침전시켜 형성하는 화학적 산화막으로서, 그 두께는 약 2㎚ 내지 3㎚일 수 있다.The
이러한 실리콘 산화막(180)은 도 5a 내지 도 5f에 도시한 태양전지의 제조 방법에서, 에미터부(121)를 형성한 후 제1 유전층부(130)와 제2 유전층부(190)를 형성하기 전에 형성된다.5A to 5F, after the formation of the
실리콘 산화막(180)은 약 2 내지 4의 Ph 농도를 갖는 질산(NHO3)에 상온 내지 약 70℃의 공정 온도에서 약 5분 내지 30분 동안 기판(110)을 침전시켜 형성된다. 이때, 물이 함유된 질산(NHO3)의 농도, 즉, 물에 함유된 질산(NHO3)의 함량은 약 65% 내지 70%일 수 있다.The
일반적으로 에미터부(121) 위에 제1 유전층부(130, 130a)와 제2 유전층부(190, 190a)를 형성하는 공정 중에, 에미터부(121) 바로 위에는 대기 중에 또는 공정실 내의 산소에 의해 발생하는 자연 산화막(nature oxide layer)이 형성된다.Generally, in the process of forming the first
그런데, 자연 산화막 위에 알루미늄 산화막(Al2O3) 등과 같은 막이 형성될 때, 막 형성을 위한 공정 물질에 함유된 수소(H)가 불안정한 결합을 갖고 있는 자연 산화막과 결합하여 물(H2O)이 형성되거나 수소(H)가 모여서 수소 분자가 형성되므로, 블리스터링(blistering) 현상 등과 같은 문제점이 발생된다.However, when a film such as an aluminum oxide film (Al 2 O 3 ) is formed on a natural oxide film, hydrogen (H) contained in the process material for film formation combines with a natural oxide film having unstable bonds to form water (H 2 O) Or a hydrogen molecule is formed by gathering hydrogen (H), problems such as a blistering phenomenon occur.
하지만, 본 예와 같이, 별도의 화학적 증착법을 이용하여 실리콘 산화막(180)을 기판(110)의 전면과 후면 바로 위에 형성하면, 산소와 수소와의 결합 등에 의해 발생하는 문제점의 발생 빈도가 줄어든다. However, if the
또한, 실리콘 산화막(180)의 산소(O)에 의해 기판(110)의 표면에 존재하는 결합이 안정된 결합으로 바뀌는 패시베이션 기능이 행해져 패시베이션 효과는 더욱더 향상된다.In addition, the passivation function of changing the bond existing on the surface of the
도 9 및 도 10에서 실리콘 산화막(180)은 기판(110)의 전면뿐만 아니라 기판(110)의 후면에도 형성되어 있지만, 대안적인 예에서, 기판(110)의 전면과 후면(110) 중 하나에만 형성될 수 있다. 9 and 10, the
이미 설명한 것처럼, 실리콘 산화막(180)은 기판(110)의 전면과 후면에의 표면 패시베이션 효과를 향상시키고, 자연 산화막으로 인한 문제를 감소하기 위한 것이므로, 이미 설명한 것처럼, 실리콘 산화막(180)의 두께는 두꺼울 필요 없이 약 그 두께는 약 2㎚ 내지 3㎚이면 충분하다.As described above, since the
본 실시예에서는 기판(110)의 전면뿐만 아니라 후면으로도 빛이 입사되는 양면 수광형 태양전지(bifacial solar cell)를 참고로 하여 설명하였지만, 이에 한정되지 않고, 다양한 구조의 태양전지에도 적용 가능하다. In this embodiment, a bifacial solar cell in which light is incident not only on the front surface but also on the rear surface of the
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, It belongs to the scope of right.
Claims (24)
상기 기판의 제1 면에 위치하고, 제2 도전성 타입을 갖는 에미터부;
상기 에미터부 위에 위치한 제1 유전층부;
상기 제1 면의 반대쪽에 위치하는 상기 기판의 제2 면에 위치한 제2 유전층부;
상기 에미터부와 연결되어 있는 제1 전극부; 및
상기 기판과 연결되어 있는 제2 전극부
를 포함하며,
상기 에미터부는 복수의 제1 돌출부를 포함하는 제1 텍스처링 표면과, 상기 제1 돌출부의 표면에 위치하며 상기 제1 돌출부 보다 작은 크기의 복수의 제2 돌출부를 포함하는 제2 텍스처링 표면을 구비하고,
상기 제1 돌출부의 피크는 곡면으로 형성되며,
상기 제2 돌출부는 상기 복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 곡면으로 형성된 피크(peak)에도 위치하고,
상기 제1 돌출부 각각은 5㎛ 내지 15㎛의 크기를 가지며, 상기 제2 돌출부 각각은 200㎚ 내지 600㎚의 크기를 갖고,
상기 제2 유전층부는 상기 기판의 상기 제2 면 위에 위치하는 제1 유전층 및 상기 제1 유전층 위에 위치하는 제2 유전층을 포함하고, 상기 제1 유전층부는 상기 에미터부 위에 위치하는 상기 제2 유전층 및 상기 제2 유전층 위에 위치하는 제3 유전층을 포함하는 태양전지.A substrate having a first conductivity type;
An emitter section located on a first side of the substrate and having a second conductivity type;
A first dielectric layer located above the emitter;
A second dielectric layer positioned on a second surface of the substrate opposite to the first surface;
A first electrode part connected to the emitter part; And
And a second electrode portion
/ RTI >
The emitter portion has a first texturing surface including a plurality of first projections and a second texturing surface located on a surface of the first projections and including a plurality of second projections smaller than the first projections, ,
Wherein a peak of the first protrusion is formed as a curved surface,
Wherein the second protrusion is also located at a peak formed by a curved surface of at least one of the plurality of first protrusions,
Each of the first protrusions has a size of 5 to 15 占 퐉 and each of the second protrusions has a size of 200 to 600 nm,
Wherein the second dielectric layer portion includes a first dielectric layer located on the second side of the substrate and a second dielectric layer positioned over the first dielectric layer, And a third dielectric layer overlying the second dielectric layer.
상기 제1 돌출부의 밸리(valley)는 곡면으로 형성되며, 상기 제2 돌출부는 상기 복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 곡면으로 형성된 밸리(valley)에도 위치하는 태양전지.The method of claim 1,
Wherein a valley of the first protrusion is formed in a curved surface and the second protrusion is also located in a valley formed by a curved surface of at least one of the plurality of first protrusions.
상기 제2 돌출부들의 수직 단면에 있어서 정점을 연결한 가상선의 길이(a)와 상기 가상선의 시점과 종점을 연결한 직선의 길이(b)의 비율(a/b)이 1.1 내지 1.3인 태양전지.3. The method according to claim 1 or 2,
Wherein a ratio (a / b) of a length (a) of an imaginary line connecting apexes in a vertical section of the second projections to a length (b) of a straight line connecting a start point and an end point of the imaginary line is 1.1 to 1.3.
상기 비율(a/b)은 3개 이상의 제2 돌출부들에 대해 측정된 값으로 이루어지는 태양전지.The method of claim 5,
Wherein the ratio (a / b) is a value measured for three or more second protrusions.
상기 제1 유전층 및 상기 제3 유전층은 70㎚ 내지 100㎚의 두께를 갖는 수소화된 실리콘 질화물로 각각 이루어지며, 상기 제2 유전층은 5㎚ 내지 15㎚의 두께를 갖는 알루미늄 산화물로 이루어지는 태양전지.3. The method according to claim 1 or 2,
Wherein the first dielectric layer and the third dielectric layer are each made of hydrogenated silicon nitride having a thickness of 70 nm to 100 nm and the second dielectric layer is made of aluminum oxide having a thickness of 5 nm to 15 nm.
상기 제2 유전층부는 상기 제1 유전층과 상기 제2 유전층 사이에 위치하는 수소화된 실리콘 산화막을 더 포함하며, 상기 수소화된 실리콘 산화막은 50㎚ 내지 100㎚의 두께를 갖는 태양전지.9. The method of claim 8,
Wherein the second dielectric layer portion further comprises a hydrogenated silicon oxide layer positioned between the first dielectric layer and the second dielectric layer, and the hydrogenated silicon oxide layer has a thickness of 50 nm to 100 nm.
상기 기판의 상기 제2 면과 상기 제1 유전층 사이에 위치하는 실리콘 산화막을 더 포함하며, 상기 실리콘 산화막은 2㎚ 내지 3㎚의 두께를 갖는 태양전지.9. The method of claim 8,
And a silicon oxide film located between the second surface of the substrate and the first dielectric layer, wherein the silicon oxide film has a thickness of 2 nm to 3 nm.
상기 제1 텍스처링 표면 및 상기 제2 텍스처링 표면은 상기 기판의 상기 제1 면과 상기 기판의 상기 제2 면에 모두 형성되고, 상기 기판의 상기 제1 면 및 상기 제2 면을 통해 빛이 각각 입사되는 태양전지.9. The method of claim 8,
Wherein the first texturing surface and the second texturing surface are both formed on the first surface of the substrate and the second surface of the substrate and light is incident on the first surface and the second surface of the substrate, Solar cells.
상기 제3 유전층 위에 위치하는 수소화된 실리콘 산화막을 더 포함하며, 상기 수소화된 실리콘 산화막은 50㎚ 내지 100㎚의 두께를 갖는 태양전지.9. The method of claim 8,
And a hydrogenated silicon oxide film located on the third dielectric layer, wherein the hydrogenated silicon oxide film has a thickness of 50 nm to 100 nm.
상기 에미터부와 상기 제2 유전층 사이에 위치하는 실리콘 산화막을 더 포함하며, 상기 실리콘 산화막은 2㎚ 내지 3㎚의 두께를 갖는 태양전지.9. The method of claim 8,
And a silicon oxide film positioned between the emitter layer and the second dielectric layer, wherein the silicon oxide film has a thickness of 2 nm to 3 nm.
산 식각액을 이용한 등방성(isotropic) 식각을 실시하여 상기 복수의 제1 돌출부를 에치백(etch back) 함으로써, 상기 제1 돌출부의 피크를 곡면(curved surface)으로 형성하는 단계;
반응성 이온 식각법(reaction ion etching, RIE)을 사용한 건식 식각 공정을 실시하여, 상기 제1 돌출부보다 작은 크기로 형성된 복수의 제2 돌출부를 포함하는 제2 텍스처링 표면을 상기 제1 돌출부의 표면에 형성하는 단계; 및
이온 주입 공정을 실시하여 상기 제1 텍스처링 표면 및 상기 제2 텍스처링 표면에 불순물 이온을 주입하고, 활성화 공정을 실시하여 에미터부를 형성하는 단계
를 포함하며,
상기 복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 곡면으로 형성된 피크(peak)에도 상기 제2 돌출부를 형성하고,
상기 제1 텍스처링 표면 및 상기 제2 텍스처링 표면을 상기 기판의 제1 면 및 상기 제1 면의 반대 쪽에 위치하는 제2 면에 모두 형성하고, 상기 기판의 제1 면에는 상기 에미터부를 형성하며, 상기 기판의 제2 면에는 후면 전계부를 국부적으로 형성하고,
상기 기판의 제2 면에 제1 유전층(first dielectric layer)을 형성하는 단계;
상기 에미터부 위, 그리고 상기 기판의 제2 면에 위치한 제1 유전층 위에 제2 유전층을 동시에 형성하는 단계;
상기 에미터부 위에 위치한 상기 제2 유전층 위에 제3 유전층을 형성하는 단계; 및
상기 에미터부와 연결되는 제1 전극부 및 상기 후면 전계부와 연결되는 제2 전극부를 형성하는 단계
를 더 포함하는 태양전지의 제조 방법.Performing an anisotropic etching using an alkali etchant to form a first textured surface including a plurality of first projections on at least one side of a substrate;
Performing isotropic etching using an acid etchant to etch back the plurality of first protrusions to form a peak of the first protrusions as a curved surface;
A dry etching process using reactive ion etching (RIE) is performed to form a second textured surface including a plurality of second projections formed to a size smaller than the first projections on the surface of the first projections ; And
Implanting impurity ions into the first textured surface and the second textured surface by performing an ion implantation process, and performing an activation process to form an emitter portion
/ RTI >
The second protrusion is formed at a peak formed by a curved surface of at least one of the plurality of first protrusions,
Wherein the first texturing surface and the second texturing surface are both formed on a first surface of the substrate and on a second surface opposite to the first surface, the emitter portion is formed on a first surface of the substrate, Wherein a back surface electric field portion is locally formed on a second surface of the substrate,
Forming a first dielectric layer on a second side of the substrate;
Simultaneously forming a second dielectric layer over the emitter portion and over a first dielectric layer located on a second side of the substrate;
Forming a third dielectric layer over the second dielectric layer above the emitter; And
Forming a first electrode portion connected to the emitter portion and a second electrode portion connected to the rear electrode portion;
Further comprising the steps of:
상기 복수의 제1 돌출부 중 적어도 하나의 제1 돌출부의 곡면으로 형성된 밸리(valley)에도 상기 제2 돌출부를 형성하는 위치하는 태양전지의 제조 방법.The method of claim 14,
Wherein the second protrusion is formed in a valley formed by a curved surface of at least one first protrusion of the plurality of first protrusions.
상기 에미터부는 제1 불순물 이온을 주입 및 활성화하여 형성하고, 상기 후면 전계부는 상기 제1 불순물 이온의 반대 도전성을 갖는 제2 불순물 이온을 주입 및 활성화하여 형성하며, 상기 제1 불순물 이온 및 상기 제2 불순물 이온의 활성화 공정은 상기 제1 불순물 이온이 활성화되는 1000℃ 내지 2000℃의 온도에서 20분 내지 60분 실시하는 태양전지의 제조 방법.15. The method according to claim 14 or 15,
Wherein the emitter portion is formed by implanting and activating a first impurity ion and the rear surface electric portion is formed by implanting and activating a second impurity ion having an opposite conductivity of the first impurity ion, 2 The activation process of the impurity ion is carried out at a temperature of 1000 ° C to 2000 ° C for 20 minutes to 60 minutes at which the first impurity ion is activated.
상기 건식 식각 공정에 의해 손상된 기판의 제1 면 및 제2 면을 상기 활성화 공정을 이용하여 제거하는 태양전지의 제조 방법.The method of claim 18,
Wherein the first and second surfaces of the substrate damaged by the dry etching process are removed using the activation process.
상기 제1 유전층 및 상기 제3 유전층은 수소화된 실리콘 질화물을 70㎚ 내지 100㎚의 두께로 증착하여 각각 형성하고, 상기 제2 유전층은 알루미늄 산화물을 5㎚ 내지 15㎚의 두께로 증착하여 형성하며, 상기 알루미늄 산화물은 원자층 증착법을 사용하여 증착하는 태양전지의 제조 방법.15. The method according to claim 14 or 15,
Wherein the first dielectric layer and the third dielectric layer are formed by depositing hydrogenated silicon nitride to a thickness of 70 nm to 100 nm and the second dielectric layer is formed by depositing aluminum oxide to a thickness of 5 nm to 15 nm, Wherein the aluminum oxide is deposited using an atomic layer deposition method.
상기 제1 유전층과 상기 제2 유전층 사이, 그리고 상기 제3 유전층 위에 수소화된 실리콘 산화물을 50㎚ 내지 100㎚의 두께로 증착하는 단계를 더 포함하는 태양전지의 제조 방법.22. The method of claim 21,
Further comprising the step of depositing hydrogenated silicon oxide between the first dielectric layer and the second dielectric layer and on the third dielectric layer to a thickness of 50 nm to 100 nm.
상기 제1 유전층을 형성하기 전에, 2 내지 4의 Ph 농도를 갖는 질산에 상기 기판을 5분 내지 30분 동안 침지시켜 2㎚ 내지 3㎚의 두께로 실리콘 산화막을 형성하는 단계를 더 포함하는 태양전지의 제조 방법.22. The method of claim 21,
Further comprising the step of immersing the substrate in nitric acid having a Ph concentration of 2 to 4 for 5 to 30 minutes to form a silicon oxide film to a thickness of 2 nm to 3 nm before forming the first dielectric layer. ≪ / RTI >
상기 후면 전계부는 상기 제2 전극부와 동일한 패턴으로 형성하는 태양전지의 제조 방법.15. The method according to claim 14 or 15,
And the rear surface electric field portion is formed in the same pattern as the second electrode portion.
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