KR101890799B1 - 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR101890799B1
KR101890799B1 KR1020120012539A KR20120012539A KR101890799B1 KR 101890799 B1 KR101890799 B1 KR 101890799B1 KR 1020120012539 A KR1020120012539 A KR 1020120012539A KR 20120012539 A KR20120012539 A KR 20120012539A KR 101890799 B1 KR101890799 B1 KR 101890799B1
Authority
KR
South Korea
Prior art keywords
layer
electrode
insulating layer
disposed
pixel electrode
Prior art date
Application number
KR1020120012539A
Other languages
English (en)
Other versions
KR20130091204A (ko
Inventor
유춘기
최준후
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020120012539A priority Critical patent/KR101890799B1/ko
Priority to US13/589,636 priority patent/US8759836B2/en
Publication of KR20130091204A publication Critical patent/KR20130091204A/ko
Application granted granted Critical
Publication of KR101890799B1 publication Critical patent/KR101890799B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 측면에 따르면, 활성층, 게이트전극, 소스전극과 드레인전극, 상기 활성층과 상기 게이트전극 사이에 배치된 제1절연층, 및 상기 게이트전극과 상기 소스전극과 드레인전극 사이에 배치된 제2절연층과 제3절연층을 포함하는 박막트랜지스터; 투명도전성 산화물을 포함하고, 상기 박막트랜지스터에서 연장된 제1절연층 및 제2절연층 상에 배치되고, 상기 제3절연층에 형성된 개구를 통하여 상기 소스전극과 드레인전극 중 하나와 연결된 화소전극; 상기 게이트전극과 동일층에 배치된 제1전극과, 상기 화소전극과 동일층에 배치된 제2전극을 포함하는 커패시터; 및 상기 소스전극과 드레인전극을 덮고, 개구를 통하여 상기 화소전극을 노출시키는 제4절연층;을 포함하는 박막트랜지스터 어레이 기판을 제공한다.

Description

박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법{Thin-film transistor array substrate, organic light emitting display device comprising the same and manufacturing method of the same}
본 발명은 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법에 관한 것이다.
유기 발광 표시 장치, 액정 표시 장치 등과 같은 평판 표시 장치는 박막 트랜지스터(Thin Film Transistor: TFT), 커패시터, 및 이들을 연결하는 배선 등을 포함한다.
평판 표시 장치가 제작되는 기판은 TFT, 커패시터, 및 배선 등이 미세 패턴으로 이루어지고, 상기 기판의 미세 패턴을 형성하는 데 마스크를 이용하여 패턴을 전사하는 포토 리소그라피(photo-lithography) 공정이 주로 이용된다.
포토 리소그라피 공정에 의하면, 패턴을 형성할 기판 상에 포토레지스트(photoresist)를 균일하게 도포하고, 스테퍼(stepper)와 같은 노광 장비로 포토레지스트를 노광시킨 후, (포지티브(positive) 포토레지스트의 경우) 감광된 포토레지스트를 현상(developing)하는 과정을 거친다. 포토레지스트를 현상한 후에는, 잔존하는 포토레지스트를 이용하여 기판 상의 패턴을 식각(etching)하고, 패턴 형성 후 불필요한 포토레지스트를 제거하는 일련의 과정을 거친다.
본 발명은 제조 공정이 단순하고, 소자특성 및 광효율이 우수한 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 측면에 따르면, 활성층, 게이트전극, 소스전극과 드레인전극, 상기 활성층과 상기 게이트전극 사이에 배치된 제1절연층, 및 상기 게이트전극과 상기 소스전극과 드레인전극 사이에 배치된 제2절연층과 제3절연층을 포함하는 박막트랜지스터; 투명도전성 산화물을 포함하고, 상기 박막트랜지스터에서 연장된 제1절연층 및 제2절연층 상에 배치되고, 상기 제3절연층에 형성된 개구를 통하여 상기 소스전극과 드레인전극 중 하나와 연결된 화소전극; 상기 게이트전극과 동일층에 배치된 제1전극과, 상기 화소전극과 동일층에 배치된 제2전극을 포함하는 커패시터; 및 상기 소스전극과 드레인전극을 덮고, 개구를 통하여 상기 화소전극을 노출시키는 제4절연층;을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
상기 제2전극은 상기 제2절연층과 상기 제3절연층 사이에 배치될 수 있다.
상기 제2절연층은 상기 제1절연층보다 유전율이 클 수 있다.
상기 화소전극은 상기 제2절연층과 상기 제3절연층 사이에 배치될 수 있다.
상기 투명도전성 산화물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zinc oxide: AZO)를 포함하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 화소전극은 반투과 금속층을 더 포함할 수 있다.
상기 반투과 금속층은 은(Ag), 은(Ag) 합금, 알루미늄(Al), 및 알루미늄(Al) 합금에서 선택된 적어도 하나를 포함할 수 있다.
상기 반투과 금속층 상에 투명도전성 산화물을 포함하는 층이 더 배치될 수 있다.
상기 화소전극을 노출시키는, 상기 제3절연층 및 상기 제4절연층에 형성된 개구의 일부가 동일한 식각면을 가질 수 있다.
본 발명의 다른 측면에 의하면, 활성층, 게이트전극, 소스전극과 드레인전극, 상기 활성층과 상기 게이트전극 사이에 배치된 제1절연층, 및 상기 게이트전극과 상기 소스전극과 드레인전극 사이에 배치된 제2절연층과 제3절연층을 포함하는 박막트랜지스터; 투명도전성 산화물을 포함하고, 상기 박막트랜지스터에서 연장된 제1절연층 및 제2절연층 상에 배치되고, 상기 제3절연층에 형성된 개구를 통하여 상기 소스전극과 드레인전극 중 하나와 연결된 화소전극; 상기 게이트전극과 동일층에 배치된 제1전극과, 상기 화소전극과 동일층에 배치된 제2전극을 포함하는 커패시터; 상기 소스전극과 드레인전극을 덮고, 개구를 통하여 상기 화소전극을 노출시키는 제4절연층; 상기 화소전극 상에 배치되고 유기발광층을 포함하는 중간층; 및 상기 중간층 상에 배치된 대향전극;을 포함하는 유기 발광 표시 장치를 제공한다.
상기 대향전극은 상기 유기발광층에서 방출된 광을 반사하는 반사전극일 수 있다.
상기 화소전극은 반투과 금속층을 더 포함할 수 있다.
상기 화소전극 및 상기 제2전극은 상기 제2절연층과 상기 제3절연층 사이에 배치될 수 있다.
상기 중간층의 일부는 상기 제3절연층에 직접 접촉할 수 있다.
본 발명의 또 다른 측면에 의하면, 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막트랜지스터의 활성층을 형성하는 제1마스크공정; 상기 제1마스크공정의 결과물 상에 제1절연층을 형성하고, 상기 제1절연층 상에 제1도전층을 형성하고, 상기 제1도전층을 패터닝하여 게이트전극, 및 커패시터의 제1전극을 형성하는 제2마스크공정; 상기 제2마스크공정의 결과물 상에 제2절연층 및 투명도전성 산화물층을 형성하고, 상기 투명도전성 산화물층을 패터닝하여 화소전극, 및 커패시터의 제2전극을 형성하는 제3마스크공정; 상기 제3마스크공정의 결과물 상에 제3절연층을 형성하고, 상기 제3절연층을 패터닝하여 상기 활성층의 소스영역과 드레인영역을 노출시키는 개구, 및 상기 화소전극에 대응되는 영역의 상기 제3절연층의 일부를 제거하는 제4마스크 공정; 상기 제4마스크공정의 결과물 상에 제2도전층을 형성하고, 상기 제2도전층을 패터닝하여 상기 소스영역과 드레인영역과 접속하는 소스전극과 드레인전극을 형성하는 제5마스크공정; 및 상기 제5마스크공정의 결과물 상에 제4절연층을 형성하고, 상기 화소전극이 노출되도록 상기 제4절연층을 제거하는 제6마스크 공정;을 포함하는 박막트랜지스터 어레이 기판의 제조 방법을 제공한다.
상기 제2마스크 공정 후, 상기 소스영역과 드레인영역에 이온불순물을 도핑할 수 있다.
상기 제3마스크공정에서, 상기 투명도전성 산화물층 상에 반투과 금속층 및 상기 반투과 금속층을 보호하는 보호층을 더 형성할 수 있다.
상기 제4마스크 공정은 상기 화소전극에 대응되는 위치에 반투과부를 포함하는 하프톤 마스크를 사용할 수 있다.
상기 제5마스크 공정에서, 화소전극에 대응되는 영역의 상기 제2도전층을 제거할 시, 상기 화소전극에 대응되는 영역의 상기 제3절연층을 제거하지 않을 수 있다.
상기 제6마스크 공정에서, 상기 제4절연층의 제거 시, 상기 화소전극에 대응되는 영역에 잔존하는 상기 제3절연층을 함께 제거할 수 있다.
상기와 같은 본 발명에 따른 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법에 따르면 다음과 같은 효과를 제공한다.
첫째, 반투과 금속층(115b)을 포함하는 화소전극(115)의 손상을 방지하여 효율적인 공진구조를 형성하 수 있다.
둘째, 게이트절연막과 유전막을 별도의 절연층으로 형성하기 때문에, 각 박막트랜지스터와 커패시터의 소자 특성에 맞는 절연층을 설계할 수 있다.
셋째, 게이트전극의 언더컷과 스캔 신호배선의 리프팅을 방지할 수 있다.
넷째, 6회의 마스크공정으로 상기와 같은 유기 발광 표시 장치를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 개략적으로 도시한 단면도이다.
도 2a는 도 1의 본 실시예에 따른 유기 발광 표시 장치(1)의 제1마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2b는 도 1의 본 실시예에 따른 유기 발광 표시 장치(1)의 제2마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2c는 도 1의 본 실시예에 따른 유기 발광 표시 장치(1)의 제3마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2d 도 1의 본 실시예에 따른 유기 발광 표시 장치(1)의 제4마스크 공정의 결과를 개략적으로 도시한 단면도이다
도 2e는 도 1의 본 실시예에 따른 유기 발광 표시 장치(1)의 제5마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2f는 도 1의 본 실시예에 따른 유기 발광 표시 장치(1)의 제6마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 3은 본 발명의 비교예에 따른 유기 발광 표시 장치(2)를 개략적으로 도시한 단면도이다.
도 4a 내지 4e는 도 3의 비교예에 따른 유기 발광 표시 장치(2)의 제조과정을 개략적으로 도시한 단면도들이다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)를 개략적으로 도시한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치(1)의 기판(10) 상에는 픽셀영역(PXL1), 트랜지스터영역(TR1), 및 커패시터영역(CAP1)이 구비된다.
기판(10)은 유리 기판뿐만 아니라, PET(Polyethylen terephthalate), PEN(Polyethylen naphthalate), 폴리이미드(Polyimide) 등을 포함하는 플라스틱 기판 등의 투명 기판으로 구비될 수 있다.
기판(10) 상에 활성층(211)이 구비된다. 활성층(211)은 비정질 실리콘 또는 결정질 실리콘을 포함하는 반도체로 형성될 수 있다. 활성층(211)은 채널영역(211c)과, 채널영역(211c) 외측에 이온불순물이 도핑된 소스영역(211a) 및 드레인영역(211b)을 포함할 수 있다.
기판(10)과 활성층(211) 사이에 버퍼층(미도시)이 더 구비될 수 있다. 버퍼층(미도시)은 기판(10) 상부에 평활한 면을 형성하고 불순원소가 침투하는 것을 차단하기 위한 것으로, 실리콘질화물 및/또는 실리콘산화물 등으로 단층 또는 복수층으로 형성될 수 있다.
활성층(211) 상에는 게이트 절연막인 제1절연층(12)을 사이에 두고 활성층(211)의 채널영역(211c)에 대응되는 위치에 게이트전극(213)이 구비된다. 게이트전극(213)은, 예를 들어, 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
만약, 게이트전극이 본 실시예와 달리, 후술할 도 3에 도시된 본 발명의 비교예에 따른 유기 발광 표시 장치(2)와 같이, 게이트전극(513, 514)이 투명도전성 산화물을 포함하는 제1층(513)과 저저항 금속을 포함하는 제2층(514)이 포함된 다층으로 형성된다면, 패터닝 시, 제2층(514)과 제1층(513) 사이에 언더컷(undercut)이 발생하여 스텝 커버리지(step coverage)가 나빠질 수 있다. 이 경우, 층간절연막인 제3절연층(16)의 형성 후, 열처리 공정에서 제3절연층(16)에 크랙(crack)이 발생할 수 있다.
또한, 도 3의 제1절연층(12) 상에는, 예를 들어 스캔 신호배선과 같이, 게이트전극(513, 514)과 동일재료의 신호배선(미도시)이 더 형성될 수 있다. 만약, 신호배선(미도시)도 게이트전극(513, 514)와 같이 투명도전성 산화물을 포함하는 제1층(513)과 저저항 금속을 포함하는 제2층(514)이 포함된 다층으로 형성된다면, 투명도전성 산화물을 포함하는 제1층(513)과 직접 접촉하는 제1절연층(12) 사이의 접착상태가 좋지 않아, 제1층(513)이 리프팅(lifting)되는 현상이 발생할 수 있다.
그러나, 본 실시예에 따른 유기 발광 표시 장치(1)에서는 게이트전극(213)과 신호배선(미도시)이 투명도전성 산화물을 통하지 않고 직접 제1절연층(12) 상에 형성되기 때문에, 게이트전극(213)의 패터닝 시 언더컷 발생, 및 신호배선의 리프팅 발생을 방지하여 유기 발광 표시 장치(1)의 불량을 방지할 수 있다.
게이트전극(213) 상에는 제1층간절연막인 제2절연층(14)과 제2층간절연막인 제3절연층(16)이 형성된다.
제3절연층(16) 상에는 개구(C3)를 통하여 활성층(211)의 소스영역(211a) 및 드레인영역(211b)에 각각 접속하는 소스전극(217a) 및 드레인전극(217b)이 구비되고, 제3절연층(16) 상에는 소스전극(217a) 및 드레인전극(217b)을 덮도록 제4절연층(18)이 구비된다.
소스전극(217a) 및 드레인전극(217b) 중 하나는 개구(C2)를 통하여 픽셀영역(PXL1)의 화소전극(115)에 접속된다. 본 실시예에서는 소스전극(217a)이 화소전극(115)에 접속되는 것으로 도시되어 있으나, 이는 예시일 뿐이며, 화소전극(115)은 드레인전극(217b)에 접속될 수 있다.
한편, 본 실시예에 도시된 박막트랜지스터는 소스 전극(217a)과 드레인 전극(217b) 중 하나가 화소전극(115)에 직접 접속된 구동 박막트랜지스터를 도시하고 있으나, 유기 발광 표시 장치(1)는 스위칭 박막트랜지스터 등 다른 박막 트랜지스터를 더 구비할 수 있음은 물론이다.
본 발명의 실시예에 따른 픽셀영역(PXL1)에는 제2절연층(14)과 제3절연층(16)사이에 후술할 커패시터의 제2전극(315)과 동일 재료로 형성된 화소전극(115)이 구비된다.
화소전극(115) 상에는 유기발광층(119)을 포함하는 중간층(120)이 형성되고, 중간층(120) 상에는 공통 전극으로 대향 전극(121)이 형성된다. 본 실시예에 따른 유기 발광 표시 장치(1)의 경우, 화소전극(115)은 애노드로 사용되고, 대향전극(121)은 캐소드로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
유기발광층(119)은 저분자 유기물 또는 고분자 유기물일 수 있다. 유기발광층(119)이 저분자 유기물일 경우, 중간층(120)에는 정공 수송층(hole transport layer: HTL), 정공 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL) 및 전자 주입층(electron injection layer: EIL) 등이 적층될 수 있다. 이외에도 필요에 따라 다양한 층들이 적층 될 수 있다. 이때, 사용 가능한 유기 재료로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N'-디(나프탈렌-1-일)-N(N'-Di(naphthalene-1-yl)-N), N'-디페닐-벤지딘(N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다. 한편, 유기발광층(119)이 고분자 유기물일 경우, 중간층(120)에는 정공 수송층(HTL)이 포함될 수 있다. 정공 수송층은 폴리에틸렌 디히드록시티오펜 (PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용할 수 있다. 이때, 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있다.
유기발광층(119)에서 방출된 광은 기판(10)측으로 방출되거나 또는 기판(10)의 반대측으로 방출될 수 있다. 대향전극(121)이 공통 전극으로 형성되는 경우, 대향전극(121)의 전압 강하에 의해 각 화소에 인가되는 전류의 크기가 달라지는 문제가 있다. 특히, 표시 장치가 대형화 될 수롤 전압 강하도 증가하기 때문에, 대향전극(121)의 저항을 낮게 형성할 필요가 있다.
대향전극(121)의 저항을 낮추기 위한 방법으로, 대향전극(121)의 재료를 저저항 재료로 형성하거나 대향전극(121)의 두께를 두껍게 하는 방법이 있다. 본 실시예에서, 대향전극(121)으로 Al, Mg, Li, Ca, LiF/Ca, 및 LiF/Al에서 선택된 저저항 재료로 형성하고, 이를 소정 두께로 형성하였다. 이때 대향전극(121)은 반사 전극으로 기능할 수 있다.
화소전극(115)이 투명도전성 산화물을 포함하고, 대향전극(121)이 반사전극으로 형성될 경우, 유기발광층(119)에서 방출된 광은 기판(10) 측으로 방출된다.
유기 발광 표시 장치는 광효율이 문제되는 바, 화소전극(115)을 본 실시예와 같이 투명 도전성 산화물을 포함하는 제1층(115a), 반투과 금속층(115b), 및 투명도전성 산화물을 포함하는 제2층(115c)을 포함하는 반투과 전극으로 형성할 수 있다. 화소전극(115)과 대향전극(121)은 각각 반투과 거울 및 반사 거울로 기능함으로써, 유기발광층(119)에서 방출된 광은 대향전극(121)과 반투과 금속층(115b) 사이에서 공진된다.
여기서, 투명도전성 산화물을 포함하는 제1층(115a) 및 제2층(115c)은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium gallium oxide: IGO), 및 알루미늄징크옥사이드(aluminum zinc oxide: AZO)을 포함하는 그룹에서 선택된 적어도 하나 이상을 포함할 수 있다. 제2절연층(14)과 반투과 금속층(115b) 사이에 구비된 제1층(115a)은 제2절연층(14)과 반투과 금속층(115b) 사이의 접착 스트레스를 감소시키고, 중간층(120)과 반투과 금속층(115b) 사이에 구비된 제2층(115c)은 반투과 금속층(115b)과 중간층(120) 사이의 일함수 차이를 줄일 수 있다.
한편, 반투과 금속층(115b)은 은(Ag), 은(Ag) 합금, 알루미늄(Al), 및 알루미늄(Al) 합금에서 선택된 적어도 하나 이상의 재료가 선택될 수 있다. 반사 전극인 대향전극(121)과의 관계에서 공진 미러(mirror)로 작용하기 위해서 반투과 금속층(115b)의 두께는 300Å이하의 두께를 갖는 것이 바람직하다.
특히, 반투과 금속층(115b)이 은(Ag)을 포함할 경우, 반투과 금속층(115b) 형성 후 소스전극(217a) 및 드레인전극(217b)이 형성되기 때문에, 은(Ag)을 포함하는 반투과 금속층(115b)은 소스 전극(217a) 및 드레인 전극(217b)의 식각 시 손상 받을 수 있다.
그러나, 후술하겠지만, 본 실시예에서는 반투과 금속층(115b)을 포함하는 화소전극(115)이 소스전극(217a) 및 드레인전극(217b)의 식각 시, 제3절연층(16)에 의해 덮혀 보호되다가, 소스전극(217a) 및 드레인전극(217b)의 식각 후, 제4절연층(18)과 함께 제거되기 때문에 반투과 금속층(115b)을 포함하는 화소전극(115)의 손상을 방지할 수 있다.
한편, 화소전극(115) 외곽에 형성되며 화소전극(115)을 노출시키는 제3절연층(16)의 개구(C1) 및 제4절연층(18)의 개구(C4)의 일부는 동일한 식각면을 가질 수 있다.
상술한 바와 같이, 본 실시예에 따른 유기 발광 표시 장치(1)는 반투과 금속층(115b)을 포함하는 화소전극(115)의 손상을 방지하여 안정적인 공진구조를 형성함으로써 광효율을 향상시킬 수 있다.
커패시터영역(CAP1)에는 제1절연층(12) 상에, 박막트랜지스터의 게이트전극(213)과 동일 재료로 형성된 커패시터의 제1전극(313)이 형성된다.
제1전극(313) 상에 전술한 화소전극(115)과 동일 재료로 형성된 제2전극(315)이 구비된다. 제2전극(315)은 화소전극(115)과 동일한 투명도전성 산화물로 형성된다.
제1전극(313)과 제2전극(315) 사이에는 유전막인 제2절연층(14)이 구비된다. 전술한 박막트랜지스터의 게이트 절연막으로 기능하는 제1절연층(12)이 유전막으로 사용되지 않고, 제2절연층(14)이 제1절연층(12)과 별도로 커패시터의 유전막으로 사용되기 때문에, 제1절연층(12)은 게이트 절연막의 특성에 맞는 조건으로 형성하고, 제2절연층(14)은 유전막의 특성에 맞는 조건으로 각각 형성할 수 있다.
본 실시예에서 유전막으로 사용되는 제2절연층(14)은 제1절연층(12)보다 유전율이 큰 절연 재료로 형성될 수 있다. 제2절연층(14)은 게이트 절연막을 형성하는 제1절연층(12)과 별개의 층으로 형성되기 때문에, 제1절연층(12)보다 유전율은 큰 재료로 형성됨으로써 정전 용량을 증가시킬 수 있다. 따라서, 커패시터의 면적을 증가시키지 않고도 정전 용량을 증가시킬 수 있기 때문에, 상대적으로 화소 전극(115)의 면적을 크게 만들 수 있어서 유기 발광 표시 장치(1)의 개구율을 증가시킬 수 있다.
이하, 도 2a 내지 2f를 참조하여 본 실시예에 따른 유기 발광 표시 장치(1)의 제조 방법을 설명한다.
도 2a는 본 실시예에 따른 유기 발광 표시 장치(1)의 제1마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2a를 참조하면, 기판(10) 상에 반도체층(미도시)을 형성하고, 반도체층(미도시)을 패터닝하여 박막트랜지스터의 활성층(211)을 형성한다.
상기 도면에는 도시되어 있지 않지만, 기판(10)상에는 반도체층(미도시)이 증착되고, 반도체층(미도시) 상에 포토레지스터(미도시)가 도포된 후, 제1포토마스크(미도시)를 이용한 포토리소그라피 공정에 의해 반도체층(미도시)이 패터닝된다. 패터닝 결과, 전술한 활성층(211)이 형성된다. 포토리소그라피에 의한 제1마스크 공정은 제1포토마스크(미도시)에 노광장치(미도시)로 노광 후, 현상(developing), 식각(etching), 및 스트립핑(stripping) 또는 에싱(ashing) 등과 같은 일련의 공정을 거쳐 진행된다.
반도체층(미도시)은 비정질 실리콘(amorphous silicon) 또는 결정질 실리콘(poly silicon)으로 구비될 수 있다. 이때, 결정질 실리콘은 비정질 실리콘을 결정화하여 형성될 수도 있다. 비정질 실리콘을 결정화하는 방법은 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등 다양한 방법에 의해 결정화될 수 있다.
도 2b는 본 실시예에 따른 유기 발광 표시 장치(1)의 제2마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2b를 참조하면, 도 2a의 제1마스크 공정의 결과물 상에 제1절연층(12)과 제1도전층(미도시)을 차례로 적층한 후, 제1도전층(미도시)을 패터닝한다.
제1절연층(12) SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST 및 PZT에서 선택된 무기 절연막으로 형성될 수 있고, 제1도전층(미도시)은 전술한 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 단층 또는 다층으로 형성할 수 있다.
패터닝 결과, 제1절연층(12) 상에 게이트전극(213)과 커패시터의 제1전극(313)이 형성된다. 제1절연층(13)은 박막트랜지스터의 게이트 절연막으로는 기능하지만, 커패시터의 유전막으로는 기능하지 않는다. 따라서, 제1절연층(12)은 커패시터의 특성을 고려할 필요 없이 박막트랜지스터의 특성만 고려하여 재료 및 두께 등을 선택할 수 있다.
한편, 본 실시예에서, 게이트전극(213)이 투명도전성 산화물을 포함하는 층 없이 전술한 저저항 금속을 포함하는 층으로만 형성되기 때문에, 게이트전극(213)의 패터닝 시 언더컷 발생을 방지할 수 있다. 또한, 스캔 신호배선과 같이, 게이트전극(213)과 동일재료의 신호배선(미도시)이 제1절연층(12) 상에 직접 형성되기 때문에, 신호배선의 패터닝에 의한 리프팅 발생을 방지할 수 있다.
제2마스크 공정 후, 활성층(211)에 이온 불순물이 도핑(Doping)된다. 이온 불순물은 B 또는 P 이온을 도핑할 수 있는데, 1×1015 atoms/㎠ 이상의 농도로 활성층(211)을 타겟으로 하여 도핑한다. 게이트 전극(213)을 셀프-얼라인(self-align) 마스크로 사용하여 활성층(211)에 이온 불순물을 도핑함으로서 활성층(211)은 이온 불순물이 도핑된 소스 및 드레인 영역(211a, 211b)과, 그 사이에 채널 영역(211c)을 구비하게 된다.
한편, 상기 도면에는 상세히 도시하지 않았으나 제2마스크 공정에서 제1도전층(미도시)을 패터닝하여 게이트 전극(213)과 연결되는 스캔 라인과 같은 배선을 함께 형성할 수 있다.
도 2c는 본 실시예에 따른 유기 발광 표시 장치(1)의 제3마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2c를 참조하면, 도 2b의 제2마스크 공정의 결과물 상에 제2절연층(14) 및 투명도전성 산화물층(미도시)을 형성하고, 투명도전성 산화물층(미도시)을 패터닝한다.
패터닝 결과, 화소전극(115) 및 커패시터의 제2전극(315)이 형성된다. 여기서, 화소전극(115)은 투명 도전성 산화물을 포함하는 제1층(115a), 반투과 금속층(115b), 및 투명도전성 산화물을 포함하는 제2층(115c)을 포함하는 반투과 전극으로 형성할 수 있다.
제2절연층(14)은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST 및 PZT에서 선택된 무기 절연막으로 형성될 수 있다. 제2절연층(14)은 전술한 바와 같이 게이트 절연막으로 사용되지 않고 유전막으로서만 사용되므로, 게이트 절연막으로 사용되는 제1절연층(12)보다 유전율이 높은 재료로 형성될 수 있다.
도 2d는 본 실시예에 따른 유기 발광 표시 장치(1)의 제4마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2d를 참조하면, 도 2c의 제3마스크 공정의 결과물 상에 제3절연층(16)을 형성하고, 제3절연층(16)을 패터닝하여 화소전극(115) 상에 제3절연층(16)의 일부 두께를 제거하는 개구(C1), 화소전극(115)과 소스전극(217a) 및 드레인전극(217b) 중 하나를 연결하는 개구(C2), 활성층(211)의 소스영역(211a) 및 드레인영역(211b)의 일부를 노출시키는 개구(C3)를 형성한다.
위와 같은 개구(C1~C3)들은 광투과부(M1), 반투과부(M2) 및 광차단부(M3)를 포함하는 하프톤(half-tone) 마스크(M)를 이용하여 형성된다. 상세히, 광투과부(M1)에 대응되는 영역에 화소전극(115)과 소스전극(217a) 및 드레인전극(217b) 중 하나를 연결하는 개구(C2)와, 활성층(211)의 소스영역(211a) 및 드레인영역(211b)의 일부를 노출시키는 개구(C3)를 형성하고, 반투과부(M2)에 대응되는 영역에 화소전극(115) 상의 제3절연층(16)의 일부 두께를 제거하는 개구(C1)를 형성한다. 여기서, 화소전극(115)을 완전히 노출시키지 않고 제3절연층(16)의 일부 두께를 화소전극(115) 상에 남겨둠으로써 화소전극(115)의 손상을 방지할 수 있다.
도 2e은 본 실시예에 따른 유기 발광 표시 장치(1)의 제5마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2e를 참조하면, 도 2e의 제4마스크 공정의 결과물 상에 제2도전층(미도시)을 형성하고, 패터닝 결과 소스전극(217a)과 드레인전극(217b)이 형성된다.
제2도전층(미도시)으로는 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 니켈(Li), 칼슘(Ca), 몰리브덴(Mo), 타이타늄(Ti), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속으로 단층 또는 다층으로 형성될 수 있다.
소스전극(217a) 및 드레인전극(217b) 중 하나는 화소전극(115)과 개구(C2)를 통하여 전기적으로 연결된다. 소스전극(217a) 및 드레인전극(217b)은 화소전극(115) 형성 후 패터닝 되기 때문에, 화소전극(115)과 연결되는 소스전극(217a) 또는 드레인전극(217b)의 접속부는 화소전극(115) 위에 형성된다.
한편, 제5마스크 공정에서 소스전극(217a)과 드레인전극(217b)이 식각되는 동안 화소전극(115)은, 화소전극(115)을 덮고 있는 제3절연층(16)에 의해 보호되고 있으므로, 화소전극(115)의 손상을 방지할 수 있다
도 2f는 본 실시예에 따른 유기 발광 표시 장치(1)의 제6마스크 공정의 결과를 개략적으로 도시한 단면도이다.
도 2f를 참조하면, 도 2e의 제5마스크 공정의 결과물 상에 제4절연층(18)을 형성한 후, 화소전극(115) 상부를 노출시키는 개구(C4)를 형성한다.
제4절연층(18)은 단층의 유기절연막, 또는 무기절연막과 유기절연막이 함께 구비될 수 있다. 제4절연층(18)은 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다.
화소전극(115)의 상부를 노출하기 위하여 제4절연층(18)을 제거하는 제6마스크 공정에서, 동일 포토마스크로 화소전극(115)에 대응되는 영역에 잔존하는 제3절연층(16)이 함께 제거된다. 따라서, 화소전극(115) 외곽에 형성되어 화소전극(115)을 노출시키는 제3절연층(16)의 개구(C1) 및 제4절연층(18)의 개구(C4)의 일부는 동일한 식각면을 가질 수 있다.
상술한 바와 같이, 본 실시예에 따른 유기 발광 표시 장치(1)의 제조 방법에 따르면, 마지막 마스크 공정에서 화소전극(115)을 보호하는 제3절연층(16)을 제거함으로써, 소스전극(217a)과 드레인전극(217b)이 식각되는 동안 화소전극(115)의 손상을 방지할 수 있다. 따라서, 안정적인 공진구조를 형성함으로써 광효율을 향상시킬 수 있다.
도 3은 본 발명의 비교예에 따른 유기 발광 표시 장치(2)를 개략적으로 도시한 단면도이다.
도 3을 참조하면, 비교예에 따른 유기 발광 표시 장치(2)는 픽셀영역(PXL2), 트랜지스터영역(TR2), 및 커패시터영역(CAP2)을 구비한다.
트랜지스터영역(TR2)에서 게이트전극(513, 514)이 투명도전성 산화물을 포함하는 제1층(513)과 저저항 금속을 포함하는 제2층(514)으로 구성되기 때문에, 패터닝 시, 제2층(514)과 제1층(513) 사이에 언더컷(undercut)이 발생하여, 스텝 커버리지(step coverage)가 나빠질 수 있다. 따라서, 층간절연막인 제3절연층(16)의 형성 후, 열처리 공정에서 제3절연층(16)에 크랙(crack)이 발생할 수 있다.
또한, 제1절연층(12) 상에 신호배선(미도시)이 게이트전극(513, 514)과 동일재료로 형성될 경우, 투명도전성 산화물을 포함하는 제1층(513)과 제1절연층(12) 사이의 접착상태가 좋지 않아, 제1층(513)이 리프팅(lifting)되는 현상이 발생할 수 있다.
픽셀영역(PXL2)에서 게이트전극(513, 514)과 동일층에 동일재료로 화소전극(413, 414)이 형성된다.
본 비교예에서 화소전극(413, 414)의 외곽을 덮는 제3절연층(16)과 제4절연층(18)의 식각면은 완전히 이격되어 있다. 즉, 제3절연층(16)의 패터닝 시 화소전극(413, 414)이 완전히 노출되기 때문에, 소스전극(517a) 및 드레인전극(517b)의 식각 시 화소전극(413, 414)의 제2층(414)이 같이 식각되된다. 따라서, 화소전극(413, 414)이 최종 공정까지 보호되지 못한다. 더욱이, 화소전극(413, 414)의 제1층(413)이 투명 도전성 산화물을 포함하는 제1층(413a), 반투과 금속층(413b), 및 투명도전성 산화물을 포함하는 제2층(413c)을 포함하는 반투과 전극으로 형성된 경우, 손상이 더 심각하다.
커패시터영역(CAP2)에서, 제3절연층(16)이 제2전극(613, 614)의 외곽을 덮도록 형성하고, 제1전극(611)의 외곽(611c)에는 이온불순물이 도핑되지 않은 영역이 형성되어 커패시터의 저항이 커지고, 신호전달 품질이 저하된다.
도 4a 내지 4e는 도 3의 비교예에 따른 유기 발광 표시 장치(1)의 제조과정을 개략적으로 도시한 단면도들이다.
도 4a를 참조하면, 기판(10) 상에 이온불순물이 도핑되지 않은 활성층(511)과, 이온불순물이 도핑되지 않은 커패시터의 제1전극(611)이 형성된다.
도 4b를 참조하면, 투명도전성 산화물을 포함하는 층(미도시)과 저저항금속을 포함하는 층(미도시)을 차례로 적층한 후 패터닝하여, 화소전극(413, 414), 게이트전극(513, 514), 및 커패시터의 제1전극(613, 614)을 각각 형성하고, 제1차 도핑을 실시한다.
그 결과, 활성층(511)은 이온불순물이 도핑된 소스 및 드레인영역(511a, 511b)과, 채널영역(511c)을 구비하게 된다. 제2전극(613, 614)은 차단마스크로 기능하기 때문에, 제2전극(613, 614)에 막힌 제1전극(611)은 도핑되지 않는다.
게이트전극(513, 514)은 패터닝 시, 투명도전성 산화물을 포함하는 제1층(513)과 저저항 금속을 포함하는 제2층(514) 사이에 언더컷이 발생하여, 스텝 커버리지(step coverage)가 나빠질 수 있다. 또한, 신호배선(미도시)이 게이트전극(513, 514)과 동일재료로 형성될 경우, 제1층(513)과 제1절연층(12) 사이의 접착상태가 좋지 않아, 제1층(513)이 리프팅(lifting)되는 현상이 발생할 수 있다.
한편, 화소전극(413, 414)의 제1층(413)은 투명도전성 산화물을 포함하는 제1층(413a), 반투과 금속층(413b), 및 투명도전성 산화물을 포함하는 제2층(413c)을 포함하는 반투과 전극으로 형성될 수 있다.
도 4c를 참조하면, 제3절연층(16)을 형성하고 화소전극(413, 414)를 노출시키는 개구(C5), 화소전극(413, 414)과 소스전극(517a) 또는 드레인전극(517b)을 연결하는 개구(C6), 활성층(511)의 소스영역(511a) 및 드레인영역(511b)의 일부를 노출시키는 개구(C7), 및 제2전극(613, 614)를 노출시키는 개구(C8)를 형성한다. 이때, 제3절연층(16)은 상부전극(613, 614) 전체를 노출시키지 않고 가장자리를 약간 덮는(cladding) 방식으로 개구(C8)를 형성한다.
도 4d를 참조하면, 도 4c의 제3마스크 공정의 결과물 상에 제2도전층(미도시)이 전술한 개구(C5~C8)를 메우며 적층된 후 패터닝되어 소스전극(517a)과 드레인전극(517b)이 형성된다. 이때, 화소전극(413, 414)의 제2층(414)과 제2전극(613, 614)의 제2층(614)이 함께 제거된다. 따라서, 화소전극(413, 414)이 최종 공정까지 보호되지 못한다. 더욱이 화소전극(413, 414)의 제1층(413)이 투명 도전성 산화물을 포함하는 제1층(413a), 반투과 금속층(413b), 및 투명도전성 산화물을 포함하는 제2층(413c)을 포함하는 반투과 전극으로 형성된 경우, 손상이 더 심각하다.
제3절연층(16)이 제2전극(613, 614)의 제2층(614)의 가장자리를 덮고 있기 때문에, 제3절연층(16)으로 덮힌 제2전극(613, 614)의 제2층(614)이 잔존하게 된다. 그 후 제2차 도핑이 실시된다. 2차 도핑 후 제1전극(611)의 가운데 부분(611a)은 도핑되지만, 잔존하는 제2층(614)에 대응되는 제1전극(611)의 가장자리 부분(611c)은 도핑되지 않는다. 따라서, 커패시터영역의 저항을 증가시켜 신호 품질을 떨어뜨린다.
도 4e를 참조하면, 제4마스크 공정의 결과물 상에, 제4절연층(18)을 적층한 후, 제4절연층(18)을 패터닝하여 화소전극(413, 414)의 제1층(413)의 상부를 노출시키는 개구(C9)가 형성된다.
따라서, 본 비교예에 따르면, 화소전극(413, 414)이 최종 공정까지 보호되지 못하여 표시 품질을 떨어뜨리고, 커패시터의 제1전극(611)의 가장자리 부분에 비도핑영역이 발생하여 커패시터의 저항을 증가시킨다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
1: 유기 발광 표시 장치
10: 기판 12: 제1절연층
14: 제2절연층 16: 제3절연층
18: 제4절연층 115: 화소전극
119: 유기발광층 120: 중간층
121: 대향전극 211: 활성층
211a: 소스영역 211b: 드레인영역
211c: 채널영역 213: 게이트전극
217a: 소스전극 217b: 드레인전극
313: 제1전극 315: 제2전극
C1, C2, C3, C4: 개구 PXL1: 픽셀영역
TR1: 트랜지스터영역 CAP1: 커패시터영역

Claims (20)

  1. 기판;
    상기 기판 상에 위치하고, 활성층, 게이트전극, 소스전극과 드레인전극, 상기 활성층과 상기 게이트전극 사이에 배치된 제1절연층, 및 상기 게이트전극과 상기 소스전극과 드레인전극 사이에 배치된 제2절연층과 제3절연층을 포함하는 박막트랜지스터;
    상기 박막트랜지스터와 상기 기판에서 수평방향으로 이격되어 위치하고, 상기 기판에서 수직방향으로 순차로 적층된 투명도전성 산화물을 포함하는 제1층, 반투과 금속층, 투명도전성 산화물을 포함하는 제2층을 포함하고, 상기 박막트랜지스터에서 연장된 제1절연층 및 제2절연층 상에 배치되고, 상기 제3절연층에 형성된 개구를 통하여 상기 소스전극과 드레인전극 중 하나와 연결된 화소전극;
    상기 게이트전극과 동일층에 배치된 제1전극과, 상기 화소전극과 동일층에 배치된 제2전극과, 상기 제1전극과 상기 제2전극 사이에 배치된 상기 제2절연층을 포함하는 커패시터; 및
    상기 소스전극과 드레인전극을 덮고, 개구를 통하여 상기 화소전극을 노출시키는 제4절연층;을 포함하고,
    상기 제2절연층은 상기 제1절연층보다 유전율이 큰 박막트랜지스터 어레이 기판.
  2. 제 1 항에 있어서,
    상기 제2전극은 상기 제2절연층과 상기 제3절연층 사이에 배치된 박막트랜지스터 어레이 기판.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 화소전극은 상기 제2절연층과 상기 제3절연층 사이에 배치된 박막트랜지스터 어레이 기판.
  5. 제 1 항에 있어서,
    상기 투명도전성 산화물은 인듐틴옥사이드(indium tin oxide: ITO), 인듐징크옥사이드(indium zinc oxide: IZO), 징크옥사이드(zinc oxide: ZnO), 인듐옥사이드(indium oxide: In2O3), 인듐갈륨옥사이드(indium galium oxide: IGO), 및 알루미늄징크옥사이드(aluminium zinc oxide: AZO)를 포함하는 그룹에서 선택된 적어도 하나 이상을 포함하는 박막트랜지스터 어레이 기판.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 반투과 금속층은 은(Ag), 은(Ag) 합금, 알루미늄(Al), 및 알루미늄(Al) 합금에서 선택된 적어도 하나를 포함하는 박막트랜지스터 어레이 기판.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 화소전극을 노출시키는, 상기 제3절연층 및 상기 제4절연층에 형성된 개구의 일부가 동일한 식각면을 갖는 박막트랜지스터 어레이 기판.
  10. 기판;
    상기 기판 상에 위치하고, 활성층, 게이트전극, 소스전극과 드레인전극, 상기 활성층과 상기 게이트전극 사이에 배치된 제1절연층, 및 상기 게이트전극과 상기 소스전극과 드레인전극 사이에 배치된 제2절연층과 제3절연층을 포함하는 박막트랜지스터;
    상기 박막트랜지스터와 상기 기판에서 수평방향으로 이격되어 위치하고, 상기 기판에서 수직방향으로 순차로 적층된 투명도전성 산화물을 포함하는 제1층, 반투과 금속층, 투명도전성 산화물을 포함하는 제2층을 포함하고, 상기 박막트랜지스터에서 연장된 제1절연층 및 제2절연층 상에 배치되고, 상기 제3절연층에 형성된 개구를 통하여 상기 소스전극과 드레인전극 중 하나와 연결된 화소전극;
    상기 게이트전극과 동일층에 배치된 제1전극과, 상기 화소전극과 동일층에 배치된 제2전극과, 상기 제1전극과 상기 제2전극 사이에 배치된 상기 제2절연층을 포함하는 커패시터;
    상기 소스전극과 드레인전극을 덮고, 개구를 통하여 상기 화소전극을 노출시키는 제4절연층;
    상기 화소전극 상에 배치되고 유기발광층을 포함하는 중간층; 및
    상기 중간층 상에 배치된 대향전극;을 포함하고,
    상기 제2절연층은 상기 제1절연층보다 유전율이 큰 유기 발광 표시 장치.
  11. 제 10 항에 있어서,
    상기 대향전극은 상기 유기발광층에서 방출된 광을 반사하는 반사전극인 유기 발광 표시 장치.
  12. 삭제
  13. 제 10 항에 있어서,
    상기 화소전극 및 상기 제2전극은 상기 제2절연층과 상기 제3절연층 사이에 배치된 유기 발광 표시 장치.
  14. 제 10 항에 있어서,
    상기 중간층의 일부는 상기 제3절연층에 직접 접촉하는 유기 발광 표시 장치.
  15. 기판 상에 반도체층을 형성하고, 상기 반도체층을 패터닝하여 박막트랜지스터의 활성층을 형성하는 제1마스크공정;
    상기 제1마스크공정의 결과물 상에 제1절연층을 형성하고, 상기 제1절연층 상에 제1도전층을 형성하고, 상기 제1도전층을 패터닝하여 게이트전극, 및 커패시터의 제1전극을 형성하는 제2마스크공정;
    상기 제2마스크공정의 결과물 상에 상기 제1절연층보다 유전율이 큰 제2절연층 및 투명도전성 산화물층을 포함하는 제1층, 반투과 금속층, 투명도전성 산화물층을 포함하는 제2층을 형성하고, 상기 제1층, 반투과 금속층, 및 제2층을 패터닝하여 화소전극, 및 커패시터의 제2전극을 형성하는 제3마스크공정;
    상기 제3마스크공정의 결과물 상에 제3절연층을 형성하고, 상기 화소전극에 대응되는 위치에 반투과부를 포함하는 하프톤 마스크를 사용하여 상기 제3절연층을 패터닝하여 상기 활성층의 소스영역과 드레인영역을 노출시키는 개구, 및 상기 화소전극에 대응되는 영역의 상기 제3절연층의 두께가 얇아지도록 일부를 제거하는 제4마스크 공정;
    상기 제4마스크공정의 결과물 상에 제2도전층을 형성하고, 상기 제2도전층을 패터닝하여 상기 소스영역과 드레인영역과 접속하는 소스전극과 드레인전극을 형성하는 제5마스크공정; 및
    상기 제5마스크공정의 결과물 상에 제4절연층을 형성하고, 상기 화소전극이 노출되도록 상기 화소전극 상에 잔존하는 제3절연층과 상기 제4절연층을 제거하는 제6마스크 공정;을 포함하는 박막트랜지스터 어레이 기판의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제2마스크 공정 후, 상기 소스영역과 드레인영역에 이온불순물을 도핑하는 박막트랜지스터 기판의 제조 방법.
  17. 삭제
  18. 삭제
  19. 제 15 항에 있어서,
    상기 제5마스크 공정에서, 화소전극에 대응되는 영역의 상기 제2도전층을 제거할 시, 상기 화소전극에 대응되는 영역의 상기 제3절연층을 제거하지 않는 박막트랜지스터 어레이 기판의 제조 방법.
  20. 삭제
KR1020120012539A 2012-02-07 2012-02-07 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법 KR101890799B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120012539A KR101890799B1 (ko) 2012-02-07 2012-02-07 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
US13/589,636 US8759836B2 (en) 2012-02-07 2012-08-20 Thin film transistor array substrate, organic light-emitting display device including the same and method of manufacturing the thin film transistor array substrate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120012539A KR101890799B1 (ko) 2012-02-07 2012-02-07 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20130091204A KR20130091204A (ko) 2013-08-16
KR101890799B1 true KR101890799B1 (ko) 2018-08-23

Family

ID=48902134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120012539A KR101890799B1 (ko) 2012-02-07 2012-02-07 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US8759836B2 (ko)
KR (1) KR101890799B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103034365B (zh) * 2012-12-13 2016-03-09 北京京东方光电科技有限公司 触控显示电路结构及其驱动方法、阵列基板和显示装置
KR102124044B1 (ko) 2013-05-23 2020-06-18 삼성디스플레이 주식회사 박막 트랜지스터 기판, 그 제조방법 및 이를 포함하는 유기 발광 디스플레이 장치
KR102080009B1 (ko) * 2013-05-29 2020-04-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
KR102100373B1 (ko) * 2013-10-04 2020-04-14 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102137474B1 (ko) * 2013-10-18 2020-07-27 삼성디스플레이 주식회사 패드 전극 구조물 및 상기 패드 전극 구조물을 포함하는 유기 발광 표시 장치
KR102203100B1 (ko) * 2013-10-30 2021-01-15 삼성디스플레이 주식회사 유기 발광 표시 장치
CN104733382A (zh) * 2013-12-24 2015-06-24 昆山工研院新型平板显示技术中心有限公司 一种阵列基板的制备方法及阵列基板
KR102213114B1 (ko) * 2014-09-29 2021-02-04 엘지디스플레이 주식회사 투명 디스플레이 패널 및 이의 제조 방법
KR102327087B1 (ko) * 2014-10-14 2021-11-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102393369B1 (ko) * 2014-10-14 2022-05-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102417123B1 (ko) * 2014-11-17 2022-07-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102303433B1 (ko) 2014-11-24 2021-09-17 삼성디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
KR102369300B1 (ko) * 2015-02-24 2022-03-03 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102391347B1 (ko) * 2015-04-09 2022-04-28 삼성디스플레이 주식회사 박막트랜지스터 어레이 기판 및 이를 구비한 디스플레이 장치
US10714633B2 (en) 2015-12-15 2020-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR102605847B1 (ko) * 2016-10-12 2023-11-27 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그의 제조 방법
CN107768412B (zh) * 2017-10-26 2023-10-27 京东方科技集团股份有限公司 显示基板及其制备方法和显示面板
CN107968113B (zh) * 2017-12-15 2021-01-08 京东方科技集团股份有限公司 阵列基板及其制备方法
KR20210007073A (ko) * 2019-07-09 2021-01-20 삼성디스플레이 주식회사 표시 장치
CN111564454B (zh) * 2020-05-19 2022-07-12 京东方科技集团股份有限公司 一种显示基板及其制造方法、显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404989B1 (ko) 2001-10-09 2003-11-07 엘지.필립스 엘시디 주식회사 액티브 매트릭스형 유기전계발광 소자 및 그의 제조방법
US20130037818A1 (en) 2011-08-10 2013-02-14 Hae-Yeon LEE Organic light-emitting display device and method of manufacturing the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100964227B1 (ko) 2008-05-06 2010-06-17 삼성모바일디스플레이주식회사 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를포함하는 유기 발광 표시 장치, 및 이들의 제조 방법
KR100943187B1 (ko) 2008-05-20 2010-02-19 삼성모바일디스플레이주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR20100071539A (ko) * 2008-12-19 2010-06-29 삼성전자주식회사 유기 발광 표시 장치 및 그 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404989B1 (ko) 2001-10-09 2003-11-07 엘지.필립스 엘시디 주식회사 액티브 매트릭스형 유기전계발광 소자 및 그의 제조방법
US20130037818A1 (en) 2011-08-10 2013-02-14 Hae-Yeon LEE Organic light-emitting display device and method of manufacturing the same

Also Published As

Publication number Publication date
US20130200379A1 (en) 2013-08-08
US8759836B2 (en) 2014-06-24
KR20130091204A (ko) 2013-08-16

Similar Documents

Publication Publication Date Title
KR101890799B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101880720B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101837625B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101833235B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR102025836B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101881895B1 (ko) 박막트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 박막트랜지스터 어레이 기판의 제조 방법
KR102013317B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101372852B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
US8866145B2 (en) Organic light-emitting display device including an insulating layer having different thicknesses
KR101954984B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101925540B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR101797095B1 (ko) 유기 발광 표시 장치 및 그 제조 방법
KR101930845B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
KR20140135560A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR102075529B1 (ko) 평판 표시 장치 및 이의 제조 방법
TW201320430A (zh) 薄膜電晶體陣列基板、包含其之有機發光顯示器以及其製造方法
KR20140137948A (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 박막 트랜지스터 어레이 기판의 제조 방법
KR20160085986A (ko) 유기 발광 표시 장치 및 그 제조 방법
KR20130016938A (ko) 유기 발광 표시 장치 및 그 제조 방법
US8604480B2 (en) Thin film transistor array substrate, organic light emitting display device including the same, and manufacturing method of the thin film transistor array substrate

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant