KR101890579B1 - 위상변조 왜곡의 감소가 가능한 전력 증폭기 - Google Patents

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Abstract

진폭변조에 의한 위상변조 왜곡을 감소시킬 수 있는 전력 증폭기가 개시된다. 전력증폭기의 입력단에 양방향 버랙터 다이오드가 병렬로 연결된다. 동적 버랙터 다이오드 제어부가 전력증폭기의 입력신호 이용하여 생성하는 제어전압에 기초하여 양방향 버랙터 다이오드를 실시간으로 제어한다. 동적 버랙터 다이오드 제어부는 포락선 신호를 포함하는 입력신호에서 반송파 성분을 제거하여 포락선 신호를 제어전압으로 출력할 수 있다. 전력증폭기의 입력단과 출력단에 입력 임피던스 매칭회로와 출력 임피던스 매칭회로가 부가될 수 있다. 변조왜곡 보상 전력증폭기의 캐패시턴스는 제어전압이 감소함에 따라 또는 입력신호가 증가함에 따라 점점 증가하다가 감소하여 위로 볼록한 형태를 가질 수 있다. 입력신호의 증폭과정에서 AM 및 PM의 왜곡을 줄여주어 선형성을 향상시킬 수 있다.

Description

위상변조 왜곡의 감소가 가능한 전력 증폭기 {POWER AMPLIFIER CAPABLE OF REDUCING PHASE MODULATION DISTORTION}
본 발명은 전력 증폭기에 관한 것으로서, 보다 상세하게는 진폭변조(amplitude modulation: AM)에 의한 위상변조(phase modulation: PM)의 왜곡(distortion)을 양방향 버랙터 다이오드(bi-directional varactor diode) 제어를 이용하여 줄일 수 있는 전력 증폭기(power amplifier: PA)에 관한 것이다.
무선 송수신 시스템에서 높은 데이터 전송률에 대한 요구가 급증함에 따라, 다중 반송파 방식이나 복잡한 디지털 변조 방식이 주로 채택되고 있다. 이 방식들은 송, 수신단을 위한 높은 선형성을 요구한다. 시스템을 구성하는 여러 요소들 중에서도 고출력 PA는 가장 많은 전류를 소모한다. 그 고출력 PA를 통하여 신호가 전송될 때, PA가 가지고 있는 비선형적인 특성으로 인하여 매우 심각한 신호의 왜곡이 발생한다. 예를 들면, 이진 위상천이(Binary Phase Shift Keying: BPSK) 변조 방식에 비해 높은 차원의 직교 진폭 변조(Quadrature Amplitude Modulation: QAM)과 같은 변조 방식이 사용될 경우, PA의 선형성은 더욱 더 나빠진다. 특히 LTE(Long Term Evolution) 혹은 802.11ac와 같은 통신 방식은 큰 데이터 전송속도(data rate)를 가지는 장점을 가지고 있지만, 그 만큼 PA의 선형성 특성을 만족하기가 매우 까다롭다.
일반적으로, 높은 선형성과 높은 효율 사이에는 트레이드오프(trade-off) 관계가 있다 그렇기 때문에, 높은 효율을 가지는 선형 PA를 설계하는 것이 중요하다. 선형 PA의 성능을 평가하는 주요 지표로는 크게 선형 특성을 만족시키는 지점까지의 최대 출력 전력(최대 선형출력)과 최대 효율 및 출력 전력에서 백-오프(back-off)시킨 지점에서의 효율이 있으므로, 설계 시 이들을 고려해야 한다.
한편, 일반적으로 무선 송수신기의 블록들은 CMOS 공정기술을 이용하여 구현되고 있으며, 단일 칩으로 집적화된다. 반면에, PA 만큼은 InGap/GaAs 헤테로 접합 바이볼라 트랜지스터(heterojunction bipolar transister: HBT), GaN과 같은 화합물 반도체 공정을 이용하여 구현되고 있다. 하지만 서로 다른 실리콘 기반의 CMOS와 GaAs가 하나의 패키징에 집적화 되려면, 멀티 칩 구조로 가져가야 한다. 그렇기 때문에 칩 크기가 커져 단가가 높아진다. 선형성 개선을 위한 CMOS 바이어스 회로와의 결합도 힘들다. 이런 단점 때문에, 현재 실리콘 기반의 PA에 관한 연구, 그 중에서도 CMOS PA에 관한 연구가 활발히 진행되고 있다.
그러나 CMOS PA는 낮은 무릎 전압(knee voltage), 채널 길이 변조, 큰 기생 캐패시턴스 특성 때문에 화합물 기반의 PA에 비해 매우 나쁜 선형성의 특성을 가지고 있다. 따라서 이를 해결해주기 위한 선형화 방법이 요구된다.
본 발명은 AM에 의한 PM의 가변성, 왜곡을 캐패시턴스의 적응적(동적) 조절을 통해 줄여줄 수 있는 PA를 제공하기 위한 것이다.
또한, 본 발명은 CMOS PA의 구조에 관계없이 어떠한 구조에서도 구현 할 수 있고, 선형성 및 전력 효율을 개선할 수 있는 PA를 제공하기 위한 것이다.
본 발명의 예시적인 실시예들에 따르면, AM에 의한 PM 왜곡의 감소가 가능한 변조왜곡 보상형 PA가 제공된다. 그 변조왜곡 보상형 PA는 입력전력을 증폭하는 전력증폭부와, 상기 전력증폭부의 입력단에 병렬로 연결된 양방향 가변용량 다이오드와, 상기 전력증폭부의 입력신호를 이용하여 생성하는 제어전압에 기초하여 상기 양방향 가변용량 다이오드를 실시간으로 제어하는 동적 가변용량 다이오드 제어부를 포함하며, 입력신호의 증폭과정에서 진폭변조(AM)에 의한 위상변조(PM) 왜곡을 감소시킬 수 있다.
예시적인 일 실시예에서, 상기 양방향 가변용량 다이오드는 양방향 버랙터(bi-directional varactor diode)로 구성될 수 있다.
상기 동적 가변용량 다이오드 제어부는 포락선 신호를 포함하는 상기 전력증폭부의 입력신호에서 반송파 성분을 제거하여 상기 포락선 신호를 상기 제어전압으로 출력할 수 있다.
예시적인 일 실시예에서, 상기 변조왜곡 보상형 PA는 상기 전력증폭부의 입력단과 출력단에 각각 부가되어 상기 전력증폭부의 입력 임피던스와 출력 임피던스를 각각 정합시켜주는 입력 임피던스 매칭부와 출력 임피던스 매칭부를 더 포함할 수 있다.
예시적인 일 실시예에서, 상기 양방향 버랙터 다이오드는, 음극끼리 서로 연결된 제1 및 제2 버랙터 다이오드(VD1 및 VD2)와, 상기 제1 버랙터 다이오드(VD1)의 양극에 연결된 제1 캐패시터(C1)와, 상기 제2 버랙터 다이오드(VD2)의 양극에 연결된 제2 캐패시터(C2)와, 양극끼리 서로 연결된 제3 및 제4 버랙터 다이오드(VD3 및 VD4)와, 상기 제3 버랙터 다이오드(VD3)의 음극에 연결된 제3 캐패시터(C3)와, 상기 제4 버랙터 다이오드(VD4)의 음극에 연결된 제4 캐패시터(C4)와, 상기 제1 및 제2 버랙터 다이오드(VD1 및 VD2)의 음극과 상기 제3 및 제4 버랙터 다이오드(VD3 및 VD4)의 양극 사이에 연결된 저항(RC) 두 개를 포함할 수 있다. 또한, 상기 제1 및 제3 캐패시터(C1, C3)는 상기 전력증폭기의 제1 입력단에 공통연결되고, 상기 제2 및 제4 캐패시터(C2, C4)는 상기 전력증폭기의 제2 입력단에 공통 연결되며, 상기 제어전압을 출력하는 상기 동적 가변용량 다이오드 제어부의 출력단은 상기 두 저항(RC, RC) 사이에 연결될 수 있다.
예시적인 일 실시예에서, 상기 제어전압이 감소할 때, 상기 제어전압이 음극에 연결된 상기 제1 및 제2 버랙터 다이오드(VD1 및 VD2)의 캐패시턴스는 증가하고 위상은 감소하는 반면, 상기 제어전압이 양극에 연결된 상기 제3 및 제4 버랙터 다이오드(VD3 및 VD4)의 캐패시턴스는 감소하고 위상이 증가할 수 있다.
예시적인 일 실시예에서, 상기 제1 및 제2 버랙터 다이오드(VD1 및 VD2)의 양극에는 제1 기준전압(VREF1)이 각각 인가될 수 있으며, 상기 제3 및 제4 버랙터 다이오드(VD3 및 VD4)의 음극에는 제2 기준전압(VREF2) 각각 인가되며, 상기 제1 및 제2 기준전압(VREF1과 VREF2)은 상기 제어전압의 크기 변화에 따라서 버랙터 다이오드의 캐패시턴스가 변화하는 구간의 기준 전압을 나타내는 것일 수 있다.
예시적인 일 실시예에서, 상기 제어전압이 상기 제1 기준전압(VREF1)과 상기 제2 기준전압(VREF2) 사이에서 증가함에 따라, 상기 양방향 가변용량 다이오드의 캐패시턴스의 크기는 증가하다가 감소하여 위로 볼록한 변화 형태를 띠고, 위상은 감소하다가 증가하여 아래로 볼록한 변화 형태를 띠는 것일 수 있다.
예시적인 일 실시예에서, 상기 동적 가변용량 다이오드 제어부는 소스가 접지된 트랜지스터(MA)와, 상기 입력신호가 인가되는 입력단(RFIN)과 상기 트랜지스터(MA)의 게이트 사이에 연결된 캐패시터(CB)와, 병렬연결된 저항(RA)과 캐패시터(CA)를 포함하며 상기 트랜지스터(MA)의 드레인에 연결되어 전압(VDD)을 인가하는 RC회로를 포함하며, 상기 제어전압은 상기 트랜지스터(MA)의 드레인을 통해 출력될 수 있다.
종래의 여러 기술들은 캐패시턴스와 AM/PM 왜곡과의 관계를 확립하고 분석하긴 하였지만, 그 왜곡을 해소하기 위한 해결책은 제시하지 못했다. 또한, 게이트 캐패시턴스의 본질을 이용하여 선형성을 향상시키긴 하지만, AM/PM 왜곡에 대한 오직 Cgs의 영향만을 줄여줄 뿐 또 다른 요소인 Cds에 의한 AM/PM 왜곡을 줄이는 것에는 전혀 기여하지 못하는 단점이 있었다. 즉, 종래 기술들은 전체적인 AM/PM 왜곡 문제를 해결하기보다는 각 구성요소(component)에 특화된 부분만을 해결하는 수준에 머무르는 해법을 제시할 뿐이었다.
여러 기생 캐패시턴스에 의해 발생하는 비선형성 특성들 각각에 대한 보상을 하는 종래 방식이 아니라, 본 발명은 변조왜곡 보상 PA의 일반적인 AM/PM 가변 특성을 토대로 전체적인 AM/PM 특성을 보상해주는 방식을 채택한다.
본 발명은 까다로운 변조된 신호를 증폭하는 선형 PA를 제작함에 있어서 저 출력 전력부터 고 출력 전력까지 모든 영역에서 선형성을 향상시킬 수 있다.
이렇게 함으로써, WCDMA, LTE 통신 등과 같이 높은 선형성을 요구하는 통신에서 전체적인 선형성 및 최대 선형 전력 지점의 향상을 기대할 수 있다.
뿐만 아니라, 본 발명의 개념에 기초하면, 그 개념을 구현하는 회로의 사이즈가 작아 칩의 영역에서의 손해도 거의 없다.
버랙터 다이오드를 이용하여 캐패시턴스를 적응적(동적)으로 제어하기 위해 도입되는 버랙터 다이오드 제어부는 매우 작은 전류를 소모한다. 그러므로 전력의 효율 측면에서도 큰 장점을 가질 수 있다.
도 1은 비선형 기생 캐패시턴스 성분을 갖는 일반적인 CMOS PA의 회로도를 도시한다.
도 2는 실리콘 기반의 LDMOS PA의 일반적인 AM/PM 특성을 나타내는 그래프이다.
도 3은 PA의 선형성 향상을 위해 PMOS를 이용한 캐패시턴스 보상 기술의 회로도를 예시한다.
도 4는 PMOS를 이용한 캐패시턴스 보상 기술의 시뮬레이션 결과를 예시한다.
도 5는 본 발명의 일 실시예에 따른 것으로서, 버랙터 다이오드의 캐패시턴스 조절을 통한 AM/PM 왜곡을 줄여주는 변조왜곡 보상 PA의 구조를 도시하는 회로도이다.
도 6은 양방향 버랙터 다이오드의 Vc에 따른 캐패시턴스 변화를 가져올 수 있는 양방향 가변 캐패시턴스 회로도이다.
도 7은 컴퓨터 모의실험을 통해 얻은 것으로서, Control Voltage(Vc)에 따른 Varactor-based 캐패시턴스의 변화 및 그 캐패시턴스의 Phase 특성 변화를 나타내는 그래프이다.
도 8은 선형성 향상을 위한 캐패시턴스 동적 제어 회로(Dynamic 캐패시턴스 Control Circuit)를 예시한다.
도 9은 도 8의 회로의 입력신호와 출력신호의 예시적인 파형도이다.
도 10은 컴퓨터 모의실험(1-tone simulation)을 통해 얻은 것으로서, 도 5, 6, 8의 회로를 채택하고 양방향 버랙터 다이오드 제어를 이용한 PA의 AM-PM 왜곡 감소 효과를 예시하는 그래프이다.
도 11은 컴퓨터 모의실험(2-tone simulation)을 통해 얻은 것으로서, 변조왜곡 보상 PA의 선형성(IMD3) 향상 효과를 예시하는 그래프이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하에서는 첨부한 도면을 참조하면서 본 발명의 실시예들에 관해 구체적으로 설명하기로 한다.
본 발명의 실시예를 설명하기에 앞서, 먼저 일반적인 실리콘 기반의 CMOS PA를 예시하는 도 1을 참조하면서, MOS계열 실리콘 기반의 PA의 기생 캐패시턴스에 의한 AM/PM 특성을 살펴본다. 도 1은 비선형 기생 캐패시턴스 성분을 갖는 일반적인 CMOS PA의 회로도이다.
도 1에 도시된 CMOS PA의 구조 자체는 화합물 반도체와 동일하게 공통 소스(CS) 증폭기를 기본 구조로 삼는다. 동작 영역, 동작 방법 등에 따라 트랜지스터(M1)에 존재하는 게이트-드레인 간, 드레인-소스 간, 그리고 게이트-소스 간 기생 캐패시턴스들(CGD, CDS, CGS)의 값이 달라진다. 특히, 대신호를 다루는 PA의 경우, 입력신호의 크기에 따라 기생 캐패시턴스의 값이 바뀐다. 이는 PA의 AM/PM 왜곡(즉, AM에 의한 PM의 왜곡)을 유발한다. 적당한 효율과 적당한 선형성을 가지는 PA를 만들기 위해, CS 증폭기는 Class AB로 사용된다. 이는 선형 PA 분야에서 통상의 지식을 가진 사람이라면 알 수 있는 내용이므로, 여기서는 이에 관한 구체적인 설명은 하지 않기로 한다.
PA의 클래스에 따라서 기생 캐패시턴스들에 의한 AM/PM 기여도를 분석한 결과가 도 2에 도시되어 있다. 결론부터 말하면, Class AB PA에 있어서, 게이트-소스 간 기생 캐패시턴스 CGS에 의해서는 위상 앞섬(phase lead) 특성을 가지고, 드레인-소스 간 기생 캐패시턴스 CDS에 의해서는 위상 지연(phase lag) 특성을 가진다. Class AB PA에 있어서, 이들이 합쳐져 낮은 입력 전력에서는 위상 앞섬 현상을 보이는 반면, 높은 입력 전력에서는 위상 지연 현상을 보인다. 이는 도 2에서 확인할 수 있다. 캐패시턴스와 AM/PM 왜곡 간의 이와 같은 관계를 개선하기 위한 해결책이 요구된다.
도 3은 PA 선형성 향상을 위한 PMOS 기반의 캐패시턴스 보상부를 갖는 PA 회로를 예시한다. 이 PA 회로는 CS PA의 nMOS 트랜지스터(M2)의 기생 캐패시턴스 CGS를 보상해주기 위한 요소 즉, pMOS 트랜지스터(M3)를 구비하고 있다. 도 3의 PA 회로에 있어서, nMOS 트랜지스터(M2)의 기생 캐패시턴스 CGS는 게이트 전압이 증가할 때, 문턱 전압(threshold voltage) 근처에서 급격히 증가하는 특성을 가진다. 이런 특성은 도 4에 예시된 그래프에서 알 수 있다. Class AB로 바어스 되어 있는 PA에서, 입력 신호가 점점 커질수록 평균 캐패시턴스는 변하기 때문에 AM/PM 왜곡을 야기할 수 있다. 반면에 pMOS 트랜지스터(M3)는 nMOS 트랜지스터(M2)와 반대되는 캐패시턴스 경향을 가진다. nMOS 트랜지스터(M2)는 입력 신호가 커질수록 캐패시턴스가 증가하는 경향을 갖는다. pMOS 트랜지스터(M3)는 입력 신호가 커질수록 캐패시턴스가 감소하는 경향을 갖는다. 서로 상반된 캐패시턴스 경향을 갖는 nMOS 트랜지스터(M2)와 pMOS 트랜지스터(M3)를 결합하면, 전체적인 게이트-소스 전압 범위에서 캐패시턴스가 일정한 값을 가지도록 하여 AM/PM 가변을 줄여줄 수 있다. 이 기술을 위한 회로가 도 3의 회로도이고, 그 결과가 도 4에 도시된 시뮬레이션 그래프이다. 이 방식은 게이트 캐패시턴스의 본질을 이용하여 선형성을 향상시키는 것이어서 효과적일 수 있다. 하지만, 오직 게이트-소스간 기생 캐패시턴스 CGS의 영향만을 줄여줄 뿐이어서, 또 다른 요소인 드레인-소스간 기생 캐패시턴스 CDS에 의한 AM/PM 왜곡 문제를 해결할 수 있는 방안이 더 필요하다.
본 발명은 위에서 언급한 점들을 해결하기 위한 방안을 제공하기 위한 것이다. 예시적인 일 실시예로서 도 5에 도시된 변조왜곡 보상 PA(100)가 제공된다.
예시적인 실시예에 있어서, 이 변조왜곡 보상 PA(100)는 전력증폭부(130), 양방향 가변 용량 다이오드(110)를 포함할 수 있다. 전력증폭부(130)는 입력신호를 소정의 증폭비로 증폭시켜 큰 전력 출력을 얻는다. 양방향 가변 용량 다이오드(110)는 전력증폭부(130)의 두 입력단에 연결되어 가변 캐패시턴스를 제공할 수 있다. 이는 양방향 가변 버랙터 다이오드로 구현할 수 있다. 변조왜곡 보상 PA(100)는 또한 동적 다이오드 제어부를 포함할 수 있다. 양방향 가변 용량 다이오드(110)가 양방향 가변 버랙터 다이오드로 구현되는 경우, 동적 다이오드 제어부는 동적 버랙터 다이오드 제어부(120)로 구성될 수 있다. 동적 버랙터 다이오드 제어부(120)는 입력단(RFIN)으로 인가되는 입력에 기초하여 양방향 가변 버랙터 다이오드(110)의 캐패시턴스를 가변시킬 수 있다. 이하에서는 양방향 가변 버랙터 다이오드(110)와 동적 버랙터 다이오드 제어부(120)를 채용한 경우를 예로 하여 설명한다.
또한, 전력증폭부(130)의 입력단(RFIN)과 출력단(RFOUT)에는 입력 임피던스 정합부(Matching Network)(140)와 출력 임피던스 정합부(Matching Network)(150)가 각각 부가될 수 있다. 입력단(RFIN)으로 인가되는 입력신호는 입력 임피던스 정합부(Matching Network)(140)를 통해 전력증폭부(130)에 입력될 수 있다. 전력증폭부(130)에서 증폭되어 나오는 출력전력은 출력 임피던스 정합부(Matching Network)(150)를 거쳐 출력단(RFOUT)으로 출력된다. 입력 임피던스 정합부(140)는 입력단(RFIN)의 임피던스와 전력증폭부(130)의 입력 임피던스를 최소한의 손실과 왜곡으로 정합시켜줄 수 있다. 출력 임피던스 정합부(150)는 출력단(RFIN)의 임피던스와 전력증폭부(130)의 출력 임피던스를 최소한의 손실과 왜곡으로 정합시켜줄 수 있다.
변조왜곡 보상 PA(100)는 입력(출력) 전력에 따라 변하는 위상을 보상함으로써 AM/PM 왜곡을 감소시킨다. 위상의 보상은 양방향 버랙터 다이오드(110)의 캐패시턴스 조절을 통해 이루어질 수 있다. 이에 관해 이하에서 구체적으로 설명한다.
전력증폭부(130)의 입력을 활용하는 이유는 버랙터 다이오드(110) 양단에 걸리는 신호의 스윙폭이 작아 버랙터 다이오드(110)의 선형성을 보장할 수 있기 때문이다. 도 6은 도 5의 양방향 가변 버랙터 다이오드(110)의 예시적인 실시예에 따른 상세 회로도이다.
도 6을 참조하면, 양방향 가변 버랙터 다이오드(110)는 음극끼리 서로 연결된 버랙터 다이오드 VD1 및 VD2와, 버랙터 다이오드 VD1의 양극에 연결된 캐패시터 C1과, 버랙터 다이오드 VD2의 양극에 연결된 캐패시터 C2를 포함할 수 있다. 양방향 가변 버랙터 다이오드(110)는 또한 양극끼리 서로 연결된 버랙터 다이오드 VD3 및 VD4와, 버랙터 다이오드 VD3의 음극에 연결된 캐패시터 C3과, 버랙터 다이오드 VD4의 음극에 연결된 캐패시터 C4를 포함할 수 있다. 버랙터 다이오드 VD1 및 VD2의 음극과 버랙터 다이오드 VD3 및 VD4의 양극은 저항 RC 두 개를 통해 서로 연결될 수 있다.
또한, 버랙터 다이오드 VD1 및 VD2의 음극과 버랙터 다이오드 VD3 및 VD4의 양극은 각각 저항 RC를 통해 제어전압 Vc을 제공받을 수 있도록 동적 버랙터 다이오드 제어부(120)의 출력단에 연결될 수 있다. 버랙터 다이오드 VD1 및 VD2의 양극에는 기준전압 VREF1이 각각 인가될 수 있으며, 버랙터 다이오드 VD3 및 VD4의 음극에는 기준전압 VREF2가 각각 인가될 수 있다.
캐패시터 C1 및 C3는 전력증폭부(130)의 양의 입력단자에 연결될 수 있고, 캐패시터 C2 및 C4는 전력증폭부(130)의 음의 입력단자에 연결될 수 있다.
도 6의 버랙터 다이오드 회로(110)에 있어서, 제어전압 Vc를 제어했을 때 버랙터 다이오드 VD1과 VD3가 서로 반대되는 캐패시턴스의 변화를 가진다. 그 이유는 제어전압 Vc가 버랙터 다이오드 VD1 및 VD2의 음극에 연결되어 있는 반면, 버랙터 다이오드 VD3 및 VD4의 양극에 연결되어 있기 때문이다. 제어전압 Vc가 음극에 연결된 버랙터 다이오드 VD1 및 VD2는 제어전압 Vc가 감소할 때 캐패시턴스가 증가한다. 이에 비해, 제어전압 Vc가 양극에 연결된 버랙터 다이오드 VD3 및 VD4는 제어전압 Vc가 감소할 때 캐패시턴스가 감소한다.
버랙터 다이오드 VD1과 VD2의 음극이 서로 연결되어 있고, 버랙터 다이오드 VD3와 VD4의 양극이 서로 연결되어 있는 이런 구조는 기본 (반송) 주파수(fundamental (carrier) frequency)의 신호에서 가상 접지(virtual ground)를 형성하여 저항(Rc)에 영향을 받지 않도록 할 수 있다. 포락선 신호(envelope signal) 레벨로 제어되는 제어전압 Vc가 버랙터 다이오드에 입력되기 위해서는, 저항(Rc)의 값이 수 킬로 옴 정도의 큰 값이 아니라 수 옴 혹은 수십 옴 정도의 작은 크기를 가져야 한다.
기본 주파수에서의 가상 접지를 형성하는 것은 기본 주파수에 영향을 주지 않으면서도 포락선 신호를 입력으로 인가할 수 있게 해준다. 따라서 버랙터 다이오드 VD1 및 VD3만 있는 것으로는 부족하고, 대칭적인 버랙터 다이오드 VD2 및 VD4가 반드시 필요하다. 이러한 회로 구조를 적용하면 임피던스 미스매치에도 강한 특성을 가질 수 있다.
기준전압 VREF1과 VREF2는 제어전압 Vc의 크기 변화에 따라서 버랙터 다이오드의 캐패시턴스가 변화하는 구간의 기준 전압을 나타낸다. 기준전압 VREF1은 버랙터 다이오드 VD1과 VD2의 캐패시턴스가 제어전압 Vc에 따라서 변화할 때 그 기준이 되는 전압이다. 기준전압 VREF2는 버랙터 다이오드 VD3과 VD4의 캐패시턴스가 제어전압 Vc에 따라서 변화할 때 그 기준이 되는 전압이다.
도 7은 제어전압 Vc에 따라 양방향 버랙터 다이오드(110)의 캐패시턴스 변화와 위상 변화를 시뮬레이션 한 결과를 보여준다. 기준전압 VREF1과 VREF2를 적절하게 다른 값을 가지도록 인가한다. 앞에서 언급한 것처럼, 제어전압 Vc가 감소할 때, 버랙터 다이오드 VD1 및 VD2에 의해서는 캐패시턴스가 증가하고 위상은 감소하는 반면, 버랙터 다이오드 VD3 및 VD4에 의해서는 캐패시턴스가 감소하고 위상이 증가한다. 그 결과, 제어전압 Vc를 상기 제1 기준전압(VREF1)과 상기 제2 기준전압(VREF2) 사이에서(특정 구간, 대략 0.4V-2.8V 사이의 구간에서) 증가하도록 제어할 때, 양방향 버랙터 다이오드(110)의 캐패시턴스의 크기는 증가하다가 감소하여 위로 볼록하게 솟은 형태의 변화를 가지도록 해주는 반면, 위상은 반대로 감소하다가 증가하여 아래로 볼록하게 솟은 형태의 변화를 가지도록 해준다.
한편, 입력단(RFIN)에 인가되는 입력신호의 크기에 따라 변화하는 제어전압 Vc를 만들어내기 위한 회로가 필요하다. 그 회로가 바로 동적 버랙터 다이오드 제어부(120)이다. 그 동적 버랙터 다이오드 제어부(120)는 입력단(RFIN)으로 입력되는 입력신호의 크기에 따라 제어전압 Vc가 점점 감소하도록 구현될 수 있다. 도 8은 그와 같이 구현된 동적 버랙터 다이오드 제어부(120)의 예시적인 실시예에 따른 회로 구성을 도시한다.
예시적인 실시예에 있어서, 동적 버랙터 다이오드 제어부(120)는 nMOS 트랜지스터 MA를 포함할 수 있다. 이 트랜지스터 MA는 게이트가 캐패시터 CB를 통해 입력단(RFIN)에 연결되고, 소스가 접지되고, 드레인이 저항 RA과 캐패시터 CA가 병렬 연결된 RC회로를 통해 VDD에 연결된다. 제어전압 VC는 트랜지스터 MA의 드레인을 통해 출력된다.
동적 버랙터 다이오드 제어부(120)는 입력단(RFIN)을 통해 신호를 입력받고, 포락선 신호가 포함된 무선주파수(radio frequency: RF) 신호에서 반송파(Carrier) 성분을 제거한 포락선 신호 파형을 제어전압 Vc로 출력한다. 그 제어전압 Vc는 그 크기가 VDD에서 점점 작아져서 아래로 내려오는 형태의 파형을 가진다. 이는 도 9의 파형도에서 확인할 수 있다. 변조된 신호를 가지는 여러 가지 통신방식(LTE, WCDMA, WLAN 등)에서, 선형 PA의 입력에는 변조된 신호가 들어온다. 이러한 변조된 입력 신호에 대해서 PA가 선형화 되려면 단순히 DC 전압이 바뀌는 것이 아니라 포락선이 변해야 한다는 것은 자명한 사실이다.
도 8에 예시된 동적 버랙터 다이오드 제어부(120)는 매우 작은 직류 전류, 예를 들어 0.2mA의 DC 전류를 소모한다. 이 정도 크기의 전류는 고출력 PA의 전류 소모(일반적으로 수십~수백mA 정도임)에 비하면 무시할 수 있을 정도이다. 그러므로 동적 버랙터 다이오드 제어부(120)를 채택하는 것이 PA의 효율에 실질적인 나쁜 영향을 주지는 않는다.
도 10은 컴퓨터 모의실험(1-tone simulation)을 통해 얻은 결과를 보여준다. 이것은 도 5, 도 6, 그리고 도 8의 회로를 채택하여 양방향 버랙터 다이오드의 동적 제어(또는 적응적 제어)를 이용하는 PA와, 그와 같은 제어기술을 적용하지 않은 일반적인 PA 간의 선형성(AM/PM) 즉, AM/PM 왜곡 감소 효과를 확인하기 위한 시뮬레이션 결과이다. 도 10의 두 그래프의 비교에서 알 수 있듯이, 일반적인 PA와 비교하여 낮은 출력전력과 높은 출력전력 지점 모두 AM-PM이 전반적으로 향상되었다. AM-PM 가변은 6도에서 2도로 감소(향상)하였다.
도 11도 컴퓨터 모의실험(2-tone simulation)을 통해 얻은 결과로서, PA의 선형성(IMD3) 향상 효과를 예시하는 그래프이다. 도 11의 그래프는 구체적으로 10MHz tone spacing(LTE target)을 가지는 신호를 이용하여 2-tone simulation을 통한 IMD3 시뮬레이션 결과이다. 전반적으로 저 출력 전력부터 고 출력 전력 까지 IMD3이 최소 5dB에서 최대 10dB까지 향상된다. 전체적인 IMD3의 크기를 IMD3 레벨이라고 하는데, 이 기술을 이용하여 8dB 정도 향상시킬 수 있다. IMD3의 -35dBc 지점을 기준으로 볼 때, 기존의 PA를 채용하는 방식은 20dBm 정도의 출력 전력까지 성능을 나타내고 있는 반면, 본 발명에 따른 변조왜곡 보상 PA(100)에 의하면 27.5dBm까지 고 출력 전력을 얻을 수 있다. 즉, 대략 7.5dBm의 선형 출력전력을 향상시켰다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
종래에는 캐패시턴스와 AM/PM 가변 간의 관계를 확립하고 분석하는 정도에 머무르고, 거기서 나타나는 단점을 해결하기 위한 해결책이 제시되지 못했다. 게이트 캐패시턴스의 본질을 이용하여 선형성을 향상시키면 AM/PM 가변을 줄이는 데 효과적일 수 있다. 하지만, 그와 같은 해법은 AM/PM 가변을 유발하는 여러 요인들 중 오직 게이트-소스 간의 기생 캐패시턴스 CGS의 영향만을 줄여줄 뿐, 또 다른 요소인 드레인-소스 간의 기생 캐패시턴스 CDS에 의한 AM/PM 가변에는 전혀 기여하지 못한다. 이렇듯 전체적인 AM/PM 가변을 해결하기보다 각 구성요소에 특화된 부분의 특성을 개선하는 것에 그쳤다. 이와 같은 종래의 한계를 극복하기 위해, 본 발명은 위에서 설명한 것처럼, PA의 일반적인 AM/PM 가변 특성을 토대로, 여러 기생 캐패시턴스에 의해 발생하는 비선형성 특성들 각각에 대해 보상하는 방식이 아니라, 전체적인 AM/PM 특성을 보상해주는 방식으로 접근하였다. 그와 같은 방식에 의해, PA의 전반적인 선형성 및 최대 선형 전력 지점의 향상을 가능하게 하였다. 본 발명에 따른 PA는 높은 선형성과 전력효율을 요구하는 통신방식에 적용하면 좋은 효과를 얻을 수 있을 것이다.
100: 변조왜곡 보상 전력증폭기
110: 양방향 가변 버랙터 다이오드
120: 동적 버랙터 다이오드 제어부
130: 전력 증폭기
140: 입력 임피던스 정합부
150: 출력 임피던스 정합부

Claims (9)

  1. 입력신호의 전력을 증폭하는 전력증폭부;
    상기 전력증폭부의 입력단에 병렬로 연결된 양방향 버랙터 다이오드(bi-directional varactor diode)를 포함하며, 제어전압(Vc)에 의해 제어되어 가변 캐패시턴스를 제공하는 양방향 가변용량 다이오드부; 및
    상기 전력증폭부의 상기 입력신호를 이용하여 상기 제어전압(Vc)을 생성하여 상기 양방향 버랙터 다이오드에 제공하는 것에 의해, 상기 양방향 버랙터 다이오드의 캐패시턴스를 실시간으로 적응적으로 조절하여, 상기 입력신호의 전력의 크기에 따라 변하는 위상의 보상을 통해 진폭변조(AM)-위상변조(PM) 왜곡을 감소시키기 위한 제어를 수행하는 동적 가변용량 다이오드 제어부;
    상기 전력증폭부의 입력단과 출력단에 각각 부가되어, 상기 전력증폭부의 입력 임피던스와 출력 임피던스를 각각 정합시켜주는 입력 임피던스 매칭부와 출력 임피던스 매칭부를 포함하며,
    상기 동적 가변용량 다이오드 제어부는 포락선 신호를 포함하는 상기 전력증폭부의 상기 입력신호에서 반송파 성분을 제거하여 상기 포락선 신호를 상기 제어전압(Vc)으로 생성하고,
    상기 양방향 가변용량 다이오드부는, 음극끼리 서로 연결된 제1 및 제2 버랙터 다이오드(VD1 및 VD2)와, 양극끼리 서로 연결된 제3 및 제4 버랙터 다이오드(VD3 및 VD4)와, 상기 제1 및 제2 버랙터 다이오드(VD1 및 VD2)의 양극에 각각 연결된 제1 및 제2 캐패시터(C1 및 C2)와, 상기 제3 및 제4 버랙터 다이오드(VD3 및 VD4)의 음극에 각각 연결된 제3 및 제4 캐패시터(C3 및 C4)와, 상기 제1 및 제2 버랙터 다이오드(VD1 및 VD2)의 음극과 상기 제3 및 제4 버랙터 다이오드(VD3 및 VD4)의 사이에 연결된 저항(RC) 두 개를 포함하고, 상기 제1 및 제3 캐패시터(C1, C3)는 상기 전력증폭부의 제1 입력단에 공통 연결되고, 상기 제2 및 제4 캐패시터(C2, C4)는 상기 전력증폭부의 제2 입력단에 공통 연결되고, 상기 두 저항(RC, RC) 사이의 접속점은 상기 제어전압(Vc)을 출력하는 상기 동적 가변용량 다이오드 제어부의 출력단에 연결되어, 상기 양방향 가변용량 다이오드부는 서로 연결된 제1 및 제2 버랙터 다이오드(VD1 및 VD2)의 음극과 서로 연결된 제3 및 제4 버랙터 다이오드(VD3 및 VD4)의 양극에서 기본 반송 주파수(fundamental carrier frequency)의 신호에서 가상 접지(virtual ground)를 각각 형성함으로써, 상기 기본 반송 주파수에 영향을 주지 않으면서도 상기 포락선 신호를 상기 두 저항(RC, RC) 사이의 접속점을 통해 상기 제어 전압(Vc)으로 입력받을 수 있으며,
    상기 제어전압(Vc)이 감소할 때, 상기 제어전압(Vc)이 음극에 연결된 상기 제1 및 제2 버랙터 다이오드(VD1 및 VD2)의 캐패시턴스는 증가하고 위상은 감소하는 반면, 상기 제어전압(Vc)이 양극에 연결된 상기 제3 및 제4 버랙터 다이오드(VD3 및 VD4)의 캐패시턴스는 감소하고 위상이 증가하고,
    상기 제어전압(Vc)이 제1 기준전압(VREF1)과 제2 기준전압(VREF2) 사이에서 증가함에 따라, 상기 양방향 가변용량 다이오드부의 캐패시턴스의 크기는 증가하다가 감소하여 위로 볼록한 변화 형태를 띠고, 위상은 감소하다가 증가하여 아래로 볼록한 변화 형태를 띠어서,
    상기 입력신호의 증폭과정에서 진폭변조(AM)에 의한 위상변조(PM) 왜곡을 감소시킬 수 있는 변조왜곡 보상형 전력증폭부.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 제1 및 제2 버랙터 다이오드(VD1 및 VD2)의 양극에는 상기 제1 기준전압(VREF1)이 각각 인가될 수 있으며, 상기 제3 및 제4 버랙터 다이오드(VD3 및 VD4)의 음극에는 상기 제2 기준전압(VREF2) 각각 인가되며, 상기 제1 및 제2 기준전압(VREF1과 VREF2)은 상기 제어전압의 크기 변화에 따라서 버랙터 다이오드의 캐패시턴스가 변화하는 구간의 기준 전압을 나타내는 것을 특징으로 하는 변조왜곡 보상형 전력증폭기.
  8. 삭제
  9. 제1항에 있어서, 상기 동적 가변용량 다이오드 제어부는 소스가 접지된 트랜지스터(MA)와, 상기 입력신호가 인가되는 입력단(RFIN)과 상기 트랜지스터(MA)의 게이트 사이에 연결된 캐패시터(CB)와, 병렬연결된 저항(RA)과 캐패시터(CA)를 포함하며 상기 트랜지스터(MA)의 드레인에 연결되어 전압(VDD)을 인가하는 RC회로를 포함하며, 상기 제어전압은 상기 트랜지스터(MA)의 드레인을 통해 출력되는 것을 특징으로 하는 변조왜곡 보상형 전력증폭기.
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Cited By (2)

* Cited by examiner, † Cited by third party
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US12028098B2 (en) 2021-09-13 2024-07-02 Apple Inc. Radio-frequency power amplifier with amplitude modulation to phase modulation (AMPM) compensation

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