KR101887563B1 - Array substrate and liquid crystal display device including thereof - Google Patents

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Abstract

본 발명은 공통 배선의 수를 줄여서 개구율 및 투과율을 향상시키는 어레이 기판 및 그를 포함하는 액정표시장치에 관한 것이다.The present invention relates to an array substrate for improving the aperture ratio and transmittance by reducing the number of common wirings and a liquid crystal display device including the array substrate.

Description

어레이 기판 및 그를 포함하는 액정표시장치{ARRAY SUBSTRATE AND LIQUID CRYSTAL DISPLAY DEVICE INCLUDING THEREOF}[0001] ARRAY SUBSTRATE AND LIQUID CRYSTAL DISPLAY DEVICE INCLUDING THEREOF [0002]

본 발명은 어레이 기판 및 그를 포함하는 액정표시장치에 관한 것으로, 보다 상세하게는 공통 배선의 수를 줄여서 개구율을 향상시키는 어레이 기판 및 그를 포함하는 액정표시장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0002] The present invention relates to an array substrate and a liquid crystal display including the same, and more particularly, to an array substrate for improving the aperture ratio by reducing the number of common wirings and a liquid crystal display including the same.

최근 정보화 사회가 발전함에 따라 디스플레이 분야에 대한 요구도 다양한 형태로 증가하고 있으며, 이에 부응하여 박형화, 경량화, 저소비 전력화 등의 특징을 지닌 여러 평판 표시 장치(Flat Panel Display device), 예를 들어, 액정표시장치(Liquid Crystal Display device), 플라즈마표시장치(Plasma Display Panel device), 전기발광표시장치(Electro Luminescent Display device) 등이 연구되고 있다.2. Description of the Related Art [0002] With the development of information society in recent years, demands for the display field have been increasing in various forms. In response to this demand, various flat panel display devices having characteristics such as thinning, light weight and low power consumption have been developed, A liquid crystal display device, a plasma display panel device, and an electro luminescent display device have been studied.

이 중에서 액정표시장치는 현재 가장 널리 사용되는 평판 표시 장치 중 하나이며, 화소전극과 공통전극 등이 형성되는 두 기판과, 두 기판 사이의 액정층을 포함한다.Among these, a liquid crystal display device is one of the most widely used flat panel display devices, and includes two substrates on which pixel electrodes and common electrodes are formed, and a liquid crystal layer between two substrates.

이러한 액정표시장치는, 전극에 인가된 전압에 의해 생성된 전기장에 따라 액정층의 액정분자들의 배향을 결정하고, 입사광의 편광을 제어하여 영상을 표시한다.Such a liquid crystal display device determines the orientation of liquid crystal molecules in the liquid crystal layer according to the electric field generated by the voltage applied to the electrodes, and controls the polarization of the incident light to display an image.

액정표시장치는 액정의 배열과 액정에 전계를 인가하는 전극의 배열 형태에 따라, 액정 분자가 90도 트위스트 되도록 배열한 후 전압을 인가하여 액정 분자를 제어하는 TN(Twisted Nematic)모드, 한 기판 상에 두개의 전극을 형성하여 배향막과 나란한 평면에서 수평전계에 의해 액정분자의 배향을 변화시키는 IPS(In-Plane Switching)모드, 액정분자의 초기 배향이 기판에 평행하게 배열되고 전극은 제1 및 제2기판 각각에 형성되어 액정에 수직전계를 인가하는 VA(Vertical Alignment)모드 등으로 구분된다.The liquid crystal display device is classified into a TN (Twisted Nematic) mode in which liquid crystal molecules are aligned so as to twist by 90 degrees and then a voltage is applied to control the liquid crystal molecules according to the arrangement of liquid crystals and the arrangement of electrodes for applying an electric field to the liquid crystal, An IPS (In-Plane Switching) mode in which two electrodes are formed in a plane parallel to the alignment film to change the orientation of the liquid crystal molecules by a horizontal electric field, an initial alignment of the liquid crystal molecules is arranged in parallel to the substrate, And a VA (Vertical Alignment) mode in which a vertical electric field is applied to the liquid crystal.

이 중 IPS방식의 액정표시장치는, 일반적으로 서로 대향배치되며 그 사이에 액정층을 구비하는 제1기판과 제2기판을 포함하며, 액정층의 액정분자가 횡전계에 의해 수평 구동되므로 시야각이 우수하다.
Among them, the IPS-mode liquid crystal display device includes a first substrate and a second substrate which are generally opposed to each other with a liquid crystal layer therebetween, and the liquid crystal molecules of the liquid crystal layer are driven horizontally by a horizontal electric field, great.

도1은 일반적인 횡전계 방식 액정표시장치의 단면을 도시한 도면이다.1 is a cross-sectional view of a general transverse electric field type liquid crystal display device.

도1에 도시한 바와 같이, 어레이 기판(10)과 컬러필터 기판(20)이 서로 이격되어 대향하고 있으며, 어레이 기판(10) 및 컬러필터 기판(20) 사이에는 액정층(30)이 개재되어 있다.The array substrate 10 and the color filter substrate 20 are spaced apart from each other and face each other and the liquid crystal layer 30 is interposed between the array substrate 10 and the color filter substrate 20 have.

어레이 기판(10)상에는 공통전극(60)과 화소전극(12)이 동일 평면상에 형성되어 있으며, 이때, 공통전극(60)과 화소전극(12)에 전압이 인가됨에 따라 공통전극(60)과 화소전극(12) 사이에는 수평전계(L)가 형성될 수 있다.The common electrode 60 and the pixel electrode 12 are formed on the same plane on the array substrate 10. The voltage applied to the common electrode 60 and the pixel electrode 12 is applied to the common electrode 60, A horizontal electric field L may be formed between the pixel electrode 12 and the pixel electrode 12.

이와 같은 수평전계(L)에 의해 액정층(30)의 액정분자들의 배향이 결정되고 그를 이용하여 영상을 표시할 수 있다.The orientation of the liquid crystal molecules in the liquid crystal layer 30 is determined by the horizontal electric field L, and an image can be displayed using the alignment.

하지만, 이러한 구성을 갖는 횡전계형 액정표시장치는 시야각을 향상시키는 장점이 있는 반면에 개구율 및 투과율이 낮은 단점도 존재한다.However, the transverse electric field type liquid crystal display device having such a configuration has an advantage of improving the viewing angle, but also has a disadvantage in that the aperture ratio and transmittance are low.

따라서, 이러한 횡전계형 액정표시장치의 단점을 개선하기 위하여 프린지 필드(Fringe field)에 의해 액정이 동작하는 것을 특징으로 하는 프린지 필드 스위칭 모드 액정표시장치(Fringe Field Switching mode LCD)가 제안되었다.
Therefore, a fringe field switching mode liquid crystal display (LCD) has been proposed in which a liquid crystal is operated by a fringe field in order to improve the disadvantage of the liquid crystal display device.

도2는 종래의 프린지 필드 스위칭 모드 어레이 기판의 일부를 도시한 평면도이다.2 is a plan view illustrating a portion of a conventional fringe field switching mode array substrate.

먼저, 제 1 기판 상에 저저항 특성을 갖는 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 등의 제 1 금속물질을 증착하고 마스크 공정을 통해 패터닝하여 게이트 배선(107)과 게이트 전극(108)을 형성한다.A first metal material such as aluminum (Al), aluminum alloy (AlNd), copper (Cu), or copper alloy having low resistance characteristics is deposited on the first substrate and patterned through a mask process to form the gate wiring 107, And the gate electrode 108 are formed.

그리고 나서, 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하여 기판 전면에 게이트 절연막(미도시)을 형성한다.Then, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) is deposited to form a gate insulating film (not shown) on the entire surface of the substrate.

또한, 게이트 절연막 위로 순수 비정질 실리콘층과 불순물 비정질 실리콘층 및 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금 등의 물질로 이루어지는 제 2 금속층을 증착하고, 마스크 공정을 통해 패터닝하여 반도체층(120)과 데이터 배선(230)과 소스 전극(133) 및 드레인 전극(136)을 형성한다.A second metal layer made of a pure amorphous silicon layer, an impurity amorphous silicon layer and a material such as aluminum (Al), aluminum alloy (AlNd), copper (Cu), and copper alloy is deposited on the gate insulating film, A semiconductor layer 120, a data line 230, a source electrode 133, and a drain electrode 136 are formed.

이때, 반도체층(120)은 액티브층(미도시) 및 오믹콘택층(미도시)으로 이루어질 수 있으며, 게이트 배선(107)과 데이터 배선(230)이 교차하여 화소영역을 정의할 수 있다.At this time, the semiconductor layer 120 may be formed of an active layer (not shown) and an ohmic contact layer (not shown), and the pixel region may be defined by intersecting the gate wiring 107 and the data wiring 230.

그 다음에, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO) 등의 투명 도전성 물질을 증착하여 화소전극(112)을 형성한다.Next, a transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) is deposited to form the pixel electrode 112.

이때, 화소전극(112)은 게이트 절연막과 반도체층(120)을 사이에 두고 드레인 전극(136)의 일 끝단과 서로 중첩하도록 형성될 수 있다.At this time, the pixel electrode 112 may be formed to overlap with one end of the drain electrode 136 with the gate insulating film and the semiconductor layer 120 interposed therebetween.

따라서, 화소영역 마다 게이트 전극(108)과, 게이트 절연막과, 반도체층(120)과, 서로 이격하는 소스 전극(133) 및 드레인 전극(136)으로 구성되는 박막트랜지스터(Tr)가 형성된다.Therefore, the thin film transistor Tr composed of the gate electrode 108, the gate insulating film, the semiconductor layer 120, and the source electrode 133 and the drain electrode 136 separated from each other is formed for each pixel region.

도시하지는 않았지만, 기판 전면에 산화실리콘(SiO2) 등의 무기절연물질 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)등의 유기절연물질을 도포하여 보호층(미도시)을 형성한다.Although not shown, a protective layer (not shown) is formed by applying an inorganic insulating material such as silicon oxide (SiO 2 ) or an organic insulating material such as benzocyclobutene (BCB) or photo acryl to the entire surface of the substrate.

그리고 나서, 보호층 위로 인듐-틴-옥사이드(ITO) 등의 투명 도전성 물질을 증착하여 제 2 투명 도전성 물질층(미도시)을 증착하고, 마스크 공정을 통해 패터닝하여 도 2d에 도시한 바와 같이, 각 화소영역 내에 바(bar) 형태로 일정간격 이격하는 다수의 개구부(oa)를 갖는 공통전극을 형성한다.Then, a transparent conductive material such as indium-tin-oxide (ITO) is deposited on the protective layer to deposit a second transparent conductive material layer (not shown) and patterned through a mask process, A common electrode having a plurality of openings (oa) spaced apart in a bar shape within each pixel region is formed.

그리고, 드레인 콘택홀(143)에 대응하는 화소 드레인 연결패턴(167)을 형성하여 화소전극(112)과 드레인 전극(136)을 연결시킬 수 있다.A pixel drain connection pattern 167 corresponding to the drain contact hole 143 may be formed to connect the pixel electrode 112 and the drain electrode 136.

이와 같이 프린지 필드 스위칭 모드 액정표시장치(FFS mode LCD)는 일반적으로 별도의 메탈 공통 배선을 없애고, 개구율을 향상시키기 위하여 하부에 화소전극을 배치하고, 공통전극은 보호층 위로 기판 전면에 하나로 형성한다.As described above, in the FFS mode LCD (FFS mode LCD), in order to eliminate a separate metal common wiring and to improve the aperture ratio, the pixel electrode is disposed on the lower side and the common electrode is formed on the entire surface of the substrate over the protection layer .

하지만, 공통전극 저항 때문에 상기한 바와 같이 보호층 위에 바(bar) 형태로 일정간격 이격하는 다수의 개구(oa)를 갖는 공통전극을 액정표시장치 전면에 하나로 형성하기에는 한계가 존재하였다.
However, due to the common electrode resistance, there is a limitation in forming a common electrode having a plurality of openings oa spaced in a bar shape on the protective layer as described above on the entire surface of the liquid crystal display device.

본 발명은, 상기와 같은 문제점을 해결하기 위한 것으로, 공통 배선의 수를 줄여서 개구율을 향상시키는 어레이 기판 및 그를 포함하는 액정표시장치를 제공하는 것을 목적으로 한다.
An object of the present invention is to provide an array substrate for improving the aperture ratio by reducing the number of common wirings and a liquid crystal display device including the array substrate.

상기한 바와 같은 목적을 달성하기 위한 어레이 기판은, 서로 교차하여 다수의 화소영역을 정의하는 게이트 배선 및 데이터 배선과; 상기 게이트 배선과 나란하게 형성되는 공통 배선과; 상기 화소영역 내에 형성되는 화소전극과; 보호층을 사이에 두고 상기 화소전극과 수직으로 이격하며 다수의 개구부를 갖는 공통전극을 포함하며, 상기 공통 배선은 상기 게이트 배선 N(N은 2이상의 자연수) 개당 하나씩 형성되며, 부극성의 전압이 인가되는 제 1 공통 배선과 정극성의 전압이 인가되는 제 2 공통 배선으로 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided an array substrate including gate lines and data lines crossing each other and defining a plurality of pixel regions; A common wiring formed in parallel with the gate wiring; A pixel electrode formed in the pixel region; And a common electrode spaced vertically from the pixel electrode with a protective layer therebetween and having a plurality of openings, wherein the common wiring is formed for each gate wiring N (N is a natural number of 2 or more), and a negative voltage And a second common wiring to which a first common wiring to be applied and a second common wiring to which a positive voltage is applied.

여기서, 상기 공통전극은 상기 공통 배선을 노출시키는 공통 콘택홀을 통해 상기 공통 배선과 접촉할 수 있다.Here, the common electrode may be in contact with the common wiring through a common contact hole exposing the common wiring.

그리고, 상기 공통 콘택홀은 상기 제 1 공통 배선 상에 형성되는 제 1 공통 콘택홀과, 상기 제 2 공통 배선 상에 형성되는 제 2 공통 콘택홀을 포함하는 것이 바람직하다.It is preferable that the common contact hole includes a first common contact hole formed on the first common wiring and a second common contact hole formed on the second common wiring.

한편, 상기 공통전극은 제 1 연결패턴을 통해 대각선방향으로 이웃하는 공통전극과 연결되거나, 제 2 연결패턴을 통해 수직방향으로 이웃하는 공통전극과 연결되거나, 제 3 연결패턴을 통해 수평방향으로 이웃하는 공통전극과 연결될 수 있다.
Meanwhile, the common electrode may be connected to the common electrode adjacent in the diagonal direction through the first connection pattern, or may be connected to the common electrode adjacent in the vertical direction through the second connection pattern, To the common electrode.

상기한 바와 같은 목적을 달성하기 위한 액정표시장치는, 서로 교차하여 다수의 화소영역을 정의하는 다수의 게이트 배선 및 다수의 데이터 배선이 형성되는 제 1 기판과 상기 제 1 기판과 대향합착되는 제2기판을 포함하며, 상기 제 1 기판은 상기 게이트 배선과 나란하게 형성되는 공통 배선과, 상기 화소영역 내에 형성되는 화소전극과, 보호층을 사이에 두고 상기 화소전극과 수직으로 이격하며 다수의 개구부를 갖는 공통전극으로 이루어지며, 상기 공통 배선은 상기 게이트 배선 N(N은 2이상의 자연수) 개당 하나씩 형성되며, 부극성의 전압이 인가되는 제 1 공통 배선과 정극성의 전압이 인가되는 제 2 공통 배선으로 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display device including a first substrate on which a plurality of gate lines and a plurality of data lines are formed to define a plurality of pixel regions intersecting with each other, Wherein the first substrate includes a common wiring formed in parallel with the gate wiring, a pixel electrode formed in the pixel region, and a plurality of openings spaced vertically from the pixel electrode with a protective layer interposed therebetween And the common wiring is formed by one gate wiring N (N is a natural number of 2 or more), and the first common wiring to which a negative voltage is applied and the second common wiring to which a positive voltage is applied .

여기서, 상기 공통전극은 상기 공통 배선을 노출시키는 공통 콘택홀을 통해 상기 공통 배선과 접촉할 수 있다.Here, the common electrode may be in contact with the common wiring through a common contact hole exposing the common wiring.

그리고, 상기 공통 콘택홀은 상기 제 1 공통 배선 상에 형성되는 제 1 공통 콘택홀과, 상기 제 2 공통 배선 상에 형성되는 제 2 공통 콘택홀을 포함할 수 있다.The common contact hole may include a first common contact hole formed on the first common wiring and a second common contact hole formed on the second common wiring.

한편, 상기 공통전극은 제 1 연결패턴을 통해 대각선방향으로 이웃하는 공통전극과 연결되거나, 제 2 연결패턴을 통해 수직방향으로 이웃하는 공통전극과 연결되거나, 제 3 연결패턴을 통해 수평방향으로 이웃하는 공통전극과 연결되는 것이 바람직하다.
Meanwhile, the common electrode may be connected to the common electrode adjacent in the diagonal direction through the first connection pattern, or may be connected to the common electrode adjacent in the vertical direction through the second connection pattern, To the common electrode.

이상 설명한 바와 같이, 본 발명에 따른 어레이 기판 및 그를 포함하는 액정표시장치에서는, 게이트 배선 N(N은 2이상의 자연수) 개당 공통 배선을 하나씩 형성하여 공통 배선의 수를 줄일 수 있다.As described above, in the array substrate and the liquid crystal display device including the array substrate according to the present invention, the number of common wirings can be reduced by forming common wirings per each gate wiring N (N is a natural number of 2 or more).

그 결과 액정표시장치의 개구율 및 투과율을 향상시킬 수 있다.
As a result, the aperture ratio and transmittance of the liquid crystal display device can be improved.

도1은 일반적인 횡전계 방식 액정표시장치의 단면을 도시한 도면이다.
도2는 종래의 어레이 기판의 일부를 도시한 평면도이다.
도3은 본 발명의 제 1 실시예에 따른 어레이 기판의 일부를 도시한 평면도이다.
도4는 도3을 절단선 Ⅳ-Ⅳ'를 따라 절단한 부분에 대한 단면도를 개략적으로 도시한 도면이다.
도5는 도3을 절단선 Ⅴ-Ⅴ'를 따라 절단한 부분에 대한 단면도를 개략적으로 도시한 도면이다.
도6은 본 발명의 제 1 실시예에 따른 액정표시장치에서 공통 전압 인가를 설명하기 위해 참조되는 도면이다.
도7은 본 발명의 제 2 실시예에 따른 어레이 기판의 일부를 도시한 평면도이다.
도8은 본 발명의 제 2 실시예에 따른 액정표시장치에서 공통 전압 인가를 설명하기 위해 참조되는 도면이다.1 is a cross-sectional view of a general transverse electric field type liquid crystal display device.
2 is a plan view showing a part of a conventional array substrate.
3 is a plan view showing a part of an array substrate according to the first embodiment of the present invention.
4 is a view schematically showing a cross-sectional view of a portion cut along the cutting line IV-IV 'of FIG. 3;
5 is a view schematically showing a cross-sectional view of a portion cut along the cutting line V-V 'in FIG. 3;
6 is a diagram referred to explain a common voltage application in the liquid crystal display according to the first embodiment of the present invention.
7 is a plan view showing a part of an array substrate according to a second embodiment of the present invention.
8 is a diagram referred to explain a common voltage application in the liquid crystal display according to the second embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도3은 본 발명의 제 1 실시예에 따른 어레이 기판의 일부를 도시한 평면도이고, 도4는 도3을 절단선 Ⅳ-Ⅳ'를 따라 절단한 부분에 대한 단면도를 개략적으로 도시한 도면이며, 도5는 도3을 절단선 Ⅴ-Ⅴ'를 따라 절단한 부분에 대한 단면도를 개략적으로 도시한 도면이다. 박막트랜지스터(Tr)는 채널을 이루는 영역이 ‘U'형태를 이루는 것을 일례로 도시되어 있지만, 이에 한정되지 아니하고 다양한 형태로 변형될 수 있다.FIG. 3 is a plan view showing a part of an array substrate according to a first embodiment of the present invention, and FIG. 4 is a view schematically showing a cross-sectional view of a portion cut along the cutting line IV-IV ' 5 is a view schematically showing a cross-sectional view of a portion cut along the cutting line V-V 'in FIG. 3; Though the channel region of the thin film transistor Tr is formed as a U-shaped region, the channel region is not limited thereto and may be modified into various shapes.

도3 및 도4에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판에는 제 1 방향으로 연장하는 다수의 게이트 배선(207)이 일정간격 이격하며 형성된다.3 and 4, a plurality of gate wirings 207 extending in a first direction are formed on the array substrate according to the first embodiment of the present invention at a predetermined interval.

그리고, 게이트 배선(207)과 동일한 층에는 게이트 배선(207)과 나란하게 제 1 공통배선(270a) 및 제 2 공통배선(270b)이 형성된다.A first common wiring 270a and a second common wiring 270b are formed in the same layer as the gate wiring 207 in parallel with the gate wiring 207. [

이때, 제 1 공통배선(270a)은 부극성(-)의 전압이 인가되고, 제 2 공통배선(270b)은 정극성(+)의 전압이 될 수 있다.At this time, a voltage of negative (-) is applied to the first common wiring 270a, and a voltage of positive (+) is applied to the second common wiring 270b.

다음으로, 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하여 기판 전면에 게이트 절연막(215)을 형성한다.Next, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) is deposited to form a gate insulating film 215 on the entire surface of the substrate.

그리고, 게이트 절연막(215) 위로 판 형태를 갖는 화소전극(212)과, 제 2 방향으로 연장되며 다수의 게이트 배선(207)과 교차하여 다수의 화소영역을 정의하는 다수의 데이터 배선(230)을 형성한다.A pixel electrode 212 having a plate shape on the gate insulating film 215 and a plurality of data wirings 230 extending in the second direction and intersecting the plurality of gate wirings 207 and defining a plurality of pixel regions, .

이때, 각 화소영역에는 게이트 전극(208)과, 게이트 절연막(215)과, 순수 비정질 실리콘의 액티브층(220a)과 불순물 비정질 실리콘의 오믹콘택층(220b)으로 이루어진 반도체층(220)과, 서로 이격하는 소스 전극(233) 및 드레인 전극(236)으로 구성된 박막트랜지스터(Tr)가 형성된다.At this time, in each pixel region, a gate electrode 208, a gate insulating film 215, a semiconductor layer 220 composed of an active layer 220a of pure amorphous silicon and an ohmic contact layer 220b of an impurity amorphous silicon, A thin film transistor Tr composed of a source electrode 233 and a drain electrode 236 spaced apart is formed.

이러한 박막트랜지스터(Tr)는 게이트 배선(207) 및 데이터 배선(230)과 연결된다.The thin film transistor Tr is connected to the gate wiring 207 and the data wiring 230.

그리고, 박막트랜지스터(Tr)와 화소전극(212)을 포함하여 기판 전면에는 보호층(240)이 형성된다.A protective layer 240 is formed on the entire surface of the substrate including the thin film transistor Tr and the pixel electrode 212.

이러한 보호층(240)은 산화실리콘(SiO2) 등의 무기절연물질 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)등의 유기절연물질로 구성될 수 있다.The protective layer 240 may be formed of an inorganic insulating material such as silicon oxide (SiO 2 ) or an organic insulating material such as benzocyclobutene (BCB) or photo acryl.

또한, 각 화소영역 내에는 보호층(240) 위로 제 1 공통 콘택홀(272a) 또는 제 2 공통 콘택홀(272b)을 통해 제 1 공통배선(270a) 또는 제 2 공통배선(270b)과 접촉하는 공통전극(260)이 형성될 수 있다.In each pixel region, the first common wiring 270a or the second common wiring 270b is contacted via the first common contact hole 272a or the second common contact hole 272b over the protective layer 240 The common electrode 260 may be formed.

즉, 공통전극(260)은 종래와 같이 보호층(240) 위에 기판 전면에 하나로 형성하는 것이 아니라, 각 화소영역 마다 판 형태로 형성될 수 있다.That is, the common electrode 260 is not formed on the entire surface of the substrate on the protective layer 240, but may be formed in a plate shape for each pixel region.

그에 따라 고해상도 대면적 액정표시장치는 각 화소영역 마다 공통전극을 형성함에 따라 종래 대비 공통전극 저항에 의한 영향을 줄일 수 있다.Accordingly, the high resolution large area liquid crystal display device can reduce the influence of the common electrode resistance compared to the conventional one by forming the common electrode for each pixel region.

그리고, 공통전극(260)은 보호층(240)을 사이에 두고 화소전극(212)과 수직으로 이격하여 형성된다.The common electrode 260 is vertically spaced from the pixel electrode 212 with the protective layer 240 therebetween.

이때, 공통전극(260)은 게이트 배선(207)이 연장하는 방향으로 연장하는 가상의 선을 기준으로 대칭적으로 형성되는 다수의 개구부를 포함한다.At this time, the common electrode 260 includes a plurality of openings formed symmetrically with respect to an imaginary line extending in a direction in which the gate wiring 207 extends.

한편, 공통전극(260)은 제 1 내지 제3 연결패턴을 통해 이웃하는 공통전극과 연결될 수 있으며, 연결되는 공통전극들은 제 1 공통배선(270a) 및 제 2 공통배선(270b)을 통해 동일한 극성의 공통전압이 인가될 수 있다.Meanwhile, the common electrode 260 may be connected to the neighboring common electrode through the first to third connection patterns, and the common electrodes to be connected may be connected to the common electrode 260 through the first common wiring 270a and the second common wiring 270b, Can be applied.

예를 들어, 공통전극(260)은 제 1 연결패턴(262)을 통해 대각선방향으로 이웃하는 공통전극과 연결되거나, 제 2 연결패턴(264)을 통해 수직방향으로 이웃하는 공통전극과 연결될 수 있다.For example, the common electrode 260 may be connected to a common electrode neighboring diagonally through the first connection pattern 262 or may be connected to a common electrode vertically adjacent through the second connection pattern 264 .

또한, 제 3 연결패턴(미도시)을 통해 수평방향으로 이웃하는 공통전극과 연결될 수도 있다.Further, it may be connected to a common electrode neighboring in the horizontal direction through a third connection pattern (not shown).

이와 같은 연결패턴들은 제 1 공통배선(270a) 및 제 2 공통배선(270b)을 통해 동일한 극성의 공통전압이 인가되는 공통전극들을 연결하기 위하여 적절하게 배치되어 형성할 수 있다.The connection patterns may be appropriately arranged to connect the common electrodes to which the common voltage of the same polarity is applied through the first common wiring 270a and the second common wiring 270b.

이러한 구조를 갖는 공통전극(260)을 구비한 어레이 기판을 구비하는 액정표시장치(미도시)는 하나의 화소영역 내의 서로 다른 도메인에 위치하는 액정분자의 움직임이 달라질 수 있다.In a liquid crystal display (not shown) having an array substrate having the common electrode 260 having such a structure, the movement of liquid crystal molecules located in different domains in one pixel region may be different.

그에 따라 최종적으로 액정분자의 장축의 배치가 달라지게 되어 특정 방위각에서의 컬러 쉬프트 현상을 저감시킬 수 있다.Accordingly, the arrangement of the long axes of the liquid crystal molecules finally changes, and the color shift phenomenon at a specific azimuth angle can be reduced.

도5에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판에는 화소전극(212)과 공통전극(260)이 보호층(240)을 사이에 두고 이격하여 형성된다.As shown in FIG. 5, a pixel electrode 212 and a common electrode 260 are formed on an array substrate according to the first embodiment of the present invention with a protective layer 240 interposed therebetween.

그리고, 화소전극(212) 하부에는 데이터 배선(230)과 화소전극(212) 사이에 발생하는 횡전계를 차폐시키기 위한 보조 공통전극(미도시)이 형성될 수 있다.An auxiliary common electrode (not shown) may be formed under the pixel electrode 212 to shield a lateral electric field generated between the data line 230 and the pixel electrode 212.

이러한 보조 공통전극은 공통전극(260)과 수직방향으로 대응되도록 형성할 수 있다.The auxiliary common electrode may be formed to correspond to the common electrode 260 in the vertical direction.

그리고, 공통전극(260) 및 보조 공통전극은 인듐-틴-옥사이드(Induim-Tin-Oxide:)와 같은 투명한 전도성 물질로 구성되기 때문에 블랙매트릭스(BM)와 대응되는 영역에서 벗어나더라도 개구율이 좁아지는 문제점이 발생하지 않는다.Since the common electrode 260 and the auxiliary common electrode are formed of a transparent conductive material such as Indium-Tin-Oxide (hereinafter referred to as " Indium-Tin-Oxide "), No problem occurs.

따라서, 도시한 바와 같이, 공통전극(260)은 블랙매트릭스(BM)의 양 끝단을 벗어나도록 형성될 수 있다.
Therefore, as shown in the figure, the common electrode 260 may be formed so as to deviate from both ends of the black matrix BM.

도6은 본 발명의 제 1 실시예에 따른 액정표시장치에서 공통 전압 인가를 설명하기 위해 참조되는 도면이다. 이하에서는 수직 2도트 Z 인버전 방식으로 구동하는 경우를 예를 들어 설명하기로 한다.6 is a diagram referred to explain a common voltage application in the liquid crystal display according to the first embodiment of the present invention. Hereinafter, the case of driving in the vertical 2-dot Z version mode will be described as an example.

도6에 도시한 바와 같이, 본 발명의 제 1 실시예에 따른 어레이 기판에서는 제 1 연결패턴(도3의 262)을 통해 두 화소영역의 공통전극(260)이 연결되고 제 1 공통배선(270a)을 통해 부극성(-)의 공통전압이 인가된다.6, in the array substrate according to the first embodiment of the present invention, the common electrodes 260 of the two pixel regions are connected through the first connection pattern 262 (FIG. 3), and the first common wiring 270a (-) common voltage is applied through the negative terminal (-).

그리고, 제 2 연결패턴(도3의 264)을 통해 두 화소영역의 공통전극(260)이 연결되고 제 2 공통배선(270b)을 통해 정극성(+)의 공통전압이 인가된다.The common electrodes 260 of the two pixel regions are connected through the second connection pattern 264 in FIG. 3, and a positive common voltage is applied through the second common wiring 270b.

다시 말해서, 제 1 공통배선(270a)이 형성된 부분에서는 제 1 연결패턴을 통해 대각선방향의 공통전극이 연결되고, 연결되는 공통전극으로는 부극성(-)의 공통전압이 인가된다.In other words, in the portion where the first common wiring 270a is formed, the common electrode in the diagonal direction is connected through the first connection pattern, and the negative common voltage is applied to the common electrode to be connected.

그리고, 제 2 공통배선(270b)이 형성된 부분에서는 제 2 연결패턴을 통해 수직방향의 공통전극이 연결되고, 연결되는 공통전극으로는 정극성(+)의 공통전압이 인가된다.In the portion where the second common wiring 270b is formed, a common electrode in the vertical direction is connected through the second connection pattern, and a common voltage of positive polarity is applied to the connected common electrode.

그리하여 본 발명의 제 1 실시예에 따른 액정표시장치는 데이터전압을 컬럼 인버젼 방식으로 데이터 배선을 통해 전달하고, 공통전압을 부극성(-)의 공통전압과 정극성(+)의 공통전압을 나누어 각각의 공통배선을 통해 인가하여 수직 2도트 Z 인버전 방식으로 구동할 수 있다.In the liquid crystal display according to the first embodiment of the present invention, a data voltage is transmitted through a data line in a column inversion manner, and a common voltage is set to a common voltage of a negative polarity (-) and a common voltage of a positive polarity And can be driven by the vertical two-dot-Z version method by applying them through respective common wirings.

이처럼 본 발명의 제 1 실시예에 따른 어레이 기판에서는 종래와 같이, 공통전극을 기판 전면에 하나로 형성하는 것이 아니라, 화소영역마다 공통전극을 형성하여 공통 배선 및 공통 콘택홀을 통해 다수의 공통전극을 연결한다.As described above, in the array substrate according to the first embodiment of the present invention, the common electrodes are not formed on the entire surface of the substrate, but common electrodes are formed for each pixel region to form a plurality of common electrodes through common wiring and common contact holes Connect.

그 결과 공통전극을 기판 전면에 하나로 형성했던 종래 대비 공통전극 저항의 영향을 줄일 수 있다.
As a result, it is possible to reduce the influence of the common electrode resistance compared with the conventional one in which the common electrode is formed on the entire surface of the substrate.

하지만, 본 발명의 제 1 실시예에 따른 어레이 기판에서는 공통 전극을 연결할 공통 배선 및 공통 콘택홀이 필요하고, 그러한 공통 배선과 공통 콘택홀에 의해 개구율 및 투과율이 감소하는 문제점이 발생하였다. 이를 해결하기 위한 방안을 도면을 참조하여 설명하기로 한다.However, in the array substrate according to the first embodiment of the present invention, a common wiring and a common contact hole for connecting the common electrodes are required, and the aperture ratio and the transmittance are reduced by the common wiring and the common contact hole. Hereinafter, a method for solving the problem will be described with reference to the drawings.

도7은 본 발명의 제 2 실시예에 따른 어레이 기판의 일부를 도시한 평면도이고, 도8은 본 발명의 제 2 실시예에 따른 액정표시장치에서 공통 전압 인가를 설명하기 위해 참조되는 도면이다.FIG. 7 is a plan view showing a part of an array substrate according to a second embodiment of the present invention, and FIG. 8 is a diagram referred to explain a common voltage application in a liquid crystal display according to a second embodiment of the present invention.

도7에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 기판에는 제 1 방향으로 연장하는 다수의 게이트 배선(307)이 일정간격 이격하며 형성된다.As shown in FIG. 7, on the array substrate according to the second embodiment of the present invention, a plurality of gate wirings 307 extending in the first direction are formed with a predetermined spacing.

그리고, 게이트 배선(307)과 동일한 층에는 게이트 배선(307)과 나란하게 제 1 공통배선(370a) 및 제 2 공통배선(370b)이 형성된다.A first common wiring 370a and a second common wiring 370b are formed in the same layer as the gate wiring 307 in parallel with the gate wiring 307. [

이때, 제 1 공통배선(370a)은 부극성(-)의 전압이 인가되고, 제 2 공통배선(370b)은 정극성(+)의 전압이 될 수 있다.At this time, a voltage of negative polarity is applied to the first common wiring 370a, and a voltage of positive polarity may be applied to the second common wiring 370b.

이와 같은 공통 배선(370a, 370b)은 게이트 배선(307) N(N은 2이상의 자연수) 개당 하나씩 형성할 수 있으며, 그 결과 기판 전체에 형성되는 공통 배선 수를 줄일 수 있다.Such common wirings 370a and 370b can be formed for each gate wiring 307 N (N is a natural number of 2 or more), and as a result, the number of common wirings formed over the entire substrate can be reduced.

다음으로, 산화실리콘(SiO2) 또는 질화실리콘(SiNx) 등의 무기절연물질을 증착하여 기판 전면에 게이트 절연막(도3의 215)을 형성한다.Next, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) is deposited to form a gate insulating film (215 in FIG. 3) over the entire surface of the substrate.

그리고, 게이트 절연막(도3의 215) 위로 판 형태를 갖는 화소전극(312)과, 제 2 방향으로 연장되며 다수의 게이트 배선(307)과 교차하여 다수의 화소영역을 정의하는 다수의 데이터 배선(330)을 형성한다.A pixel electrode 312 having a plate shape on the gate insulating film (215 in FIG. 3), a plurality of data lines (not shown) extending in the second direction and intersecting the plurality of gate lines 307 to define a plurality of pixel regions 330 are formed.

이때, 각 화소영역에는 게이트 전극(308)과, 게이트 절연막과, 순수 비정질 실리콘의 액티브층(도3의 220a)과 불순물 비정질 실리콘의 오믹콘택층(도3의 220b)으로 이루어진 반도체층(도3의 220)과, 서로 이격하는 소스 전극(333) 및 드레인 전극(336)으로 구성된 박막트랜지스터(Tr)가 형성된다.3) composed of the gate electrode 308, the gate insulating film, the active layer of pure amorphous silicon (220a in Fig. 3) and the ohmic contact layer (220b in Fig. 3) of the impurity amorphous silicon is formed in each pixel region And a thin film transistor Tr composed of a source electrode 333 and a drain electrode 336 which are spaced apart from each other are formed.

이러한 박막트랜지스터(Tr)는 게이트 배선(307) 및 데이터 배선(330)과 연결된다.The thin film transistor Tr is connected to the gate wiring 307 and the data wiring 330.

그리고, 박막트랜지스터(Tr)와 화소전극(312)을 포함하여 기판 전면에는 보호층(도3의 240)이 형성된다.A protective layer (240 in FIG. 3) is formed on the entire surface of the substrate including the thin film transistor Tr and the pixel electrode 312.

이러한 보호층(240)은 산화실리콘(SiO2) 등의 무기절연물질 또는 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)등의 유기절연물질로 구성될 수 있다.The protective layer 240 may be formed of an inorganic insulating material such as silicon oxide (SiO 2 ) or an organic insulating material such as benzocyclobutene (BCB) or photo acryl.

또한, 각 화소영역 내에는 보호층(240) 위로 제 1 공통 콘택홀(372a) 또는 제 2 공통 콘택홀(372b)을 통해 제 1 공통배선(370a) 또는 제 2 공통배선(370b)과 접촉하는 공통전극(360)이 형성될 수 있다.In each pixel region, the first common wiring 370a or the second common wiring 370b is in contact with the protection layer 240 through the first common contact hole 372a or the second common contact hole 372b The common electrode 360 may be formed.

즉, 공통전극(360)은 종래와 같이 보호층 위에 액정표시장치 전면에 하나로 형성하는 것이 아니라, 각 화소영역마다 형성될 수 있다.That is, the common electrode 360 may not be formed on the entire surface of the liquid crystal display, but may be formed for each pixel region on the protective layer as in the conventional art.

그에 따라 고해상도 대면적 액정표시장치의 경우 공통전극 저항에 의한 영향을 줄일 수 있다.Accordingly, in the case of a high-resolution large-area liquid crystal display device, the influence due to the common electrode resistance can be reduced.

그리고, 공통전극(360)은 보호층을 사이에 두고 화소전극(312)과 수직으로 이격하여 형성된다.The common electrode 360 is vertically spaced apart from the pixel electrode 312 with a protective layer therebetween.

이때, 공통전극(360)은 게이트 배선(307)이 연장하는 방향으로 연장하는 가상의 선을 기준으로 대칭적으로 형성되는 다수의 개구부를 포함한다.At this time, the common electrode 360 includes a plurality of openings formed symmetrically with respect to an imaginary line extending in a direction in which the gate wiring 307 extends.

한편, 공통전극(360)은 제 1 내지 제3 연결패턴을 통해 이웃하는 공통전극과 연결될 수 있으며, 연결되는 공통전극들은 제 1 공통배선(370a) 및 제 2 공통배선(370b)을 통해 동일한 극성의 공통전압이 인가될 수 있다.Meanwhile, the common electrode 360 may be connected to the neighboring common electrode through the first to third connection patterns, and the connected common electrodes may be connected to the common electrode 360 through the first common wiring 370a and the second common wiring 370b, Can be applied.

예를 들어, 공통전극(360)은 제 1 연결패턴(362)을 통해 대각선방향으로 이웃하는 공통전극과 연결되거나, 제 2 연결패턴(364)을 통해 수직방향으로 이웃하는 공통전극과 연결될 수 있다.For example, the common electrode 360 may be connected to the common electrode adjacent diagonally through the first connection pattern 362, or may be connected to the common electrode vertically adjacent through the second connection pattern 364 .

또한, 제 3 연결패턴(미도시)을 통해 수평방향으로 이웃하는 공통전극과 연결될 수도 있다.Further, it may be connected to a common electrode neighboring in the horizontal direction through a third connection pattern (not shown).

이와 같은 연결패턴들은 제 1 공통배선(370a) 및 제 2 공통배선(370b)을 통해 동일한 극성의 공통전압이 인가되는 공통전극들을 연결하기 위하여 적절하게 배치되어 형성할 수 있다.The connection patterns may be appropriately arranged to connect the common electrodes to which the common voltage of the same polarity is applied through the first common wiring 370a and the second common wiring 370b.

도8에 도시한 바와 같이, 본 발명의 제 2 실시예에 따른 어레이 기판에서는 제 1 연결패턴(362) 및 제 2 연결패턴(364)을 통해 화소영역 네 개의 공통전극(360)이 연결되고 제 1 공통배선(270a)을 통해 부극성(-)의 공통전압이 인가된다.8, in the array substrate according to the second embodiment of the present invention, four common electrodes 360 of the pixel region are connected through the first connection pattern 362 and the second connection pattern 364, (-) common voltage is applied through one common wiring 270a.

그리고, 1 연결패턴(362) 및 제 2 연결패턴(364)을 통해 화소영역 네 개의 공통전극(360)이 연결되고 제 2 공통배선(370b)을 통해 정극성(+)의 공통전압이 인가된다.The common electrode 360 of the pixel region is connected through the first connection pattern 362 and the second connection pattern 364 and a positive common voltage is applied through the second common wiring 370b .

이때, 공통전극(360)은 제 1 연결패턴(362) 및 제 2 연결패턴(364)을 통해 대각선방향 및 수직방향으로의 연결되는 경우만 도시하고 있지만 이에 한정하지 아니하며, 구동 방식에 따라 제 1 내지 제 3 연결패턴을 통해 다양한 형태로 연결될 수 있다.In this case, the common electrode 360 is connected only in the diagonal direction and the vertical direction through the first connection pattern 362 and the second connection pattern 364, but the present invention is not limited thereto, Through the third connection pattern.

그리하여 본 발명의 제 2 실시예에 따른 액정표시장치는 데이터전압을 컬럼 인버젼 방식으로 데이터 배선을 통해 전달하고, 공통전압을 부극성(-)의 공통전압과 정극성(+)의 공통전압을 나누어 각각의 공통배선을 통해 인가하는 방식으로 구동할 수 있다.In the liquid crystal display according to the second embodiment of the present invention, the data voltage is transmitted through the data line in a column inversion manner, and the common voltage is set to a common voltage of negative polarity (-) and a common voltage of positive polarity And can be driven in such a manner that they are applied through respective common wirings.

이와 같이, 본 발명의 제 2 실시예에 따른 어레이 기판에서는 게이트 배선(307) N(N은 2이상의 자연수) 개당 공통 배선(370a, 370b))을 하나씩 형성함에 따라 전체적으로 공통 배선의 수를 줄일 수 있다.As described above, in the array substrate according to the second embodiment of the present invention, the number of the common wirings can be reduced as a whole by forming the gate wirings 307 N (the common wirings 370a and 370b) have.

그리고, 공통 배선 수가 줄어들면 공통 콘택홀의 개수 또한 줄일 수 있다. 그 결과 개구율 및 투과율이 향상될 수 있다.If the number of common wirings is reduced, the number of common contact holes can also be reduced. As a result, the aperture ratio and transmittance can be improved.

한편, 화소영역의 크기를 리사이징하여 공통 배선 제거에 따른 개구율 차이를 줄이도록 조절할 수 있다.
On the other hand, the size of the pixel region may be resized to reduce the difference in aperture ratio due to removal of the common line.

이상과 같은 본 발명의 실시예는 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지를 벗어나지 않는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명의 보호범위는 첨부된 특허청구범위 및 이와 균등한 범위 내에서의 본 발명의 변형을 포함한다.
The embodiments of the present invention as described above are merely illustrative, and those skilled in the art can make modifications without departing from the gist of the present invention. Accordingly, the protection scope of the present invention includes modifications of the present invention within the scope of the appended claims and equivalents thereof.

207: 게이트 배선 208: 게이트전극
212: 화소전극 220: 반도체층
230: 데이터 배선 233: 소스전극
236: 드레인전극 260: 공통전극
262: 제 1 연결패턴 264: 제 2 연결패턴207: gate wiring 208: gate electrode
212: pixel electrode 220: semiconductor layer
230: Data wiring 233: Source electrode
236: drain electrode 260: common electrode
262: first connection pattern 264: second connection pattern

Claims (14)

서로 교차하여 제 1 내지 제 8 화소영역을 정의하는 다수의 게이트 배선 및 데이터 배선들과;
상기 게이트 배선과 나란하게, 제 1 방향을 따라 위치하는 공통 배선들과;
상기 제 1 내지 제 8 화소영역 내에 위치하는 화소전극과;
보호층을 사이에 두고 상기 화소전극과 수직으로 이격하며 다수의 개구부를 가지며, 상기 제 1 내지 제 8 화소영역 별로 각각 판 형상으로 위치하여 제 1 내지 제 3 연결패턴을 통해 연결되는 공통전극을 포함하며,상기 공통 배선은 상기 게이트 배선 N(N은 2이상의 자연수) 개당 하나씩 위치하며, 부극성의 전압이 인가되는 제 1 공통 배선과 정극성의 전압이 인가되는 제 2 공통 배선으로 구비되며,
상기 제 1 공통배선은 상기 제 1 방향에 수직한 제 2 방향의 수직라인을 따라 이웃하여 위치하는 상기 제 1 내지 제 4 화소영역의 각 공통전극과 연결되며,
상기 제 2 공통배선은 상기 수직라인을 따라 이웃하여 위치하는 상기 제 5 내지 제 8 화소영역의 각 공통전극과 연결되며,
상기 제 1 공통배선은 상기 제 1 및 제 2 화소영역과, 상기 제 5 및 제 6 화소영역 사이를 가로질러 위치하며,
상기 제 2 공통배선은 상기 3 및 제 4 화소영역과, 상기 제 7 및 제 8 화소영역 사이를 가로질러 위치하는 액정표시장치용 어레이 기판.

A plurality of gate lines and data lines crossing each other to define first to eighth pixel regions;
Common wirings located along the first direction in parallel with the gate wirings;
Pixel electrodes positioned within the first to eighth pixel regions;
A common electrode which is vertically spaced apart from the pixel electrode with a protective layer therebetween and has a plurality of openings and is connected to each of the first to eighth pixel regions through a first to a third connection pattern, Wherein the common wiring is provided with a first common wiring to which a negative voltage is applied and a second common wiring to which a positive voltage is applied, the common wiring being provided for each gate wiring N (N is a natural number of 2 or more)
Wherein the first common wiring is connected to each common electrode of the first through fourth pixel regions neighboring along a vertical line in a second direction perpendicular to the first direction,
The second common line is connected to each common electrode of the fifth to eighth pixel regions neighboring along the vertical line,
Wherein the first common wiring is located across the first and second pixel regions and between the fifth and sixth pixel regions,
And the second common wiring is located across the third and fourth pixel regions and between the seventh and eighth pixel regions.

제 1 항에 있어서,
상기 공통전극은 상기 공통 배선들을 노출시키는 공통 콘택홀을 통해 상기 공통 배선들과 접촉하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
The method according to claim 1,
Wherein the common electrode is in contact with the common interconnection through a common contact hole exposing the common interconnection.
제2항에 있어서,
상기 공통 콘택홀은 상기 제 1 공통 배선 상에 형성되는 제 1 공통 콘택홀과, 상기 제 2 공통 배선 상에 형성되는 제 2 공통 콘택홀을 포함하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
3. The method of claim 2,
Wherein the common contact hole includes a first common contact hole formed on the first common wiring and a second common contact hole formed on the second common wiring.
제1항에 있어서,
상기 제 1 공통배선은 상기 제 1 공통배선을 중심으로 양측으로 각각 서로 수직하게 위치하는 1열1행의 제 1 화소영역과 1열2행의 제 2 화소영역의 각 공통전극과,
상기 제 2 화소영역과 대각선으로 위치하는 2열3행의 제 3 화소영역의 공통전극과, 상기 제 3 화소영역과 서로 수직하게 위치하는 2열4행의 제 4 화소영역의 공통전극과 연결되며,
상기 제 2 공통배선은 상기 제 1 및 제 2 화소영역에 각각 수평하게 이웃하여 위치하는 2열1행의 제 5 화소영역 및 2열2행의 제 6 화소영역의 각 공통전극과, 상기 제 6 화소영역과 대각선으로 위치하는 3열3행의 제 7 화소영역의 공통전극과, 상기 제 7 화소영역과 상기 제 2 공통배선을 중심으로 양측으로 각각 서로 수직하게 위치하는 3열4행의 제 8 화소영역의 공통전극과 연결되는 액정표시장치용 어레이 기판.
The method according to claim 1,
Wherein the first common wiring includes common electrodes of a first pixel region of a first row and a second pixel region of a first column and a second row arranged vertically to each other on both sides of the first common wiring,
A common electrode of a third pixel region of two rows and three columns located diagonally to the second pixel region and a common electrode of a fourth pixel region of two columns and four rows which are positioned perpendicular to the third pixel region, ,
Wherein the second common wiring includes common electrodes of a fifth pixel region in a second row and a first row and a sixth pixel region in a second row and a second row which are located horizontally adjacent to the first and second pixel regions, A common electrode of a seventh pixel region in a third row and a third row located diagonally to the pixel region and a common electrode of a seventh pixel region in a third row and four rows located vertically on both sides of the seventh pixel region and the second common wiring, And is connected to the common electrode of the pixel region.
제4항에 있어서,
상기 제 3 화소영역의 공통전극 및 상기 제 4 화소영역의 공통전극과 그리고 상기 제 5 화소영역의 공통전극 및 상기 제 6 화소영역의 공통전극은 수직방향으로 위치하는 상기 제 2 연결패턴을 통해 연결되는 액정표시장치용 어레이 기판.
5. The method of claim 4,
The common electrode of the third pixel region and the common electrode of the fourth pixel region and the common electrode of the fifth pixel region and the common electrode of the sixth pixel region are connected through the second connection pattern located in the vertical direction, And a plurality of pixel electrodes.
제1항에 있어서,
상기 공통전극은 상기 제 3 연결패턴을 통해 수평방향으로 이웃하는 공통전극과 연결되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
The method according to claim 1,
Wherein the common electrode is connected to a common electrode neighboring in the horizontal direction through the third connection pattern.
서로 교차하여 제 1 내지 제 8 화소영역을 정의하는 다수의 게이트 배선 및 다수의 데이터 배선이 형성되는 제 1 기판과 상기 제 1 기판과 대향 합착되는 제2기판을 포함하며,
상기 제 1 기판은 상기 게이트 배선과 나란하게 제 1 방향을 따라 위치하는 공통 배선들과,
상기 제 1 내지 제 8 화소영역 내에 위치하는 화소전극과, 보호층을 사이에 두고 상기 화소전극과 수직으로 이격하며 다수의 개구부를 가지며, 상기 제 1 내지 제 8 화소영역 별로 각각 판 형상으로 위치하여 제 1 내지 제 3 연결패턴을 통해 연결되는 공통전극을 포함하며,
상기 공통 배선들은 상기 게이트 배선 N(N은 2이상의 자연수) 개당 하나씩 형성되며, 부극성의 전압이 인가되는 제 1 공통 배선과, 정극성의 전압이 인가되는 제 2 공통 배선으로 구성되는 것을 특징으로 하며,
상기 제 1 공통배선은 상기 제 1 방향에 수직한 제 2 방향의 수직라인을 따라 이웃하여 위치하는 상기 제 1 내지 제 4 화소영역의 각 공통전극과 연결되며,
상기 제 2 공통배선은 상기 수직라인을 따라 이웃하여 위치하는 상기 제 5 내지 제 8 화소영역의 각 공통전극과 연결되며,
상기 제 1 공통배선은 상기 제 1 및 제 2 화소영역과, 상기 제 5 및 제 6 화소영역 사이를 가로질러 위치하며,
상기 제 2 공통배선은 상기 3 및 제 4 화소영역과, 상기 제 7 및 제 8 화소영역 사이를 가로질러 위치하는 액정표시장치.
A first substrate on which a plurality of gate wirings and a plurality of data wirings crossing each other and defining first to eighth pixel regions are formed, and a second substrate facing the first substrate,
The first substrate includes common wirings located along a first direction in parallel with the gate wirings,
A pixel electrode positioned in the first through eighth pixel regions and a plurality of openings spaced vertically from the pixel electrode with a protective layer interposed therebetween, And a common electrode connected through the first to third connection patterns,
The common wirings are each formed of one gate wiring N (N is a natural number of 2 or more), and are constituted by a first common wiring to which a negative voltage is applied and a second common wiring to which a positive voltage is applied ,
Wherein the first common wiring is connected to each common electrode of the first through fourth pixel regions neighboring along a vertical line in a second direction perpendicular to the first direction,
The second common line is connected to each common electrode of the fifth to eighth pixel regions neighboring along the vertical line,
Wherein the first common wiring is located across the first and second pixel regions and between the fifth and sixth pixel regions,
And the second common wiring is located across the third and fourth pixel regions and between the seventh and eighth pixel regions.
제7항에 있어서,
상기 공통전극은 상기 제 2 기판 상에 구비되는 블랙매트릭스의 양 끝단을 벗어나 위치하는 액정표시장치.
8. The method of claim 7,
Wherein the common electrode is located outside the two ends of the black matrix provided on the second substrate.
제7항에 있어서,
상기 제 1 공통배선은 상기 제 1 공통배선을 중심으로 양측으로 각각 서로 수직하게 위치하는 1열1행의 제 1 화소영역과 1열2행의 제 2 화소영역의 각 공통전극과,
상기 제 2 화소영역과 대각선으로 위치하는 2열3행의 제 3 화소영역의 공통전극과, 상기 제 3 화소영역과 서로 수직하게 위치하는 2열4행의 제 4 화소영역의 공통전극과 연결되며,
상기 제 2 공통배선은 상기 제 1 및 제 2 화소영역에 각각 수평하게 이웃하여 위치하는 2열1행의 제 5 화소영역 및 2열2행의 제 6 화소영역의 각 공통전극과, 상기 제 6 화소영역과 대각선으로 위치하는 3열3행의 제 7 화소영역의 공통전극과, 상기 제 7 화소영역과 상기 제 2 공통배선을 중심으로 양측으로 각각 서로 수직하게 위치하는 3열4행의 제 8 화소영역의 공통전극과 연결되는 액정표시장치.
8. The method of claim 7,
Wherein the first common wiring includes common electrodes of a first pixel region of a first row and a second pixel region of a first column and a second row arranged vertically to each other on both sides of the first common wiring,
A common electrode of a third pixel region of two rows and three columns located diagonally to the second pixel region and a common electrode of a fourth pixel region of two columns and four rows which are positioned perpendicular to the third pixel region, ,
Wherein the second common wiring includes common electrodes of a fifth pixel region in a second row and a first row and a sixth pixel region in a second row and a second row which are located horizontally adjacent to the first and second pixel regions, A common electrode of a seventh pixel region in a third row and a third row located diagonally to the pixel region and a common electrode of a seventh pixel region in a third row and four rows located vertically on both sides of the seventh pixel region and the second common wiring, And is connected to the common electrode of the pixel region.
제9항에 있어서,
상기 제 3 화소영역의 공통전극 및 상기 제 4 화소영역의 공통전극과 그리고 상기 제 5 화소영역의 공통전극 및 상기 제 6 화소영역의 공통전극은 수직방향으로 위치하는 상기 제 2 연결패턴을 통해 연결되는 액정표시장치.
10. The method of claim 9,
The common electrode of the third pixel region and the common electrode of the fourth pixel region and the common electrode of the fifth pixel region and the common electrode of the sixth pixel region are connected through the second connection pattern located in the vertical direction, .
제7항에 있어서,
상기 제 2 화소영역의 공통전극 및 상기 제 3 화소영역의 공통전극, 그리고 상기 제 6 화소영역의 공통전극 및 상기 제 7 화소영역의 공통전극은 각각 대각선방향으로 위치하는 상기 제 1 연결패턴을 통해 연결되는 액정표시장치.
8. The method of claim 7,
The common electrode of the second pixel region and the common electrode of the third pixel region, and the common electrode of the sixth pixel region and the common electrode of the seventh pixel region are connected to each other through the first connection pattern located in the diagonal direction A liquid crystal display device to be connected.
제7항에 있어서,
상기 공통전극은 상기 제 3 연결패턴을 통해 수평방향으로 이웃하는 공통전극과 연결되는 것을 특징으로 하는 액정표시장치.
8. The method of claim 7,
Wherein the common electrode is connected to a common electrode neighboring in the horizontal direction through the third connection pattern.
제4항에 있어서,
상기 제 2 화소영역의 공통전극 및 상기 제 3 화소영역의 공통전극, 그리고 상기 제 6 화소영역의 공통전극 및 상기 제 7 화소영역의 공통전극은 각각 대각선방향으로 위치하는 상기 제 1 연결패턴을 통해 연결되는 액정표시장치용 어레이 기판.
5. The method of claim 4,
The common electrode of the second pixel region and the common electrode of the third pixel region, and the common electrode of the sixth pixel region and the common electrode of the seventh pixel region are connected to each other through the first connection pattern located in the diagonal direction And an array substrate for a liquid crystal display connected thereto.
제 5 항에 있어서,
상기 제 2 연결패턴은 상기 제 1 및 제 2 공통배선과 중첩되어 직교하여 위치하는 액정표시장치용 어레이기판. 6. The method of claim 5,
And the second connection pattern is overlapped with the first and second common wirings and positioned orthogonally.
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