KR101884573B1 - Test circuit for 3d semiconductor device and method for testing thereof - Google Patents
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Abstract
3차원 반도체 장치의 테스트 회로 및 그의 테스트 방법이 개시된다. 본 발명에 따른 3차원 반도체 장치의 테스트 회로는 제1 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 제1 MISR(Multiple Input Signature Register), 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 제2 MISR(Multiple Input Signature Register); 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register); 및 상기 제1 MISR에서 출력되는 제1 출력 신호, 상기 제2 MISR에서 출력되는 제2 출력 신호 및 상기 제3 MISR에서 출력되는 제3 출력 신호를 비교하여 상기 제1 반도체칩 내지 상기 제3 반도체칩의 소프트 오류를 검출하는 오류 검출부를 포함한다.A test circuit of a three-dimensional semiconductor device and a test method thereof are disclosed. The test circuit of the three-dimensional semiconductor device according to the present invention includes: a first MISR (Multiple Input Signature Register) disposed in the first semiconductor chip for compressing a first test result signal corresponding to a test pattern; A second MISR (Multiple Input Signature Register) arranged in a second semiconductor chip stacked on one side of the first semiconductor chip and compressing a second test result signal corresponding to the test pattern; A third MISR (Multiple Input Signature Register) arranged in a third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip for compressing a third test result signal corresponding to the test pattern; And comparing the first output signal outputted from the first MISR, the second output signal outputted from the second MISR and the third output signal outputted from the third MISR, And a soft error detection unit for detecting a soft error of the soft error.
Description
본 발명의 실시 예들은 3차원 반도체 장치의 소프트 오류를 검출하기 위한 테스트 회로 및 그의 테스트 방법에 관한 것이다.Embodiments of the present invention relate to a test circuit for detecting a soft error in a three-dimensional semiconductor device and a test method thereof.
공정이 미세화될수록 소자가 점점 작아짐에 따라 소프트 오류가 일어날 확률이 크게 증가하게 되는데 이를 방지하기 위해 소프트 오류에 강인한 로직을 설계하거나, 하드웨어, 시간 중복 기법 등을 적용하여 오류를 정정하는 기법 등을 이용한 연구가 진행되고 있다. As the process becomes finer, the probability of soft error increases greatly as the device becomes smaller. To prevent this, it is necessary to design a logic that is robust against soft errors or to correct errors by applying hardware and time overlapping techniques Research is underway.
소프트 오류를 방지하기 위한 여러 가지 연구를 검증하기 위해서는 소프트 오류를 측정하기 위한 기법이 반드시 필요하다. SER(soft error rate) 측정 단위인 FIT(Failure in Time)는 10억 단위시간에 오류가 일어나는 빈도를 나타내는데 이는 매우 드물게 일어나는 사건이라 측정을 위해서는 매우 긴 시간 동안 기기를 사용하면서 오류가 일어나는 빈도를 측정해야 한다. 그러나, 이는 상당한 양의 테스트 비용을 요구하기 때문에 BIST(built-in self test)를 이용하여 소프트 오류를 검출하는 하드웨어 구조가 연구되었다. To verify various studies to prevent soft errors, techniques for measuring soft errors are indispensable. FIT (Failure in Time), a unit of measurement of the SER (soft error rate), indicates the frequency at which errors occur in 1 billion units of time, which is a very rare event. Should be. However, since this requires a significant amount of test cost, a hardware architecture for detecting soft errors using a built-in self test (BIST) has been studied.
도 1은 일반적인 2차원 반도체 장치(10)에 내장된 테스트 회로(BIST)의 구성을 나타내는 도면이다. 도 1을 참조하면, 테스트 회로는 테스트 패턴을 생성하여 주는 패턴 생성기(Pattern generator)와 응답 분석기(Response analyzer)로 구성되어 소프트 오류를 검출한다. Fig. 1 is a diagram showing a configuration of a test circuit (BIST) incorporated in a general two-
테스트 회로는 테스트 패턴 생성기의 일종인 LFSR(linear feedback shift register)(11)과, 이에 연결된 n 개의 스캔 체인(12a, 12b, 12c, 12d), 그리고 테스트 결과 신호를 받아서 이를 압축하여 주는 제1 및 제2 MISR(multiple-input signature register)(13a, 13b)을 포함한다.The test circuit includes a linear feedback shift register (LFSR) 11, a type of test pattern generator,
이 같이, 테스트 회로는 하나의 반도체 칩인 2차원 반도체 장치(10)에 내장된 제1 및 제2 MISR(13a, 13b)을 이용하여 트윈(twin) 테스트를 진행한다. 즉, LFSR(11)에서 동일한 테스트 패턴을 2번을 인가하는데, 첫 번째 입력되는 테스트 패턴에 대한 테스트 결과 신호를 제1 MISR(13a)에 저장하고, 두 번째 입력되는 테스트 패턴에 대한 테스트 결과 신호를 제2 MISR(13b)에 저장한다. 이때, 제1 및 제2 MISR(13a, 13b)에 저장된 두 신호를 비교하여 서로 다를 경우, 소프트 오류를 검출한다. As described above, the test circuit performs the twin test using the first and
도 1이 도시된 테스트 회로는 소프트 오류를 검출을 위하여 2차원 반도체 장치(10) 내에 2개의 MISR(13a, 13b)을 필요로 한다. 이 같은 구성은 하나의 반도체 칩 단위로 이루어진 2차원 반도체 장치에서는 큰 문제가 되지 않으나, 다수의 반도체 칩이 적층된 3차원 반도체 장치에 적용할 경우, 칩 단위로 2개의 MISR을 구비해야 하므로 하드웨어의 오버헤드가 증가하고, 테스트 시간 또한 증가하게 된다. 특히, 최근 3차원 반도체 장치에 대한 관심이 높아지고 있어, 3차원 반도체 장치의 소프트 오류를 효율적으로 검출하기 위한 테스트 기술이 필요하다.The test circuit shown in Fig. 1 requires two
본 발명의 실시예들의 목적은 칩 단위 당 1개의 MISR을 구비하여 3차원 반도체 장치의 소프트 오류를 효율적으로 검출하고, 반복 테스트를 통해 하드웨어 오류까지 검출할 수 있는 테스트 회로 및 그의 테스트 방법을 제공하기 위한 것이다.It is an object of embodiments of the present invention to provide a test circuit and a method of testing the same that can detect a soft error of a three-dimensional semiconductor device efficiently with a single MISR per chip unit, .
실시예에 따른 3차원 반도체 장치의 테스트 회로는 제1 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 제1 MISR(Multiple Input Signature Register), 상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 제2 MISR(Multiple Input Signature Register) 및 상기 제1 MISR에서 출력되는 제1 출력 신호와 상기 제2 MISR에서 출력되는 제2 출력 신호를 비교하여 소프트 오류를 검출하는 제1 오류 검출부를 포함한다. The test circuit of the three-dimensional semiconductor device according to the embodiment includes a first MISR (Multiple Input Signature Register) arranged in the first semiconductor chip and compressing a first test result signal corresponding to the test pattern, A second MISR (Multiple Input Signature Register) arranged in a second semiconductor chip stacked on one side of the lower side for compressing a second test result signal corresponding to the test pattern, And a first error detector for detecting a soft error by comparing a second output signal output from the second MISR.
일 실시예에 따르면, 상기 제1 오류 검출부는 상기 제1 반도체 칩 및 상기 제2 반도체 칩 중 어느 하나의 내부에 배치되고, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 배치된 TSV(Through Silicon Via)를 통해 상기 제1 및 제2 MISR 중 어느 하나와 전기적으로 연결될 수 있다.According to one embodiment, the first error detecting unit is disposed in any one of the first semiconductor chip and the second semiconductor chip, and the TSV (Through) disposed between the first semiconductor chip and the second semiconductor chip Silicon Via) to the first and second MISRs.
일 실시예에 따르면, 상기 제1 오류 검출부는 상기 제1 출력 신호와 상기 제2 출력 신호를 비교하는 비교부 및 상기 제1 출력 신호와 상기 제2 출력 신호가 서로 상이한 경우, 상기 제1 및 제2 반도체 칩의 소프트 오류를 검출하는 SER 카운터부를 포함할 수 있다. According to an embodiment, the first error detecting unit may include a comparator comparing the first output signal and the second output signal, and a comparator comparing the first output signal and the second output signal, And a SER counter unit for detecting a soft error of the two semiconductor chips.
일 실시예에 따르면, 상기 제1 및 제2 반도체 칩 각각에 내장된 상기 테스트 회로는 상기 테스트 패턴을 발생시키는 LFSR 및 상기 테스트 패턴을 입력받아 저장하는 복수의 스캔 체인을 포함할 수 있다.According to an embodiment, the test circuit incorporated in each of the first and second semiconductor chips may include an LFSR for generating the test pattern and a plurality of scan chains for receiving and storing the test pattern.
일 실시예에 따르면, 상기 테스트 회로는 상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register)를 더 포함할 수 있다. 이 경우, 상기 제1 오류 검출부는 상기 제1 출력 신호 및 제2 출력 신호와 함께, 상기 제3 출력 신호를 비교하여 소프트 오류를 검출할 수 있다. According to one embodiment, the test circuit includes a third MISR arranged in the third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip and compressing a third test result signal corresponding to the test pattern, (Multiple Input Signature Register). In this case, the first error detector may detect the soft error by comparing the third output signal with the first output signal and the second output signal.
일 실시예에 따르면, 상기 제1 오류 검출부는, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 어느 하나의 내부에 배치되고, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 사이에 배치된 복수의 TSV(Through Silicon Via)를 통해 상기 제1 MISR 내지 상기 제3 MISR 중 적어도 두 개와 전기적으로 연결될 수 있다.According to one embodiment, the first error detecting section is disposed within any one of the first semiconductor chip and the third semiconductor chip, and the plurality of first error detecting sections are disposed between the first semiconductor chip and the third semiconductor chip. And may be electrically connected to at least two of the first MISR through the third MISR through a through silicon via (TSV).
일 실시예에 따르면, 상기 테스트 회로는 제3 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register), 상기 제3 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제4 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제4 테스트 결과 신호를 압축하는 제4 MISR(Multiple Input Signature Register) 및 상기 제3 MISR에서 출력되는 제3 출력 신호와 상기 제4 MISR에서 출력되는 제4 출력 신호를 비교하여 소프트 오류를 검출하는 제2 오류 검출부를 더 포함할 수 있다.According to an embodiment, the test circuit may include a third MISR (Multiple Input Signature Register) disposed in the third semiconductor chip for compressing a third test result signal corresponding to the test pattern, A fourth MISR (Multiple Input Signature Register) arranged in a fourth semiconductor chip stacked on one side to compress a fourth test result signal corresponding to the test pattern, And a second error detector for comparing the fourth output signal output from the fourth MISR to detect a soft error.
한편, 실시예에 따른 3차원 반도체 장치에 대한 테스트 방법은 제1 반도체 칩 내에 배치된 제1 MISR(Multiple Input Signature Register)을 이용하여 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 단계, 상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내의 제2 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 단계 및 상기 제1 MISR에서 출력되는 제1 출력 신호와 상기 제2 MISR에서 출력되는 제2 출력 신호를 비교하여 소프트 오류를 검출하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of testing a three-dimensional semiconductor device, comprising: compressing a first test result signal corresponding to a test pattern using a first multiple input signature register (MISR) Compressing a second test result signal corresponding to the test pattern by using a second multiple input signature register (MISR) in a second semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip, And comparing the first output signal output from the first MISR and the second output signal output from the second MISR to detect a soft error.
일 실시예에 따르면, 상기 소프트 오류를 검출하는 단계는 상기 제1 출력 신호와 상기 제2 출력 신호를 비교하는 단계 및 상기 제1 출력 신호와 상기 제2 출력 신호가 서로 상이한 경우, 상기 제1 및 제2 반도체 칩의 소프트 오류를 검출하는 단계를 포함할 수 있다.According to one embodiment, detecting the soft error comprises comparing the first output signal with the second output signal, and when the first output signal and the second output signal are different from each other, And detecting a soft error of the second semiconductor chip.
일 실시예에 따르면, 상기 테스트 방법은 상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치된 제3 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 단계를 더 포함할 수 있다. 이 경우, 상기 소프트 오류를 검출하는 단계는 상기 제1 출력 신호 및 제2 출력 신호와 함께, 상기 제3 출력 신호를 비교하여 소프트 오류를 검출할 수 있다. According to an embodiment, the test method may include a third MISR (Multiple Input Signature Register) disposed in a third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip to correspond to the test pattern And compressing the third test result signal. In this case, the step of detecting the soft error may detect the soft error by comparing the third output signal with the first output signal and the second output signal.
일 실시예에 따르면, 상기 테스트 방법은 제3 반도체 칩 내에 배치된 제3 MISR(Multiple Input Signature Register)을 이용하여 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 단계, 상기 제3 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제4 반도체 칩 내의 제4 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제4 테스트 결과 신호를 압축하는 단계, 상기 제3 MISR에서 출력되는 제3 출력 신호와 상기 제4 MISR에서 출력되는 제4 출력 신호를 비교하여 소프트 오류를 검출하는 단계를 더 포함할 수 있다.According to one embodiment, the testing method includes compressing a third test result signal corresponding to a test pattern using a third multiple input signature register (MISR) disposed in a third semiconductor chip, Compressing a fourth test result signal corresponding to the test pattern using a fourth MISR (Multiple Input Signature Register) in a fourth semiconductor chip stacked on either one of the upper side and the lower side, And comparing the third output signal with a fourth output signal output from the fourth MISR to detect a soft error.
본 발명의 실시예들에 따르면, 칩 단위 당 1개의 MISR을 구비하고, 이웃하는 반도체 칩에 내장된 2개의 MISR에서 출력되는 신호를 비교하여 소프트 오류를 검출함으로써, 테스트를 위한 하드웨어 오버헤드를 감소시키고, 테스트 시간을 감소시킬 수 있다. According to embodiments of the present invention, by detecting a soft error by comparing signals output from two MISRs provided in a neighboring semiconductor chip with one MISR per chip unit, it is possible to reduce hardware overhead for testing And reduce the test time.
또한, 본 발명의 실시예들에 따르면, 소프트 오류를 검출하기 위한 테스트를 반복 수행함으로써, 3차원 반도체 장치의 하드웨어 오류도 검출할 수 있다.Further, according to the embodiments of the present invention, it is possible to detect a hardware error of the three-dimensional semiconductor device by repeating the test for detecting the soft error.
도 1은 일반적인 2차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 테스트 방법을 설명하기 위한 도면이다.1 is a diagram showing a configuration of a test circuit built in a general two-dimensional semiconductor device.
2 is a diagram showing the configuration of a test circuit built in a three-dimensional semiconductor device according to an embodiment of the present invention.
3 is a diagram showing a configuration of a test circuit built in a three-dimensional semiconductor device according to another embodiment of the present invention.
4 is a diagram showing a configuration of a test circuit built in a three-dimensional semiconductor device according to another embodiment of the present invention.
5 is a view for explaining a method of testing a three-dimensional semiconductor device according to an embodiment of the present invention.
이하에서, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 권리범위가 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments will be described in detail with reference to the accompanying drawings. However, the scope of the rights is not limited or limited by these embodiments. Like reference symbols in the drawings denote like elements.
아래 설명에서 사용되는 용어는, 연관되는 기술 분야에서 일반적이고 보편적인 것으로 선택되었으나, 기술의 발달 및/또는 변화, 관례, 기술자의 선호 등에 따라 다른 용어가 있을 수 있다. 따라서, 아래 설명에서 사용되는 용어는 기술적 사상을 한정하는 것으로 이해되어서는 안 되며, 실시예들을 설명하기 위한 예시적 용어로 이해되어야 한다.The terms used in the following description are chosen to be generic and universal in the art to which they are related, but other terms may exist depending on the development and / or change in technology, customs, preferences of the technician, and the like. Accordingly, the terminology used in the following description should not be construed as limiting the technical thought, but should be understood in the exemplary language used to describe the embodiments.
또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다. Also, in certain cases, there may be a term chosen arbitrarily by the applicant, in which case the detailed description of the meaning will be given in the corresponding description section. Therefore, the term used in the following description should be understood based on the meaning of the term, not the name of a simple term, and the contents throughout the specification.
한편, 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되지 않는다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. On the other hand, the terms first, second, etc. may be used to describe various elements, but the elements are not limited by terms. Terms are used only for the purpose of distinguishing one component from another.
또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 양역, 구성 요소 등이 개재되어 있는 경우도 포함한다. It is also to be understood that when a section such as a film, a layer, an area, a configuration request, etc. is referred to as being "on" or "on" another part, And the like are included.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다. 3차원 반도체 장치(100)는 수직 방향으로 적층된 제1 및 제2 반도체 칩(110, 120)을 포함하며, 제1 및 제2 반도체 칩(110, 120)은 그 사이에 배치된 TSV(Through Silicon Via)(130)를 통해 전기적으로 연결된다. 2 is a diagram showing the configuration of a test circuit built in a three-dimensional semiconductor device according to an embodiment of the present invention. The three-
제1 및 제2 반도체 칩(110, 120)은 각각 테스트 회로를 내장하여 BIST(BIST: built in self test) 방식으로 소프트 오류를 검출할 수 있다. 여기서, 제1 반도체 칩(110)에 내장된 테스트 회로는 테스트 패턴을 발생시키는 LFSR(Linear Feedback Shift Register)(111), 제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d), 제1 MISR(113)을 포함한다. The first and
LFSR(111)은 제1 반도체 칩(110)의 소프트 오류 검출을 위한 테스트 패턴을 생성한다. LFSR(111)은 의사 무작위 패턴 방식을 이용하여 테스트 패턴을 생성할 수도 있으나, 시드(seed) 값을 미리 계산하고 LFSR(111)에 계산된 시드 값을 로딩하는 리시딩(reseeding) 방식을 이용하여 원하는 테스트 패턴을 생성할 수도 있다. The LFSR 111 generates a test pattern for soft error detection of the
제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d)은 LFSR(111)에서 생성된 테스트 패턴을 입력 받는다. 제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d)은 여러 개의 스캔 셀(1, 2, …, 10)로 이루어지며, 한 스캔 셀 단위로 이동하는 방식으로 테스트 패턴에 해당하는 데이터가 입력될 수 있다. 이때, 각 스캔 체인은 테스트 패턴이 이동되는 스캔 패스가 된다. The first through
제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d)에 하나의 테스트 패턴이 모두 입력되면, 제1 내지 제4 스캔 체인(112a, 112b, 112c, 112d)을 통해 테스트 패턴에 대응하는 제1 테스트 결과 신호가 출력될 수 있다. When all the test patterns are input to the first through
제1 MISR(Multiple Input Signature Register)(113)은 제1 테스트 결과 신호를 압축하여 제1 출력 신호를 출력한다. A first multiple input signature register (MISR) 113 compresses the first test result signal and outputs a first output signal.
한편, 제2 반도체 칩(120)에 포함된 테스트 회로 역시 테스트 패턴을 발생시키는 LFSR(Linear Feedback Shift Register)(121), 제1 내지 제4 스캔 체인(122a, 122b, 122c, 122d), 제2 MISR(123) 및 오류 검출부(124)를 포함한다. The test circuit included in the
LFSR(121), 제1 내지 제4 스캔 체인(122a, 122b, 122c, 122d), 제2 MISR(123)은 제2 반도체 칩(120) 내에 포함되어 제2 반도체 칩(120)의 소프트 오류 검출을 위한 동작을 하는 것으로, 이들의 동작 방식은 제1 반도체 칩(110)에 포함된 테스트 회로의 구성들과 동일하다. The
제1 내지 제4 스캔 체인(122a, 122b, 122c, 122d)에 의해 테스트 패턴에 대응하는 제2 테스트 결과 신호가 출력되면, 제2 MISR(Multiple Input Signature Register)(123)은 제2 테스트 결과 신호를 압축하여 제2 출력 신호를 출력한다. 이때, 테스트 패턴은 제1 반도체 칩(110)의 소프트 오류 검출을 위해 적용된 테스트 패턴과 동일한 것이 바람직하다. When a second test result signal corresponding to a test pattern is output by the first to
오류 검출부(124)는 제1 MISR(113)에서 출력되는 제1 출력 신호와, 제2 MISR(123)에서 출력되는 제2 출력 신호를 수신한다. 이때, 제1 출력 신호는 제1 반도체 칩(110)과 제2 반도체 칩(120) 사이에 배치된 TSV(130)를 통해 수신될 수 있다. The
오류 검출부(124)는 비교부(124a) 및 SER 카운터부(124b)를 이용하여 제1 출력 신호와 제2 출력 신호를 비교하여 소프트 오류를 검출한다. The
비교부(124a)는 제1 출력 신호와 제2 출력 신호를 비교하고, SER 카운터부(124b)는 비교부(124a)로부터 출력된 비교 결과, 제1 출력 신호와 제2 출력 신호가 서로 상이한 경우, 제1 및 제2 반도체 칩(110, 120)에 소프트 오류가 발생한 것으로 판단하고, 그에 따른 오류 신호를 출력한다. The
즉, LFSR(111, 121)을 통해 동일한 테스트 패턴을 생성하여 제1 반도체 칩(110) 및 제2 반도체 칩(120)을 동시에 테스트하고, 비교부(124a)에 포함된 XOR 게이트를 이용하여 제1 및 제2 MISR(113, 123)에서 출력되는 제1 출력 신호와 제2 출력 신호를 비교한다. That is, the same test pattern is generated through the
비교부(124a)는 제1 출력 신호와 제2 출력 신호를 수신하는 XOR 게이트와, XOR 게이트의 출력 값과 인에이블 신호를 수신하는 AND 게이트를 포함한다. 구체적으로, XOR 게이트는 제1 출력 신호와 제2 출력 신호의 각 비트들이 서로 동일하면"0"을 출력하고, 서로 상이하면 "1"을 출력한다. 그리고, AND 게이트는 XOR 게이트의 출력 값과 인에이블 신호를 수신하여 오류 검출을 위한 출력 값을 출력한다. 예를 들어, XOR 게이트의 출력 값이 "0"일 때, 인에이블 신호 "1"이 입력되면 AND 게이트는 "0"을 출력한다. 반면, XOR 게이트의 출력 값이 "1"일 때, 인에이블 신호 "1"이 입력되면, AND 게이트는 "1"을 출력한다. The
SER 카운터부(124b)는 비교부(124a)를 통해 출력되는 출력 값을 이용하여 소프트 오류를 검출한다. 즉, SER 카운터부(124b)는 출력 값에서 "1"이 카운팅되면 제1 및 제2 반도체 칩(110, 120)에 소프트 오류가 발생한 것으로 판단한다. The
도 2에 도시된 테스트 회로에 따르면, 각 반도체 칩(110, 120) 내에 하나의 MISR을 포함하므로 하드웨어의 오버헤드가 감소된다. 또한, 동일한 테스트 패턴을 각 반도체 칩(110, 120) 내에 구비된 테스트 회로에 적용하므로, 2개의 테스트 회로가 동시에 테스트를 진행하여 테스트 시간이 절반 가까이 감소될 수 있다.According to the test circuit shown in FIG. 2, the hardware overhead is reduced because it includes one MISR in each
한편, 본 실시예에서는 SER 카운터부(124b)에서 소프트 오류가 카운팅되면, 제1 및 제2 반도체 칩(110, 120)에 대하여 상술한 테스트를 1회 반복 수행할 수 있다. 소프트 오류는 테스트를 다시 수행하더라도 반복하여 검출되지 않으나, 하드웨어 오류는 자체 결함에 의해 발생되는 것이므로, 테스트를 다시 수행할 경우, 반복 검출될 수 있다. 따라서, 테스트 회로에서 1차 테스트에서 소프트 오류가 검출되면, 2차 테스트를 수행하여, 소프트 오류와 하드웨어 오류를 구분할 수 있다. Meanwhile, in this embodiment, when the soft error is counted in the
도 2에서 오류 검출부(124)가 제2 반도체 칩(120)에 포함된 것으로 설명 및 도시하였으나, 오류 검출부(124)는 테스트하고자 하는 제1 및 제2 반도체 칩(110, 120) 중 어느 하나의 내부에 배치되어 2개의 MISR(113, 123)으로부터 제1 및 제2 출력 신호를 수신하면 된다. 따라서, 오류 검출부(124)는 제1 반도체 칩(110)에 포함될 수도 있다. Although the
도 3은 본 발명의 다른 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다. 도 3에서 3차원 반도체 장치(200)는 3개의 반도체 칩(210, 220, 230)을 포함한다. 제1 반도체 칩(210)과 제2 반도체 칩(220)은 도 2에 도시된 3차원 반도체 장치(100)와 동일한 테스트 회로를 포함하며, 동일한 테스트 동작을 수행할 수 있다. 3 is a diagram showing a configuration of a test circuit built in a three-dimensional semiconductor device according to another embodiment of the present invention. In FIG. 3, the three-
간략히 설명하면, 제1 및 제2 반도체 칩(210, 220)은 내장된 테스트 회로를 이용하여 소프트 오류를 검출하는데, 각 테스트 회로는 테스트 패턴을 발생시키는 LFSR(Linear Feedback Shift Register), 복수의 스캔 체인, 그리고 1개의 MISR을 포함한다. 즉, 제1 반도체 칩(210)에 내장된 테스트 회로는 제1 MISR(211)을 포함하고, 제2 반도체 칩(220)에 내장된 테스트 회로는 제2 MISR(221)을 포함한다. Briefly, the first and
제1 MISR(211)은 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하고, 제2 MISR(221)은 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축한다. 이때, 동일한 테스트 패턴이 각 테스트 회로에 동시에 적용될 수 있다. The
본 실시예에서 3차원 반도체 장치(200)는 제3 반도체 칩(230)에 대한 테스트 동작을 더 수행할 수 있다. 구체적으로, 제3 반도체 칩(230)은 LFSR(Linear Feedback Shift Register), 복수의 스캔 체인 및 제3 MISR(231)을 포함한다. In this embodiment, the three-
제3 MISR(231)은 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축한다. 여기서, 테스트 패턴은 제1 MISR(211) 및 제2 MISR(221)과 동일한 테스트 패턴일 수 있다. 한편, 제2 반도체 칩(220)은 제1 반도체 칩(210) 및 제3 반도체 칩(230)과 달리 오류 검출부(222)를 포함한다. 오류 검출부(222)는 제1 MISR(211)에서 출력되는 제1 출력 신호와, 제2 MISR(221)에서 출력되는 제2 출력 신호를 수신하며, 제3 MISR(231)에서 출력되는 제3 출력 신호를 수신한다. The
이때, 오류 검출부(222)는 제1 반도체 칩(210)과 제2 반도체 칩(220) 사이에 배치된 TSV(240)를 통해 제1 반도체 칩(210)과 전기적으로 연결될 수 있으며, 제2 반도체 칩(220)과 제3 반도체 칩(230) 사이에 배치된 TSV(250)를 통해 제3 반도체 칩(230)과 전기적으로 연결될 수 있다. 따라서, 오류 검출부(222)는 제1 내지 제3 MISR(211, 221, 231)로부터 제1 내지 제3 출력 신호를 수신하고, 이 출력 신호들을 비교하여 소프트 오류를 검출할 수 있다.The
오류 검출부(222)는 비교부(222a) 및 SER 카운터부(222b)를 이용하여 제1 내지 제3 출력 신호를 비교하여 소프트 오류를 검출한다. 구체적으로, 비교부(222a)는 제1 내지 제3 출력 신호들에서 동시에 출력되는 비트가 모두 "0"이거나 모두 "1"이면 "0"을 출력하고, 어느 하나라도 상이하면 "1"을 출력할 수 있다. The
SER 카운터부(222b)는 비교부(222a)를 통해 출력되는 출력 값을 이용하여 소프트 오류를 검출한다. 즉, 비교부(222a)를 통해 출력되는 출력 값이 "1"인 경우, SER 카운터부(222b)는 제1 내지 제3 반도체 칩(210, 220, 230)의 소프트 오류를 검출할 수 있다.The
도 3에 도시된 실시예에 따르면, 제1 내지 제3 반도체 칩(210, 220, 230)에 내장된 테스트 회로들에 동일한 테스트 패턴을 동시에 적용하여 소프트 오류를 검출할 수 있다. According to the embodiment shown in FIG. 3, the same test pattern can be simultaneously applied to the test circuits built in the first to
특히, 하나의 오류 검출부(222)가 3개의 반도체 칩(210, 220, 230)에 대한 소프트 오류를 동시에 검출함으로써, 테스트를 위한 하드웨어 오버헤드를 감소시키고, 테스트 시간을 감소시킬 수 있다. In particular, by simultaneously detecting a soft error in the three
도 3에 도시된 테스트 회로 역시, 오류 검출부(222) 에서 소프트 오류가 검출되면, 제1 내지 제3 반도체 칩(210, 220, 230)에 대하여 상술한 테스트를 1회 반복 수행할 수 있다. 반복 테스트를 통해 제1 내지 제3 반도체 칩(210, 220, 230)에 대한 하드웨어 오류를 검출할 수 있다. The test circuit shown in FIG. 3 can also perform the above-described test once on the first to
한편, 오류 검출부(222)는 제2 반도체 칩(220) 내에 배치된 것으로 설명 및 도시하였으나, 오류 검출부(222)는 테스트하고자 하는 제1 내지 제3 반도체 칩(210, 220, 230) 중 어느 하나의 내부에 배치되어 3개의 MISR로부터 출력 신호를 수신하면 된다. 따라서, 오류 검출부(222)는 제 제1 반도체 칩(210)에 포함될 수도 있으며, 제3 반도체 칩(230)에 포함될 수도 있다.Although the
도 4는 본 발명의 또 다른 실시예에 따른 3차원 반도체 장치에 내장된 테스트 회로의 구성을 나타내는 도면이다. 도 4에서 3차원 반도체 장치(300)는 4개의 반도체 칩(310, 320, 340, 350)을 포함한다. 여기서, 2개의 반도체 칩은 하나의 테스트 세트로 구성될 수 있다. 따라서, 제1 반도체 칩(310)과 제2 반도체 칩(320)이 제1 테스트 세트이고, 제3 반도체 칩(340)과 제4 반도체 칩(350)이 제2 테스트 세트가 될 수 있다. 4 is a diagram showing a configuration of a test circuit built in a three-dimensional semiconductor device according to another embodiment of the present invention. In FIG. 4, the three-
제1 반도체 칩(310)과 제2 반도체 칩(320), 제3 반도체 칩(340)과 제4 반도체 칩(350)은 도 2에 도시된 3차원 반도체 장치(100)와 동일한 테스트 회로를 포함하며, 동일한 테스트 동작을 수행할 수 있다.The
간략히 설명하면, 제1 내지 제4 반도체 칩(310, 320, 340, 350)은 내장된 테스트 회로를 이용하여 소프트 오류를 검출하는데, 각 테스트 회로는 테스트 패턴을 발생시키는 LFSR(Linear Feedback Shift Register), 복수의 스캔 체인, 그리고 1개의 MISR(311, 321, 341, 351)을 포함한다. 또한, 제2 반도체 칩(320)에 내장된 테스트 회로는 제1 오류 검출부(322)를 포함하고, 제4 반도체 칩(350)에 내장된 테스트 회로는 제2 오류 검출부(352)를 포함한다. Briefly, the first to
제1 오류 검출부(322)는 TSV(330)를 통해 제1 MISR(311)에서 출력되는 제1 출력 신호와, 제2 MISR(321)에서 출력되는 제2 출력 신호를 이용하여 제1 및 제2 반도체 칩(310, 320)의 소프트 오류를 검출할 수 있다. The first
또한, 제2 오류 검출부(352)는 TSV(360)를 통해 제3 MISR(341)에서 출력되는 제3 출력 신호와, 제4 MISR(351)에서 출력되는 제4 출력 신호를 이용하여 제3 및 제4 반도체 칩(340, 350)의 소프트 오류를 검출할 수 있다.The
도 4에 도시된 테스트 회로에 따르면, 각 반도체 칩(310, 320, 340, 350) 내에 하나의 MISR을 포함하므로 하드웨어의 오버헤드가 감소된다. 또한, 소프트 오류를 검출하기 위한 각 오류 검출부(351, 352)는 두 개의 테스트 회로 당 하나만 포함되므로, 이에 따른 하드웨어의 오버헤드 역시 감소될 수 있다. 특히, 3차원 반도체 장치(400)를 구성하는 반도체 칩의 수가 증가할수록 하드웨어의 오버헤드 감소 효과가 커질 수 있다.According to the test circuit shown in FIG. 4, the hardware overhead is reduced because it includes one MISR in each
도 5는 본 발명의 일 실시예에 따른 3차원 반도체 장치의 테스트 방법을 설명하기 위한 도면이다. 도 5에 도시된 테스트 방법은 도 2에 도시된 3차원 반도체 장치(100)의 테스트 회로에 의해 수행될 수 있다. 여기서, 3차원 반도체 장치(100)는 제1 및 제2 반도체 칩(110, 120)를 포함하며, 테스트 회로는 제1 및 제2 반도체 칩(110, 120)에 내장된다. 5 is a view for explaining a method of testing a three-dimensional semiconductor device according to an embodiment of the present invention. The test method shown in Fig. 5 can be performed by the test circuit of the three-
테스트 회로는 제1 반도체 칩(110)에 배치된 제1 MISR(113)을 이용하여 LFSR에서 생성된 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축한다(510 단계). The test circuit compresses the first test result signal corresponding to the test pattern generated in the LFSR using the
또한, 테스트 회로는 제2 반도체 칩(120)에 배치된 제2 MISR(123)을 이용하여 LFSR에서 생성된 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축한다(520 단계). 여기서, 510 단계 및 520 단계는 동일한 테스트 패턴을 이용하여 동시에 수행될 수 있다. In addition, the test circuit compresses the second test result signal corresponding to the test pattern generated in the LFSR using the
테스트 회로는 제1 MISR(113)에서 출력되는 제1 출력 신호와 제2 MISR(123)에서 출력되는 제2 출력 신호를 비교하여 소프트 오류를 검출한다(530 단계). 구체적으로, 제1 출력 신호와 제2 출력 신호를 비교하여 서로 상이한 비트 값을 가지면 소프트 오류가 검출한 것으로 판단할 수 있다. 이는 도 2에 도시된 비교부(124a) 및 오류 검출부(125b)의 동작과 동일한 방법으로 수행되므로, 구체적인 설명은 생략한다.The test circuit compares the first output signal output from the
도 5는 2개의 반도체 칩을 포함하는 3차원 반도체 장치(100)에 대한 테스트 방법이나, 3개 이상의 반도체 칩을 포함하는 3차원 반도체 장치에 대해서도 유사한 테스트 방법이 적용될 수 있다. 5, a similar test method can be applied to a test method for a three-
예를 들어, 3개의 반도체 칩을 포함하는 3차원 반도체 장치의 경우, 도 3에 도시된 실시예와 같이, 어느 하나의 기준 MISR에서 출력된 테스트 결과 신호와, 타 테스트 회로들에 포함된 MISR에서 출력된 테스트 결과 신호를 한번에 비교하여 소프트 오류를 검출할 수 있다. For example, in the case of a three-dimensional semiconductor device including three semiconductor chips, as in the embodiment shown in FIG. 3, the test result signal output from any one reference MISR and the MISR included in the other test circuits A soft error can be detected by comparing the output signal of the test result at a time.
또는, 4개의 반도체 칩을 포함하는 3차원 반도체 장치의 경우, 도 4에 도시된 실시예와 같이, 2개의 반도체 칩을 하나의 테스트 세트로 구성하고, 2개의 반도체 칩에 배치된 MISR에서 출력된 테스트 결과 신호를 비교하여 소프트 오류를 검출할 수 있다.Alternatively, in the case of a three-dimensional semiconductor device including four semiconductor chips, as in the embodiment shown in FIG. 4, two semiconductor chips may be constituted by one test set, The soft error can be detected by comparing the test result signal.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. This is possible.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.
100: 3차원 반도체 장치
110: 제1 반도체 칩
120: 제2 반도체 칩
111, 121: LFSR
113: 제1 MISR
123: 제2 MISR
124: 오류 검출부100: Three-dimensional semiconductor device
110: first semiconductor chip
120: second semiconductor chip
111, 121: LFSR
113: 1st MISR
123: 2nd MISR
124:
Claims (8)
상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 제2 MISR(Multiple Input Signature Register);
상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register); 및
상기 제1 MISR에서 출력되는 제1 출력 신호, 상기 제2 MISR에서 출력되는 제2 출력 신호 및 상기 제3 MISR에서 출력되는 제3 출력 신호를 비교하여 상기 제1 반도체칩 내지 상기 제3 반도체칩의 소프트 오류를 검출하는 오류 검출부;
상기 오류 검출부는,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 어느 하나의 내부에 배치되고,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 사이에 배치된 TSV(Through Silicon Via)를 통해 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 적어도 둘과 전기적으로 연결되며,
상기 제1 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제2 MISR 및 상기 제3 MISR과 전기적으로 연결되고,
상기 제2 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제3 MISR과 전기적으로 연결되며,
상기 제3 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제2 MISR과 전기적으로 연결되는
3차원 반도체 장치의 테스트 회로.A first MISR (Multiple Input Signature Register) arranged in the first semiconductor chip for compressing a first test result signal corresponding to a test pattern;
A second MISR (Multiple Input Signature Register) arranged in a second semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip and compressing a second test result signal corresponding to the test pattern;
A third MISR (Multiple Input Signature Register) arranged in a third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip to compress a third test result signal corresponding to the test pattern; And
A second output signal output from the first MISR, a second output signal output from the second MISR, and a third output signal output from the third MISR to compare the first output signal outputted from the first semiconductor chip An error detector for detecting a soft error;
Wherein,
A first semiconductor chip, a second semiconductor chip, and a third semiconductor chip,
And electrically connected to at least two of the first semiconductor chip and the third semiconductor chip through a through silicon via (TSV) disposed between the first semiconductor chip and the third semiconductor chip,
And when electrically connected to the second MISR and the third MISR through the TSV when disposed on the first semiconductor chip,
And when electrically connected to the first MISR and the third MISR through the TSV when disposed on the second semiconductor chip,
And when electrically connected to the first MISR and the second MISR through the TSV when disposed on the third semiconductor chip
A test circuit of a three-dimensional semiconductor device.
상기 오류 검출부는,
상기 제1 출력 신호 내지 상기 제3 출력 신호 중 어느 하나가 상이한 경우, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩의 소프트 오류를 검출하는 SER 카운터부
를 포함하는 3차원 반도체 장치의 테스트 회로.The method according to claim 1,
Wherein,
And a SER counter unit for detecting a soft error of the first semiconductor chip or the third semiconductor chip when any one of the first output signal and the third output signal is different,
And a test circuit for testing the three-dimensional semiconductor device.
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 각각은,
상기 테스트 패턴을 발생시키는 LFSR; 및
상기 테스트 패턴을 입력받아 저장하는 복수의 스캔 체인
을 포함하는 3차원 반도체 장치의 테스트 회로.The method according to claim 1,
Wherein each of the first semiconductor chip and the third semiconductor chip includes:
An LFSR generating the test pattern; And
A plurality of scan chains for receiving and storing the test patterns,
And a test circuit for testing the three-dimensional semiconductor device.
상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내의 제2 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 단계;
상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내의 제3 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 단계;
오류 검출부에서, 상기 제1 MISR에서 출력되는 제1 출력 신호, 상기 제2 MISR에서 출력되는 제2 출력 신호 및 상기 제3 MISR에서 출력되는 제3 출력 신호를 비교하여 상기 제1 반도체칩 내지 상기 제3 반도체칩의 소프트 오류를 검출하는 단계를 포함하고,
상기 오류 검출부는,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 어느 하나의 내부에 배치되고,
상기 제1 반도체 칩 내지 상기 제3 반도체 칩 사이에 배치된 TSV(Through Silicon Via)를 통해 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 적어도 둘과 전기적으로 연결되며,
상기 제1 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제2 MISR 및 상기 제3 MISR과 전기적으로 연결되고,
상기 제2 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제3 MISR과 전기적으로 연결되며,
상기 제3 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제2 MISR과 전기적으로 연결되는
3차원 반도체 장치의 테스트 방법.Compressing a first test result signal corresponding to a test pattern using a first multiple input signature register (MISR) disposed in the first semiconductor chip;
Compressing a second test result signal corresponding to the test pattern using a second multiple input signature register (MISR) in a second semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip;
Compressing a third test result signal corresponding to the test pattern by using a third multiple input signature register (MISR) in a third semiconductor chip stacked on either one of the upper side and the lower side of the first semiconductor chip;
The error detection unit compares the first output signal outputted from the first MISR, the second output signal outputted from the second MISR and the third output signal outputted from the third MISR, 3 detecting a soft error of the semiconductor chip,
Wherein,
A first semiconductor chip, a second semiconductor chip, and a third semiconductor chip,
And electrically connected to at least two of the first semiconductor chip and the third semiconductor chip through a through silicon via (TSV) disposed between the first semiconductor chip and the third semiconductor chip,
And when electrically connected to the second MISR and the third MISR through the TSV when disposed on the first semiconductor chip,
And when electrically connected to the first MISR and the third MISR through the TSV when disposed on the second semiconductor chip,
And when electrically connected to the first MISR and the second MISR through the TSV when disposed on the third semiconductor chip
Method of testing a three - dimensional semiconductor device.
상기 소프트 오류를 검출하는 단계는,
SER 카운터부에서, 상기 제1 출력 신호 내지 상기 제3 출력 신호 중 어느 하나가 상이한 경우, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩의 소프트 오류를 검출하는 단계
를 포함하는 3차원 반도체 장치의 테스트 방법.The method according to claim 6,
Wherein detecting the soft error comprises:
Detecting a soft error of the first semiconductor chip or the third semiconductor chip when any one of the first output signal and the third output signal is different in the SER counter unit
The method comprising the steps of:
Priority Applications (1)
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Title |
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Alodeep Sanyal, Syed M. Alam, Sandip Kundu. A Built-In Self-Test Scheme for Soft Error Rate Characterization. 14th IEEE International On-Line Testing Symposium 2008. July 2008. pp. 65-70 |
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