KR101879407B1 - Liquid crystal display device and driving method thereof - Google Patents

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Abstract

본 발명은 액정 표시 패널에 표시되는 영상의 표시 품질을 향상시킬 수 있도록 한 액정 표시 장치 및 그의 구동 방법에 관한 것으로, 본 발명에 따른 액정 표시 장치는 데이터 라인들과 게이트 라인들에 의해 정의되는 화소 영역마다 액정셀들이 형성된 액정 표시 패널; 한 프레임 영상의 디지털 입력 데이터들을 분석해 상기 액정셀들에 공급될 데이터 전압들의 극성을 편향시키는 문제 패턴을 가지는지를 검출하여 수평 극성 제어 신호를 생성하는 수평 극성 제어부; 상기 게이트 라인들을 구동하는 게이트 구동 회로부; 및 상기 디지털 입력 데이터들을 정극성 및 부극성 데이터 전압으로 변환하고 상기 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 제어하여 상기 데이터 라인들에 공급하는 데이터 구동 회로부를 포함하여 구성되며, 상기 수평 극성 제어부는 상기 문제 패턴을 가지는 프레임 영상이 i(단, i는 2 이상의 자연수) 프레임 동안 반복되는 경우에 상기 수평 극성 제어 신호를 반전시키는 것을 특징으로 한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device and a driving method thereof capable of improving the display quality of an image displayed on a liquid crystal display panel, A liquid crystal display panel in which liquid crystal cells are formed in each region; A horizontal polarity control unit for analyzing digital input data of one frame image and detecting whether the polarity of the data voltages to be supplied to the liquid crystal cells is deflected to generate a horizontal polarity control signal; A gate driving circuit for driving the gate lines; And a data driving circuit for converting the digital input data into positive and negative data voltages and controlling the polarities of the data voltages according to the polarity control signals to supply the data voltages to the data lines, Is characterized in that the horizontal polarity control signal is inverted when the frame image having the problem pattern is repeated for i (i is a natural number of 2 or more) frames.

Description

액정 표시 장치 및 그의 구동 방법{LIQUID CRYSTAL DISPLAY DEVICE AND DRIVING METHOD THEREOF}TECHNICAL FIELD [0001] The present invention relates to a liquid crystal display (LCD)

본 발명은 액정 표시 장치에 관한 것으로, 보다 구체적으로, 액정 표시 패널에 표시되는 영상의 표시 품질을 향상시킬 수 있도록 한 액정 표시 장치 및 그의 구동 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to a liquid crystal display device and a driving method thereof capable of improving display quality of an image displayed on a liquid crystal display panel.

일반적으로, 액정 표시 장치는 액정의 광 투과율을 이용하여 영상을 표시하는 평판 표시장치의 하나로써, 다른 표시 장치에 비해 얇고 가벼우며, 낮은 구동전압 및 낮은 소비전력을 갖는 장점이 있어 산업 전반에 광범위하게 사용되고 있다.In general, a liquid crystal display device is one of flat panel display devices which display an image using light transmittance of a liquid crystal, and is thin and light compared to other display devices, has advantages of low driving voltage and low power consumption, .

종래의 액정 표시 장치는 액정의 열화를 방지하기 위하여, 액정 표시 패널에 충전되는 데이터 전압들의 극성을 일정한 패턴으로 반전시키는 인버젼 방식으로 구동된다.In order to prevent deterioration of the liquid crystal, the conventional liquid crystal display device is driven by an inversion method in which the polarities of the data voltages charged in the liquid crystal display panel are inverted in a predetermined pattern.

그러나, 액정 표시 장치에 입력되는 영상과 액정 표시 패널의 극성 패턴의 상관 관계에 따라 액정 표시 패널에 충전되는 데이터 전압의 극성이 어느 한 극성으로 편중되고, 극성 편중으로 인하여 공통전압의 쉬프트(Shift)가 발생하여 표시품질이 떨어질 수 있다. 예를 들어, 도 1에 도시된 도트 인버젼 구동방식을 이용하여 화이트 패턴과 블랙 패턴을 교번적으로 표시할 경우, 공통전압이 정극성 데이터 전압(+) 쪽으로 쉬프트되어 녹색 화소들이 상대적으로 밝게 보이는 녹색조(Greenish) 현상이 발생되고, 이로 인하여 액정 표시 패널의 표시 품질이 저하되게 된다.However, according to the correlation between the image input to the liquid crystal display and the polarity pattern of the liquid crystal display panel, the polarity of the data voltage charged in the liquid crystal display panel is biased to a certain polarity, And the display quality may be deteriorated. For example, when the white pattern and the black pattern are alternately displayed using the dot inversion driving method shown in FIG. 1, the common voltage is shifted toward the positive polarity data voltage (+) side so that the green pixels are relatively bright A greenish phenomenon occurs, and the display quality of the liquid crystal display panel is deteriorated.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 액정 표시 패널에 표시되는 영상의 표시 품질을 향상시킬 수 있도록 한 액정 표시 장치 및 그의 구동 방법에 관한 것이다.The present invention relates to a liquid crystal display device and a driving method thereof that can improve the display quality of an image displayed on a liquid crystal display panel.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정 표시 장치는 데이터 라인들과 게이트 라인들에 의해 정의되는 화소 영역마다 액정셀들이 형성된 액정 표시 패널; 한 프레임 영상의 디지털 입력 데이터들을 분석해 상기 액정셀들에 공급될 데이터 전압들의 극성을 편향시키는 문제 패턴을 가지는지를 검출하여 수평 극성 제어 신호를 생성하는 수평 극성 제어부; 상기 게이트 라인들을 구동하는 게이트 구동 회로부; 및 상기 디지털 입력 데이터들을 정극성 및 부극성 데이터 전압으로 변환하고 상기 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 제어하여 상기 데이터 라인들에 공급하는 데이터 구동 회로부를 포함하여 구성되며, 상기 수평 극성 제어부는 상기 문제 패턴을 가지는 프레임 영상이 i(단, i는 2 이상의 자연수) 프레임 동안 반복되는 경우에 상기 수평 극성 제어 신호를 반전시키는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a liquid crystal display device including: a liquid crystal display panel having liquid crystal cells formed in pixel regions defined by data lines and gate lines; A horizontal polarity control unit for analyzing digital input data of one frame image and detecting whether the polarity of the data voltages to be supplied to the liquid crystal cells is deflected to generate a horizontal polarity control signal; A gate driving circuit for driving the gate lines; And a data driving circuit for converting the digital input data into positive and negative data voltages and controlling the polarities of the data voltages according to the polarity control signals to supply the data voltages to the data lines, Is characterized in that the horizontal polarity control signal is inverted when the frame image having the problem pattern is repeated for i (i is a natural number of 2 or more) frames.

상기 수평 극성 제어부는 상기 프레임 영상이 상기 문제 패턴을 가지지 않는 경우, 상기 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시키기 위한 제 1 논리 상태의 수평 극성 제어 신호를 생성하고, 상기 프레임 영상이 상기 문제 패턴을 가질 경우, 상기 데이터 전압들의 극성을 상기 수평 1 도트 인버젼 방식과 다른 인버젼 방식으로 반전시키기 위한 제 2 논리 상태의 수평 극성 제어 신호를 생성하는 것을 특징으로 한다.Wherein the horizontal polarity control unit generates a horizontal polarity control signal of a first logic state for inverting the polarity of the data voltages in a horizontal one dot manner when the frame image has no problem pattern, And generates a horizontal polarity control signal of a second logic state for inverting the polarity of the data voltages by the inversion method different from the horizontal one-dot inversion method when having the problem pattern.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정 표시 장치의 구동 방법은 데이터 라인들과 게이트 라인들에 의해 정의되는 화소 영역마다 액정셀들이 형성된 액정 표시 패널을 포함하는 액정 표시 장치의 구동 방법에 있어서, 한 프레임 영상의 디지털 입력 데이터들을 분석해 상기 액정셀들에 공급될 데이터 전압들의 극성을 편향시키는 문제 패턴을 가지는지를 검출하여 수평 극성 제어 신호를 생성하는 단계; 상기 게이트 라인들을 구동하는 단계; 및 상기 디지털 입력 데이터들을 정극성 및 부극성 데이터 전압으로 변환하고 상기 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 제어하여 상기 데이터 라인들에 공급하는 단계를 포함하여 이루어지며, 상기 수평 극성 제어 신호는 상기 문제 패턴을 가지는 프레임 영상이 i(단, i는 2 이상의 자연수) 프레임 동안 반복되는 경우에 반전되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of driving a liquid crystal display including a liquid crystal display panel in which liquid crystal cells are formed in pixel regions defined by data lines and gate lines, Analyzing digital input data of one frame image to generate a horizontal polarity control signal by detecting whether the polarity of data voltages to be supplied to the liquid crystal cells is deflected, Driving the gate lines; And converting the digital input data into positive and negative data voltages and controlling the polarities of the data voltages according to the polarity control signals to supply the data voltages to the data lines, And is inverted when a frame image having the problem pattern is repeated for i (i is a natural number of 2 or more) frames.

상기 수평 극성 제어 신호를 생성하는 단계는 상기 프레임 영상이 상기 문제 패턴을 가지지 않는 경우, 상기 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시키기 위한 제 1 논리 상태의 수평 극성 제어 신호를 생성하고, 상기 프레임 영상이 상기 문제 패턴을 가질 경우, 상기 데이터 전압들의 극성을 상기 수평 1 도트 인버젼 방식과 다른 인버젼 방식으로 반전시키기 위한 제 2 논리 상태의 수평 극성 제어 신호를 생성하는 것을 특징으로 한다.The generating of the horizontal polarity control signal may include generating a horizontal polarity control signal of a first logic state for inverting the polarity of the data voltages in a horizontal one-dot conversion manner when the frame image has no problem pattern And generates a horizontal polarity control signal of a second logic state for inverting the polarity of the data voltages by an inversion method different from the horizontal one-dot inversion method when the frame image has the problematic pattern .

상기 과제의 해결 수단에 의하면, 본 발명에 따른 액정 표시 장치 및 그의 구동 방법은 문제 패턴을 가지는 프레임 영상이 적어도 i 프레임 동안 연속되는 경우에만 데이터 전압들의 극성을 수평 2 도트 인버젼 방식으로 반전시킴으로써 녹색조 현상을 방지함과 아울러 직류화 잔상 현상을 방지하여 액정 표시 패널(110)에 표시되는 영상의 표시 품질을 향상시킬 수 있다.According to a solution to the above problem, the liquid crystal display device and the driving method thereof according to the present invention can correct the polarity of the data voltages by inverting the polarity of the data voltages to the horizontal two dot version only when the frame image having the problematic pattern continues for at least i frames, It is possible to prevent the occurrence of the dull phenomenon and prevent the afterglow phenomenon, thereby improving the display quality of the image displayed on the liquid crystal display panel 110.

도 1은 일반적인 액정 표시 장치에서 도트 인버젼 방식의 데이터 전압 극성을 나타내는 도면이다.
도 2는 본 발명의 실시 예에 따른 액정 표시 장치를 설명하기 위한 도면이다.
도 3은 도 2에 도시된 타이밍 제어부에서 생성되는 로우 논리 상태의 수평 극성 제어 신호에 따른 수평 1 도트 인버젼 방식의 데이터 전압 극성을 나타내는 도면이다.
도 4는 도 2에 도시된 타이밍 제어부에서 생성되는 하이 논리 상태의 수평 극성 제어 신호에 따른 수평 1 도트 인버젼 방식의 데이터 전압 극성을 나타내는 도면이다.
도 5는 도 2에 도시된 타이밍 제어부에서 생성되는 수평 극성 제어 신호가 프레임마다 반전될 경우 발생되는 직류화 잔상 현상을 설명하기 위한 도면이다.
도 6은 도 5에 도시된 타이밍 제어부를 설명하기 위한 도면이다.
도 7은 도 6에 도시된 수평 극성 제어부를 설명하기 위한 도면이다.
도 8은 도 7에 도시된 수평 극성 제어 신호 생성부의 일 실시 예를 설명하기 위한 도면이다.
도 9는 도 7에 도시된 수평 극성 제어 신호 생성부의 다른 실시 예를 설명하기 위한 도면이다.
도 10은 도 7에 도시된 수평 극성 제어 신호 생성부의 또 다른 실시 예를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 액정 표시 장치의 구동 방법을 단계적으로 설명하기 위한 순서도이다.BRIEF DESCRIPTION OF DRAWINGS FIG. 1 is a diagram showing a data voltage polarity in a dot inversion system in a general liquid crystal display device. FIG.
2 is a view for explaining a liquid crystal display device according to an embodiment of the present invention.
3 is a diagram showing a data voltage polarity of a horizontal one-dot inversion method according to a horizontal polarity control signal of a low logic state generated in the timing controller shown in FIG.
FIG. 4 is a diagram illustrating a data voltage polarity of a horizontal one-dot-inversion method in accordance with a horizontal polarity control signal of a high logic state generated by the timing controller shown in FIG.
5 is a view for explaining a DC afterglow phenomenon that occurs when the horizontal polarity control signal generated in the timing controller shown in FIG. 2 is inverted for each frame.
FIG. 6 is a diagram for explaining the timing control unit shown in FIG. 5. FIG.
7 is a view for explaining the horizontal polarity control unit shown in FIG.
8 is a diagram for explaining an embodiment of the horizontal polarity control signal generator shown in FIG.
9 is a diagram for explaining another embodiment of the horizontal polarity control signal generator shown in FIG.
10 is a diagram for explaining another embodiment of the horizontal polarity control signal generator shown in FIG.
11 is a flowchart for explaining a driving method of a liquid crystal display according to an embodiment of the present invention.

이하, 도면을 참조로 본 발명에 따른 바람직한 실시 예에 대해서 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

도 2는 본 발명의 실시 예에 따른 액정 표시 장치를 설명하기 위한 도면이다.2 is a view for explaining a liquid crystal display device according to an embodiment of the present invention.

도 2를 참조하여 본 발명의 실시 예에 따른 액정 표시 장치는 액정 표시 패널(110), 타이밍 제어부(120), 게이트 구동 회로부(130), 및 데이터 구동 회로부(140)를 포함하여 구성된다.2, a liquid crystal display device according to an embodiment of the present invention includes a liquid crystal display panel 110, a timing control unit 120, a gate driving circuit unit 130, and a data driving circuit unit 140.

액정 표시 패널(110)은 제 1 및 제 2 기판 사이에 액정층이 형성된다. 이러한 액정 표시 패널(110)은 데이터 라인들(DL)과 게이트 라인들(GL)의 교차에 의해 마련된 화소 영역마다 형성된 복수의 화소(P)를 포함한다.In the liquid crystal display panel 110, a liquid crystal layer is formed between the first and second substrates. The liquid crystal display panel 110 includes a plurality of pixels P formed in each pixel region provided by the intersection of the data lines DL and the gate lines GL.

복수의 화소(P)는 적색, 녹색, 및 청색 화소가 반복적으로 배치되며, 인접한 적색, 녹색, 및 청색 화소는 하나의 단위 화소를 구성한다. 이때, 단위 화소를 구성하는 적색, 녹색, 및 청색 화소 각각을 서브 화소라 정의하기로 한다. 하나의 단위 화소는 적색, 녹색, 및 청색 서브 화소를 투과하는 적색, 녹색, 및 청색 광을 조합에 의해 소정의 컬러 영상을 구현한다.The red, green, and blue pixels are repeatedly arranged in the plurality of pixels P, and the adjacent red, green, and blue pixels constitute one unit pixel. At this time, each of the red, green, and blue pixels constituting the unit pixel is defined as a sub-pixel. One unit pixel implements a predetermined color image by combining red, green, and blue light transmitted through red, green, and blue sub-pixels.

액정 표시 패널(110)의 제 1 기판에는 데이터 라인들(DL), 게이트 라인들(GL), 박막 트랜지스터(T), 박막 트랜지스터(T)에 접속되어 화소 전극들과 공통 전극 사이의 전계에 구동되는 액정셀들(C1), 및 액정셀(C1)에 충전된 전압을 유지시키는 스토리지 커패시터(C2) 등을 포함한 화소 어레이가 형성된다.The first substrate of the liquid crystal display panel 110 is connected to the data lines DL, the gate lines GL, the thin film transistor T and the thin film transistor T so as to be driven to the electric field between the pixel electrodes and the common electrode. And a storage capacitor C2 for holding the voltage charged in the liquid crystal cell C1 are formed in the pixel array.

액정 표시 패널(110)의 제 2 기판에는 블랙 매트릭스 및 컬러 필터 등을 포함하는 컬러필터 어레이가 형성된다.On the second substrate of the liquid crystal display panel 110, a color filter array including a black matrix, a color filter, and the like is formed.

공통 전극은 액정셀(C1)의 액정 모드에 따라 제 1 기판 또는 제 2 기판에 형성될 수 있다. 예를 들어, TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드 등의 수직 전계 구동방식의 액정 모드일 경우, 공통 전극은 제 2 기판에 형성된다. 반면에, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드 등과 같은 수평 전계 구동방식의 액정 모드일 경우, 공통 전극은 화소 전극에 나란하도록 제 1 기판에 형성된다.The common electrode may be formed on the first substrate or the second substrate depending on the liquid crystal mode of the liquid crystal cell C1. For example, in a liquid crystal mode of a vertical electric field driving type such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode, a common electrode is formed on a second substrate. On the other hand, in a liquid crystal mode of a horizontal electric field driving system such as an IPS (In Plane Switching) mode and an FFS (Fringe Field Switching) mode, the common electrode is formed on the first substrate so as to be parallel to the pixel electrode.

액정 표시 패널(110)의 제 1 및 제 2 기판 각각에는 편광판이 부착되고 액정 분자들의 초기 배열을 위한 배향막이 형성된다.A polarizing plate is attached to each of the first and second substrates of the liquid crystal display panel 110 and an alignment film for initial alignment of the liquid crystal molecules is formed.

본 발명에서 적용 가능한 액정 표시 패널(110)의 액정 모드는 상술한 TN 모드, VA 모드, IPS 모드, FFS 모드 뿐만 아니라 어떠한 액정 모드로도 구현될 수 있다. 또한, 본 발명의 액정 표시 장치는 투과형 액정 표시 장치, 반투과형 액정 표시 장치, 반사형 액정 표시 장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정 표시 장치와 반투과형 액정 표시 장치에서는 백 라이트 유닛(미도시)이 필요하다.The liquid crystal mode of the liquid crystal display panel 110 applicable to the present invention can be implemented not only in the TN mode, the VA mode, the IPS mode, and the FFS mode, but also any liquid crystal mode. Further, the liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, a reflective liquid crystal display device, and the like. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit (not shown) is required.

타이밍 제어부(120)는 외부로부터의 디지털 입력 데이터(RGB)를 액정 표시 패널(110)의 구동에 알맞도록 처리(또는 정렬)하고, 처리된 디지털 데이터(R', G', B')하여 데이터 구동 회로부(140)에 공급한다.The timing control unit 120 processes (or aligns) the digital input data RGB from the outside so as to be suitable for driving the liquid crystal display panel 110 and processes the processed digital data R ', G', B ' And supplies it to the driving circuit unit 140.

또한, 타이밍 제어부(120)는 외부로부터 입력되는 데이터 인에이블 신호(Data Enable) 신호(DE) 및 기준 클럭(Reference Clock)(Rclk) 등의 타이밍 동기신호(TSS)에 따라 게이트 구동 회로부(130)와 데이터 구동 회로부(140)의 구동 타이밍을 제어하기 위한 타이밍 제어 신호들을 생성한다. 이때, 타이밍 제어 신호들은 게이트 구동 회로부(130)의 구동 타이밍을 제어하기 위한 게이트 제어 신호(GCS), 데이터 구동 회로부(140)의 구동 타이밍을 제어하고 데이터 제어 신호(DCS), 및 데이터 전압의 수평 극성을 제어하기 위한 수평 극성 제어 신호(HPC)를 포함한다.The timing controller 120 may control the gate driving circuit 130 in accordance with a data enable signal DE input from the outside and a timing synchronization signal TSS such as a reference clock Rclk, And the timing control signals for controlling the driving timings of the data driving circuit unit 140 are generated. At this time, the timing control signals control a driving timing of the data driving circuit part 140, a gate control signal GCS for controlling the driving timing of the gate driving circuit part 130, a data control signal DCS, And a horizontal polarity control signal (HPC) for controlling the polarity.

게이트 제어 신호(GCS)는 게이트 스타트 펄스(Gate Start Pulse)(GSP), 게이트 쉬프트 클럭(Gate Shift Clock)(GSC), 게이트 출력 인에이블(Gate Output Enable) 신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트 펄스(또는 스캔 펄스)를 발생하기 위한 신호이고, 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블 신호(GOE)는 게이트 펄스의 출력을 제어하기 위한 신호이다.The gate control signal GCS includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE, and the like. The gate start pulse GSP is a signal for generating the first gate pulse (or scan pulse), and the gate shift clock GSC is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE is a signal for controlling the output of the gate pulse.

데이터 제어 신호(DCS)는 소스 스타트 펄스(Source, Start Pulse)(SSP), 소스 샘플링 클럭(Source Sampling Clock)(SSC), 소스 출력 인에이블(Source Output Enable) 신호(SOE), 및 수직 극성 제어 신호(VPC) 등을 포함한다.The data control signal DCS includes a source start pulse SSP, a source sampling clock SSC, a source output enable signal SOE, Signal (VPC), and the like.

소스 스타트 펄스(SSP)는 데이터의 샘플링 시작 시점을 제어하기 위한 신호이고, 소스 샘플링 클럭(SSC)은 데이터의 샘플링 동작을 제어하는 신호이며, 소스 출력 인에이블 신호(SOE)는 데이터 전압의 출력을 제어하기 위한 신호이다. 이때, 데이터 제어 신호(DCS) 중 소스 스타트 펄스(SSP)는 타이밍 제어부(120)와 데이터 구동 회로부(130) 간의 인터페이싱 방식에 따라 생략될 수도 있다. 수직 극성 제어 신호(VPC)는 데이터 전압의 수직 극성을 제어하기 위한 신호로써, 게이트 라인(GL)이 구동에 대응되는 적어도 1 수평 주기 단위로 하이 논리 상태 및 로우 논리 상태를 반복한다.The source start pulse SSP is a signal for controlling the sampling start timing of data, the source sampling clock SSC is a signal for controlling the sampling operation of data, and the source output enable signal SOE is an output of the data voltage . At this time, the source start pulse SSP of the data control signal DCS may be omitted in accordance with the interfacing method between the timing control unit 120 and the data driving circuit unit 130. The vertical polarity control signal VPC is a signal for controlling the vertical polarity of the data voltage and repeats the high logic state and the low logic state at least every one horizontal period unit in which the gate line GL corresponds to the driving.

수평 극성 제어 신호(HPC)는 데이터 전압의 수평 극성을 제어하기 위한 신호이다. 이러한 수평 극성 제어 신호(HPC)는 프레임 단위로 액정 표시 패널(110)에 공급될 데이터 전압들의 극성 패턴에 따라 로우 논리 상태(또는 제 1 논리 상태) 또는 하이 논리 상태(또는 제 2 논리 상태)를 갖는다.The horizontal polarity control signal HPC is a signal for controlling the horizontal polarity of the data voltage. The horizontal polarity control signal HPC has a low logic state (or a first logic state) or a high logic state (or a second logic state) according to a polarity pattern of data voltages to be supplied to the liquid crystal display panel 110 on a frame- .

구체적으로, 수평 극성 제어 신호(HPC)는 액정 표시 패널(110)에 공급될 데이터 전압들의 극성이 정극성 또는 부극성 쪽으로 편향되지 않는 정상 패턴을 가질 경우 로우 논리 상태를 갖는다.Specifically, the horizontal polarity control signal HPC has a low logic state when the polarity of the data voltages to be supplied to the liquid crystal display panel 110 has a normal pattern that is not biased toward the positive polarity or the negative polarity.

반면에, 수평 극성 제어 신호(HPC)는 프레임 단위로 액정 표시 패널(110)에 공급될 데이터 전압들의 극성이 정극성 또는 부극성 쪽으로 편향되는 문제 패턴(또는 취약 패턴)을 가질 경우 하이 논리 상태를 갖는다.On the other hand, when the polarity of the data voltages to be supplied to the liquid crystal display panel 110 on a frame-by-frame basis has a problem pattern (or a weak pattern) in which the polarity is biased toward the positive polarity or the negative polarity, .

상기 문제 패턴은 공통 전압의 쉬프트를 유발하여 액정 표시 패널(110)에 표시되는 영상의 표시 품질을 떨어뜨리는 영상으로 정의될 수 있다. 이러한 문제 패턴 영상에는 서브 화소 단위로 화이트 데이터와 블랙 데이터가 반복되는 영상, 픽셀 단위로 화이트 데이터와 블랙 데이터가 반복되는 영상, 블랙 배경 내에 화이트 패턴 영역이 포함된 크로스토크 체크 패턴 영상 등이 될 수 있다.The problem pattern may be defined as an image which causes a shift in the common voltage to degrade the display quality of the image displayed on the liquid crystal display panel 110. [ The problem pattern image may be an image in which white data and black data are repeated in units of subpixels, an image in which white data and black data are repeated in units of pixels, and a crosstalk check pattern image in which a white pattern area is included in a black background have.

게이트 구동 회로부(130)는 게이트 제어 신호(GCS)에 응답하여 게이트 펄스를 게이트 라인들(GL)에 순차적으로 공급한다. 이를 위해, 게이트 구동 회로부(130)는 복수의 게이트 구동 집적 회로(미도시)를 포함하여 구성되거나, 박막 트랜지스터 형성 공정시 제 1 기판의 일측 또는 양측에 형성될 수 있다.The gate driving circuit 130 sequentially supplies gate pulses to the gate lines GL in response to the gate control signal GCS. To this end, the gate driving circuit unit 130 may include a plurality of gate driving integrated circuits (not shown), or may be formed on one side or both sides of the first substrate in the thin film transistor forming process.

데이터 구동 회로부(140)는 복수의 데이터 구동 집적 회로(미도시)를 포함하여 구성된다. 복수의 데이터 구동 집적 회로 각각은 타이밍 제어부(120)로부터 제공되는 데이터 제어 신호(DCS)에 응답하여 타이밍 제어부(120)로부터 제공되는 디지털 데이터(R', G', B')를 샘플링하여 래치하고, 래치된 디지털 데이터(R', G', B')를 정극성 및 부극성 데이터 전압으로 변환한다. 그리고, 복수의 데이터 구동 집적 회로 각각은 수직 극성 제어 신호(VPC)와 수평 극성 제어 신호(HPC)에 따라 정극성 또는 부극성 데이터 전압을 선택하여 데이터 라인들(DL)에 공급한다. 이를 위해, 복수의 데이터 구동 집적 회로 각각은 디지털 데이터(R', G', B')의 샘플링 신호를 생성하는 쉬프트 레지스터(미도시), 샘플링 신호에 따라 디지털 데이터(R', G', B')를 샘플링하여 래치하는 래치부(미도시), 복수의 정극성 및 부극성 감마 전압을 이용하여 래치된 디지털 데이터(R', G', B')를 정극성 및 부극성 데이터 전압으로 변환하는 디지털-아날로그 변환부(미도시), 극성 제어 신호(VPC, HPC)에 따라 정극성 또는 부극성 데이터 전압을 선택하는 선택부(미도시), 및 선택된 데이터 전압을 데이터 라인들(DL)에 접속된 출력 채널로 출력하는 출력 버퍼부(미도시) 등을 포함하여 구성될 수 있다.The data driving circuit unit 140 includes a plurality of data driving integrated circuits (not shown). Each of the plurality of data driving integrated circuits samples and latches the digital data R ', G', B 'provided from the timing control unit 120 in response to the data control signal DCS provided from the timing control unit 120 , And converts the latched digital data (R ', G', B ') into positive and negative data voltages. Each of the plurality of data driving integrated circuits selects and supplies the positive or negative polarity data voltage to the data lines DL in accordance with the vertical polarity control signal VPC and the horizontal polarity control signal HPC. To this end, each of the plurality of data driving ICs includes a shift register (not shown) for generating a sampling signal of the digital data R ', G', B ', digital data R', G ' (R ', G', B '), which are latched by using a plurality of positive and negative gamma voltages, into a positive polarity and a negative polarity data voltage (Not shown) for selecting a positive or negative polarity data voltage in accordance with a digital-to-analog converter (not shown), a polarity control signal (VPC, HPC) And an output buffer unit (not shown) for outputting to a connected output channel.

상술한 각 데이터 구동 집적 회로의 출력 채널을 통해 출력되는 데이터 전압들의 극성은 수평 극성 제어 신호(HPC)에 따라 수평 1 도트 인버젼 방식 또는 수평 2 도트 인버젼 방식으로 반전될 수 있으며, 수직 극성 제어 신호(VPC)에 따라 적어도 수직 1 도트 인버젼 방식으로 반전될 수 있다.The polarities of the data voltages output through the output channels of the data driving integrated circuits may be inverted by a version method with a horizontal one dot or a horizontal two dot method according to a horizontal polarity control signal HPC, And can be inverted in a version manner at least vertically one dot in accordance with the signal VPC.

구체적으로, 수평 극성 제어 신호(HPC)가 로우 논리 상태일 경우, 데이터 구동 회로부(140)는 각 출력 채널을 통해 출력되는 데이터 전압들을 수평 1 도트 인버젼 방식 및 적어도 수직 1 도트 인버젼 방식으로 반전시킨다. 예를 들어, 수평 1 도트 인버젼 방식에 따른 데이터 전압들의 극성은, 도 3에 도시된 바와 같이, 이웃하는 1 도트(또는 하나의 화소) 단위로 반전되는 것으로, 각 단위 화소(UP)를 구성하는 적색, 녹색, 및 청색 화소(R, G, B) 중 적색 화소(R)와 청색 화소(B)는 동일한 극성을 가지는 반면에 녹색 화소(G)는 인접한 화소(R, B)와 다른 극성을 갖는다.Specifically, when the horizontal polarity control signal HPC is in the low logic state, the data driving circuit 140 inverts the data voltages output through the respective output channels in a horizontal one-dot inversion mode and a vertical one-dot inversion mode . For example, as shown in FIG. 3, the polarities of the data voltages according to the version method with a horizontal one dot are inverted in units of neighboring one dot (or one pixel), and each unit pixel UP is constituted The red pixel R and the blue pixel B among the red, green and blue pixels R, G and B have the same polarity while the green pixel G has the polarity different from that of the adjacent pixels R, Respectively.

반면에, 수평 극성 제어 신호(HPC)가 하이 논리 상태일 경우, 데이터 구동 회로부(140)는 각 출력 채널을 통해 출력되는 데이터 전압들을 수평 2 도트 인버젼 방식 및 적어도 수직 1 도트 인버젼 방식으로 반전시킨다. 예를 들어, 수평 2 도트 인버젼 방식에 따른 데이터 전압들의 극성은, 도 4에 도시된 바와 같이, 2 도트(또는 2개의 화소) 단위로 반전되는 것으로, 각 단위 화소(UP)를 구성하는 적색, 녹색, 및 청색 화소(R, G, B) 중 인접한 2개의 화소(RG, GB)는 동일한 극성을 가지는 반면에 나머지 하나의 화소(R, B)는 다른 극성을 갖는다.On the other hand, when the horizontal polarity control signal HPC is in the high logic state, the data driving circuit 140 inverts the data voltages output through the respective output channels in the horizontal 2-dot inversion method and the at least vertical 1-dot inversion method . For example, as shown in FIG. 4, the polarities of the data voltages according to the version method with horizontal two-dot are inverted in units of two dots (or two pixels), and the red Two adjacent pixels RG and GB among the red, green and blue pixels R, G and B have the same polarity while the other one of the pixels R and B has a different polarity.

한편, 수평 극성 제어 신호(HPC)는 프레임 단위로 액정 표시 패널(110)에 공급될 데이터 전압들의 극성 패턴에 따라 프레임 단위로 로우 논리 상태와 하이 논리 상태를 반복할 수 있다. 이러한 수평 극성 제어 신호(HPC)에 응답하여 데이터 구동 회로부(140)는, 도 5에 도시된 바와 같이, 프레임(N, N+1, N+2, N3) 단위로 데이터 전압들의 극성을 수평 1 도트 인버젼 방식 또는 수평 2 도트 인버젼 방식으로 반전시킨다. 이에 따라, 액정 표시 패널(110)에 표시되는 영상의 극성 패턴이 프레임 단위로 수평 1 도트 인버젼 방식 또는 수평 2 도트 인버젼 방식으로 반전됨으로써 상술한 공통 전압의 쉬프트로 인한 녹색조(Greenish) 현상을 방지할 수 있으나, 일부 화소(▨, ▧)들에는 매 프레임마다 동일한 극성의 데이터 전압이 반복적으로 충전되고, 이로 인하여 일부 화소(▨, ▧)들에서 직류화 잔상(DC Image sticking)이 발생하여 표시 품질이 저하된다.On the other hand, the horizontal polarity control signal HPC may repeat the low logic state and the high logic state on a frame-by-frame basis according to the polarity pattern of the data voltages to be supplied to the liquid crystal display panel 110 on a frame-by-frame basis. In response to the horizontal polarity control signal HPC, the data driving circuit 140 sets the polarities of the data voltages in the unit of the frame (N, N + 1, N + 2, N3) Inversion method or a horizontal two-dot version method. Accordingly, the polarity pattern of the image displayed on the liquid crystal display panel 110 is inverted by a version method in which the image is horizontally 1 dot or a version method in which the image is horizontally 2 dots on a frame basis, thereby generating a greenish phenomenon The data voltages of the same polarity are repeatedly charged for every frame in some pixels (?,?), Resulting in DC image sticking in some pixels (?,?). And the display quality is deteriorated.

상기의 직류화 잔상을 방지하기 위하여, 타이밍 제어부(120)는 상술한 문제 패턴을 가지는 프레임 영상이 적어도 i(단, i는 2 이상의 자연수) 프레임 동안 연속되는 경우에만 하이 논리 상태의 수평 극성 제어 신호(HPC)를 생성한다.In order to prevent the above-described DC image persistence, the timing controller 120 outputs the horizontal polarity control signal of the high logic state only when the frame image having the above-described problem pattern is continuous for at least i (i is a natural number of 2 or more) (HPC).

도 6은 도 5에 도시된 타이밍 제어부를 설명하기 위한 도면이다.FIG. 6 is a diagram for explaining the timing control unit shown in FIG. 5. FIG.

도 6을 참조하면, 타이밍 제어부(120)는 데이터 처리부(122), 제어 신호 생성부(124), 및 수평 극성 제어부(126)를 포함하여 구성된다.Referring to FIG. 6, the timing controller 120 includes a data processor 122, a control signal generator 124, and a horizontal polarity controller 126.

데이터 처리부(122)는 외부로부터 입력되는 디지털 입력 데이터(RGB)를 액정 표시 패널(110)의 구동에 알맞도록 정렬하고, 정렬된 디지털 데이터(R', G', B')를 데이터 구동 회로부(140)에 공급한다. 예를 들어, 데이터 처리부(122)는 입력되는 타이밍 동기신호(TSS)의 기준 클럭(Rclk)에 따라 디지털 입력 데이터(RGB)를 샘플링하고, mini LVDS(Low Voltage Differential Signaling) 방식으로 디지털 데이터(R', G', B')와 함께 mini LVDS 클럭을 데이터 구동 회로부(140)로 전송할 수 있다.The data processing unit 122 arranges the digital input data RGB inputted from the outside to be suitable for driving the liquid crystal display panel 110 and outputs the aligned digital data R ', G', B ' 140. For example, the data processing unit 122 samples the digital input data RGB according to the reference clock Rclk of the input timing synchronization signal TSS, and outputs the digital data R (low-voltage differential signaling) ', G', B ') to the data driving circuit unit 140.

제어 신호 생성부(124)는 기준 클럭(Rclk)과 데이터 인에이블 신호(DE)에 기초하여 상술한 게이트 제어 신호(GCS) 및 데이터 제어 신호(DCS)를 생성한다. 한편, 데이터 처리부(122)는 패킷(Packets) 인터페이스 방식에 따라 디지털 데이터(R', G', B')와 제어 신호 생성부(124)에서 생성된 데이터 제어 신호(DCS)를 패킷 형태로 변환하여 데이터 구동 회로부(140)로 전송할 수도 있다.The control signal generating unit 124 generates the above described gate control signal GCS and data control signal DCS based on the reference clock Rclk and the data enable signal DE. Meanwhile, the data processor 122 converts the digital data R ', G', B 'and the data control signal DCS generated by the control signal generator 124 into packets according to a packet interface scheme And may be transmitted to the data driving circuit unit 140.

수평 극성 제어부(126)는 입력되는 디지털 입력 데이터(RGB)의 극성 패턴을 분석하여 프레임 영상이 상술한 문제 패턴 영상인지를 검출하고, 검출되는 문제 패턴을 가지는 프레임 영상이 i 프레임 동안 연속되는 경우에만 하이 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급한다. 이를 위해, 수평 극성 제어부(126)는, 도 7에 도시된 바와 같이, 문제 패턴 검출부(210), 및 수평 극성 제어 신호 생성부(220)를 포함하여 구성된다.The horizontal polarity control unit 126 analyzes the polarity pattern of the input digital input data RGB to detect whether the frame image is the above-described problem pattern image. When the frame image having the detected problem pattern is continuous for i frames Generates a horizontal polarity control signal HPC of a high logic state, and supplies the horizontal polarity control signal HPC to the data driving circuit unit 140. 7, the horizontal polarity control unit 126 includes a problem pattern detection unit 210 and a horizontal polarity control signal generation unit 220. [

문제 패턴 검출부(210)는 수평 1 도트 인버젼 방식의 극성 패턴을 기준으로 하여 프레임 단위로 디지털 입력 데이터(RGB)를 분석하여 현재 프레임 영상의 극성 패턴이 상술한 문제 패턴인지를 검출하여 플래그(Flag) 신호(FS)를 생성한다. 이때, 플래그 신호(FS)는 현재 프레임 영상의 극성 패턴이 문제 패턴일 경우 하이 논리 상태를 가지며, 그렇지 않은 경우 로우 논리 상태를 갖는다. 이를 위해, 문제 패턴 검출부(210)는 픽셀 카운터부(212), 비교부(214), 및 문제 패턴 플래그 생성부(216)를 포함하여 구성된다.The problem pattern detector 210 analyzes the digital input data RGB on a frame-by-frame basis based on a polarity pattern of a version system of horizontal 1 dot, detects whether the polarity pattern of the current frame image is the above-described problem pattern, ) Signal FS. At this time, the flag signal FS has a logic high state when the polarity pattern of the current frame image is a problem pattern, and has a logic low logic otherwise. To this end, the problem pattern detector 210 includes a pixel counter 212, a comparator 214, and a problem pattern flag generator 216.

일 실시 예에 따른 픽셀 카운터부(212)는 인접한 2개의 화소에 공급될 디지털 입력 데이터(RGB)들의 계조 값을 비교하여 설정된 문제 패턴 기준 값 이상의 계조 차이를 가지는 화소들의 개수를 카운팅하고, 카운팅된 화소 카운팅 값(SCV, UCV)을 비교부(214)에 제공한다. 예를 들어, 문제 패턴 기준 값은 10 ~ 20 범위로 설정될 수 있으나 이에 한정되지 않고, 디지털 입력 데이터(RGB)에서 문제 패턴을 검출하기 위한 검출 시간, 회로 구성, 검출 정확도 등에 따라 다양한 값으로 설정될 수 있다. 이러한 픽셀 카운터부(212)는 모든 서브 화소에 대하여 인접한 2개의 서브 화소들에 공급될 디지털 입력 데이터들(RGB)을 연속적으로 비교하여 문제 패턴 기준 값 이상의 계조 차이를 가지는 서브 화소들의 개수를 카운팅하고, 카운팅된 서브 화소 카운팅 값(SCV)을 비교부(214)에 제공한다. 또한, 픽셀 카운터부(212)는 모든 단위 화소에 대하여 인접한 2개의 단위 화소들에 공급될 디지털 입력 데이터들(RGB)을 연속적으로 비교하여 문제 패턴 기준 값 이상의 계조 차이를 가지는 단위 화소들의 개수를 더 카운팅하고, 카운팅된 단위 화소 카운팅 값(UCV)을 비교부(214)에 제공할 수 있다.The pixel counter 212 according to an exemplary embodiment compares tone values of digital input data RGB to be supplied to two neighboring pixels to count the number of pixels having a tone difference greater than or equal to a set reference pattern value, And provides the pixel count values SCV and UCV to the comparison unit 214. [ For example, the problem pattern reference value may be set in a range of 10 to 20, but it is not limited to this, and various values may be set according to the detection time, circuit configuration, detection accuracy, etc. for detecting a problem pattern in digital input data (RGB) . The pixel counter 212 continuously counts digital input data (RGB) to be supplied to two adjacent sub-pixels for all the sub-pixels, counts the number of sub-pixels having a gray level difference equal to or greater than the reference pattern value , And provides the counted sub-pixel count value (SCV) to the comparator 214. Also, the pixel counter 212 continuously compares the digital input data RGB to be supplied to two adjacent unit pixels with respect to all the unit pixels, and outputs the number of unit pixels having the difference in gray level equal to or greater than the problem pattern reference value And provides the counted unit pixel count value UCV to the comparison unit 214. [

다른 실시 예에 따른 픽셀 카운터부(212)는 별도의 메모리 소자에 미리 저장된 문제 패턴 정보와 디지털 입력 데이터(RGB)를 비교하여 디지털 입력 데이터(RGB)에 포함된 문제 패턴의 개수를 카운팅하고, 카운팅된 화소 카운팅 값(SCV)을 비교부(214)에 제공할 수 있다.The pixel counter 212 according to another embodiment counts the number of problem patterns included in the digital input data RGB by comparing the problem pattern information previously stored in the separate memory element with the digital input data RGB, And provides the comparator 214 with the pixel count value SCV.

비교부(214)는 픽셀 카운터부(212)에서 제공되는 서브 화소 카운팅 값(SCV)이 설정된 서브 화소 임계 값(Sth)보다 클 경우 하이 논리 상태의 제 1 비교 신호(CS1)를 생성하고, 그렇지 않은 경우 로우 논리 상태의 제 1 비교 신호(CS1)를 생성한다. 또한, 비교부(214)는 픽셀 카운터부(212)에서 제공되는 단위 화소 카운팅 값(UCV)이 설정된 단위 화소 임계 값(Uth)보다 클 경우 하이 논리 상태의 제 2 비교 신호(CS2)를 더 생성하고, 그렇지 않은 경우 로우 논리 상태의 제 2 비교 신호(CS2)를 더 생성할 수 있다.The comparator 214 generates the first comparison signal CS1 in the high logic state when the sub-pixel count value SCV provided by the pixel counter 212 is greater than the set sub-pixel threshold Sth, And generates the first comparison signal CS1 in the low logic state if the comparison result is not LOW. The comparator 214 further generates a second comparison signal CS2 of a high logic state when the unit pixel count value UCV provided by the pixel counter 212 is larger than the set unit pixel threshold value Uth And if not, a second comparison signal CS2 in the low logic state can be further generated.

문제 패턴 플래그 생성부(216)는 비교부(214)로부터 제공되는 제 1 또는 제 2 비교 신호(CS1, CS2)의 논리 상태에 따라 플래그 신호(FS)를 생성하여 수평 극성 제어 신호 생성부(220)에 제공한다. 예를 들어, 문제 패턴 플래그 생성부(216)는 제 1 또는 제 2 비교 신호(CS1, CS2)가 로우 논리 상태를 가질 경우 로우 논리 상태(또는 제 1 논리 상태)의 플래그 신호(FS)를 생성하고, 제 1 또는 제 2 비교 신호(CS1, CS2)가 하이 논리 상태를 가질 경우 하이 논리 상태(또는 제 2 논리 상태)의 플래그 신호(FS)를 생성한다.The problem pattern flag generator 216 generates a flag signal FS according to the logical states of the first or second comparison signals CS1 and CS2 provided from the comparator 214 and outputs the flag signal FS to the horizontal polarity control signal generator 220 ). For example, the problem pattern flag generation section 216 generates a flag signal FS of a low logic state (or a first logic state) when the first or second comparison signal CS1 or CS2 has a row logic state And generates a flag signal FS of a high logic state (or a second logic state) when the first or second comparison signal CS1 or CS2 has a high logic state.

또한, 문제 패턴 플래그 생성부(216)는 비교부(214)로부터 제공되는 제 1 및 제 2 비교 신호(CS1, CS2)의 논리 상태에 따라 플래그 신호(FS)를 생성하여 수평 극성 제어 신호 생성부(220)에 제공한다. 예를 들어, 문제 패턴 플래그 생성부(216)는 제 1 및 제 2 비교 신호(CS1, CS2) 중 어느 하나가 하이 논리 상태를 가질 경우 하이 논리 상태의 플래그 신호(FS)를 생성하고, 그렇지 않은 경우 로우 논리 상태의 플래그 신호(FS)를 생성한다. 이 경우, 문제 패턴 플래그 생성부(216)는 논리합(OR) 게이트로 이루어질 수 있다.The problem pattern flag generator 216 generates the flag signal FS according to the logical states of the first and second comparison signals CS1 and CS2 provided from the comparator 214, (220). For example, the problem pattern flag generation section 216 generates a flag signal FS of a logic high state when any one of the first and second comparison signals CS1 and CS2 has a high logic state, And generates a flag signal FS in the low logic state. In this case, the problem pattern flag generation unit 216 may be formed of an OR gate.

수평 극성 제어 신호 생성부(220)는 문제 패턴 검출부(210)의 문제 패턴 플래그 생성부(216)로부터 프레임 단위로 제공되는 플래그 신호(FS)의 논리 상태에 기초하여 수평 극성 제어 신호(HPC)를 생성한다. 즉, 수평 극성 제어 신호 생성부(220)는 프레임 단위로 입력되는 플래그 신호(FS)가 로우 논리 상태를 가질 경우 로우 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 제공한다. 그리고, 수평 극성 제어 신호 생성부(220)는 프레임 단위로 입력되는 플래그 신호(FS)가 하이 논리 상태를 가짐과 아울러 플래그 신호(FS)가 i 프레임 동안 연속적으로 하이 논리 상태를 가질 경우에만 하이 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 제공한다.The horizontal polarity control signal generation unit 220 generates a horizontal polarity control signal HPC based on the logic state of the flag signal FS provided in units of frames from the problem pattern flag generation unit 216 of the problem pattern detection unit 210 . That is, the horizontal polarity control signal generator 220 generates a horizontal polarity control signal HPC of a logic low state when the flag signal FS inputted in a frame unit has a low logic state and outputs the horizontal polarity control signal HPC to the data driving circuit unit 140 to provide. The horizontal polarity control signal generation unit 220 generates the horizontal logic level control signal MSY only when the flag signal FS input in frame units has the high logic state and the flag signal FS continuously has the high logic state during the i frame And supplies the horizontal polarity control signal HPC to the data driving circuit unit 140. [

일 실시 예에 따른 수평 극성 제어 신호 생성부(220)는, 도 8에 도시된 바와 같이, 플래그 검출부(221), 및 플래그 카운터(223)를 포함하여 구성된다.The horizontal polarity control signal generating unit 220 according to an embodiment includes a flag detecting unit 221 and a flag counter 223 as shown in FIG.

플래그 검출부(221)는 문제 패턴 플래그 생성부(216)로부터 프레임 단위로 제공되는 플래그 신호(FS)가 하이 논리 상태일 경우에만 하이 논리 상태의 플래그 검출 신호(FDS)를 생성하여 플래그 카운터(223)에 제공한다.The flag detecting section 221 generates a flag detection signal FDS of a logic high state only when the flag signal FS provided in units of frames from the problem pattern flag generating section 216 is in the high logic state and outputs the flag detection signal FDS to the flag counter 223, .

플래그 카운터(223)는 플래그 검출부(221)로부터 프레임 단위로 제공되는 하이 논리 상태의 플래그 검출 신호(FDS)만을 카운팅하고 그 카운팅 값이 설정된 프레임 개수 설정 값(FCS) 이상일 경우에만 하이 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급하고, 그렇지 않은 경우에는 로우 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급한다. 이때, 프레임 개수 설정 값(FCS)은 타이밍 제어부(120)에 내장된 메모리 소자에 저장되어 사용자에 의해 변경될 수 있다. 이러한 플래그 카운터(223)는 하이 논리 상태의 플래그 검출 신호(FDS)가 설정된 프레임 개수 설정 값(FCS)에 대응되는 프레임 개수만큼 연속적으로 공급될 경우에만 하이 논리 상태의 수평 극성 제어 신호(HPC)를 생성하게 된다.The flag counter 223 counts only the flag detection signal FDS of the high logic state provided in units of frames from the flag detection unit 221 and outputs the flag signal FDS to the horizontal Generates a polarity control signal HPC and supplies it to the data driving circuit unit 140. Otherwise, it generates a horizontal polarity control signal HPC in a low logic state and supplies it to the data driving circuit unit 140. [ At this time, the frame number set value (FCS) is stored in the memory device built in the timing control unit 120 and can be changed by the user. The flag counter 223 outputs the horizontal polarity control signal HPC of the high logic state only when the flag detection signal FDS of the high logic state is continuously supplied by the number of frames corresponding to the set frame number set value FCS Respectively.

상기의 플래그 카운터(223)는 플래그 검출부(221)로부터 프레임 단위로 제공되는 로우 논리 상태의 플래그 검출 신호(FDS) 또는 피드백되는 하이 논리 상태의 수평 극성 제어 신호(HPC)에 따라 리셋될 수 있다.The flag counter 223 may be reset in accordance with a low logic flag detection signal FDS or a high logic level horizontal polarity control signal HPC provided from the flag detection unit 221 on a frame basis.

다른 실시 예에 따른 수평 극성 제어 신호 생성부(220)는, 도 9에 도시된 바와 같이, 비트 쉬프터(225), 및 논리 연산부(227)를 포함하여 구성된다.The horizontal polarity control signal generation unit 220 according to another embodiment includes a bit shifter 225 and a logic operation unit 227 as shown in FIG.

비트 쉬프터(225)는 제 1 내지 제 k 비트 레지스터(RG1 내지 RGk)를 포함하여 구성된다. 이러한 비트 쉬프터(225)는 플래그 검출부(221)로부터 프레임 단위로 제공되는 플래그 신호(FS)를 제 1 비트 레지스터(RG1)에 저장하고, 프레임 단위의 비트 쉬프트 클럭(BSC)에 따라 제 1 비트 레지스터(RG1)에 저장된 플래그 신호(FS)를 제 2 내지 제 k 비트 레지스터(RG2 내지 RGk)로 1 비트씩 쉬프트시킨다.The bit shifter 225 includes first through k-th bit registers RG1 through RGk. The bit shifter 225 stores the flag signal FS provided from the flag detector 221 on a frame basis in the first bit register RG1 and outputs the flag signal FS in the first bit register RG1 according to the bit shift clock BSC on a frame- The flag signal FS stored in the register RG1 is shifted by one bit to the second to k-th bit registers RG2 to RGk.

논리 연산부(227)는 비트 쉬프터(225)의 제 1 내지 제 k 비트 레지스터(RG1 내지 RGk) 각각으로부터 출력되는 플래그 신호(FSn 내지 FSn-k)들을 논리 연산하여 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급한다. 이때, 논리 연산부(227)는 논리곱(AND) 게이트로 이루어질 수 있다.The logical operation unit 227 performs logic operation on the flag signals FSn to FSn-k output from the first to k-th bit registers RG1 to RGk of the bit shifter 225 to generate a horizontal polarity control signal HPC And supplies it to the data driving circuit unit 140. At this time, the logical operation unit 227 may be a logical AND gate.

상기의 논리 연산부(227)는 설정된 프레임 개수 설정 값(FCS)에 대응되는 개수에 대응되는 비트 레지스터(RG1 내지 RGk)들로부터 플래그 신호(FSn 내지 FSn-k)를 공급받는다. 예를 들어, 설정된 프레임 개수 설정 값(FCS)이 3일 경우, 논리 연산부(227)는 제 1 내지 제 3 비트 레지스터(RG1 내지 RG3)로부터 출력되는 3개의 플래그 신호((FSn 내지 FSn-2)들이 모두 하이 논리 상태일 경우에만 하이 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급하고, 그렇지 않은 경우에는 로우 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급한다.The logic operation unit 227 receives the flag signals FSn to FSn-k from the bit registers RG1 to RGk corresponding to the number corresponding to the set frame number set value FCS. For example, when the set frame count value FCS is 3, the logic operation unit 227 outputs three flag signals (FSn to FSn-2) output from the first to third bit registers RG1 to RG3, And supplies the generated horizontal polarity control signal HPC to the data driving circuit 140. Otherwise, the horizontal polarity control signal HPC in the low logic state is generated And supplies it to the data driving circuit unit 140.

또 다른 실시 예에 따른 수평 극성 제어 신호 생성부(220)는, 도 10에 도시된 바와 같이, 비트 쉬프터(225), 출력 선택부(228) 및 논리 연산부(229)를 포함하여 구성된다.10, the horizontal polarity control signal generation unit 220 according to another embodiment includes a bit shifter 225, an output selection unit 228, and a logic operation unit 229.

비트 쉬프터(225)는 제 1 내지 제 k 비트 레지스터(RG1 내지 RGk)를 포함하여 구성된다. 이러한 비트 쉬프터(225)는 플래그 검출부(221)로부터 프레임 단위로 제공되는 플래그 신호(FS)를 제 1 비트 레지스터(RG1)에 저장하고, 프레임 단위의 비트 쉬프트 클럭(BSC)에 따라 제 1 비트 레지스터(RG1)에 저장된 플래그 신호(FS)를 제 2 내지 제 k 비트 레지스터(RG2 내지 RGk)로 1 비트씩 쉬프트시킨다.The bit shifter 225 includes first through k-th bit registers RG1 through RGk. The bit shifter 225 stores the flag signal FS provided from the flag detector 221 on a frame basis in the first bit register RG1 and outputs the flag signal FS in the first bit register RG1 according to the bit shift clock BSC on a frame- The flag signal FS stored in the register RG1 is shifted by one bit to the second to k-th bit registers RG2 to RGk.

출력 선택부(228)는 비트 쉬프터(225)의 제 1 내지 제 k 비트 레지스터(RG1 내지 RGk) 각각의 출력 단자에 접속된다. 이러한 출력 선택부(228)는 설정된 프레임 개수 설정 값(FCS)에 기초하여 제 1 내지 제 k 비트 레지스터(RG1 내지 RGk) 각각의 출력 단자로부터 공급되는 제 1 내지 제 k 플래그 신호(FSn 내지 FSn-k)의 개수를 선택한다. 예를 들어, 설정된 프레임 개수 설정 값(FCS)이 3일 경우, 출력 선택부(228)는 제 1 내지 제 3 비트 레지스터(RG1 내지 RG3)로부터 출력되는 3개의 플래그 신호((FSn 내지 FSn-2)들을 논리 연산부(229)에 공급한다.The output selector 228 is connected to the output terminals of the first to k-th bit registers RG1 to RGk of the bit shifter 225, respectively. The output selector 228 selects one of the first to k-th flag signals FSn to FSn-Rkk supplied from the output terminals of the first to k-th bit registers RG1 to RGk based on the set frame number set value FCS, k) is selected. For example, when the set frame count value FCS is 3, the output selector 228 outputs three flag signals (FSn to FSn-2) output from the first to third bit registers RG1 to RG3 To the logical operation unit 229. [

논리 연산부(229)는 출력 선택부(228)로부터 공급되는 플래그 신호(FS)들을 논리 연산하여 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급한다. 이때, 논리 연산부(229)는 논리곱(AND) 게이트로 이루어질 수 있다. 예를 들어, 설정된 프레임 개수 설정 값(FCS)이 3일 경우, 논리 연산부(229)는 출력 선택부(228)를 통해 제 1 내지 제 3 비트 레지스터(RG1 내지 RG3)로부터 출력되는 3개의 플래그 신호((FSn 내지 FSn-2)들이 모두 하이 논리 상태일 경우에만 하이 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급하고, 그렇지 않은 경우에는 로우 논리 상태의 수평 극성 제어 신호(HPC)를 생성하여 데이터 구동 회로부(140)에 공급한다.The logic operation unit 229 performs logic operation on the flag signals FS supplied from the output selection unit 228 to generate a horizontal polarity control signal HPC and supplies the horizontal polarity control signal HPC to the data driving circuit unit 140. At this time, the logical operation unit 229 may be formed of an AND gate. For example, when the set frame count value FCS is 3, the logic operation unit 229 outputs three flag signals (RG1 to RG3) output from the first to third bit registers RG1 to RG3 through the output selection unit 228, Generates a horizontal polarity control signal HPC having a high logic state only when all of the data signals FSn to FSn-2 are in a high logic state and supplies the horizontal polarity control signal HPC to the data driving circuit 140. Otherwise, And supplies the control signal HPC to the data driving circuit unit 140. [

한편, 데이터 구동 회로부(140)는 상술한 수평 극성 제어부(126)로부터 로우 논리 상태의 수평 극성 제어 신호(HPC)가 공급되는 경우, 액정 표시 패널(110)에 공급될 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시키고, 상술한 수평 극성 제어부(126)로부터 하이 논리 상태의 수평 극성 제어 신호(HPC)가 공급되는 경우, 액정 표시 패널(110)에 공급될 데이터 전압들의 극성을 수평 2 도트 인버젼 방식으로 반전시킨다.When the horizontal polarity control signal HPC in the low logic state is supplied from the horizontal polarity control unit 126, the data driving circuit unit 140 sets the polarities of the data voltages to be supplied to the liquid crystal display panel 110 to the horizontal 1 The polarity of the data voltages to be supplied to the liquid crystal display panel 110 is changed to the horizontal two-dot (horizontal) polarity control signal HPC when the horizontal polarity control signal HPC in the high logic state is supplied from the horizontal polarity control unit 126, Inversion method.

상술한 바와 같은, 본 발명의 액정 표시 장치는 프레임 단위로 디지털 입력 데이터(RGB)를 분석하여 문제 패턴을 가지는 프레임 영상이 적어도 i 프레임 동안 연속되는 경우에만 액정 표시 패널(110)에 공급될 데이터 전압들의 극성을 수평 2 도트 인버젼 방식으로 반전시킴으로써 상술한 녹색조 현상을 방지함과 아울러 직류화 잔상 현상을 방지하여 액정 표시 패널(110)에 표시되는 영상의 표시 품질을 향상시킨다.As described above, the liquid crystal display of the present invention analyzes digital input data (RGB) on a frame-by-frame basis and generates a data voltage Vd to be supplied to the liquid crystal display panel 110 only when a frame image having a problematic pattern continues for at least i frames And the display quality of the image displayed on the liquid crystal display panel 110 is improved by preventing the afterglow phenomenon.

도 11은 본 발명의 실시 예에 따른 액정 표시 장치의 구동 방법을 단계적으로 설명하기 위한 순서도이다.11 is a flowchart for explaining a driving method of a liquid crystal display according to an embodiment of the present invention.

도 11을 도 2와 결부하여 본 발명의 실시 예에 따른 액정 표시 장치의 구동 방을 설명하면 다음과 같다.Referring to FIG. 11, the driving unit of the liquid crystal display according to the embodiment of the present invention will be described with reference to FIG.

먼저, 수평 1 도트 인버젼 방식의 기준 극성 패턴을 기준으로 하여 프레임 단위로 디지털 입력 데이터(RGB)를 분석하여 현재 프레임 영상의 극성 패턴이 상술한 문제 패턴인지를 검출한다(S100). 여기서, 문제 패턴 여부를 검출하는 방법은 도 7에 도시된 문제 패턴 검출부(210)에 대한 설명으로 대신하기로 한다.First, the digital input data (RGB) is analyzed on a frame-by-frame basis based on a reference polarity pattern of a 1-dot horizontal version, and it is detected whether the polarity pattern of the current frame image is the above-described problem pattern (S100). Here, the method for detecting whether or not a problem pattern is detected is replaced with a description of the problem pattern detection unit 210 shown in FIG.

그런 다음, 현재 프레임 영상이 문제 패턴인지를 판단한다(S110).Then, it is determined whether the current frame image is a problem pattern (S110).

만약, 현재 프레임 영상이 문제 패턴이 아닌 경우(S110의 "아니오"), 도 3에 도시된 바와 같이, 로우 논리 상태의 수평 극성 제어 신호(HPC:L)를 생성하여 액정 표시 패널(110)에 공급될 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시킨다(S120).If the current frame image is not a problem pattern (NO in S110), a horizontal polarity control signal (HPC: L) of a logic low state is generated and displayed on the liquid crystal display panel 110 The polarity of the data voltages to be supplied is inverted in a version manner with a horizontal one dot (S120).

반면에, 현재 프레임 영상이 문제 패턴일 경우(S110의 "예"), 하이 논리 상태의 수평 극성 제어 신호(HPC:H)를 생성하게 된다.On the other hand, when the current frame image is a problem pattern (YES in S110), a horizontal polarity control signal (HPC: H) of a high logic state is generated.

그런 다음, 하이 논리 상태의 수평 극성 제어 신호(HPC:H)가 적어도 i 프레임 동안 반복되는지를 판단한다(S130).Then, it is determined whether the horizontal polarity control signal (HPC: H) in the high logic state is repeated for at least i frames (S130).

만약, 하이 논리 상태의 수평 극성 제어 신호(HPC:H)가 적어도 i 프레임 동안 반복되지 않을 경우(S130의 "아니오"), 로우 논리 상태의 수평 극성 제어 신호(HPC:L)를 생성하여 액정 표시 패널(110)에 공급될 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시킨다(S120).If the horizontal polarity control signal (HPC: H) in the high logic state is not repeated for at least i frames (NO in S130), a horizontal polarity control signal (HPC: L) The polarity of the data voltages to be supplied to the panel 110 is inverted in a version manner with a horizontal one dot (S120).

반면에, 하이 논리 상태의 수평 극성 제어 신호(HPC:H)가 적어도 i 프레임 동안 반복되는 경우(S130의 "예"), 도 4에 도시된 바와 같이, 하이 논리 상태의 수평 극성 제어 신호(HPC:H)를 생성하여 액정 표시 패널(110)에 공급될 데이터 전압들의 극성을 수평 2 도트 인버젼 방식으로 반전시킨다(S140).On the other hand, when the horizontal polarity control signal HPC (H) in the high logic state is repeated for at least i frames (YES in S130), the horizontal polarity control signal HPC : H) and inverts the polarity of the data voltages to be supplied to the liquid crystal display panel 110 in a horizontal two-dot inversion manner (S140).

상술한 바와 같은, 본 발명의 액정 표시 장치의 구동 방법은 프레임 단위로 디지털 입력 데이터(RGB)를 분석하여 문제 패턴을 가지는 프레임 영상이 적어도 i 프레임 동안 연속되는 경우에만 액정 표시 패널(110)에 공급될 데이터 전압들의 극성을 수평 2 도트 인버젼 방식으로 반전시킴으로써 상술한 녹색조 현상을 방지함과 아울러 직류화 잔상 현상을 방지하여 액정 표시 패널(110)에 표시되는 영상의 표시 품질을 향상시킨다.As described above, the driving method of a liquid crystal display according to the present invention analyzes digital input data (RGB) on a frame basis and supplies the frame image to the liquid crystal display panel 110 only when the frame image having the problematic pattern is continuous for at least i frames The polarity of the data voltages to be inverted is inverted in a horizontal two-dot inversion manner, thereby preventing the above-described green coloring phenomenon and preventing a DC afterglow phenomenon, thereby improving the display quality of an image displayed on the liquid crystal display panel 110.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

110: 액정 표시 패널 120: 타이밍 제어부
122: 데이터 처리부 124: 제어 신호 생성부
126: 수평 극성 제어부 210: 문제 패턴 검출부
220: 수평 극성 제어 신호 생성부110: liquid crystal display panel 120: timing controller
122: data processing unit 124: control signal generating unit
126: horizontal polarity controller 210: problem pattern detector
220: horizontal polarity control signal generation unit

Claims (13)

데이터 라인들과 게이트 라인들에 의해 정의되는 화소 영역마다 액정셀들이 형성된 액정 표시 패널;
한 프레임 영상의 디지털 입력 데이터들을 분석해 상기 액정셀들에 공급될 데이터 전압들의 극성을 편향시키는 문제 패턴을 가지는지를 검출하여 수평 극성 제어 신호를 생성하는 수평 극성 제어부;
상기 게이트 라인들을 구동하는 게이트 구동 회로부; 및
상기 디지털 입력 데이터들을 정극성 및 부극성 데이터 전압으로 변환하고 상기 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 제어하여 상기 데이터 라인들에 공급하는 데이터 구동 회로부를 포함하고,
상기 수평 극성 제어부는 상기 문제 패턴을 가지는 프레임 영상이 i(단, i는 2 이상의 자연수) 프레임 동안 반복되는 경우에 상기 수평 극성 제어 신호를 반전시키고,
상기 수평 극성 제어부는 상기 프레임 영상이 상기 문제 패턴을 가지지 않을 경우 제 1 논리 상태의 플래그 신호를 생성하고 상기 프레임 영상이 상기 문제 패턴을 가지는 경우 제 2 논리 상태의 플래그 신호를 생성하는 문제 패턴 검출부를 포함하고,
상기 문제 패턴 검출부는 모든 화소에 대하여 인접한 2개의 화소에 공급될 상기 디지털 입력 데이터들의 계조 값을 연속적으로 비교하여 문제 패턴 기준 값 이상의 계조 차이를 가지는 화소들의 개수를 카운팅하는 픽셀 카운터부를 갖는 것을 특징으로 하는 액정 표시 장치.A liquid crystal display panel in which liquid crystal cells are formed in pixel regions defined by data lines and gate lines;
A horizontal polarity control unit for analyzing digital input data of one frame image and detecting whether the polarity of the data voltages to be supplied to the liquid crystal cells is deflected to generate a horizontal polarity control signal;
A gate driving circuit for driving the gate lines; And
And a data driving circuit for converting the digital input data into positive and negative data voltages and controlling the polarities of the data voltages according to the polarity control signals to supply the data voltages to the data lines,
The horizontal polarity control unit inverts the horizontal polarity control signal when the frame image having the problematic pattern is repeated for i (i is a natural number of 2 or more)
Wherein the horizontal polarity control unit generates a flag signal of a first logic state when the frame image has no problem pattern and generates a flag signal of a second logic state when the frame image has the problem pattern Including,
The problem pattern detecting unit includes a pixel counter for continuously comparing the gray level values of the digital input data to be supplied to two adjacent pixels with respect to all the pixels and counting the number of pixels having a gray level difference equal to or greater than the reference value of the problem pattern . 제 1 항에 있어서,
상기 수평 극성 제어부는,
상기 프레임 영상이 상기 문제 패턴을 가지지 않는 경우, 상기 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시키기 위한 제 1 논리 상태의 수평 극성 제어 신호를 생성하고,
상기 프레임 영상이 상기 문제 패턴을 가질 경우, 상기 데이터 전압들의 극성을 상기 수평 1 도트 인버젼 방식과 다른 인버젼 방식으로 반전시키기 위한 제 2 논리 상태의 수평 극성 제어 신호를 생성하는 것을 특징으로 하는 액정 표시 장치.The method according to claim 1,
Wherein the horizontal polarity control unit comprises:
Generating a horizontal polarity control signal of a first logic state for inverting a polarity of the data voltages in a version manner with a horizontal one dot, when the frame image does not have the problem pattern,
And generates a horizontal polarity control signal of a second logic state for inverting the polarity of the data voltages by the inversion method different from the horizontal one-dot inversion method when the frame image has the problematic pattern. Display device. 제 2 항에 있어서,
상기 데이터 구동 회로부는,
상기 제 1 논리 상태의 수평 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시키고,
상기 제 2 논리 상태의 수평 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 수평 2 도트 인버젼 방식으로 반전시키는 것을 특징으로 하는 액정 표시 장치.3. The method of claim 2,
Wherein the data driving circuit unit comprises:
Inverting the polarities of the data voltages according to a horizontal polarity control signal of the first logic state,
And inverts the polarity of the data voltages according to a horizontal two-dot version in accordance with the horizontal polarity control signal of the second logic state. 제 2 항에 있어서,
상기 수평 극성 제어부는 상기 플래그 신호에 이용하여 상기 수평 극성 제어 신호를 생성하는 수평 극성 제어 신호 생성부를 더 포함하는 것을 특징으로 하는 액정 표시 장치.3. The method of claim 2,
Wherein the horizontal polarity control unit further comprises a horizontal polarity control signal generation unit for generating the horizontal polarity control signal by using the flag signal. 제 4 항에 있어서,
상기 수평 극성 제어 신호 생성부는,
상기 제 2 논리 상태의 플래그 신호에 대해서만 하이 논리 상태의 플래그 검출 신호를 생성하는 플래그 검출부; 및
상기 하이 논리 상태의 플래그 검출 신호를 카운팅하고 그 카운팅 값이 상기 i 프레임의 개수 이상일 경우에만 상기 제 2 논리 상태의 수평 극성 제어 신호를 생성하는 플래그 카운터를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.5. The method of claim 4,
Wherein the horizontal polarity control signal generator comprises:
A flag detection unit for generating a flag detection signal of a logic high state only for the flag signal of the second logic state; And
And a flag counter for counting the flag signal of the high logic state and generating the horizontal polarity control signal of the second logic state only when the count value is equal to or greater than the number of the i frames. . 제 4 항에 있어서,
상기 수평 극성 제어 신호 생성부는,
제 1 내지 제 k 비트 레지스터를 통해 상기 플래그 신호를 저장하고 상기 각 비트 레지스터에 저장된 플래그 신호를 프레임 단위로 쉬프트시키는 비트 쉬프터; 및
상기 제 1 내지 제 k 비트 레지스터 중에서 상기 i 프레임의 개수에 대응되는 제 1 내지 제 i 비트 레지스터들로부터 출력되는 플래그 신호들이 모두 제 2 논리 상태일 경우에만 상기 제 2 논리 상태의 수평 극성 제어 신호를 생성하는 논리 연산부를 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.5. The method of claim 4,
Wherein the horizontal polarity control signal generator comprises:
A bit shifter for storing the flag signal through the first to k-th bit registers and shifting the flag signal stored in each bit register on a frame-by-frame basis; And
The horizontal polarity control signal of the second logic state is output only when the flag signals output from the first to the i-th bit registers corresponding to the number of i frames among the first to k-th bit registers are in the second logic state And a logic operation unit for generating the logic operation unit. 제 6 항에 있어서,
상기 수평 극성 제어 신호 생성부는 상기 i 프레임의 개수에 대응되는 프레임 개수 설정 값에 따라 상기 제 1 내지 제 k 비트 레지스터 중에서 제 1 내지 제 i 비트 레지스터들의 출력을 상기 논리 연산부로 공급하는 출력 선택부를 더 포함하여 구성되는 것을 특징으로 하는 액정 표시 장치.The method according to claim 6,
The horizontal polarity control signal generator may further include an output selector for supplying the outputs of the first through the i-th bit registers among the first through k-th bit registers to the logic operation unit according to a frame number setting value corresponding to the number of the i- The liquid crystal display device comprising: a liquid crystal display panel; 데이터 라인들과 게이트 라인들에 의해 정의되는 화소 영역마다 액정셀들이 형성된 액정 표시 패널을 포함하는 액정 표시 장치의 구동 방법에 있어서,
한 프레임 영상의 디지털 입력 데이터들을 분석해 상기 액정셀들에 공급될 데이터 전압들의 극성을 편향시키는 문제 패턴을 가지는지를 검출하여 수평 극성 제어 신호를 생성하는 단계;
상기 게이트 라인들을 구동하는 단계; 및
상기 디지털 입력 데이터들을 정극성 및 부극성 데이터 전압으로 변환하고 상기 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 제어하여 상기 데이터 라인들에 공급하는 단계를 포함하고,
상기 수평 극성 제어 신호는 상기 문제 패턴을 가지는 프레임 영상이 i(단, i는 2 이상의 자연수) 프레임 동안 반복되는 경우에 반전되고,
상기 수평 극성 제어 신호를 생성하는 단계는 상기 프레임 영상이 상기 문제 패턴을 가지지 않을 경우 제 1 논리 상태의 플래그 신호를 생성하고 상기 프레임 영상이 상기 문제 패턴을 가지는 경우 제 2 논리 상태의 플래그 신호를 생성하는 단계를 포함하고,
상기 플래그 신호를 생성하는 단계는 모든 화소에 대하여 인접한 2개의 화소에 공급될 상기 디지털 입력 데이터들의 계조 값을 연속적으로 비교하여 문제 패턴 기준 값 이상의 계조 차이를 가지는 화소들의 개수를 카운팅하는 것을 특징으로 하는 액정 표시 장치의 구동 방법.A method of driving a liquid crystal display including a liquid crystal display panel in which liquid crystal cells are formed for each pixel region defined by data lines and gate lines,
Analyzing digital input data of one frame image to generate a horizontal polarity control signal by detecting whether the polarity of the data voltages to be supplied to the liquid crystal cells is deflected;
Driving the gate lines; And
Converting the digital input data into positive and negative data voltages, and controlling the polarities of the data voltages according to the polarity control signals to supply the data voltages to the data lines,
The horizontal polarity control signal is inverted when the frame image having the problem pattern is repeated for i (i is a natural number of 2 or more) frames,
The generating of the horizontal polarity control signal may include generating a flag signal of a first logic state when the frame image has no problem pattern and generating a flag signal of a second logic state when the frame image has the problem pattern , ≪ / RTI >
Wherein the step of generating the flag signal continuously counts the gray level values of the digital input data to be supplied to two adjacent pixels with respect to all the pixels and counts the number of pixels having a gray level difference equal to or greater than the reference value of the problem pattern A method of driving a liquid crystal display device. 제 8 항에 있어서,
상기 수평 극성 제어 신호를 생성하는 단계는,
상기 프레임 영상이 상기 문제 패턴을 가지지 않는 경우, 상기 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시키기 위한 제 1 논리 상태의 수평 극성 제어 신호를 생성하고,
상기 프레임 영상이 상기 문제 패턴을 가질 경우, 상기 데이터 전압들의 극성을 상기 수평 1 도트 인버젼 방식과 다른 인버젼 방식으로 반전시키기 위한 제 2 논리 상태의 수평 극성 제어 신호를 생성하는 것을 특징으로 하는 액정 표시 장치의 구동 방법.9. The method of claim 8,
Wherein generating the horizontal polarity control signal comprises:
Generating a horizontal polarity control signal of a first logic state for inverting a polarity of the data voltages in a version manner with a horizontal one dot, when the frame image does not have the problem pattern,
And generates a horizontal polarity control signal of a second logic state for inverting the polarity of the data voltages by the inversion method different from the horizontal one-dot inversion method when the frame image has the problematic pattern. A method of driving a display device. 제 9 항에 있어서,
상기 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 제어하는 단계는,
상기 제 1 논리 상태의 수평 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 수평 1 도트 인버젼 방식으로 반전시키고,
상기 제 2 논리 상태의 수평 극성 제어 신호에 따라 상기 데이터 전압들의 극성을 수평 2 도트 인버젼 방식으로 반전시키는 것을 특징으로 하는 액정 표시 장치의 구동 방법.10. The method of claim 9,
Wherein controlling the polarity of the data voltages according to the polarity control signal comprises:
Inverting the polarities of the data voltages according to a horizontal polarity control signal of the first logic state,
And inverting the polarities of the data voltages according to a horizontal polarity control signal of the second logic state in a horizontal two-dot inversion manner. 제 9 항에 있어서,
상기 수평 극성 제어 신호를 생성하는 단계는 상기 플래그 신호에 이용하여 상기 수평 극성 제어 신호를 생성하는 단계를 더 포함하는 것을 특징으로 하는 액정 표시 장치의 구동 방법.10. The method of claim 9,
Wherein the generating of the horizontal polarity control signal further comprises generating the horizontal polarity control signal using the flag signal. 제 11 항에 있어서,
상기 플래그 신호에 이용하여 상기 수평 극성 제어 신호를 생성하는 단계는,
상기 제 2 논리 상태의 플래그 신호에 대해서만 하이 논리 상태의 플래그 검출 신호를 생성하는 단계; 및
상기 하이 논리 상태의 플래그 검출 신호를 카운팅하고 그 카운팅 값이 상기 i 프레임의 개수 이상일 경우에만 상기 제 2 논리 상태의 수평 극성 제어 신호를 생성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정 표시 장치의 구동 방법.12. The method of claim 11,
Wherein the step of generating the horizontal polarity control signal using the flag signal comprises:
Generating a flag detection signal of a logic high state only for the flag signal of the second logic state; And
Counting a flag detection signal of the high logic state and generating a horizontal polarity control signal of the second logic state only when the count value is equal to or greater than the number of the i frames. Way. 제 11 항에 있어서,
상기 플래그 신호에 이용하여 상기 수평 극성 제어 신호를 생성하는 단계는,
제 1 내지 제 k 비트 레지스터를 통해 상기 플래그 신호를 저장하고 상기 각 비트 레지스터에 저장된 플래그 신호를 프레임 단위로 쉬프트시키는 단계; 및
상기 제 1 내지 제 k 비트 레지스터 중에서 상기 i 프레임의 개수에 대응되는 제 1 내지 제 i 비트 레지스터들로부터 출력되는 플래그 신호들이 모두 제 2 논리 상태일 경우에만 상기 제 2 논리 상태의 수평 극성 제어 신호를 생성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 액정 표시 장치의 구동 방법.12. The method of claim 11,
Wherein the step of generating the horizontal polarity control signal using the flag signal comprises:
Storing the flag signal through the first to k-th bit registers and shifting the flag signal stored in each bit register on a frame-by-frame basis; And
The horizontal polarity control signal of the second logic state is output only when the flag signals output from the first to the i-th bit registers corresponding to the number of i frames among the first to k-th bit registers are in the second logic state And a driving method of driving the liquid crystal display device.
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