KR101874693B1 - 마이크로스트립 회로 및 이를 포함하는 칩-대-칩 인터페이스 장치 - Google Patents

마이크로스트립 회로 및 이를 포함하는 칩-대-칩 인터페이스 장치 Download PDF

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이준영
원효섭
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    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type

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Abstract

본 발명은 마이크로스트립 회로 및 이를 포함하는 칩-대-칩 인터페이스 장치에 관한 것이다.
본 발명의 일 태양에 따르면, 마이크로스트립(microstrip) 회로로서, 신호를 공급하는 피딩 라인(feeding line), 상기 피딩 라인의 일단과 연결되는 프로브(probe), 및 코어 기판을 사이에 두고 상기 피딩 라인 및 상기 프로브가 배치된 층의 반대편 층에 배치되고, 도파관에 대하여 상기 신호를 방사하는 패치(patch)를 포함하고, 상기 프로브의 길이(length), 상기 코어 기판의 두께(thickness) 및 상기 코어 기판의 유전율(permittivity) 중 적어도 하나는 상기 마이크로스트립 회로 및 상기 도파관 사이의 트랜지션(transition)의 대역폭에 기초하여 결정되는 마이크로스트립 회로가 제공된다.

Description

마이크로스트립 회로 및 이를 포함하는 칩-대-칩 인터페이스 장치{MICROSTRIP CIRCUIT AND APPARATUS FOR CHIP-TO-CHIP INTERFACE COMPRISING THE SAME}
본 발명은 마이크로스트립 회로 및 이를 포함하는 칩-대-칩 인터페이스 장치에 관한 것이다.
데이터 트래픽이 급격하게 증가함에 따라, 집적 회로(IC)를 연결하는 입력/출력 버스(I/O bus)의 데이터 송수신 속도도 빠르게 증가하고 있다. 지난 수십 년 동안, 비용 효율성 및 전력 효율성이 우수한 전도체 기반의 인터커넥트(interconnect)(예를 들면, 구리선 등)가 유선 통신 시스템에서 널리 적용되어 왔다. 하지만, 전도체 기반의 인터커넥트는, 전자기 유도에 기한 표피 효과(skin effect)로 인하여, 채널 대역폭(channel bandwidth)에 근본적인 한계를 가지고 있다.
한편, 전도체 기반의 인터커넥트에 대한 대안으로서, 데이터 송수신 속도가 빠른 광(optical) 기반의 인터커넥트가 소개되어 널리 사용되고 있지만, 광 기반의 인터커넥트는 설치 및 유지보수 비용이 매우 크기 때문에 전도체 기반의 인터커넥트를 완벽하게 대체하기 어렵다는 한계가 존재한다.
최근에는, 코어 형태의 유전체(dielectric)부와 유전체부를 둘러싸는 얇은 클래딩(cladding) 형태의 금속부로 구성되는 새로운 인터커넥트가 소개된 바 있다. 이러한 새로운 인터커넥트(일명, 이-튜브(E-TUBE))는 금속과 유전체의 장점을 모두 가지고 있는 인터커넥트로서, 비용 및 전력 측면에서의 효율성이 높고 짧은 범위에서 빠른 속도의 데이터 통신을 가능하게 하는 장점을 가지고 있어서, 칩-대-칩(chip-to-chip) 통신에 활용될 수 있는 인터커넥트로서 각광을 받고 있다.
이에, 본 발명자는, 이-튜브를 포함하는 칩-대-칩 인터페이스 장치에 있어서 신호 전송 채널의 대역폭을 넓힐 수 있는 마이크로스트립 회로에 관한 기술을 제안하는 바이다.
본 발명은 상술한 문제점을 모두 해결하는 것을 그 목적으로 한다.
또한, 본 발명은, 신호를 공급하는 피딩 라인(feeding line), 피딩 라인의 일단과 연결되는 프로브(probe), 및 코어 기판을 사이에 두고 피딩 라인 및 프로브가 배치된 층의 반대편 층에 배치되고 도파관에 대하여 신호를 방사하는 패치(patch)를 포함하고, 프로브의 길이(length), 코어 기판의 두께(thickness) 및 코어 기판의 유전율(permittivity) 중 적어도 하나는 마이크로스트립 회로 및 도파관 사이의 트랜지션(transition)의 대역폭에 기초하여 결정되는 마이크로스트립 회로를 제공함으로써, 도파관과 마이크로스트립 회로 사이의 트랜지션(transition)의 대역폭을 증가시키는 것을 다른 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 대표적인 구성은 다음과 같다.
본 발명의 일 태양에 따르면, 마이크로스트립(microstrip) 회로로서, 신호를 공급하는 피딩 라인(feeding line), 상기 피딩 라인의 일단과 연결되는 프로브(probe), 및 코어 기판을 사이에 두고 상기 피딩 라인 및 상기 프로브가 배치된 층의 반대편 층에 배치되고, 도파관에 대하여 상기 신호를 방사하는 패치(patch)를 포함하고, 상기 프로브의 길이(length), 상기 코어 기판의 두께(thickness) 및 상기 코어 기판의 유전율(permittivity) 중 적어도 하나는 상기 마이크로스트립 회로 및 상기 도파관 사이의 트랜지션(transition)의 대역폭에 기초하여 결정되는 마이크로스트립 회로가 제공된다.
본 발명의 다른 태양에 따르면, 칩-대-칩 인터페이스(chip-to-chip interface) 장치로서, 상기 마이크로스트립 회로, 및 상기 마이크로스트립 회로와 커플링되고, 유전율이 서로 다른 제1 유전체부 및 제2 유전체부를 포함하는 유전체부와 상기 유전체부를 둘러싸는 금속부를 포함하는 도파관을 포함하는 칩-대-칩 인터페이스 장치가 제공된다.
이 외에도, 본 발명을 구현하기 위한 다른 마이크로스트립 회로 및 이를 포함하는 칩-대-칩 인터페이스 장치가 더 제공된다.
본 발명에 의하면, 도파관과 마이크로스트립 회로 사이의 트랜지션(transition)의 대역폭을 증가시킬 수 있게 되는 효과가 달성된다.
본 발명에 의하면, 프로브, 슬롯, 패치 등의 구성요소의 크기가 작아질 수 있으므로, 마이크로스트립 회로를 보다 소형화할 수 있게 되는 효과가 달성된다.
도 1은 본 발명의 일 실시예에 따라 2-포트(port) 네트워크로 상호 연결된 칩-대-칩 인터페이스(chip-to-chip interface) 장치의 개략적인 구성 및 그 추상화된 모델을 예시적으로 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 마이크로스트립 회로의 구성을 예시적으로 나타내는 도면이다.
도 3은 본 발명의 일 실시예에 따른 도파관의 구성을 예시적으로 나타내는 도면이다.
도 4는 본 발명의 일 실시예에 따른 서로 커플링(연결)된 마이크로스트립 회로와 도파관의 단면도를 예시적으로 나타내는 도면이다.
도 5 및 도 6은 도 4의 A 및 B 방향 각각에서 바라 본 본 발명의 일 실시예에 따른 마이크로스트립 회로의 평면도 및 저면도를 예시적으로 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 마이크로스트립 회로의 분해도를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따라 마이크로스트립 회로와 도파관으로 구성되는 칩-대-칩 인터페이스 장치의 등가 회로 모델(equivalent circuit model)을 나타내는 도면이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위하여, 본 발명의 바람직한 실시예들에 관하여 첨부된 도면을 참조하여 상세히 설명하기로 한다.
칩-대-칩 인터페이스 장치의 구성
도 1은 본 발명의 일 실시예에 따라 2-포트(port) 네트워크로 상호 연결된 칩-대-칩 인터페이스(chip-to-chip interface) 장치의 개략적인 구성 및 그 추상화된 모델을 예시적으로 나타내는 도면이다.
먼저, 도 1의 (a)를 참조하면, 본 발명의 일 실시예에 따른 칩-대-칩 인터페이스 장치에는, 서로 다른 두 보드(100a, 100b)에 각각 존재하거나 하나의 보드(미도시됨)에 존재하는 두 칩(200a, 200b) 사이의 전자기파 신호 전송(예를 들면, 데이터 통신 등)을 위한 상호 연결(즉, 인터커넥트) 수단인 도파관(300) 및 두 칩(200a, 200b)으로부터의 신호를 도파관으로 전달하는 수단인 마이크로스트립 회로(400a, 400b)가 포함될 수 있다. 본 발명에서 말하는 칩(chip)은, 트랜지스터와 같은 반도체 등이 여러 개 모여 구성되는 전통적인 의미의 전자 회로 부품을 의미할 뿐만 아니라, 서로 간에 전자기파 신호를 주고 받을 수 있을 수 있는 모든 유형의 구성요소 또는 소자(素子, element)를 포괄하는 최광의의 개념으로서 이해되어야 한다.
본 발명의 일 실시예에 따르면, 제1 칩(400a)으로부터 발생되는 신호는, 제1 마이크로스트립 회로(400a)의 피딩 라인(feeding line) 및 프로브(probe)를 따라 전파(propagate)될 수 있고, 제1 마이크로스트립 회로(400a)와 도파관(300) 사이에서 트랜지션(transition)됨에 따라 도파관(300)을 통하여 제2 칩(200b)에 대하여 전송될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 도파관(300)을 통하여 전송된 신호는 도파관(300)과 제2 마이크로스트립 회로(400b) 사이에서 트랜지션됨에 따라 제2 마이크로스트립 회로(400b)를 통하여 제2 칩(200b)으로 전송될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 칩-대-칩 인터페이스 장치는, 도 1의 (b)에 도시된 바와 같이, 2-포트 네트워크 모델로 간략화될 수 있다. 도 1의 (b)를 참조하면, 제1 마이크로스트립 회로(400a)와 도파관(300) 사이의 트랜지션에서, 제1 마이크로스트립 회로(400a)로부터의 입력 전자기파 및 도파관(300)으로부터의 입력 전자기파는 각각 u1 + 및 w1 -로 표현될 수 있고, 이들 전자기파에 대한 반사파는 각각 u1 - 및 w1 +로 표현될 수 있다. 계속하여, 도 1의 (b)를 참조하면, 제2 마이크로스트립 회로(400b)와 도파관(300) 사이의 트랜지션에서, 제2 마이크로스트립 회로(400b)로부터의 입력 전자기파 및 도파관(300)으로부터의 입력 전자기파는 각각 w2 + 및 u2 -로 표현될 수 있고, 이들 전자기파에 대한 반사파는 각각 w2 - 및 u2 + 로 표현될 수 있다.
마이크로스트립 회로의 구성
이하에서는, 본 발명의 구현을 위하여 중요한 기능을 수행하는 마이크로스트립 회로(400)의 내부 구성 및 각 구성요소의 기능에 대하여 살펴보기로 한다.
본 발명의 일 실시예에 따르면, 마이크로스트립 회로는, 신호를 공급하는 피딩 라인(feeding line), 피딩 라인의 일단과 연결되는 프로브(probe), 및 코어 기판을 사이에 두고 피딩 라인 및 프로브가 배치된 층(즉, 제1 층)의 반대편 층(즉, 제3 층)에 배치되고 도파관에 대하여 상기 신호를 방사하는 패치(patch)를 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 마이크로스트립 회로(400)는, 역방향으로 진행하는 전자기파를 최소화하기 위한 구성요소를 더 포함할 수 있다. 구체적으로, 본 발명의 일 실시예에 따른 마이크로스트립 회로(400)는, 패치와 동일한 층(즉, 3층)에 배치되고 패치를 둘러싸는 개구면(aperture)을 포함하는 그라운드 플레인(ground plane), 및 피딩 라인 및 프로브가 배치된 층(즉, 제1 층)과 패치 및 그라운드 플레인이 배치된 층(즉, 제3 층) 사이의 층(즉, 제2 층)에 배치되고 역방향으로 진행하는 전자기파를 최소화하기 위한 슬롯(slot)을 포함하는 슬롯티드 그라운드 플레인(slotted ground plane)을 더 포함할 수 있다. 이러한 경우에, 본 발명의 일 실시예에 따르면, 코어 기판은, 제1 층 및 제2 층 사이에 존재하는 제1 코어 기판과 제2 층 및 제3 층 사이에 존재하는 제2 코어 기판을 포함할 수 있다.
또한, 본 발명의 일 실시예에 따른 마이크로스트립 회로(400)는, 멀티 채널 통신에서 채널 간의 간섭을 방지하기 위하여, 그라운드 플레인 및 슬롯티드 그라운드 플레인 사이의 전기적 연결을 형성하는 적어도 하나의 비아(via)을 더 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 마이크로스트립 회로의 구성을 예시적으로 나타내는 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 마이크로스트립 회로(400)는, 제1 층에 배치되고 신호를 공급하는 피딩 라인(feeding line)(401), 제1 층에 배치되고 피딩 라인(401)의 일단과 연결되는 프로브(probe)(408), 제3 층에 배치되고 개구면(aperture)을 포함하는 그라운드 플레인(ground plane)(404), 제3 층 중 개구면에 의하여 둘러싸인 영역 내에 배치되고 도파관(300)에 대하여 신호를 방사하는 패치(patch)(403), 제1 층 및 제3 층 사이에 위치하는 제2 층에 배치되고 역방향으로 진행하는 전자기파를 최소화하기 위한 슬롯(slot)(409)을 포함하는 슬롯티드 그라운드 플레인(slotted ground plane)(402), 그라운드 플레인(404) 및 슬롯티드 그라운드 플레인(402) 사이의 전기적 연결을 형성하는 적어도 하나의 비아(via)(407), 제1 층 및 제2 층 사이에 존재하는 제1 코어 기판(405), 제2 층 및 제3 층 사이에 존재하는 제2 코어 기판(406) 등을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 도파관의 구성을 예시적으로 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 도파관(300)은, 유전체로 이루어진 유전체(dielectric)부(310)를 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 도파관(300)은, 유전율이 서로 다른 제1 유전체부 및 제2 유전체부를 포함하는 유전체부(310)와 유전체부(310)를 둘러싸는 금속부(320)을 포함할 수 있다. 예를 들면, 제1 유전체부는 도파관의 중심부에 배치되는 코어(core) 형태를 가질 수 있고, 제2 유전체부는 제1 유전체부와 유전율이 다른 물질로 이루어진 구성요소로서 제1 유전체부를 둘러싸는 형태를 가질 수 있고, 금속부(320)는 구리 등의 금속으로 이루어진 구성요소로서 제2 유전체부를 둘러싸는 클래딩(cladding)의 형태를 가질 수 있다.
한편, 본 발명의 일 실시예에 따른 도파관(300)은, 유전체부(310) 및 금속부(320)를 감싸는 피복재로 이루어진 재킷(jacket)(330)을 더 포함할 수 있다.
계속하여, 도 3을 참조하면, 본 발명의 일 실시예에 따른 도파관(300)의 마이크로스트립 회로(400)와 커플링되는 부분에서는, 유전체부(310)가 금속부(320)에 의하여 둘러싸이지 않고 노출될 수 있다.
다만, 본 발명에 따른 도파관(300)의 내부 구성 또는 형상이 반드시 상기 언급된 것에 한정되는 것은 아니며, 본 발명의 목적을 달성할 수 있는 범위 내에서 얼마든지 변경될 수 있음을 밝혀 둔다. 예를 들면, 도파관(300)과 마이크로스트립 회로(400) 사이의 임피던스 매칭을 위하여, 도파관(300)의 양단 중 적어도 일단은 테이퍼드(tapered)될 수 있다(즉, 선형적으로 가늘어질 수 있다).
한편, 도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 마이크로스트립 회로(400)는, 전기적 전송 선로와 도파관(300) 사이의 임피던스 불연속면에 배치될 수 있고, 경우에 따라서는, 도파관(300)이 아닌 RF 회로(미도시됨)와 유선으로 연결될 수도 있다. 구체적으로, 본 발명의 실시예에 따른 도파관(300)은, 마이크로스트립 회로(400)의 패치(403)와 정렬된 상태로 마이크로스트립 회로(400)와 연결될 수 있고, 패치(403)는 공진 주파수에서 입력되는 신호를 도파관(300)으로 방사할 수 있다. 보다 구체적으로, 본 발명의 일 실시예에 따른 도파관(300)은, 마이크로스트립 회로(400)의 제1 층 내지 제3 층과 수직한 방향으로 연결될 수 있으며, 도파관(300)과 마이크로스트립 회로(400) 사이에는 그 연결 상태를 고정시키는 기능을 수행하는 소정의 고정 수단 또는 커넥터(미도시됨)가 구비될 수 있다.
도 4는 본 발명의 일 실시예에 따른 서로 커플링(연결)된 마이크로스트립 회로와 도파관의 단면도를 예시적으로 나타내는 도면이다.
도 5 및 도 6은 도 4의 A 및 B 방향 각각에서 바라 본 본 발명의 일 실시예에 따른 마이크로스트립 회로의 평면도 및 저면도를 예시적으로 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 마이크로스트립 회로의 분해도를 나타내는 도면이다.
도 4 내지 도 7을 참조하면, 본 발명의 일 실시예에 따른 마이크로스트립 회로(400)는 3-층(layer) 구조로 이루어질 수 있다. 구체적으로, 본 발명의 일 실시예에 따르면, 마이크로스트립 회로(100)의 제1 층에는 피딩 라인(401)과 프로브(408)가 배치될 수 있고, 제3 층에는 개구면이 구비된 그라운드 플레인(404)과 그 개구면에 의하여 둘러싸인 영역에 존재하는 패치(403)가 배치될 수 있고, 제1층 및 제3 층 사이에 위치하는 제2 층에는 슬롯(409)이 구비된 슬롯티드 그라운드 플레인(402)이 배치될 수 있다.
본 발명의 일 실시예에 따르면, 제3 층의 패치(403)는, 피딩 라인(401) 상에서 소정의 방향(예를 들면, 도 4의 X축 방향(즉, 도 6의 화살표 방향))으로 흐르는 전류에 의해 유도되는 전류에 의해 제1 층의 피딩 라인(401)과 커플링될 수 있고, 이러한 커플링에 따라, 제1 층의 피딩 라인(401)으로 입력되는 송신 신호가 제3층의 패치(403)에게 전파될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 피딩 라인(401)의 일단과 연결되는 프로브(408)의 폭과 길이에 의해 제1 주파수 대역(예를 들면, 어퍼 사이드밴드(upper sideband))의 대역폭이 조절될 수 있으며, 이에 따라 송신 신호의 제1 주파수 대역의 대역폭이 조절될 수 있다. 구체적으로, 본 발명의 일 실시예에 따르면, 프로브(408)는, 어퍼 컷-오프(upper cut-off) 주파수 대역의 기울기(slope)를 조절함으로써 송신 신호가 어퍼 컷-오프 주파수에서 샤프하게 롤-오프(roll-off)되도록 만들고 캐리어(carrier) 주파수를 어퍼 컷-오프 주파수 근처로 가져갈 수 있으며, 이로써 송신 신호의 어퍼 사이드밴드 신호가 서프레스드(suppressed)되도록 할 수 있다. 즉, 본 발명의 일 실시예에 따른 프로브(408)는, 도파관(300)의 특성에 따른 어퍼 컷-오프 주파수 대역의 기울기를 샤프하게 롤-오프되도록 함으로써, 송신 신호 중 특정 주파수 대역(예를 들어, 로우어 사이드밴드(lower sideband))에 해당하는 신호만이 수신단으로 전송되도록 할 수 있다. 예를 들면, 위의 설명된 동작을 위하여, 본 발명의 일 실시예에 따른 프로브(408)는 피딩 라인(401)의 특성 임피던스(characteristic impedance)보다 큰 특성 임피던스를 가질 수 있다.
계속하여, 도 4 내지 도 7을 참조하면, 슬롯티드 그라운드 플레인(402)에 구비되는 슬롯(409)과 그라운드 플레인(404)에 구비되는 개구면의 크기는, 순방향으로 진행하는 전자기파에 대한 역방향 진행 전자기파의 비율을 최소화할 수 있는 방향으로 최적화될 수 있다.
계속하여, 도 4 내지 도 7을 참조하면, 슬롯(409)과 패치(403)는 스택 구조(stacked geometry)를 이루고 있고, 이러한 스택 구조는 대역폭을 증가시키는 데에 도움을 줄 수 있다.
계속하여, 도 4 내지 도 7을 참조하면, 그라운드 플레인(404)과 슬롯티드 그라운드 플레인(402)은 적어도 하나의 비아(407)를 통해 전기적으로 연결될 수 있다. 여기서, 비아(407)는 어레이 형태로 배치될 수 있고, 제3 층으로부터 형성될 수 있다.
계속하여, 도 4 내지 도 7을 참조하면, 도파관(300)의 컷-오프 주파수 및 임피던스는 도파관(300)과 마이크로스트립 회로(400) 사이의 교차면의 크기에 따라 결정될 수 있는데, 구체적으로는, 위의 교차면의 크기가 커질수록 도파관을 통해 전송(전파)할 수 있는 TE 모드 또는 TM 모드의 수가 증가할 수 있으며, 이는 트랜지션의 삽입 손실에 대한 개선을 가져올 수 있다.
한편, 본 발명의 일 실시예에 따르면, 도 4 내지 도 7에 도시된 바와 같은 슬롯-커플드(slot-coupled) 구조의 마이크로스트립 회로-대-도파관 트랜지션(Microstrip-to-Waveguide Transition; MWT)에서는, 임피던스 불연속면에서 발생하는 반사 전자기파를 억제하여 트랜지션의 대역폭을 넓히는 것이 중요한데, 이를 위해서는, 프로브(408)의 길이와 제1 코어 기판(405) 또는 제2 코어 기판(406)의 두께(thickness) 및 유전율(permittivity)를 적절히 제어(선택)함으로써 마이크로스트립 회로(400)와 도파관(300)으로 구성되는 칩-대-칩 인터페이스 장치의 퀄리티 팩터(Quality factor)를 낮출 필요가 있다.
도 8은 본 발명의 일 실시예에 따라 마이크로스트립 회로와 도파관으로 구성되는 칩-대-칩 인터페이스 장치의 등가 회로 모델(equivalent circuit model)을 나타내는 도면이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 마이크로스트립 회로 및 도파관의 세부 구성요소에 관한 여러 가지 파라미터와 마이크로스트립 회로 및 도파관으로 구성되는 칩-대-칩 인터페이스 장치의 퀄리티 팩터 사이의 관계를 아래의 수학식 1과 같이 나타낼 수 있고, 아래의 수학식 1은 아래의 수학식 2 내지 수학식 4와 같이 단순화될 수 있다.
Figure 112016079782385-pat00001
Figure 112016079782385-pat00002
Figure 112016079782385-pat00003
Figure 112016079782385-pat00004
위의 수학식 1 내지 4에서, Qeff는 마이크로스트립 회로와 도파관으로 구성되는 칩-대-칩 인터페이스 장치의 퀄리티 팩터를 나타내고, x는 프로브의 길이(L; length)에 의하여 특정되는 파라미터를 나타내고(x = cot(βprobelprobe)), n2는 커플링 계수(coupling coefficient)를 나타내고, ω0는 공진 주파수를 나타내고, Zwg는 도파관의 임피던스를 나타내고, Lslot은 슬롯의 인덕턴스를 나타낸다.
먼저, 수학식 1을 참조하면, 본 발명의 일 실시예에 따른 마이크로스트립 회로(400)에서는, 프로브(408)의 길이가 트랜지션되는 신호의 공진 주파수에서의 파장의 절반으로 정해지는 경우에, 파라미터 x의 값을 조절됨에 따라 퀄리티 팩터가 최소화하고, 결과적으로는, 트랜지션의 대역폭이 증가될 수 있다.
다음으로, 수학식 2 내지 4를 참조하면, 본 발명의 일 실시예에 따른 마이크로스트립 회로(400)에서는, 퀄리티 팩터가 공진 주파수에 반비례하므로, 도파관(300)과 마이크로스트립 회로(400) 사이의 트랜지션(transition)의 대역폭이 증가되기 위해서는 공진 주파수가 높아질 필요가 있다.
계속하여, 위의 수학식 2 내지 4를 참조하면, 본 발명의 일 실시예에 따른 마이크로스트립 회로(400)에서는, 퀄리티 팩터가 마이크로스트립 회로(400)와 도파관(300) 사이의 커플링 계수에 비례하므로, 제1 코어 기판(405) 또는 제2 코어 기판(406)으로서 두께(thickness)가 두껍고 유전율(permittivity)이 큰 기판이 사용되는 경우에, 커플링 계수가 낮아질 수 있고, 결과적으로는, 대역폭이 증가될 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제1 코어 기판(405) 또는 제2 코어 기판(406)의 두께 및 유전율이 각각 기설정된 수준(즉, 각각 제1 기설정된 수준 및 제2 기설정된 수준) 이상으로 결정될 수 있고, 이에 따라, 위의 커플링 계수가 기설정된 값 이하가 될 수 있다.
구체적으로, 본 발명의 일 실시예에 따르면, 제1 코어 기판(405) 또는 제2 코어 기판(406)의 두께는, 제1 코어 기판(405) 또는 제2 코어 기판(406) 내에서 진행하는 신호의 파장의 1/6에 해당하는 값으로서 결정될 수 있으며, 이보다 두꺼운 두께를 가지는 코어 기판을 전기적으로 두꺼운(electrically thick) 코어 기판이라고 할 수 있다.
예를 들면, 제1 코어 기판(405) 또는 제2 코어 기판(406)으로는, 두께가 0.254 mm이고, 10GHz에서의 유전 상수가 10.2인 기판이 사용될 수 있다.
이상에서, 본 발명의 일 실시예에 따른 마이크로스트립 회로에 포함되는 구성요소에 관한 세부 사양 또는 파라미터에 대하여 구체적으로 설명되었지만, 본 발명에 따른 마이크로스트립 회로의 구성이 반드시 상기 열거된 바에 한정되는 것은 아니며, 본 발명의 목적 또는 효과를 달성할 수 있는 범위 내에서 얼마든지 변경될 수 있음을 밝혀 둔다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
100a 및 100b: 제1 보드 및 제2 보드
200a 및 200b: 제1 칩 및 제2 칩
400a 및 400b: 제1 마이크로스트립 회로 및 제2 마이크로스트립 회로
300: 도파관
310: 유전체부
320: 금속부
330: 재킷
400: 마이크로스트립 회로
401: 피딩 라인
402: 슬롯티드 그라운드 플레인
403: 패치
404: 그라운드 플레인
405: 제1 코어 기판
406: 제2 코어 기판
407: 비아
408: 프로브
409: 슬롯

Claims (10)

  1. 삭제
  2. 마이크로스트립(microstrip) 회로로서,
    신호를 공급하는 피딩 라인(feeding line),
    상기 피딩 라인의 일단과 연결되는 프로브(probe), 및
    코어 기판을 사이에 두고 상기 피딩 라인 및 상기 프로브가 배치된 층의 반대편 층에 배치되고, 도파관에 대하여 상기 신호를 방사하는 패치(patch)
    를 포함하고,
    상기 프로브의 길이(length), 상기 코어 기판의 두께(thickness) 및 상기 코어 기판의 유전율(permittivity) 중 적어도 하나는 상기 마이크로스트립 회로 및 상기 도파관 사이의 트랜지션(transition)의 대역폭에 기초하여 결정되고,
    상기 코어 기판의 두께 및 유전율은, 상기 도파관 및 상기 마이크로스트립 회로 사이의 커플링 계수(coupling coefficient)에 기초하여 결정되고,
    상기 도파관 및 상기 마이크로스트립 회로 사이의 커플링 계수가 작을수록 상기 마이크로스트립 회로 및 상기 도파관 사이의 트랜지션의 대역폭이 커지는 마이크로스트립 회로.
  3. 제2항에 있어서,
    상기 패치와 동일한 층에 배치되고, 상기 패치를 둘러싸는 개구면(aperture)을 포함하는 그라운드 플레인(ground plane), 및
    상기 피딩 라인 및 상기 프로브가 배치된 층과 상기 패치 및 상기 그라운드 플레인이 배치된 층 사이의 층에 배치되고, 역방향으로 진행하는 전자기파를 최소화하기 위한 슬롯(slot)을 포함하는 슬롯티드 그라운드 플레인(slotted ground plane)
    을 더 포함하고,
    상기 코어 기판은, 상기 피딩 라인 및 상기 프로브가 배치된 층과 상기 슬롯티드 그라운드 플레인이 배치된 층 사이에 존재하는 제1 코어 기판 및 상기 슬롯티드 그라운드 플레인이 배치된 층과 상기 패치 및 상기 그라운드 플레인이 배치된 층 사이에 존재하는 제2 코어 기판을 포함하는 마이크로스트립 회로.
  4. 제3항에 있어서,
    상기 그라운드 플레인 및 상기 슬롯티드 그라운드 플레인 사이의 전기적 연결을 형성하는 적어도 하나의 비아(via)
    를 더 포함하는 마이크로스트립 회로.
  5. 제2항에 있어서,
    상기 도파관은, 유전율이 서로 다른 제1 유전체부 및 제2 유전체부를 포함하는 유전체부와 상기 유전체부를 둘러싸는 금속부를 포함하는 마이크로스트립 회로.
  6. 제2항에 있어서,
    상기 프로브의 길이는, 상기 신호의 공진 주파수에서의 파장의 절반인 것으로 결정되는 마이크로스트립 회로.
  7. 제2항에 있어서,
    상기 코어 기판의 두께 및 상기 코어 기판의 유전율이 각각 기설정된 수준 이상인 것으로 결정되는 마이크로스트립 회로.
  8. 마이크로스트립(microstrip) 회로로서,
    신호를 공급하는 피딩 라인(feeding line),
    상기 피딩 라인의 일단과 연결되는 프로브(probe), 및
    코어 기판을 사이에 두고 상기 피딩 라인 및 상기 프로브가 배치된 층의 반대편 층에 배치되고, 도파관에 대하여 상기 신호를 방사하는 패치(patch)
    를 포함하고,
    상기 프로브의 길이(length), 상기 코어 기판의 두께(thickness) 및 상기 코어 기판의 유전율(permittivity) 중 적어도 하나는 상기 마이크로스트립 회로 및 상기 도파관 사이의 트랜지션(transition)의 대역폭에 기초하여 결정되고,
    상기 신호의 공진 주파수가 클수록 상기 마이크로스트립 회로 및 상기 도파관 사이의 트랜지션의 대역폭이 커지는 마이크로스트립 회로.
  9. 제8항에 있어서,
    상기 프로브의 길이는, 상기 신호의 공진 주파수에서의 파장에 기초하여 결정되는 마이크로스트립 회로.
  10. 칩-대-칩 인터페이스(chip-to-chip interface) 장치로서,
    제2항 및 제8항 중 어느 한 항에 따른 마이크로스트립 회로, 및
    상기 마이크로스트립 회로와 커플링되고, 유전율이 서로 다른 제1 유전체부 및 제2 유전체부를 포함하는 유전체부와 상기 유전체부를 둘러싸는 금속부를 포함하는 도파관
    을 포함하는 칩-대-칩 인터페이스 장치.
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