KR101872613B1 - Multilayer Thin-Film Capacitor - Google Patents

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KR101872613B1 KR1020160149448A KR20160149448A KR101872613B1 KR 101872613 B1 KR101872613 B1 KR 101872613B1 KR 1020160149448 A KR1020160149448 A KR 1020160149448A KR 20160149448 A KR20160149448 A KR 20160149448A KR 101872613 B1 KR101872613 B1 KR 101872613B1
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Abstract

본 개시는 분할층을 통해 상하로 분할되는 제1 적층 바디와 제2 적층 바디를 포함하고, 상기 제1 적층 바디의 하측으로 상기 적층 바디를 배치하여, 상기 제1 적층 바디는 Top Capacitor 를 구성하고, 상기 제2 적층 바디는 Bottom Capacitor 를 구성한다. 상기 제1 적층 바디의 상면으로 제1 내지 제3 외부단자가 배치될 수 있다. The present disclosure includes a first laminated body and a second laminated body divided up and down through a divided layer, wherein the laminated body is disposed below the first laminated body, the first laminated body constituting a top capacitor , And the second laminated body constitutes a bottom capacitor. The first to third external terminals may be disposed on the upper surface of the first laminated body.

Description

다층 박막 커패시터 {Multilayer Thin-Film Capacitor} [0001] Description [0002] Multilayer Thin-Film Capacitor [0003]

본 개시는 다층 박막 커패시터에 관한 것이며, 특히, LSC (Land Side Capacitor) 형태의 다층 박막 커패시터에 관한 것이다. This disclosure relates to multilayer thin film capacitors, and more particularly, to multilayer thin film capacitors in the form of LSC (Land Side Capacitor).

최근 스마트폰에 탑재되는 차세대 AP (Application Processor) 나 PMIC (Power Management IC) 의 경우 경박 단소의 박형화로 통상적인 적층 커패시터 (MLCC, Multilayer Ceramic Capacitor) 와 대비하여 더 얇은 다층 박막 커패시터의 필요성이 증가되는 추세이다. 특히, 주요 탑재 디바이스들이 고주파 대역을 사용하게 되면서 발생하는 노이즈를 개선해주는 디커플링 커패시터가 경박 단소형으로 대두되면서 통상적인 적층 커패시터로는 대응이 어려워져 다층 커패시터에 대한 요구는 계속해서 증가될 것으로 보여진다. 이는, 고주파로 인한 디바이스의 구동 동작의 반복에 따른 파워 리플 (Power Ripple) 의 컨트롤을 위한 디커플링 용도의 LSC 형태의 다층 박막 커패시터로의 개발로 이어질 것이 충분히 예상된다. In the case of next-generation AP (Application Processor) or PMIC (Power Management IC) mounted on smart phones, the need for thinner multilayer thin film capacitors is increased compared to conventional multilayer ceramic capacitors (MLCCs) Trend. Particularly, since the decoupling capacitors which improve the noise caused by the use of the high-frequency band by the main-mounted devices become thin and small, it is difficult to cope with the conventional laminated capacitors, and the demand for the multilayer capacitor is continuously increased . This is expected to lead to the development of multilayer thin film capacitors of the LSC type for decoupling for control of power ripple with repetition of the driving operation of the device due to high frequency.

하기의 특허문헌 1 은 상술한 다층 박막 커패시터의 개발 증가 추세에 따라 내부 전극층과 접속 전극과의 전기적 접속의 안정성을 향상시키기 위한 박막 콘덴서를 개시하여 박막 콘덴서의 접속 신뢰성을 개선하는데 노력하지만, 종래 박막 콘덴서가 제공하는 기능 이외에 추가 기능을 제공할 수 있는 정도에는 이르지 못한 상태이다. The following Patent Document 1 attempts to improve the connection reliability of a thin film capacitor by disclosing a thin film capacitor for improving the stability of electrical connection between the internal electrode layer and the connection electrode in accordance with the development of the multilayer thin film capacitor described above, It has not been able to provide additional functions in addition to the functions provided by the capacitors.

일본 특허공개공보 제2013-229582호Japanese Patent Application Laid-Open No. 2013-229582

본 개시가 해결하고자 하는 여러 과제들 중 하나는 종래 박막 콘덴서가 발휘할 수 있는 기능에 추가적으로 하나의 칩으로 구성되는 다층 박막 커패시터 내에서 용량 유연성 (Capacitance Flexibility) 을 구현할 수 있는 다층 박막 커패시터를 제공하고자 한다. One of the problems to be solved by the present disclosure is to provide a multilayer thin film capacitor capable of realizing capacitance flexibility in a multilayer thin film capacitor composed of a single chip in addition to the function of a conventional thin film capacitor .

본 개시의 일 예에 따른 다층 박막 커패시터는 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제1 적층 바디, 상기 제1 적층 바디의 하측으로 배치되고 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제2 적층 바디, 상기 제1 적층 바디의 상측으로 배치되어 상기 제1 및 제2 적층 바디의 내부전극층과 연결되는 제1 외부단자, 제2 외부단자, 및 제3 외부단자를 포함한다. 상기 제1 적층 바디와 상기 제2 적층 바디는 그 사이에 개재되는 분할층에 의해 상하로 분할된다. A multilayer thin film capacitor according to an example of the present disclosure includes a first laminated body having a structure in which a plurality of internal electrode layers and dielectric layers are alternately stacked, a second laminated body disposed below the first laminated body, and a plurality of internal electrode layers and dielectric layers alternately stacked A first external terminal, a second external terminal, and a third external terminal, which are disposed on the upper side of the first laminated body and connected to the internal electrode layers of the first and second laminated bodies, respectively. The first laminated body and the second laminated body are vertically divided by a dividing layer interposed therebetween.

본 개시의 다른 일 예에 따른 다층 박막 커패시터는 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제1 적층 바디, 상기 제1 적층 바디의 하측으로 배치되며, 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제2 적층 바디, 상기 제1 적층 바디의 상측으로 배치되는 제1 외부단자, 제2 외부단자, 제3 외부단자, 및 제4 외부단자를 포함한다. 이 경우, 상기 제1 적층 바디가 형성하는 용량 (Capacitance I) 은 상기 제2 적층 바디가 형성하는 용량 (Capacitance ) 과 상이하다. A multilayer thin film capacitor according to another example of the present disclosure includes a first laminate body having a structure in which a plurality of internal electrode layers and dielectric layers are alternately stacked, a second laminate body disposed below the first laminate body, a plurality of internal electrode layers and dielectric layers alternately A second laminated body having a laminated structure, a first external terminal disposed above the first laminated body, a second external terminal, a third external terminal, and a fourth external terminal. In this case, the capacitance (Capacitance I) formed by the first laminated body is different from the capacitance formed by the second laminated body.

본 개시에 따른 여러 효과들 중 일 효과는 동일한 칩 사이즈 내 동일한 내부전극층의 층수와 동일한 유전체층의 층수를 가지는 경우, 커패시터의 용량을 극대화하면서, 동시에 용량 유연성을 가지는 다층 박막 커패시터를 제공하는 것이다.One of the effects according to the present disclosure is to provide a multilayer thin film capacitor having capacity flexibility at the same time while maximizing the capacity of the capacitor when the number of layers of the same internal electrode layer and the number of layers of the same dielectric layer are the same in the same chip size.

도1 은 본 개시의 제1 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도2 는 본 개시의 제2 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도3 은 본 개시의 제3 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도4 는 본 개시의 제4 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도5 는 각각 제1 내지 제4 실시예들의 변형예 (제5 실시예) 에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도6 은 본 개시의 제6 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도7 은 본 개시의 제7 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도8 은 본 개시의 제8 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도9 는 본 개시의 제9 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도10 은 본 개시의 제10 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도11 은 본 개시의 제11 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도12 는 본 개시의 제12 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다.
도13 은 각각 제6 내지 제12 실시예들의 변형예 (제13 실시예) 에 따른 다층 박막 커패시터의 개략적인 단면도이다. 1 is a schematic cross-sectional view of a multilayer thin film capacitor according to a first embodiment of the present disclosure;
2 is a schematic cross-sectional view of a multilayer thin film capacitor according to a second embodiment of the present disclosure;
3 is a schematic cross-sectional view of a multilayer thin film capacitor according to a third embodiment of the present disclosure;
4 is a schematic cross-sectional view of a multilayer thin film capacitor according to a fourth embodiment of the present disclosure;
5 is a schematic cross-sectional view of a multilayer thin film capacitor according to a modification (fifth embodiment) of the first to fourth embodiments, respectively.
6 is a schematic cross-sectional view of a multilayer thin film capacitor according to a sixth embodiment of the present disclosure;
7 is a schematic cross-sectional view of a multilayer thin film capacitor according to a seventh embodiment of the present disclosure.
8 is a schematic cross-sectional view of a multilayer thin film capacitor according to an eighth embodiment of the present disclosure;
9 is a schematic cross-sectional view of a multilayer thin film capacitor according to a ninth embodiment of the present disclosure.
10 is a schematic cross-sectional view of a multilayer thin film capacitor according to a tenth embodiment of the present disclosure.
11 is a schematic cross-sectional view of a multilayer thin film capacitor according to an eleventh embodiment of the present disclosure.
12 is a schematic cross-sectional view of a multilayer thin film capacitor according to a twelfth embodiment of the present disclosure.
13 is a schematic cross-sectional view of a multilayer thin film capacitor according to a modification (thirteenth embodiment) of the sixth to twelfth embodiments.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 개시의 실시형태를 설명한다. 그러나, 본 개시의 실시형태는 여러가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 개시의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 개시를 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.Hereinafter, embodiments of the present disclosure will be described with reference to specific embodiments and the accompanying drawings. However, the embodiments of the present disclosure can be modified into various other forms, and the scope of the present disclosure is not limited to the embodiments described below. Furthermore, the embodiments of the present disclosure are provided to more fully describe the present disclosure to those skilled in the art. Accordingly, the shapes and sizes of the elements in the drawings may be exaggerated for clarity of description, and the elements denoted by the same reference numerals in the drawings are the same elements.

그리고 도면에서 본 개시를 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.In order to clearly illustrate the present disclosure in the drawings, thicknesses have been enlarged for the purpose of clearly illustrating the layers and regions, and the same reference numerals are used for the same components. Will be described using the symbols.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification, when an element is referred to as "comprising ", it means that it can include other elements as well, without excluding other elements unless specifically stated otherwise.

이하에서는 본 개시의 일 예에 따른 다층 박막 커패시터를 설명하되, 반드시 이에 제한되는 것은 아니다.Hereinafter, a multilayer thin film capacitor according to an example of the present disclosure will be described, but it is not necessarily limited thereto.

제1 1st 실시예Example

도1 은 본 개시의 제1 실시예에 따른 다층 박막 커패시터의 개략적인 단면도이다. 1 is a schematic cross-sectional view of a multilayer thin film capacitor according to a first embodiment of the present disclosure;

도1 을 참고하면, 다층 박막 커패시터 (100) 는 유전체층과 내부전극층이 두께(T) 방향을 따라 교대로 적층되는 적층 구조의 제1 적층 바디 (1) 및 상기 제1 적층 바디 (1) 의 하측으로 배치되며, 유전체층과 내부전극이 두께(T) 방향을 따라 교대로 적층되는 적층 구조의 제2 적층 바디 (2) 를 포함한다. 본 명세서를 통해 두께(T) 방향은 유전체층과 내부전극층을 적층하는 적층 방향을 의미한다.1, the multilayer thin film capacitor 100 includes a first laminate body 1 having a laminate structure in which dielectric layers and internal electrode layers are alternately stacked along the thickness T direction, And a second laminated body 2 of a laminated structure in which dielectric layers and internal electrodes are alternately stacked along the thickness T direction. Throughout the specification, the direction of the thickness T means the stacking direction in which the dielectric layer and the internal electrode layer are laminated.

상기 제1 적층 바디와 상기 제2 적층 바디는 동일한 제작 공정을 통해 형성될 수 있는데, 그 구체적인 방법에 제한은 없으나, 상기 제1 적층 바디가 상부 적층 바디이고 상기 제2 적층 바디가 하부 적층 바디이므로, 상기 제2 적층 바디를 형성한 후 상기 제1 적층 바디를 완성하는 것이 공정상 타당하다. The first laminated body and the second laminated body may be formed through the same manufacturing process, but the specific method is not limited. However, since the first laminated body is the upper laminated body and the second laminated body is the lower laminated body , It is proper to process the first laminated body after forming the second laminated body.

제1 및 제2 적층 바디를 형성하는 공정을 예를 들어 설명하면, 먼저, Si wafer (W) 를 준비하고, 상기 Si wafer 상에 SiO2 (S) 층을 형성한다. 이 후, 제1 내부전극층 (2a), 유전체층 (2c), 및 제2 내부전극층 (2b) 의 순서대로 반복하여 박막 적층 공정을 진행한다. First, a process of forming the first and second laminated bodies will be described. First, a Si wafer (W) is prepared and an SiO 2 (S) layer is formed on the Si wafer. Thereafter, the thin film deposition process is repeated in the order of the first internal electrode layer 2a, the dielectric layer 2c, and the second internal electrode layer 2b in this order.

상기 제1 및 제2 내부전극층은 금속 타입의 Pt, Ir, Ru, Cu, IrO2 등이며, 유전체 재료는 BaTiO3, 바륨 스트론튬 티타네이트 (BST), Pb(Zr,Ti)O3[PZT] 계열, PNZT계열, SiO2 계열을 선택할 수 있다. The first and second internal electrode layers may be made of a metal type of Pt, Ir, Ru, Cu, IrO 2 or the like, and the dielectric material may be BaTiO 3 , barium strontium titanate (BST), Pb (Zr, Ti) O 3 [PZT] , PNZT series, and SiO 2 series can be selected.

각각의 제1 및 제2 내부전극층, 유전체층의 두께는 적절히 선택될 수 있으며, 대략 1㎛ 이하의 서브 미크론 단위의 두께를 가지는 것이 바람직한데, 예를 들어, 10nm 이상 300nm 이하인 것이 통상적이다. The thickness of each of the first and second internal electrode layers and the dielectric layer may be appropriately selected, and it is preferable that the first and second internal electrode layers and the dielectric layer have a thickness of submicron units of about 1 탆 or less, for example, 10 nm or more and 300 nm or less.

상기 제1 및 제2 내부전극층, 그에 개재되는 유전체층의 층수는 당업자가 요구되는 용량을 고려하여 적절히 선택할 수 있는데, 예를 들어 200층 내외일 수 있으며, 제1 및 제2 내부전극층이 중첩되는 영역을 통해 용량이 형성되므로, 고용량을 필요로 할 경우, 제1 및 제2 내부전극층, 유전체층의 적층 수를 늘릴 필요가 있다. The number of layers of the first and second internal electrode layers and the dielectric layers interposed therebetween can be appropriately selected in consideration of the capacity required by those skilled in the art. For example, the first and second internal electrode layers may be 200 layers or less, It is necessary to increase the number of stacked layers of the first and second internal electrode layers and the dielectric layer when a high capacity is required.

다음, 제2 적층 바디에서 요구되는 용량에 따라 제1 및 제2 내부전극층, 유전체층을 교대로 적층한 후에는 제1 적층 바디와 제2 적층 바디를 구분하도록 분할층 (split layer, 3) 을 제2 적층 바디의 상면 상에 배치한다. 상기 분할층은 기생 커패시턴스를 최소로 하는 재질을 사용하는 것이 적절한데, 이를 위해서는 절연 특성을 가지는 재질을 사용하는 것이 특히 바람직하다. 상기 분할층은 예를 들어, SiO2 나 SiNx 계열의 재질을 포함하는 것이 바람직하나, 이에 한정되는 것은 아니다. Next, after the first and second internal electrode layers and the dielectric layers are alternately stacked according to the capacity required in the second stacked body, a split layer (3) is formed to separate the first stacked body and the second stacked body 2 stacked body. It is preferable to use a material which minimizes the parasitic capacitance of the split layer, and it is particularly preferable to use a material having an insulating property. The dividing layer preferably includes, for example, SiO 2 or SiN x based materials, but is not limited thereto.

상기 분할층은 제1 적층 바디와 제2 적층 바디 사이에서 발생되는 기생 커패시턴스를 저감하기 위해 대략 500nm 내지 1㎛ 로 형성하는 것이 바람직하지만, 경우에 따라 500nm 이하나 1㎛ 이상으로도 형성할 수 있으므로, 분할층의 두께에 특별한 한정은 없다. 다만, 다층 박막 커패시터의 전체 두께를 고려하여 적절히 선택될 것이다. In order to reduce the parasitic capacitance generated between the first laminated body and the second laminated body, the dividing layer is preferably formed to have a thickness of about 500 nm to 1 μm, but it may be formed to a thickness of 500 nm or less or 1 μm or more , There is no particular limitation on the thickness of the divided layer. However, it will be appropriately selected in consideration of the total thickness of the multilayer thin film capacitor.

연이어, 상기 분할층의 위쪽으로 제1 적층 바디의 형성을 위해 제1 내부전극층 (1a) - 유전체층 (1c) - 제2 내부전극층 (1b) 을 순서대로 적층하는 것을 반복한다. Subsequently, the first internal electrode layer (1a), the dielectric layer (1c), and the second internal electrode layer (1b) are laminated in order for forming the first laminated body above the division layer.

Si wafer 와 SiO2 위로 제2 적층 바디 (2), 상기 분할층 (3), 및 상기 제1 적층 바디 (1) 를 형성한 후, 제1 적층 바디의 최외측 내부전극층 위에 선택적으로 보호층의 역할을 하는 유전체층을 형성한 후, SiNx 나 SiO2 등의 절연막 (P) 을 도포해줌으로써 박막층의 형성을 완료한다. After forming the second laminate body 2, the dividing layer 3 and the first laminate body 1 on the Si wafer and SiO 2 , a protective layer is selectively formed on the outermost internal electrode layer of the first laminate body after forming the dielectric layer, which serves, by giving to the coating insulating film (P), such as SiNx or SiO 2 to complete the formation of the thin film layer.

이후에는, 드라이 에칭을 사용하여 외부단자와 내부전극층을 연결하는 비아를 형성하고, 내부전극층의 절연막을 배치시킨다. 여기서, 비아는 도1 에 도시된 것과 같이 내부전극층과 유전체층을 관통할 때 일직선으로 관통할 수도 있으나, 이에 한정되지 않고, 경사가 있게 드라이 에칭되는 것도 가능하여, 비아의 형상에 구체적인 제한은 전혀 없다. 비아의 측면으로는 극성이 다른 내부전극층의 연결되는 Open/Short 에 따라 절연층이 도포된다. Thereafter, dry etching is used to form a via connecting the external terminal and the internal electrode layer, and the insulating film of the internal electrode layer is disposed. Here, the vias may pass straight through when passing through the internal electrode layer and the dielectric layer as shown in FIG. 1, but the present invention is not limited thereto, and it is also possible to dry-etch the dielectric layer with inclination, and there is no specific limitation on the shape of the via . The insulating layer is coated on the side surface of the via according to the open / short connection of the internal electrode layers having different polarities.

이 후, 외부단자의 형성을 위해서 시드 금속 - 부동태막 (Passivation layer) - 시드 에칭 - 배선 형성 - 패드 표면 마무리 (Pad Surface Finish) 의 공정을 실행한다. 여기서, 시드의 형성은 주로 Ti/W, Ti/Cu, Ti/Al 의 시드층으로 형성하며, 이 후 외부단자는 E-beam, Sputter, 또는 도금 방식을 통해 처리가 완료된 Au, Cu, ENIG (Electroless Nickel Immersion Gold) 층을 포함하며, 노출되는 외부단자 영역 이외에는 폴리머 계열로 부동태층을 형성해준다. Then, a seed metal-passivation layer-seed etching-wiring formation-pad surface finishing process is performed to form an external terminal. In this case, the seed is formed mainly of a seed layer of Ti / W, Ti / Cu and Ti / Al, and then the external terminal is formed of Au, Cu, ENIG Electroless Nickel Immersion Gold) layer, which forms a passive layer in a polymer system other than the exposed external terminal region.

연이어, 통상적으로 다층 박막 커패시터를 개별 칩으로 구성하기 위해서 Wafer back grinding - Dicing - Cleaning - Tape & Reel Packing 의 공정을 순차적으로 실시한다. Next, in order to construct a multilayer thin film capacitor as an individual chip, a wafer back grinding, a dicing-cleaning, a tape and a reel packing are sequentially performed.

다시, 도1 을 참조하면, 제1 실시예에 따른 다층 박막 커패시터는 외부단자로서, 제1 적층 바디의 상측으로 제1 외부단자 (41), 제2 외부단자 (42), 및 제3 외부단자 (43) 를 포함한다. 상기 제1 외부단자와 상기 제3 외부단자는 Signal Outer Pad를 구성하며, 상기 제2 외부단자는 Ground Outer Pad 를 구성한다. 1, the multilayer thin film capacitor according to the first embodiment includes, as external terminals, a first external terminal 41, a second external terminal 42, and a third external terminal 41 on the upper side of the first laminated body. (43). The first external terminal and the third external terminal constitute a signal outer pad, and the second external terminal constitutes a ground outer pad.

실질적으로 다층 박막 커패시터의 상면에서 바라볼 때, 제1 내지 제3 외부단자가 노출되는 영역 이외에는 영역에는 폴리머 계열의 부동태층 (D) 이 배치된다. When viewed from the top surface of the multilayer thin film capacitor, a polymer-based passivation layer D is disposed in a region other than a region where the first to third external terminals are exposed.

상기 제1 외부단자 (41) 는 제1 적층 바디의 제1 내부전극층 (1a) 과 전기적으로 연결되도록 형성된다. 상기 제1 외부단자와 상기 제1 내부전극층 간의 연결은 제1 비아 (11) 를 통해 이루어지며, 상기 제1 비아는 제1 외부단자로부터 제1 적층 바디의 최하층 제1 내부전극층까지 관통하도록 배치된다. The first external terminal 41 is formed to be electrically connected to the first internal electrode layer 1a of the first laminated body. The connection between the first external terminal and the first internal electrode layer is made through the first via 11 and the first via is arranged to penetrate from the first external terminal to the lowermost first internal electrode layer of the first laminate body .

상기 제1 외부단자 (41) 의 인접 거리에는 제2 외부단자 (42) 가 배치되는데, 상기 제2 외부단자는 제2 비아 (12) 를 통해 제1 적층 바디의 제2 내부전극층과 제2 적층 바디의 제2 내부전극층과 연결되는데, 상기 제2 비아 (12) 가 제1 적층 바디의 제2 내부전극층 (1b) 을 거쳐 제2 적층 바디의 제2 내부전극층 (2b) 까지 관통하도록 배치되는 것이다. 상기 제2 외부단자는 제1 적층 바디의 제2 내부전극층과 제2 적층 바디의 제2 내부전극층과 모두 연결되므로, 제1 적층 바디와 제2 적층 바디에 대한 공통 단자로 기능하는 것이다.A second external terminal 42 is disposed adjacent to the first external terminal 41. The second external terminal is connected to the second internal electrode layer of the first laminated body and the second laminated body of the second laminated body through the second via 12, And the second via 12 is disposed to pass through the second internal electrode layer 1b of the first laminated body to the second internal electrode layer 2b of the second laminated body . Since the second external terminal is connected to both the second internal electrode layer of the first laminated body and the second internal electrode layer of the second laminated body, the second external terminal functions as a common terminal for the first laminated body and the second laminated body.

상기 제2 외부단자 (42) 의 인접 거리에는 제3 외부단자 (43) 가 배치되는데, 상기 제3 외부단자는 제3 비아 (13) 를 통해 제2 적층 바디의 제1 내부전극층 (2a) 과 연결된다. A third external terminal 43 is disposed at an adjacent distance from the second external terminal 42. The third external terminal is connected to the first internal electrode layer 2a of the second laminated body through the third via 13, .

제1 실시예에 따른 다층 박막 커패시터 (100) 는 3 개의 외부단자 (41, 42, 43) 가 모두 전자 디바이스로 연결되면 최대 용량을 형성할 수 있으며, 상황에 따라, 적은 용량만이 요구되는 경우 제1 외부단자와 제2 외부단자만을 활성화시키거나 제2 외부단자와 제3 외부단자만을 활성화시킬 수가 있다. 이로써, 상기 다층 박막 커패시터 (100) 에 따르면, 추가적으로 작은 다층 박막 커패시터를 만들지 않고도 용량 유연성 (Capacitance Flexibility) 을 구현할 수가 있는 것이다. The multilayer thin film capacitor 100 according to the first embodiment can form a maximum capacity when all three external terminals 41, 42 and 43 are connected to an electronic device, and if only a small capacity is required depending on the situation Only the first external terminal and the second external terminal can be activated, or only the second external terminal and the third external terminal can be activated. Thus, according to the multilayer thin film capacitor 100, capacitance flexibility can be realized without additionally forming a small multilayer thin film capacitor.

도1 에서는, 상부에 배치되는 제1 적층 바디와 그 내부의 내부전극층과 연결되는 제1 및 제2 외부단자에 의해 형성되는 용량이 하부에 배치되는 제2 적층 바디와 그 내부의 내부전극층과 연결되는 제2 및 제3 외부단자에 의해 형성되는 용량이 동일하므로, 모든 외부단자를 연결시킬 때 발현되는 용량 (Max Capacitance) 에 비해 50% 용량에 해당하는 용량을 구현하기 용이하다. In FIG. 1, a second laminated body having a capacity formed by a first laminated body disposed at an upper portion and first and second external terminals connected to an internal electrode layer therein is connected to an internal electrode layer It is easy to realize a capacity corresponding to 50% capacity as compared with the maximum capacitance which is generated when all the external terminals are connected to each other, because the capacities formed by the second and third external terminals are the same.

제2 Second 실시예Example

도2 를 참고하여, 본 개시의 제2 실시예에 따른 다층 박막 커패시터 (200) 를 설명한다. 이하에서는, 제1 실시예에 따른 다층 박막 커패시터와 중복되는 설명은 생략하도록 하며, 도1 과 실질적으로 중복되는 구성은 동일한 도면 부호로 표시하도록 한다. Referring to FIG. 2, a multilayer thin film capacitor 200 according to a second embodiment of the present disclosure will be described. Hereinafter, a description overlapping with the multilayer thin film capacitor according to the first embodiment will be omitted, and structures substantially overlapping with those of FIG. 1 will be denoted by the same reference numerals.

제2 실시예에 따른 다층 박막 커패시터 (200) 는 제1 적층 바디 (1) 와 그 아래 배치되는 제2 적층 바디 (2), 상기 제1 및 제2 적층 바디를 상하로 분할하는 기능을 하는 분할층 (3) 을 포함한다. 상기 제1 적층 바디의 상면으로는 제1 외부단자 (41), 제2 외부단자 (42), 제3 외부단자 (43) 가 배치되는데, 제2 실시예에서도 제1 및 제3 외부단자는 Signal Outer Pad 를 구성하고, 제2 외부단자는 Ground Outer Pad 를 구성한다. The multilayer thin film capacitor 200 according to the second embodiment includes a first laminated body 1 and a second laminated body 2 disposed thereunder, a first laminated body 2 having a function of dividing the first and second laminated bodies up and down Layer (3). The first external terminal 41, the second external terminal 42 and the third external terminal 43 are disposed on the upper surface of the first laminated body. In the second embodiment, Outer Pad, and the second external terminal constitutes a Ground Outer Pad.

도2 를 참조하면, 상기 다층 박막 커패시터 (200) 는 공통 외부단자인 제2 외부단자 (42) 와 제1 적층 바디의 제2 내부전극층 (1b), 제2 적층 바디의 제2 내부전극층 (2b)를 연결시키는 제2 비아 (12) 를 복수 개의 전극 홀 (12a, 12b) 의 집합으로 구성한다. 각각의 전극 홀 (12a, 12b) 은 모두 제2 외부단자의 하면으로부터 상기 제2 적층 바디 내 동일한 내부전극층 (2b) 까지 연장되도록 형성될 수 있다.Referring to FIG. 2, the multilayer thin film capacitor 200 includes a second external terminal 42 as a common external terminal, a second internal electrode layer 1b of the first laminated body, a second internal electrode layer 2b of the second laminated body The second vias 12 are formed of a plurality of electrode holes 12a and 12b. Each of the electrode holes 12a and 12b may be formed to extend from the lower surface of the second external terminal to the same internal electrode layer 2b in the second laminated body.

제1 실시예에 따른 다층 박막 커패시터 (100) 에 비하여 제2 실시예에 따른 다층 박막 커패시터 (200) 는 제2 비아를 복수 개의 전극 홀로 구성하므로, 개별 전극 홀 들의 배열 및 형성 자유도가 높아 후술하는 제3 실시예 또는 제4 실시예에 따른 다층 박막 커패시터들로의 변형을 용이하게 한다. The multilayer thin film capacitor 200 according to the second embodiment of the present invention includes the plurality of electrode holes in the multilayer thin film capacitor 100 according to the first embodiment, Layer thin film capacitors according to the third embodiment or the fourth embodiment.

제2 실시예에 따른 다층 박막 커패시터 (200) 도 상술한 것과 마찬가지로, 제1 적층 바디와 제2 적층 바디 내 적층한 내부전극층과 유전체층의 층수를 동일하게 포함하므로, 최대 용량 대비 50% 의 용량을 구현하는데 적합하다. Since the multilayer thin film capacitor 200 according to the second embodiment also includes the same number of layers of the internal electrode layers and the dielectric layers stacked in the first and second laminated bodies as described above, the capacity of 50% It is suitable for implementation.

제3 Third 실시예Example

다음, 도3 을 참조하여 본 개시의 제3 실시예에 따른 다층 박막 커패시터 (300) 를 설명한다. 이하에서는, 제1 실시예에 따른 다층 박막 커패시터와 중복되는 설명은 생략하도록 하며, 도1 와 실질적으로 중복되는 구성은 동일한 도면 부호로 표시하도록 한다. Next, a multilayer thin film capacitor 300 according to a third embodiment of the present disclosure will be described with reference to FIG. Hereinafter, a description overlapping with the multilayer thin film capacitor according to the first embodiment will be omitted, and the elements substantially overlapping with those of FIG. 1 will be denoted by the same reference numerals.

제3 실시예에 따른 다층 박막 커패시터 (300) 는 제1 적층 바디 (1) 와 그 아래 배치되는 제2 적층 바디 (2), 상기 제1 및 제2 적층 바디를 상하로 분할하는 기능을 하는 분할층 (3) 을 포함한다. 상기 제1 적층 바디의 상면으로는 제1 외부단자 (41), 제2 외부단자 (42), 제3 외부단자 (43) 가 배치되는데, 제2 실시예에서도 제1 및 제3 외부단자는 Signal Outer Pad 를 구성하고, 제2 외부단자는 Ground Outer Pad 를 구성한다. The multilayer thin film capacitor 300 according to the third embodiment includes a first laminated body 1 and a second laminated body 2 disposed thereunder, and a second laminated body 2 having a dividing function for dividing the first and second laminated bodies up and down Layer (3). The first external terminal 41, the second external terminal 42 and the third external terminal 43 are disposed on the upper surface of the first laminated body. In the second embodiment, Outer Pad, and the second external terminal constitutes a Ground Outer Pad.

도3 을 참조하면, 상기 다층 박막 커패시터 (300) 는 공통 외부단자인 제2 외부단자 (42) 와 제1 적층 바디의 제2 내부전극층 (1b), 제2 적층 바디의 제2 내부전극층 (2b)를 연결시키는 제2 비아 (12) 를 복수 개의 전극 홀 (12a, 12b) 의 집합으로 구성한다. 이 경우, 복수 개의 전극 홀들 중 적어도 하나의 전극 홀 (12a) 는 제1 적층 바디의 제2 내부전극층 (1b) 까지만 관통하며, 또 다른 적어도 하나의 전극 홀 (12b) 은 제2 적층 바디의 제2 내부전극층 (2b) 까지 관통하여서, 제2 비아 (12) 는 서로 상이한 깊이를 가지는 전극홀을 포함하는 것이다. 3, the multilayer thin film capacitor 300 includes a second external terminal 42 which is a common external terminal, a second internal electrode layer 1b of the first laminated body, a second internal electrode layer 2b of the second laminated body The second vias 12 are formed of a plurality of electrode holes 12a and 12b. In this case, at least one electrode hole 12a of the plurality of electrode holes penetrates only to the second internal electrode layer 1b of the first laminated body, and at least one other electrode hole 12b passes through the second laminated body 2 inner electrode layer 2b, and the second vias 12 include electrode holes having different depths.

제1 실시예에 따른 다층 박막 커패시터 (100) 에 비하여 제3 실시예에 따른 다층 박막 커패시터 (300) 는 제2 비아를 복수 개의 전극 홀로 구성하므로, 개별 전극 홀 들의 배열 및 형성 자유도가 높다는 장점이 있으며, 제3 실시예에 따른 다층 박막 커패시터 (300) 도 상술한 것과 마찬가지로, 제1 적층 바디와 제2 적층 바디 내 적층한 내부전극층과 유전체층의 층수를 동일하게 포함하므로, 최대 용량 대비 50% 의 용량을 구현하는데 적합하다. 아울러, 상기 전극 홀 (12a) 을 추가함으로써 상기 제1 적층 바디을 이용한 용량 유연성을 구현할 때에는, 주(main) 비아의 역할을 제1 적층 바디까지만 연장되는 상기 전극 홀 (12a) 이 할 것이며, 상기 제2 적층 바디를 이용한 용량 유연성을 구현할 때에는, 주(main) 비아의 역할을 제2 적층 바디까지 연장되는 상기 전극 홀 (12b) 이 할 것으로 판단된다. Compared to the multilayer thin film capacitor 100 according to the first embodiment, the multilayer thin film capacitor 300 according to the third embodiment is advantageous in that the second via is composed of a plurality of electrode holes, Since the multilayer thin film capacitor 300 according to the third embodiment also includes the same number of layers of the internal electrode layers and the dielectric layers stacked in the first and second laminated bodies as described above, Capacity. In addition, when the capacitance flexibility using the first laminated body is realized by adding the electrode holes 12a, the electrode vias 12a extending only to the first laminated body may serve as the main vias, When the capacity flexibility using the two stacked bodies is realized, it is judged that the electrode hole 12b extending to the second stacked body plays a role of main vias.

또한, 제3 실시예에 따른 다층 박막 커패시터 (300) 의 상기 전극 홀 (12a) 은 제2 적층 바디까지 연장되지 않기 때문에, 공정 용이성의 측면에서 유리하다는 장점이 있다. In addition, the electrode hole 12a of the multilayer thin film capacitor 300 according to the third embodiment has an advantage that it is advantageous from the viewpoint of easiness of process because it does not extend to the second laminated body.

제4 Fourth 실시예Example

다음, 도4 를 참조하여 본 개시의 제4 실시예에 따른 다층 박막 커패시터 (400) 를 설명한다. 제4 실시예에 따른 다층 박막 커패시터는 제3 실시예에 따른 다층 박막 커패시터 (300) 와 유사하며, 제2 외부단자의 형상에서 상이하므로, 이하에서는, 제3 실시예에 따른 다층 박막 커패시터와 중복되는 설명은 생략하도록 하며, 도3 과 실질적으로 중복되는 구성은 동일한 도면 부호로 표시하도록 한다. Next, a multilayer thin film capacitor 400 according to a fourth embodiment of the present disclosure will be described with reference to FIG. The multilayer thin film capacitor according to the fourth embodiment is similar to the multilayer thin film capacitor 300 according to the third embodiment and differs in the shape of the second external terminal and therefore the multilayer thin film capacitor according to the third embodiment The description that is substantially the same as that of FIG. 3 will be denoted by the same reference numerals.

제4 실시예에 따른 다층 박막 커패시터 (400) 는 제1 적층 바디 (1) 와 그 아래 배치되는 제2 적층 바디 (2), 상기 제1 및 제2 적층 바디를 상하로 분할하는 기능을 하는 분할층 (3) 을 포함한다. 상기 제1 적층 바디의 상면으로는 제1 외부단자 (41), 제2 외부단자 (42), 제3 외부단자 (43) 가 배치되는데, 제4 실시예에서도 제1 및 제3 외부단자는 Signal Outer Pad 를 구성하고, 제2 외부단자는 Ground Outer Pad 를 구성한다. The multilayer thin film capacitor 400 according to the fourth embodiment includes a first laminated body 1 and a second laminated body 2 disposed thereunder, a first laminated body 2, a second laminated body 2, Layer (3). The first external terminal 41, the second external terminal 42 and the third external terminal 43 are disposed on the upper surface of the first laminated body. In the fourth embodiment, Outer Pad, and the second external terminal constitutes a Ground Outer Pad.

도4 를 참조하면, 상기 다층 박막 커패시터 (400) 는 제2 외부단자 (42) 중 최하위 도전층 (42a) 의 표면적을 그 위에 배치되는 도전층 (42b) 의 표면적에 비해 크게 확보한다. 이 경우, 제2 외부단자가 다층 박막 커패시터의 표면으로 노출되는 면적은 동일하게 유지하면서도, 제2 외부단자와 제1 적층 바디의 제2 내부전극층 (1b) 을 연결하는 제2 비아의 일 전극 홀 (12a) 과 제2 적층 바디의 제2 내부전극층 (2b) 을 연결하는 제2 비아의 일 전극 홀 (12b) 이 배치될 수 있는 공간은 넓게 확보할 수 있게 된다. 통상적으로 비아가 형성되는 외부단자의 표면 상에는 상대적으로 큰 정도의 stress 가 인가되는데, 상기 다층 박막 커패시터 (400) 와 같이 제2 외부단자의 최하위 도전층의 면적을 크게 할 경우, 이에 인가되는 stress 등을 효과적으로 분산시킬 수 있다.Referring to FIG. 4, the multilayer thin film capacitor 400 secures the surface area of the lowermost conductive layer 42a of the second external terminal 42 larger than the surface area of the conductive layer 42b disposed thereon. In this case, one electrode hole of the second via connecting the second external terminal and the second internal electrode layer 1b of the first laminate body, while maintaining the same exposed area of the second external terminal to the surface of the multilayer thin film capacitor, It is possible to secure a large space in which the one-electrode hole 12b of the second via connecting the first internal electrode layer 12a and the second internal electrode layer 2b of the second stacked body can be disposed. A relatively large amount of stress is applied to the surface of the external terminal on which the via is formed. When the area of the lowermost conductive layer of the second external terminal is increased as in the case of the multilayer thin film capacitor 400, Can be effectively dispersed.

한편, 도시하지는 않았으나, 상기 제2 비아의 일 전극홀 (12a) 을 제1 적층 바디의 제2 내부전극층 (1b) 까지만 연장되도록 형성하는 것이 아니라, 제2 적층 바디의 제2 내부전극층 (2b) 까지 연장되도록 형성하는 것도 가능하다. Although not shown, the one electrode hole 12a of the second via may be formed not to extend only to the second internal electrode layer 1b of the first laminate body, but may be formed in the second internal electrode layer 2b of the second laminate body, As shown in FIG.

제5 Fifth 실시예Example

한편, 제5 실시예에 따른 다층 박막 커패시터는 상술한 다층 박막 커패시터의 제1 비아 및 제3 비아의 갯수를 복수 개로 도시한 것에 차이가 있을 뿐 실질적으로 동일한 구조를 가진다. 이는 본 개시의 다층 박막 커패시터의 비아의 배열의 자유도를 강조하기 위한 것이며, 비아는 당업자가 요구되는 특성, 예를 들어, 내부전극층의 노출 면적 등을 고려하여 적절히 개수를 설정할 수 있는 것이며, 특별한 한정은 전혀 없다. The multilayer thin film capacitor according to the fifth embodiment has substantially the same structure as the multilayer thin film capacitor described above except that the number of the first via and the third via of the multilayer thin film capacitor is different. This is to emphasize the degree of freedom of arrangement of the vias of the multilayer thin film capacitor of the present disclosure and the vias can be appropriately set in consideration of the characteristics required by those skilled in the art, for example, the exposed area of the internal electrode layer, There is no.

구체적으로, 도5(a) 는 제1 실시예에 따른 다층 박막 커패시터에서 제1 비아(11) 와 제3 (13) 비아의 수를 복수 개 (11a, 11b, 13a, 13b) 로 형성한 것이고, 도5(b) 는 제2 실시예에 따른 다층 박막 커패시터에서 제1 비아 (11) 와 제3 비아 (13) 의 수를 복수 개 (11a, 11b, 13a, 13b) 로 형성한 것이고, 도5(c) 는 제3 실시예에 따른 다층 박막 커패시터에서 제1 비아 (11) 와 제3 비아 (13) 의 수를 복수 개 (11a, 11b, 13a, 13b) 로 형성한 것이며, 도5(d) 는 제4 실시예에 따른 다층 박막 커패시터에서 제1 비아 (와 제3 비아의 수를 복수 개로 형성한 것이다. Specifically, FIG. 5A shows a multilayer thin film capacitor according to the first embodiment in which the number of the first via 11 and the third via 13 is formed by a plurality of (11a, 11b, 13a, 13b) And 5 (b) show the multilayer thin film capacitors according to the second embodiment in which the number of the first via 11 and the third via 13 is plural (11a, 11b, 13a, 13b) 5 (c) shows a multilayer thin film capacitor according to the third embodiment in which the number of the first via 11 and the third via 13 is formed by a plurality of (11a, 11b, 13a, 13b) d are formed in the multilayer thin film capacitor according to the fourth embodiment by forming a plurality of first via holes and a plurality of third via holes.

제6 6th 실시예Example

제6 실시예에 따른 다층 박막 커패시터 (600) 는 제1 적층 바디 (1), 상기 제1 적층 바디의 하측에 배치되는 제2 적층 바디 (2) 를 포함한다. 상기 제1 적층 바디는 유전체층과 내부전극층이 교대로 적층되는 구조를 가지며, 상기 제2 적층 바디는 유전체층과 내부전극층이 교대로 적층되는 구조를 가진다. The multilayer thin film capacitor 600 according to the sixth embodiment includes a first laminated body 1 and a second laminated body 2 disposed below the first laminated body. The first laminated body has a structure in which a dielectric layer and an internal electrode layer are alternately laminated, and the second laminated body has a structure in which a dielectric layer and an internal electrode layer are alternately laminated.

한편, 상술한 제1 내지 제5 실시예에 따른 다층 박막 커패시터와는 다르게 제6 실시예에 따른 다층 박막 커패시터는 추가의 외부단자를 더 포함한다. 상기 추가되는 외부단자도 제1 적층 바디의 상측에 배치된다. On the other hand, unlike the multilayer thin film capacitors according to the first to fifth embodiments described above, the multilayer thin film capacitor according to the sixth embodiment further includes an additional external terminal. The additional external terminal is also disposed on the upper side of the first laminated body.

제6 실시예에 따른 다층 박막 커패시터는 제1 적층 바디 (1) 의 제1 내부전극층 (1a) 과 제1 비아 (11) 를 통해 연결되는 제1 외부단자 (41) 를 포함하며, 제1 적층 바디 (1) 의 제2 내부전극층 (1b) 과 제2 비아 (12) 를 통해 연결되는 제2 외부단자 (42) 를 포함하며, 제2 적층 바디 (2) 의 제2 내부전극층 (2a) 과 제3 비아 (13) 를 통해 연결되는 제3 외부단자 (43) 를 포함하며, 제2 적층 바디 (2) 의 제2 내부전극층 (2b) 과 제4 비아 (14) 를 통해 연결되는 제4 외부단자 (44) 를 포함한다. The multilayer thin film capacitor according to the sixth embodiment includes a first external terminal 41 connected to the first internal electrode layer 1a of the first laminated body 1 through the first via 11, And a second external terminal 42 connected to the second internal electrode layer 1b of the body 1 via the second via 12. The second internal electrode layer 2a of the second laminated body 2, And a third external terminal 43 connected through the third via 13 and connected to the second internal electrode layer 2b of the second laminated body 2 through the fourth via 14, And a terminal 44.

도6 을 참조하면, 제1 적층 바디와 제2 적층 바디는 분할층 (3) 에 의해 상하로 분리되며, 제1 외부단자와 제4 외부단자는 Signal Outer Pad 로 구성되며, 제2 외부단자와 제3 외부단자는 Ground Outer Pad 로 구성된다. Referring to FIG. 6, the first laminated body and the second laminated body are vertically separated by the dividing layer 3, and the first external terminal and the fourth external terminal are constituted by a Signal Outer Pad, The third external terminal is composed of a Ground Outer Pad.

제6 실시예에 따른 제1 적층 바디와 제2 적층 바디는 각각의 비아를 공유하지 않으므로, 개별적인 커패시터로 작동하는데 유리하다. The first stack body and the second stack body according to the sixth embodiment do not share respective vias and are therefore advantageous to operate as individual capacitors.

제7 Seventh 실시예Example

다음, 도7 을 참조하여 제7 실시예에 따른 다층 박막 커패시터 (700) 를 설명한다. 제7 실시예에 따른 다층 박막 커패시터 (700) 는 제6 실시예에 따른 다층 박막 커패시터 (600) 와 대비하여 제1 적층 바디의 적층되는 유전체층의 층수가 제2 적층 바디의 적층되는 유전체층의 층수보다 많다는 점에 차이가 있으므로, 이러한 차이를 중심으로 설명한다. Next, a multilayer thin film capacitor 700 according to the seventh embodiment will be described with reference to FIG. The multilayer thin film capacitor 700 according to the seventh embodiment is different from the multilayer thin film capacitor 600 according to the sixth embodiment in that the number of layers of the dielectric layers in which the first multilayer body is stacked is smaller than the number of layers in the dielectric layers in the second multilayer body There is a difference in the fact that there are many, so we will focus on these differences.

제7 실시예에 따른 다층 박막 커패시터(700) 는 제1 적층 바디에 의해 형성되는 용량이 제2 적층 바디에 의해 형성되는 용량에 비하여 크다. 이는, 제1 및 제2 내부전극층 사이에 개재되는 유전체층의 층수가 상이한 것에서 알 수 있는데, 제1 및 제2 적층 바디에서 유전체층을 동일한 재질 내지 동일한 두께로 형성할 때, 그 층수를 상이하게 함으로써, 용량을 차별화할 수 있어, 용량 유연성을 용이하게 구현할 수 있는 것이다. The multilayer thin film capacitor 700 according to the seventh embodiment is larger in capacity than the capacity formed by the first laminated body is formed by the second laminated body. This can be understood from the fact that the number of dielectric layers interposed between the first and second internal electrode layers is different. When the dielectric layers are formed from the same material or the same thickness in the first and second laminated bodies, The capacity can be differentiated, and the capacity flexibility can be easily implemented.

제8 Eighth 실시예Example

제8 실시예에 따른 다층 박막 커패시터 (800) 는 제1 적층 바디의 유전체층 (1c) 과 제2 적층 바디의 유전체층 (2c) 간의 재질을 상이하게 하는 것이다. 예를 들어, 제1 유전체층의 재료는 고유전율의 재료를 사용하면서, 제2 유전체층의 재료는 제1 유전체층의 재료보다 상대적으로 저유전율의 재료를 사용하면서 제1 적층 바디와 제2 적층 바디의 용량을 차별화할 수 있다. The multilayer thin film capacitor 800 according to the eighth embodiment differs in material between the dielectric layer 1c of the first laminated body and the dielectric layer 2c of the second laminated body. For example, while the material of the first dielectric layer is made of a material having a high dielectric constant and the material of the second dielectric layer is made of a material having a relatively lower dielectric constant than that of the material of the first dielectric layer, Can be differentiated.

구체적인 예시로는, 고유전율을 구현하고자 할 때 사용하는 유전체층의 재료는 금속 계열의 ZrO2, HfO2, La2O3, TiO2, BST, PZT 등을 사용할 수 있고, 상대적으로 저유전율을 구현하고자 할 때 사용하는 유전체층의 재료는 SiO2 및/또는 Si3N4, Al2O3 등을 사용할 수 있으나, 이에 한정되는 것은 아니다. 한편, 상기 유전체층 내에 사용하는 상기 재료들은 다양한 증착 공법, 예를 들어, 스퍼터링, Sol-gel, CVD, PVD, PECVD, ALD, ALCVD 등을 활용하여 커패시터 내에 적용시킬 수 있는데, 이러한 증착 공법의 열처리 조건 내지 유전 물질의 조성비 등을 변경함으로써, 그 유전율 특성을 다양하게 변경할 수 있으므로, 고유전율 또는 저유전율의 구현은 특정 재질에만 한정되는 것으로 볼 수 없으며, 당업자가 선택 실시 가능한 것이다.For example, ZrO 2 , HfO 2 , La 2 O 3 , TiO 2 , BST, PZT, or the like of the metal series can be used as the material of the dielectric layer used when realizing a high dielectric constant. The material of the dielectric layer to be used is SiO 2 and / or Si 3 N 4 , Al 2 O 3 Or the like may be used, but the present invention is not limited thereto. Meanwhile, the materials used in the dielectric layer can be applied to various capacitors using various deposition techniques such as sputtering, sol-gel, CVD, PVD, PECVD, ALD, ALCVD, The dielectric constant characteristics can be varied in various ways by changing the composition ratio of the dielectric material to the dielectric material. Thus, the implementation of the high permittivity or the low dielectric constant is not limited to a specific material, and can be selectively practiced by those skilled in the art.

제9 9th 실시예Example

제9 실시예에 따른 다층 박막 커패시터 (900) 는 제1 적층 바디의 유전체층 (1c) 의 재질과 동일한 재질을 사용하여 제2 적층 바디의 유전체층 (2c) 을 형성하지만, 제2 적층 바디의 유전체층 (2c) 의 두께를 제1 적층 바디의 유전체층 (1c) 의 두께에 비하여 더 두껍게 한다. 도시하지는 않았으나, 물론 그 반대의 경우, 즉, 제1 적층 바디의 유전체층의 두께를 제2 적층 바디의 유전체층의 두께보다 두껍게 하는 것도 가능하다. The multilayer thin film capacitor 900 according to the ninth embodiment forms the dielectric layer 2c of the second laminated body by using the same material as the material of the dielectric layer 1c of the first laminated body, 2c are made thicker than the thickness of the dielectric layer 1c of the first laminated body. Although not shown, it is also possible, of course, to reverse the case, that is, to make the thickness of the dielectric layer of the first laminated body thicker than the thickness of the dielectric layer of the second laminated body.

제1 및 제2 적층 바디 내 각각의 유전체층의 두께를 상이하게 함으로써, 제1 적층 바디와 제2 적층 바디가 형성하는 용량을 차별화할 수 있는데, 제1 적층 바디 내 각 유전체층 (1c) 의 두께 (T1) 에 대한 제2 적층 바디 내 유전체층 (2c) 의 두께 (T2) 의 비 (T2/T1) 의 구체적인 수치범위는 제한이 없으나 1.5 이상 30 이하인 것이 바람직한데, 이는 제1 및 제2 적층 바디 내 상이한 유전 재질이 사용되는 것도 포괄하는 범위이다. 동일한 유전체 재료를 사용하는 경우에는 1.5 이상 3.0 이하인 것이 더욱 바람직하다. 이는, 유전 특성을 가지는 재료 간의 전기적, 열적 특성의 상위함 때문에 유전체층의 두께 차이로 발현되는 경우도 포함하는 것이다. By differentiating the thicknesses of the respective dielectric layers in the first and second laminated bodies, it is possible to differentiate the capacities formed by the first laminated body and the second laminated body. The thickness of each dielectric layer 1c in the first laminated body The specific value of the ratio (T2 / T1) of the thickness T2 of the second laminated body dielectric layer 2c to the thickness T1 of the first laminated body 2c is not limited, but is preferably 1.5 or more and 30 or less, The use of different dielectric materials is also encompassed. And when the same dielectric material is used, it is more preferably 1.5 or more and 3.0 or less. This also includes the case where the dielectric layer is expressed by a difference in thickness due to the difference in electric and thermal characteristics between materials having dielectric properties.

상기 비 (T2/T1) 가 1.5 보다 작은 경우, 제1 및 제2 적층 바디 내 고투자율의 유전체층을 포함시키면서, T1의 두께를 점차 줄이게 되면 Leakage Current 등의 전기적 특성의 악화가 발생할 위험이 있다. 또한, 제1 및 제2 적층 바디 내 저투자율의 유전체층을 포함시키면서, T1 의 두께를 점차 줄이는 것은 장비의 한계성이 존재한다. 또한, 상기 비( T2/T1) 가 30 보다 크게 되면 두께 간 편차가 지나치게 높아 소형화하면서, 장비의 한계성을 극복하는 2 가지 난점을 모두 해소해야 한다는 문제가 있다. If the ratio (T2 / T1) is less than 1.5, there is a risk that deterioration of electrical characteristics such as leakage current may occur if the thickness of T1 is gradually reduced while the dielectric constant of the first and second laminated bodies is included. Also, there is a limit to the equipment to gradually reduce the thickness of T1 while including a low permeability dielectric layer in the first and second laminated bodies. If the ratio (T2 / T1) is larger than 30, the deviation between the thicknesses is excessively high, which leads to downsizing and elimination of two difficulties that overcome the limitations of the apparatus.

제10 Article 10 실시예Example

다음, 제10 실시예에 따른 다층 박막 커패시터 (1000) 는 제7 실시예에 따른 다층 박막 커패시터 (700) 과 대비할 때, 제2 외부단자 (42) 와 제3 외부단자 (43) 가 서로 시드층과 도금층을 공유하여 1 개의 공통 외부단자 (423) 를 구성한다는 것에 차이가 있다. Next, the multilayer thin film capacitor 1000 according to the tenth embodiment is different from the multilayer thin film capacitor 700 according to the seventh embodiment in that the second external terminal 42 and the third external terminal 43 are connected to each other, And one common external terminal 423 is formed by sharing the plating layer.

제10 실시예에 따른 다층 박막 커패시터 (1000) 에서, 공통 외부단자 (423) 에 제2 비아 (12) 와 제3 비아 (13) 가 모두 연결되는데, 제2 비아 (12) 는 제2 적층 바디의 제2 내부전극층 (2b) 까지 연장하고 제3 비아 (13) 도 상기 제2 내부전극층 (2b) 까지 연장하므로, 실질적으로 제2 비아와 제3 비아의 깊이는 동일하게 구성된다. In the multilayer thin film capacitor 1000 according to the tenth embodiment, the second via 12 and the third via 13 are both connected to the common external terminal 423, and the second via 12 is connected to the second laminated body The third via 13 extends to the second internal electrode layer 2b so that the depths of the second via and the third via are substantially the same.

한편, 제10 실시예에 따른 다층 박막 커패시터 (1000) 에서는, 동일한 내부전극층이 제2 비아 및 제3 비아에 의해 노출되는 면적이 동일하게 도시하였고, 그래서, 동일 높이를 기준으로 제2 비아의 단면의 직경은 제3 비아의 단면의 직경과 동일한 것으로 표현하였으나, 이에 한정되지 않으며, 제10 실시예에 대한 변형으로서 (미도시), 제2 비아의 단면의 직경과 제3 비아의 단면의 직경을 상이하게 하는 것도 가능하다. 제2 비아와 제3 비아의 단면의 직경을 서로 상이하게 할 경우, 제2 내부전극층 (1b, 2b) 이 노출되는 면적이 상이하기 때문에 ESR 값을 적절히 변형할 수도 있다. On the other hand, in the multilayer thin film capacitor 1000 according to the tenth embodiment, the same internal electrode layers are exposed in the same area by the second via and the third via, so that the cross section of the second via (Not shown), the diameter of the cross section of the second via and the diameter of the cross section of the third via are set to be equal to the diameter of the cross section of the third via It is also possible to make them different. When the cross-sectional diameters of the second via and the third via are different from each other, the ESR value can be appropriately modified because the exposed areas of the second internal electrode layers 1b and 2b are different.

제11 Eleventh 실시예Example

다음, 도11 을 참조하며, 본 개시의 제11 실시예에 따른 다층 박막 커패시터를 설명한다. Next, referring to FIG. 11, a multilayer thin film capacitor according to an eleventh embodiment of the present disclosure will be described.

제11 실시예에 따른 다층 박막 커패시터 (1100) 는 제10 실시예와 대비하여 제2 외부단자와 제3 외부단자를 하나의 공통 외부단자 (423) 로 구성한다는 점에서 공통된다. 다만, 제11 실시예에 따른 다층 박막 커패시터 (1100) 에서는 제10 실시예와 상반되게 제1 적층 바디 (1) 의 유전체층의 층수는 제2 적층 바디 (2) 의 유전체층의 층수 보다 적다. 그래서, 제1 적층 바디 내 내부전극층을 제1 외부단자 (41) 와 공통 외부단자 (423) 에 연결하여 구현하는 커패시턴스는 제2 적층 바디 내 내부전극층을 공통 외부단자 (423) 와 제4 외부단자 (44) 에 연결하여 구현하는 커패시턴스에 비해 작다. 이는 본 개시에 따른 다층 박막 커패시터의 용량 유연성 (Capacitance Flexibility) 의 효과를 뒷받침하는 일 구조일 수 있다. The multilayer thin film capacitor 1100 according to the eleventh embodiment is common in that the second external terminal and the third external terminal are constituted by one common external terminal 423 as compared with the tenth embodiment. However, in the multilayer thin film capacitor 1100 according to the eleventh embodiment, the number of dielectric layers of the first laminated body 1 is smaller than the number of dielectric layers of the second laminated body 2, contrary to the tenth embodiment. The capacitance realized by connecting the internal electrode layer in the first laminated body to the first external terminal 41 and the common external terminal 423 is determined by the capacitance between the common external terminal 423 and the fourth external terminal 423, (44). This may be a structure that supports the effect of Capacitance Flexibility of the multilayer thin film capacitor according to the present disclosure.

제12 Article 12 실시예Example

다음, 제12 실시예에 따른 다층 박막 커패시터 (1200) 는 제2 외부단자 (42) 와 제3 외부전극 (43) 이 서로 스플릿 (split) 되어서, 모두 4 개의 외부단자 (41, 42, 43, 44) 를 가진다. Next, in the multilayer thin film capacitor 1200 according to the twelfth embodiment, the second external terminal 42 and the third external electrode 43 are split from each other so that all four external terminals 41, 42, 43, 44).

제12 실시예에 따른 다층 박막 커패시터 (1200) 는 제6 실시예에 따른 다층 박막 커패시터 (600) 와 대비하여 전체적인 구조는 동일하지만, 제2 비아 (12) 와 제3 비아 (13) 의 직경을 서로 상이하게 한 것이다. 비아의 직경을 상이하게 하는 것은 그 비아와 연결되는 내부전극층의 노출 면적을 상이하게 하는 것으로서 커패시터의 ESR과 관련되어 당업자가 적절히 제어할 필요가 있으며, 또한, 커패시터가 소형화됨에 따라 비아를 형성할 수 있는 공간이 충분하지 않은 경우가 빈번한데, 이 경우, 각각의 비아들의 직경을 상이하게 제어하는 것은 공정상 유용하다. The multilayer thin film capacitor 1200 according to the twelfth embodiment is the same in overall structure as the multilayer thin film capacitor 600 according to the sixth embodiment but has the same structure as that of the multilayer thin film capacitor 1200 according to the sixth embodiment except that the diameter of the second via 12 and the third via 13 They are different from each other. The difference in the diameters of the vias is to make the exposed areas of the internal electrode layers connected to the vias different, and it is necessary for the person skilled in the art to control them appropriately in relation to the ESR of the capacitors. Further, as the capacitors are miniaturized, There is often not enough space available, in which case it is useful in the process to control the diameter of each via differently.

구체적으로 도시하지는 않았으나, 비아의 직경을 상이하게 하면서, 동시에 제1 적층 바디와 제2 적층 바디의 유전체층 (1c, 2c) 의 재질, 두께, 층수 등을 차별화하여 다층 박막 커패시터의 용량 유연성 (Capacitance Flexibility) 를 극대화할 수 있는 것은 물론이다.Though not specifically shown, the material, thickness, number of layers, and the like of the dielectric layers 1c and 2c of the first laminated body and the second laminated body are differentiated at the same time while varying the diameter of the vias, and the capacitance flexibility of the multilayered thin film capacitor Of course, can be maximized.

제13 Thirteenth 실시예Example

한편, 제13 실시예에 따른 다층 박막 커패시터는 상술한 제6 내지 제12 실시예에 따른 다층 박막 커패시터의 제1 비아 및 제4 비아의 갯수를 복수 개로 도시한 것에 차이가 있을 뿐 실질적으로 동일한 구조를 가진다. 이는 본 개시의 다층 박막 커패시터의 비아의 배열의 자유도를 강조하기 위한 것이며, 비아는 당업자가 요구되는 특성, 예를 들어, 내부전극층의 노출 면적 등을 고려하여 적절히 개수를 설정할 수 있는 것이며, 특별한 한정은 전혀 없다. The multilayer thin film capacitor according to the thirteenth embodiment differs from the multilayer thin film capacitor according to the sixth to twelfth embodiments in that the number of the first via and the fourth via in the multilayer thin film capacitor is plural, . This is to emphasize the degree of freedom of arrangement of the vias of the multilayer thin film capacitor of the present disclosure and the vias can be appropriately set in consideration of the characteristics required by those skilled in the art, for example, the exposed area of the internal electrode layer, There is no.

구체적으로, 도13(a) 내지 도13(g) 는 각각 제6 내지 제12 실시예에 따른 다층 박막 커패시터에서 제1 비아(11) 와 제4 (14) 비아의 수를 복수 개 (11a, 11b, 14a, 14b) 로 형성한 것이다. 물론, 도13 에 도시한 것 이외에도 비아의 개수, 구조, 깊이 등은 Random한 정도로 자유롭게 변형이 가능하여, 도13 은 변형예에 대한 이해를 돕기 위한 몇몇의 실시예를 나타낼 뿐이다. 13 (a) to 13 (g) illustrate a plurality of the first via 11 and the fourth via 14 in the multi-layer thin film capacitors according to the sixth to twelfth embodiments 11a, 11b, 14a, 14b. Of course, the number, structure, depth, etc. of the vias can be freely deformed to a random degree in addition to those shown in FIG. 13, and FIG. 13 shows only some embodiments to help understand the modified examples.

한편, 구체적으로 도시하지는 않았으나, 본 개시의 일 예에 따른 분할층은 기능적으로 볼 때, 별도로 구동될 수 있는 커패시터 간의 용량을 구별되게 하는 역할을 하기 때문에, 용량 분할부라고 할 수 있다. 상기 용량 분할부는 제1 바디와 제2 바디를 각각 포함하는 제1 커패시터와 제2 커패시터의 용량을 분할하는 기능을 하여, 제1 커패시터, 제2 커패시터, 또는 제1 및 제2 커패시터이 결합된 커패시터의 각각에 해당하는 용량이 독립적으로 구현될 수 있도록 한다. Meanwhile, although not shown in detail, the dividing layer according to one example of the present disclosure functions as a capacitive divider because it functions to distinguish capacitances between capacitors that can be separately driven, when viewed functionally. The capacitance division unit divides the capacitances of the first capacitor and the second capacitor including the first body and the second body, respectively, so that the capacitance of the first capacitor, the second capacitor, or the capacitor coupled with the first and second capacitors So that the respective capacities can be implemented independently.

본 개시는 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 개시의 범위에 속한다고 할 것이다. The present disclosure is not limited by the above-described embodiments and the accompanying drawings, but is intended to be limited by the appended claims. Accordingly, various modifications, substitutions, and alterations can be made by those skilled in the art without departing from the spirit of the present disclosure, which is also within the scope of the present disclosure something to do.

한편, 본 개시에서 사용된 "일 예"라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일 예들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일예에서 설명된 사항이 다른 일예에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일예에 관련된 설명으로 이해될 수 있다.In the meantime, the expression "an example" used in this disclosure does not mean the same embodiment but is provided for emphasizing and explaining different unique features. However, the above-mentioned examples do not exclude that they are implemented in combination with the features of other examples. For example, although a matter described in a particular example is not described in another example, it may be understood as an explanation related to another example, unless otherwise stated or contradicted by that example in another example.

한편, 본 개시에서 사용된 용어는 단지 일예를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.On the other hand, the terms used in this disclosure are used only to illustrate an example and are not intended to limit the present disclosure. Wherein the singular expressions include plural expressions unless the context clearly dictates otherwise.

100: 다층 박막 커패시터
1: 제1 적층 바디
2: 저2 적층 바디
11, 12, 13, 14 : 제1 내지 제4 비아
3: 분할층
1a: 제1 적층 바디의 제1 내부전극층
1b: 제1 적층 바디의 제2 내부전극층
2a: 제2 적층 바디의 제1 내부전극층
2b: 제2 적층 바디의 제2 내부전극층
1c: 제1 적층 바디의 유전체층
2c: 제2 적층 바디의 유전체층
41, 42, 43, 44: 제1 내지 제4 외부단자
423: 공통 외부단자100: multilayer thin film capacitor
1: first laminated body
2: Lower 2-layered body
11, 12, 13, 14: first to fourth vias
3: split layer
1a: a first internal electrode layer of the first laminated body
1b: the second internal electrode layer of the first laminated body
2a: the first internal electrode layer of the second laminated body
2b: the second internal electrode layer of the second laminated body
1c: dielectric layer of the first laminated body
2c: dielectric layer of the second laminated body
41, 42, 43, 44: first to fourth external terminals
423: Common external terminal

Claims (18)

복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제1 적층 바디;
상기 제1 적층 바디의 하측으로 배치되고, 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제2 적층 바디;
상기 제1 적층 바디의 상측으로 배치되고, 상기 제1 적층 바디의 내부전극층과 연결되는 제1 외부단자;
상기 제1 적층 바디의 상측으로 배치되고, 싱기 제1 적층 바디의 내부전극층과 상기 제2 적층 바디의 내부전극층과 연결되는 제2 외부단자;
상기 제1 적층 바디의 상측으로 배치되고, 상기 제2 적층 바디의 내부전극층과 연결되는 제3 외부단자; 및
상기 제1 적층 바디와 상기 제2 적층 바디 사이에 배치되어 상기 제1 및 제2 적층 바디를 상하로 분할하는 분할층; 을 포함하는, 다층 박막 커패시터.
A first laminated body having a structure in which a plurality of internal electrode layers and dielectric layers are alternately laminated;
A second laminated body disposed below the first laminated body and having a structure in which a plurality of internal electrode layers and dielectric layers are alternately laminated;
A first external terminal disposed above the first laminated body and connected to an internal electrode layer of the first laminated body;
A second external terminal disposed above the first laminated body and connected to the internal electrode layer of the first laminated body and the internal electrode layer of the second laminated body;
A third external terminal disposed above the first laminated body and connected to the internal electrode layer of the second laminated body; And
A dividing layer disposed between the first laminated body and the second laminated body and dividing the first and second laminated bodies up and down; Layer capacitor.
제1항에 있어서,
상기 제1 적층 바디는 유전체층을 사이에 두고 교대로 배치되는 제1 내부전극층과 제2 내부전극층을 포함하고,
상기 제2 적층 바디는 유전체층을 사이에 두고 교대로 배치되는 제1 내부전극층과 제2 내부전극층을 포함하고,
상기 제1 적층 바디의 상기 제1 내부전극층은 제1 비아를 통해 상기 제1 외부단자와 연결되고,
상기 제2 적층 바디의 상기 제1 내부전극층은 제3 비아를 통해 상기 제3 외부단자와 연결되고,
상기 제1 적층 바디의 상기 제2 내부전극층과 상기 제2 적층 바디의 상기 제2 내부전극층은 제2 비아를 통해 상기 제2 외부단자와 연결되어, 상기 제2 비아는 상기 제1 및 제2 적층 바디를 모두 관통하는, 다층 박막 커패시터.
The method according to claim 1,
Wherein the first laminated body includes a first internal electrode layer and a second internal electrode layer alternately disposed with a dielectric layer interposed therebetween,
Wherein the second laminated body includes a first internal electrode layer and a second internal electrode layer disposed alternately with a dielectric layer interposed therebetween,
Wherein the first internal electrode layer of the first laminated body is connected to the first external terminal through a first via,
The first internal electrode layer of the second laminated body is connected to the third external terminal via a third via,
Wherein the second internal electrode layer of the first laminated body and the second internal electrode layer of the second laminated body are connected to the second external terminal through a second via and the second via is connected to the first and second stacked bodies, Multilayer thin film capacitors, all through the body.
제2항에 있어서,
상기 제2 비아는 복수 개의 전극 홀의 집합으로 구성되며, 각각의 전극홀은 상기 제2 외부단자의 하면으로부터 상기 제2 적층 바디 내 동일한 제2 내부전극층까지 연장되는, 다층 박막 커패시터.
3. The method of claim 2,
Wherein the second via is formed of a set of a plurality of electrode holes and each of the electrode holes extends from the lower surface of the second external terminal to the same second internal electrode layer in the second laminated body.
제1항에 있어서,
상기 제1 적층 바디는 유전체층을 사이에 두고 교대로 배치되는 제1 내부전극층과 제2 내부전극층을 포함하고,
상기 제2 적층 바디는 유전체층을 사이에 두고 교대로 배치되는 제1 내부전극층과 제2 내부전극층을 포함하고,
상기 제1 적층 바디의 상기 제1 내부전극층은 제1 비아를 통해 상기 제1 외부단자와 연결되고,
상기 제2 적층 바디의 상기 제1 내부전극층은 제3 비아를 통해 상기 제3 외부단자와 연결되고,
상기 제1 적층 바디의 상기 제2 내부전극층과 상기 제2 적층 바디의 상기 제2 내부전극층은 제2 비아를 통해 상기 제2 외부단자와 연결되며,
상기 제2 비아는 복수 개의 전극 홀의 집합으로 구성되며, 상기 집합 내 적어도 하나의 전극 홀은 상기 제1 적층 바디의 상기 제2 내부전극층까지 연장되며, 또 다른 전극 홀은 상기 제2 적층 바디의 상기 제2 내부전극층까지 연장되는, 다층 박막 커패시터.
The method according to claim 1,
Wherein the first laminated body includes a first internal electrode layer and a second internal electrode layer alternately disposed with a dielectric layer interposed therebetween,
Wherein the second laminated body includes a first internal electrode layer and a second internal electrode layer disposed alternately with a dielectric layer interposed therebetween,
Wherein the first internal electrode layer of the first laminated body is connected to the first external terminal through a first via,
The first internal electrode layer of the second laminated body is connected to the third external terminal via a third via,
The second internal electrode layer of the first laminated body and the second internal electrode layer of the second laminated body are connected to the second external terminal through a second via,
Wherein at least one electrode hole in the assembly extends to the second internal electrode layer of the first laminate body and another electrode hole extends to the second internal electrode layer of the second laminate body, And extends to the second internal electrode layer.
제1항에 있어서,
상기 제2 외부단자는 적어도 2 개의 도전층을 포함하고, 상기 도전층 중 가장 아래 배치되는 제1 도전층의 표면적은 상기 제1 도전층의 상측에 배치되는 제2 도전층의 표면적보다 큰, 다층 박막 커패시터.
The method according to claim 1,
Wherein the second external terminal comprises at least two conductive layers and the surface area of the first conductive layer disposed at the lowest one of the conductive layers is larger than the surface area of the second conductive layer disposed above the first conductive layer, Thin film capacitors.
제1항에 있어서,
상기 제1 적층 바디 내 적층되는 유전체층의 층수는 상기 제2 적층 바디 내 적층되는 유전체층의 층수와 동일한, 다층 박막 커패시터.
The method according to claim 1,
Wherein the number of dielectric layers laminated in the first laminated body is equal to the number of dielectric layers laminated in the second laminated body.
제1항에 있어서,
상기 제1 적층 바디 내 내부전극층과 제1 및 제2 외부단자가 형성하는 용량은 상기 제2 적층 바디 내 내부전극층과 제2 및 제3 외부단자가 형성하는 용량과 동일한, 다층 박막 커패시터.
The method according to claim 1,
Wherein the capacitance formed by the internal electrode layers in the first laminated body and the first and second external terminals is the same as the capacitance formed by the internal electrode layers in the second laminated body and the second and third external terminals.
제1항에 있어서,
상기 분할층은 절연 특성을 가지며, SiO2 또는 SiNx계열의 재료를 포함하는, 다층 박막 커패시터.
The method according to claim 1,
The partition layer has an insulating property, a multi-layer thin film capacitor including a SiO 2 or SiNx series material.
복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제1 적층 바디;
상기 제1 적층 바디의 하측으로 배치되고, 복수의 내부전극층과 유전체층이 교대로 적층된 구조의 제2 적층 바디;
상기 제1 적층 바디의 상측으로 배치되고, 상기 제1 적층 바디와 비아를 통해 연결되어 용량을 형성하는 제1 및 제2 외부단자;
상기 제1 적층 바디의 상측으로 배치되고, 상기 제2 적층 바디와 비아를 통해 연결되어 용량을 형성하는 제3 및 제4 외부단자; 를 포함하고,
상기 제1 적층 바디가 제1 및 제2 외부단자와 연결되어 형성되는 상기 용량은 상기 제2 적층 바디가 제3 및 제4 외부단자와 연결되어 형성되는 상기 용량과 상이한, 다층 박막 커패시터.
A first laminated body having a structure in which a plurality of internal electrode layers and dielectric layers are alternately laminated;
A second laminated body disposed below the first laminated body and having a structure in which a plurality of internal electrode layers and dielectric layers are alternately laminated;
First and second external terminals disposed above the first laminated body and connected to the first laminated body through vias to form a capacitor;
Third and fourth external terminals disposed above the first laminated body and connected to the second laminated body through vias to form a capacitor; Lt; / RTI >
Wherein the capacitance formed by connecting the first laminated body to the first and second external terminals is different from the capacitance formed by connecting the second laminated body to the third and fourth external terminals.
제9항에 있어서,
상기 제1 및 제2 적층 바디의 유전체층의 재질은 동일하며, 상기 제1 적층 바디 내 적층되는 유전체층의 층수는 상기 제2 적층 바디 내 적층되는 유전체층의 층수보다 많은, 다층 박막 커패시터.
10. The method of claim 9,
Wherein the dielectric layers of the first and second laminated bodies are made of the same material and the number of dielectric layers stacked in the first laminated body is greater than the number of dielectric layers stacked in the second laminated body.
제9항에 있어서,
상기 제1 및 제2 적층 바디 내 유전체층의 층수는 각각 동일하며,
상기 제1 적층 바디 내 유전체층은 상기 제2 적층 바디 내 유전체층보다 더 큰 유전율을 가지는 재료를 포함하는, 다층 박막 커패시터.
10. The method of claim 9,
The number of layers of the dielectric layers in the first and second laminated bodies is the same,
Wherein the dielectric layer in the first laminated body comprises a material having a higher dielectric constant than the dielectric layer in the second laminated body.
제9항에 있어서,
상기 제1 적층 바디 내 포함되는 각각의 유전체층의 두께는 상기 제2 적층 바디 내 포함되는 각각의 유전체층의 두께보다 얇은, 다층 박막 커패시터.
10. The method of claim 9,
Wherein a thickness of each of the dielectric layers included in the first laminated body is thinner than a thickness of each of the dielectric layers included in the second laminated body.
제9항에 있어서,
상기 제1 적층 바디는 제1 내부전극층, 및 상기 제1 내부전극층과는 상이한 극성을 구성하는 제2 내부전극층을 포함하고, 상기 제1 적층 바디의 상기 제1 내부전극층은 제1 비아를 통해 상기 제1 외부단자와 연결되며, 상기 제1 적층 바디의 상기 제2 내부전극층은 제2 비아를 통해 상기 제2 외부단자와 연결되고,
상기 제2 적층 바디는 제1 내부전극층 및 상기 제1 내부전극층과는 상이한 극성을 구성하는 제2 내부전극층을 포함하고, 상기 제2 적층 바디의 상기 제1 내부전극층은 제3 비아를 통해 상기 제3 외부단자와 연결되며, 상기 제2 적층 바디의 상기 제2 내부전극층은 제4 비아를 통해 상기 제4 외부단자와 연결되는, 다층 박막 커패시터.
10. The method of claim 9,
Wherein the first laminated body includes a first internal electrode layer and a second internal electrode layer constituting a polarity different from that of the first internal electrode layer and the first internal electrode layer of the first laminated body is connected to the first internal electrode layer through the first via, The second internal electrode layer of the first laminated body is connected to the second external terminal via a second via,
Wherein the second laminated body includes a first internal electrode layer and a second internal electrode layer forming a polarity different from that of the first internal electrode layer and the first internal electrode layer of the second laminated body is connected to the 3 external terminal, and the second internal electrode layer of the second laminated body is connected to the fourth external terminal via a fourth via.
제13항에 있어서,
상기 제2 비아는 상기 제2 적층 바디 내 제2 내부전극층까지 연장되도록 구성되어, 상기 제2 비아의 깊이는 상기 제3 비아의 깊이와 동일한, 다층 박막 커패시터.
14. The method of claim 13,
Wherein the second via is configured to extend to a second internal electrode layer in the second laminated body, wherein a depth of the second via is equal to a depth of the third via.
제9항에 있어서,
상기 제2 외부단자와 상기 제3 외부단자는 각각의 시드층과 도금층을 공유하여 1 개의 공통 외부단자를 구성하는, 다층 박막 커패시터.
10. The method of claim 9,
And the second external terminal and the third external terminal share a plating layer with each seed layer to form one common external terminal.
제15항에 있어서,
상기 공통 외부단자와 연결되는 상기 제2 비아와 상기 제3 비아는 상기 제2 적층 바디 내 동일한 제2 내부전극층까지 연장되는, 다층 박막 커패시터.



16. The method of claim 15,
And the second via and the third via connected to the common external terminal extend to the same second internal electrode layer in the second laminated body.



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