KR101872069B1 - 플로팅 구조를 갖는 쇼트키 다이오드 - Google Patents

플로팅 구조를 갖는 쇼트키 다이오드 Download PDF

Info

Publication number
KR101872069B1
KR101872069B1 KR1020150072155A KR20150072155A KR101872069B1 KR 101872069 B1 KR101872069 B1 KR 101872069B1 KR 1020150072155 A KR1020150072155 A KR 1020150072155A KR 20150072155 A KR20150072155 A KR 20150072155A KR 101872069 B1 KR101872069 B1 KR 101872069B1
Authority
KR
South Korea
Prior art keywords
guard ring
region
junction
floating
anode electrode
Prior art date
Application number
KR1020150072155A
Other languages
English (en)
Other versions
KR20160137869A (ko
Inventor
방연섭
김현철
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020150072155A priority Critical patent/KR101872069B1/ko
Priority to US14/968,071 priority patent/US9705010B2/en
Publication of KR20160137869A publication Critical patent/KR20160137869A/ko
Application granted granted Critical
Publication of KR101872069B1 publication Critical patent/KR101872069B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66143—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 플로팅 구조를 갖는 쇼트키 다이오드에 관한 것으로, 애노드 전극과 캐소드 전극 사이 영역에 플로팅 전위를 갖도록 형성된 가드링을 통해 종래 대비 항복 전압을 높일 수 있는 플로팅 구조를 갖는 쇼트키 다이오드에 관한 것이다.

Description

플로팅 구조를 갖는 쇼트키 다이오드{Shottky Diode having a Floating Structure}
본 발명은 플로팅 구조를 갖는 쇼트키 다이오드에 관한 것으로, 애노드 전극과 캐소드 전극 사이 영역에 플로팅 전위를 갖도록 형성된 가드링을 통해 종래 대비 항복 전압을 높일 수 있는 쇼트키 다이오드에 관한 것이다.
반도체 장치에서 스위칭소자 또는 정류소자로 많이 사용되는 쇼트키 다이오드는 반도체와 금속이 결합된 다이오드로서 일반적인 PN 접합다이오드에 비하여 우수한 고속 스위칭 특성을 갖는다.
이는 쇼트키 다이오드에 순방향전압을 인가한 경우에 PN 접합다이오드와 달리 소수 캐리어 주입(Minority Carrier Injection, MIC)이 발생하지 않기 때문이다. 즉, 쇼트키 다이오드는 소수 캐리어가 아닌 다수 캐리어에 의해서 전류가 흐르며, 이로 인해 축적효과가 없어 역 회복시간이 매우 짧은 장점을 갖는다.
반면에, 쇼트키 다이오드는 다수 캐리어에 의해서 전류가 흐르기 때문에 큰 전류(또는 전압)를 제어하기 어렵다는 단점이 있다. 따라서, 최근에는 고속 스위칭 특성을 구현함과 동시에 큰 전류를 제어하기 위하여 가드링(Guard Ring)을 구비하는 쇼트키 다이오드가 주로 사용되고 있다.
특히, 칩 사이즈를 최소화하기 위하여 쇼트키 다이오드를 집적회로의 대표적인 기술인 BCD(Bipolar-CMOS-DMOS) 공정에 통합시키는 것이 필요해지게 되며, 종래의 쇼트키 다이오드보다 높은 항복 전압을 갖는 쇼트키 다이오드의 필요성이 대두되었다.
미국 공개특허 제2006-0180892호 미국 공개특허 제2011-0233713호
본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 종래 대비 높은 항복 전압을 갖는, 바람직하게는 35V 이상의 항복 전압을 갖는 쇼트키 다이오드를 제공하는 것을 목적으로 한다.
본 발명의 일 예에 따른 플로팅 구조를 갖는 쇼트키 다이오드는, 기판에 형성된 제1 도전형 딥웰; 상기 딥웰의 중앙 영역을 둘러싸도록 형성된 제2 도전형의 비-플로팅(non-floating) 제1 가드링; 상기 제1 가드링의 외부 영역에 형성되어 상기 제1 가드링을 둘러싸도록 형성된 적어도 하나 이상의 제2 도전형의 플로팅(floating) 제2 가드링; 상기 제2 가드링의 외부 영역에 형성되어 상기 제2 가드링을 둘러싸도록 형성된 제1 도전형 제1 웰 영역; 상기 제1 가드링 및 제2 가드링의 사이 영역, 상기 제2 가드링 및 제1 웰 영역의 사이 영역에 형성된 소자분리막; 상기 기판상에 형성되어 상기 딥웰 및 상기 제1 가드링과 전기적으로 연결된 애노드 전극; 및 상기 기판상에 형성되어 상기 제1 웰 영역과 전기적으로 연결된 캐소드 전극을 포함하고, 상기 제2 가드링은 플로팅 상태로 형성된다.
여기서, 상기 제1 및 제2 가드링은, 상기 소자분리막보다 깊게 형성될 수 있다.
또한, 상기 제1 및 제 2가드링은, 상기 소자분리막의 측면 및 하부면의 일부와 접촉하도록 형성될 수 있다.
또한, 상기 제1 및 제2 가드링은, 각각, 제1 도핑 영역 및 상기 제1 도핑 영역 아래에 제2 도핑 영역을 포함하고, 상기 제1 및 제2 도핑 영역은 농도가 서로 다르게 형성될 수 있다.
여기서, 상기 제1 도핑 영역은 고농도 도핑 영역이고, 상기 제2 도핑 영역은 저농도 도핑 영역으로 형성될 수 있다.
또한, 상기 제1 및 제2 가드링의 깊이는 모두 동일하게 형성될 수 있다.
본 발명의 일 예에 따른 플로팅 구조를 갖는 쇼트키 다이오드에 있어, 상기 애노드 전극은 하나로 연결된 복수의 애노드 전극으로 형성되며; 상기 애노드 전극 사이에 적어도 하나 이상의 제2 도전형의 플로팅 제3 가드링;을 더 포함할 수 있다.
또는, 상기 애노드 전극은 하나로 연결된 복수의 애노드 전극으로 형성되며; 상기 애노드 전극 사이에 적어도 하나 이상의 제2 도전형의 제3 가드링;을 더 포함하고, 상기 제3 가드링의 상부면에는 상기 애노드 전극이 형성되지 않을 수 있다.
본 발명의 다른 예에 따른 플로팅 구조를 갖는 쇼트키 다이오는, 기판 상에 형성된 애노드 전극 및 캐소드 전극; 상기 애노드 전극과 전기적으로 연결된 제1 PN 접합; 상기 캐소드 전극과 전기적으로 연결된 제1 웰 영역; 상기 애노드 전극 및 캐소드 전극 사이에 형성된 제2 PN 접합; 상기 제1 PN 접합 및 제2 PN 접합 사이에 형성된 제1 소자 분리막; 및 상기 제2 PN 접합 및 제1 웰 영역 사이에 형성된 제2 소자 분리막;을 포함하고, 상기 제1 PN 접합 및 제2 PN 접합은 상기 제1 소자 분리막의 하면과 접하며 형성되고, 상기 제2 PN 접합은 전기적으로 플로팅 영역으로 형성된다.
여기서, 상기 제1 PN 접합과 상기 제2 PN 접합이 상기 제1 소자 분리막과 중첩되는 길이는 서로 다르게 형성될 수 있다.
상기 제2 PN 접합이 상기 제1 소자 분리막과 중첩되는 길이는 상기 제1 소자 분리막의 전체 폭 대비 10 내지 60%로 형성될 수 있다.
상기 제2 PN 접합의 농도는 1E16 내지 1E20 cm-3 로 형성될 수 있다.
상기 제1 및 제2 PN 접합에 의해 항복 전압 지점이 상기 제1 소자 분리막의 에지 영역에서 멀어지도록 형성될 수 있다.
또한, 상기 제1 및 제2 PN 접합의 깊이는 모두 동일하게 형성될 수 있다.
또한, 상기 쇼트키 다이오드의 항복 전압이 25 내지 50 V 이 되도록 형성될 수 있다.
본 발명에 따른 플로팅 구조를 갖는 쇼트키 다이오드는 애노드 전극과 캐소드 전극 사이 영역에 플로팅 전위를 갖는 가드링을 형성함으로써 종래 대비 내압(항복 전압)을 향상시킬 수 있다.
구체적으로, 본 발명에 따른 플로팅 구조를 갖는 쇼트키 다이오드는 상기와 같은 구조를 통해 약 35V 이상의 항복 전압을 가질 수 있다.
또한, 상기와 같은 구조를 채택함으로써 내압(항복 전압)을 향상시키면서 종래와 같이 턴-온 전압(Turn-on Voltage)는 유지할 수 있어 종래 수준의 스위치 특성을 유지할 수 있다는 효과가 있다.
도 1은 본 발명의 기본 구성에 따른 쇼트키 다이오드를 도시한 단면도,
도 2a는 본 발명의 일 예에 따른 플로팅 구조를 갖는 쇼트키 다이오드를 도시한 상면도이다.
도 2b는 본 발명의 일 예에 따른 플로팅 구조를 갖는 쇼트키 다이오드를 도시한 도 2a의 A-A' 단면도이다.
도 3a 및 3b는 본 발명의 non-플로팅 제1 가드링과 플로팅 제2 가드링을 가지고 쇼트키 다이오드 구조에 대한 성능 평가 결과이다.
도 4a 내지 4c는 BV 값이 30V일 경우 STI1 (X 값)의 변화에 따른 본 발명의 쇼트키 다이오드의 성능을 본 결과이다.
도 5a 내지 5c는 BV 값이 38V일 경우 STI1 (X 값)의 변화에 따른 본 발명의 쇼트키 다이오드의 성능을 본 결과이다.
도 6a 및 6b는 본 발명에 따른 다른 실시예의 플로팅 구조를 갖는 쇼트키 다이오드이다.
도 7a 내지 7c는 제3 가드링을 추가했을 때 본 발명의 쇼트키 다이오드 결과이다.
도 8a 내지 8c는 본 발명의 제1 가드링 및 주변 영역의 net doping 농도를 관찰한 결과이다.
도 9a 및 9b는 reference 쇼트키 다이오드와 본 발명의 플로팅 구조를 갖는 쇼트키 다이오드에 대한 성능 비교 결과이다.
도 10은 본 발명의 다른 예에 따른 복수의 플로팅 구조를 갖는 쇼트키 다이오드를 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, "제1 도전형" 및 "제2 도전형"이라는 용어는 P 또는 N 형과 같이 서로 반대되는 도전형을 가리키며, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 이하, 본 발명의 일실시예에서는 제1 도전형이 N형이고, 제2 도전형이 P형인 경우를 예시하여 설명한다.
이하, 일 실시예 및 본 발명의 실시예를 첨부한 도면들을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 기본 구성에 따른 쇼트키 다이오드를 도시한 단면도이다.
도 1을 참조하여 쇼트키 다이오드를 살펴보면, 기판(101)에 형성된 N형의 딥웰(deep NW, 102), 기판(101)에 형성되어 링 형태를 갖는 소자분리막(202), 상기 소자분리막(202)의 내측벽을 따라 상기 딥웰(102)에 형성된 P형 가드링(200), 상기 소자분리막(202)의 외측벽을 따라 상기 딥웰(102)에 형성된 N형의 웰(106), 상기 기판(101) 상에 형성되어 상기 딥웰(102) 및 상기 가드링(200)과 연결된 애노드전극(201) 및 상기 기판(101) 상에 형성되어 상기 웰(106)과 연결된 캐소드 전극(107)을 포함한다. 여기서, 가드링(200)의 일부는 상기 소자분리막(202) 내에 위치하게 된다.
상술한 기술은 기판 상부면을 기준으로 가드링의 깊이가 소자분리막의 깊이보다 작고, 웰의 깊이가 소자분리막의 깊이보다 크기 때문에 애노드 전극과 캐소드 전극 사이의 전류 경로가 증가하는 것을 방지하여 쇼트키 다이오드의 순방향 특성을 향상시키는 효과가 있다. 특히, 웰(106) 영역은 기판 표면에서 깊이방향으로 갈수록 불순물 도핑농도가 감소하도록 제1 불순물 영역(105), 제2 불순물 영역(104), 제3 불순물 영역(103)이 적층된 구조를 가짐으로써 쇼트키 다이오드의 순방향 특성을 향상시키는 효과가 있다. 또한, 이를 통해 항복 전압(내압)이 감소하는 것을 방지하는 효과가 있다.
다만, 상기 기술 구성에서 제시하고 있는 쇼트키 다이오드의 경우도 실질적으로는 항복 전압이 30V 보다 낮게 설정되어 현실적인 소자 응용에 있어 한계가 있다.
도 2a는 본 발명의 일 예에 따른 플로팅 구조를 갖는 쇼트키 다이오드를 도시한 상면도이다.
상기 애노드 전극(70)은 도 2a와 같이 사각형 모양으로 형성될 수도 있으며, 다른 실시예에서는 원형, 타원형, 마름모 또는 다각형의 형태로 형성될 수 있다.
여기서, 도 3에서는 애노드 전극(70)과 제1 가드링(30)이 중첩되는 영역을 나타내기 위해 제1 가드링(30)과 중첩되는 영역(70(30))과 중첩되지 않은 영역(70)을 + 라인(plus line)으로 구분하여 도시하였다.
P형 제1 가드링(30)은 상기 애노드 전극(70)과 전기적으로 연결되며 상기 애노드 전극(70)(또는, 딥웰의 중앙 영역)을 둘러싸도록 형성된다. 여기서, 상기 제1 가드링(30)은 상기 기판(10)의 상부면으로부터 일정 깊이로 형성될 수 있으며, 상기 제1 가드링(30)의 깊이 및 불순물 농도는 실시예에 따라 달리 적용될 수 있다.
도 2a에서는 상기 제1 가드링(30)이 사각형 모양으로 애노드 전극(70)의 하부 영역에 형성된 실시예를 도시하였으나, 이는 본 발명의 기술 구성을 용이하게 설명하기 위해 채택한 일 구성 형태에 불과하다. 즉, 상기 제1 가드링(30)은 딥웰(20)의 중앙 영역을 둘러쌀 수 있도록 변형 가능한 형태로 형성될 수 있다. 일 예로, 둥근 원형의 모양으로 형성될 수도 있으며, 모서리가 둥근 사각형 형태 등으로 형성될 수도 있다.
도 2b는 본 발명의 일 예에 따른 플로팅 구조를 갖는 쇼트키 다이오드를 도시한 도 2a의 A-A' 단면도이다.
도 2b에 도시된 바와 같이, 본 발명의 일 예에 따른 플로팅 구조를 갖는 쇼트키 다이오드는 기판(10)에 형성된 N형 딥웰(20); 상기 딥웰(20)의 중앙 영역을 둘러싸도록 형성된 P형 제1 가드링(30); 상기 제1 가드링(30)의 외부 영역에 형성되어 상기 제1 가드링(30)을 둘러싸도록 형성된 P형 제2 가드링(40); 상기 제2 가드링(40)의 외부 영역에 형성되어 상기 제2 가드링(40)을 둘러싸도록 형성된 N형 제1 웰 영역(50); 상기 제1 가드링(30) 및 제2 가드링(40)의 사이 영역 형성된 제1 소자분리막(60); 상기 제2 가드링(40) 및 웰 영역(50)의 사이 영역에 형성된 제2 소자분리막(62); 상기 기판(10)상에 형성되어 상기 딥웰(20) 및 상기 제1 가드링(30)과 전기적으로 연결된 애노드 전극(70); 및 상기 기판(10)상에 형성되어 상기 웰 영역(50)과 전기적으로 연결된 캐소드 전극(80)을 포함하며, 상기 제2 가드링(40)은 플로팅 상태인 것을 특징으로 한다. 여기서 제1 및 제2 가드링의 깊이는 모두 동일하다.
여기서 P형 제1 가드링(30)을 제1 PN 접합(30)으로 부를 수 있다. 또한 P형 제2 가드링(40)을 제2 PN 접합(40)으로 부를 수 있다. 그래서 다음과 같이도 표현할 수 있다. 기판 상에 형성된 애노드 전극(70) 및 캐소드 전극(80);상기 애노드 전극(70)과 전기적으로 연결된 제1 PN 접합(30);상기 캐소드 전극(80)과 전기적으로 연결된 제1 웰 영역(50);상기 애노드 전극(70) 및 캐소드 전극(80) 사이에 형성된 제2 PN 접합(40);상기 제1 PN 접합(30) 및 제2 PN 접합(40) 사이에 형성된 제1 소자 분리막(60);상기 제2 PN 접합(40) 및 제1 웰 영역(50) 사이에 형성된 제2 소자 분리막(62);을 포함하고,상기 제1 PN 접합 및 제2 PN 접합은 상기 제1 소자 분리막(60)의 하면과 접하며 형성되고, 상기 제2 PN 접합(40)은 전기적으로 플로팅 영역인 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드 구조를 갖는다. 여기서 제1 및 제2 PN 접합의 깊이는 모두 동일하다.
또한, 도 2b에 도시된 바와 같이, 상기 제1 가드링(30), 제2 가드링(40) 및 웰 영역(50)은 상기 소자분리막(60)보다 큰 깊이로 형성될 수 있다.
여기서, 상기 제1 가드링(30)은 상기 소자분리막(60)의 일부와 중첩되도록 형성될 수 있으며, 이로 인해 상기 제1 가드링(30)은 상기 소자분리막(60)의 측면 및 하부면의 일부와 접촉하도록 형성될 수 있다.
본 발명에서는 플로팅 상태란, 애노드 전극(70) 또는 캐소드 전극(80)과 전기적으로 연결되지 않은 상태를 의미한다. 또한 본 발명에서 제2 가드링의 Floating region은 접지와도 연결된 region 이 아니다. P형의 제2 가드링(40)이 N형 딥웰 영역(20)으로 모두 둘러싸여 있다. 그래서 N형 딥웰(20) 과 P형의 제2 가드링(40)은 제2 PN 접합을 형성한다. 제1 가드링도 마찬가지로 N형 딥웰과 제1 PN 접합을 형성한다. 두개의 PN 접합이 각각 형성되는데, 이는 1개만 있을 때보다 항복 전압을 올리는데 유리하다. 역전압(reverse bias) 상태에서 제1 PN 접합만 있을 경우, 제1 가드링 영역에 electric field distribution 에 대해 많은 load 가 걸린다. 그러나 제2 PN 접합이 존재하면, 그 load가 분산된다. PN 접합에 의해 reverse bias 상태에서 depletion 영역이 형성되는데, 제1, 제2 PN에 의해 depletion 영역이 커진다. 그에 따라 depletion 영역에 의한 voltage drop 을 많이 유도할 수 있다. 이는 곧 electric field 가 완화된다는 의미이므로, 본 발명의 쇼트키 다이오드는 높은 항복 전압을 갖게 할 수 있다는 것이다.
여기서 제2 도전형의 플로팅(floating) 제2 가드링이 많을수록 항복전압을 증가할 수 있다. 도 2b에서는 하나의 제2 도전형의 플로팅(floating) 제2 가드링만 도시했지만, 제1 가드링과 제1 도전형의 웰 영역(50) 사이에는 복수의 플로팅(floating) 제2 가드링을 배치할 수 있다.
Floating region도 anode/cathode 전압에 영향을 받을 수 있다. Floating guard region(40)의 potential 변화는 Ground guard region 보다 더 작다. 따라서 floating guard region(40)은 쇼트키 장벽 다이오드(Schottky barrier diode, 줄여서 SBD)의 breakdown voltage를 높이는 역할을 한다.
또한, 도 2b에 도시된 바와 같이, 상기 제1 가드링(30) 및 제2 가드링(40)의 P+ 고농도 도핑 영역(31, 41), 웰 영역(50)의 N+ 고농도 도핑 영역(51)은 상기 소자분리막(60)보다 작은 깊이로 형성될 수 있다.
상기 기판(10)으로는 실리콘 기판 등 다양한 반도체 기판이 적용될 수 있으며, 바람직하게는 P형 불순물로 도핑된 기판이 적용될 수 있다. 여기서 상기 기판(10)의 불순물 농도는 1.0E14 - 1E16 cm-3로 형성될 수 있다. N형 딥웰(20)은 상기와 같은 기판(10)상에 형성된다. 여기서 상기 N형 딥웰(20)의 불순물 농도는 1E11 - 1E17 cm-3로 형성될 수 있다.
도 2b에 도시된 바와 같이, 상기 딥웰(20)의 중앙 영역에는 애노드 전극(70)이 형성되어 상기 딥웰(20) 및 이후 설명할 제1 가드링(30)과 전기적으로 연결된다. 보다 구체적으로, 상기 딥웰(20)의 중앙 영역의 상부면에 상기 애노드 전극(70)이 형성된다. 상기 애노드 전극(70)으로는 금속실리사이드막이 적용될 수 있으며, 일 예로 코발트 실리사이드, 티타늄 실리사이드 중 선택되는 어느 하나 이상으로 구성될 수 있다.
상기 제1 가드링(30)은 제1 도핑 영역과 제2 도핑 영역으로 나눌 수 있다. 제1 및 제2 도핑 영역의 농도는 서로 다를 수 있다. 제1 도핑 영역은 고농도 도핑 영역으로서 기판의 상부면에 접촉하도록 형성된 P+ 고농도 도핑 영역(31) 이다. 제2 도핑 영역은 저농도 도핑 영역으로서 상기 P+ 고농도 도핑 영역(31)의 하부면을 감싸도록 형성된 P형 웰(32);을 포함할 수 있다. P+ 고농도 도핑 영역(31)의 농도는 P형 웰(32)보다 높다. 제1 영역은 고농도 도핑 영역을 사용함으로 인해 애노드 전극 물질인 실리사이드 물질과 샤키 컨택을 형성하는데 유리하다. 그리고 제2 도핑 영역(32)의 농도는 제1 도핑 농도보다 낮게 설정되는데, 1 order 이상 낮다. 제2 도핑 영역(32)이 존재함으로 인해, 제2 도핑 영역(32)이 없는 경우에 비해, 역전압이 걸린 상태에서 보다 많이 depletion 영역을 확보할 수 있다고 본다. 여기서, 제1 가드링(30)과 제2 가드링(40)의 각 영역을 구분하기 위해 서로 다른 도면 부호를 사용하여 표시한다.
도 2b에 도시된 바와 같이, 상기 제1 가드링(30)의 P+ 고농도 도핑 영역(31)은 상기 제1 가드링(30)의 P형 웰(32) 내에 형성될 수 있다. 다시 말해, 상기 제1 가드링(30)의 P+ 고농도 도핑 영역(31)의 모든 영역은 상기 제1 가드링(30)의 P형 웰(32)과 중첩되도록 형성될 수 있다.
P형 제2 가드링(40)은 상기 제1 가드링(30)의 외부 영역에 형성되어 상기 제1 가드링(30)을 둘러싸도록 형성된다. 상기 제2 가드링(40) 또한 제1 가드링(30)과 같이 사각형 모양으로 형성될 수도 있으며, 다른 실시예에서는 원형, 타원형, 마름모 또는 다각형의 형태로 형성될 수 있다.
또한, 상기 제2 가드링(40)은 상기 제1 가드링(30)과 같이, 상기 제1 가드링(30)은 제1 도핑 영역과 제2 도핑 영역으로 나눌 수 있다. 제1 및 제2 도핑 영역의 농도는 서로 다를 수 있다. 제1 도핑 영역은 고농도 도핑 영역으로서 P+ 고농도 도핑 영역(41) 이다. 제2 도핑 영역은 저농도 도핑 영역으로서, 상기 고농도 도핑 영역(41)의 하부면을 감싸도록 형성된 P형 웰(42)을 포함할 수 있다. 여기서, P+ 고농도 도핑 영역(41)의 도핑 영역은 P형 웰(42) 영역보다 높다. 상기 제2 가드링(40) 구조에서 제1 도핑 영역을 제외하고 제2 도핑 영역만 형성할 수도 있다.
또한, 상기 제2 가드링(40)의 P+ 고농도 도핑 영역(41)은 P형 웰(42)안에 형성된다 상기 제2 가드링(40) 상에 실리사이드 물질이 형성해도 되고 또는 그렇지 않아도 된다. 제 2 guard ring은 floating 상태에 있으므로 silicide 물질을 위에 형성해도 된다. 즉, floating guard ring 위의 silicide는 Schottky diode의 electrical characteristics에 영향을 주지 않는다.
N형 제1 웰 영역(50)은 상기 제2 가드링(40)의 외부 영역에 형성되어 상기 제2 가드링(40)을 둘러싸도록 형성된다. 여기서, 상기 웰 영역(50)은 도 2a에 도시된 바와 같이, 사각형 모양으로 형성될 수도 있으며, 제1 가드링(30) 또는 제2 가드링(40)의 모양에 따라 원형, 타원형, 마름모 또는 다각형의 형태로 형성될 수 있다.
상기 웰 영역(50)의 상부면에는 캐소드 전극(80)이 형성된다. 다시 말해, 상기 캐소드 전극(80)은 상기 기판(10)상에 형성되어 상기 웰 영역(50)과 전기적으로 연결되도록 형성된다. 여기서, 상기 캐소드 전극(80)은 코발트 실리사이드, 티타늄 실리사이드, 알루미늄 중 선택되는 어느 하나 이상으로 구성될 수 있다.
상기 웰 영역(50)은, 상기 캐소드 전극(80)과 전기적으로 연결되어 상기 기판(10)의 상부면에 접촉하도록 형성된 N+ 고농도 도핑 영역(51) 및 상기 N+ 고농도 도핑 영역(51)의 하부면을 감싸도록 형성된 N형 웰(52);을 포함할 수 있다. 여기서, 상기 N+ 고농도 도핑 영역(51)의 불순물 농도는 상기 N형 웰(52)의 불순물 농도보다 크게 형성되며, 상기 N형 웰(52)의 불순물 농도는 상기 딥웰(20)의 불순물 농도보다 크게 형성될 수 있다. 즉, 불순물 농도의 크기는 N+ 고농도 도핑 영역(51) > N형 웰(52) > N형 딥웰(20)과 같이 나타낼 수 있다.
상기와 같이 형성된 제1 가드링(30), 제2 가드링(40), 웰 영역(50) 각각의 사이 영역에는 소자분리막(60)이 형성된다. 여기서, 상기 소자분리막(60)은 STI(Shallow Trench Isolation) 공정을 통해 형성될 수 있다. 바람직하게는, 상기 소자 분리막(60)은 제1 가드링(30), 제2 가드링(40), 웰 영역(50)과 같은 모양으로 형성될 수 있다. 일 예로, 도 3에 도시된 바와 같이, 사각형 모양의 링(Ring) 형태로 형성될 수 있다.
상기 소자분리막(60)에 의해 제1 가드링(30), 제2 가드링(40), 웰 영역(50)은 각각 전기적으로 분리된다. 제1 가드링(30)은 애노드 전극(70)에 의해 애노드 전압을 인가받게 된다. 웰 영역(50)은 캐소드 전극(80)에 의해 캐소드 전압을 인가받게 된다. 상기 제2 가드링(40)은 상기 제1 가드링(30) 및 웰 영역(50)과 전기적으로 분리된다.
이에, 본 발명에서는 상기 분리(isolation) 상태인 제2 가드링(40)을 플로팅(Floating) 상태로 형성한다. 여기서, 플로팅 상태란, 애노드 전극(70) 또는 캐소드 전극(80)과 전기적으로 연결되지 않은 상태를 의미한다.
본 발명에 따른 플로팅 구조를 갖는 쇼트키 다이오드는 이와 같이 애노드 전극(70) 및 캐소드 전극(80) 사이 영역에 가드링을 형성하고 상기 가드링을 플로팅 상태로 구성함으로써 reference 기술 대비 항복 전압을 크게 형성할 수 있으며, 바람직하게는 30V 이상의 항복 전압을 얻을 수 있다.
도 3a, 3b는 이와 같이 본 발명의 non-플로팅 제1 가드링과 플로팅 제2 가드링을 가지고 쇼트키 다이오드 구조에 대한 성능 평가 결과이다.
도 3a는 쇼트키 다이오드 면적을 바꿔가면서, reverse 상태에서 측정한 Ir-Vr 결과이다. 여러 면적에 따라 역전압(reverse bias) 에 따른 Anode current 를 나타낸 것이다. 0 => -30 V로 갈수록 Anode current 가 증가하다가 -30 V에서 anode current 가 증가한 것을 볼 수 있다. 즉, 항복 전압이 -30 V라는 것이다. 거의 모든 면적이 -30 V근처에서 항복 전압이 발생하고 있다. 또한 3*3 um2 에 대해 leakage current 를 보면, reverse bias voltage, Vr=20V에서 26.7 E-12 A/um 임을 알 수 있다. 매우 낮은 leakage current 를 보이고 있는 것이다.
도 3b는 쇼트키 다이오드 면적을 바꿔가면서 forward 상태에서 측정한 If-Vf 결과이다. forward bias 에서 Anode current 변화를 본 것이다. 면적이 증가할 수도록 current 값이 커짐을 알 수 있다. 3*3 um2 에 대해서 측정한 결과를 보면, anode voltage 값이 0.4 V에서 이미 forward anode current IF=3 uA/um 값을 보이고 있다. 원하는 목표치를 달성하고 있는 것이다. 제1 가드링 또는 제2 가드링이 존재함으로 인해 IF 값에는 큰 영향이 없는 것을 알 수 있다. 이로써, 제1 가드링과 제2 가드링이 있는 쇼트키 다이오드에서, IF, BV, Leakage 를 모두 만족하고 있으며, 최소 면적이 3*3 um2 은 되어야 IF, BV, Leakage 를 만족할 수 있음을 알 수 있다.
상기 제2 가드링(40) 및 웰 영역(50)은, 상기 제1 가드링(30)과 마찬가지로, 상기 소자분리막(60)의 측면과 접촉하도록 형성될 수 있다. 즉, 상기 제2 가드링(40) 및 웰 영역(50)은 확산에 의해 상기 소자분리막(60)의 하부면과는 접촉한다. 또한, 도 2b에 도시된 바와 같이, 상기 제1 가드링(30) 및 제2 가드링(40) 간 이격 거리에 따라 항복전압 값에 영향을 준다.
도 4a, 4b, 4c는 BV 값이 30V일 경우, STI1 (X 값)의 값에 따른 본 발명의 쇼트키 다이오드의 성능을 본 결과이다. 여기서 STI1 은 전체 STI 소자 분리막(60)의 너비에서 제1 가드링(40)과 소자 분리막 (60)과 중첩되는 부분을 제외한 너비(STI1)를 말한다.
도 4a는 X값은 1.35um 일 때 Impact ionization rate contour 이다. 진한 부분(400)이 Impact ionization rate 이 높은 부분이다. 그 부분이 electron-hole pair 가 많이 발생하는 지점이다. Electric field 가 강하게 걸려 있을 경우, Electron-hole pair 가 많이 발생한다. 그래서 Impact ionization rate 이 높은 지점일수록 breakdown point 가 잘 일어 날 수 있는 부분이다. P형 웰로 이루어진 GR#1 (30)을 소자 분리막 코너 부분에 배치할 경우, electric field 를 완화시키는 역할을 한다. 소자 분리막이 있는 경우, 일반적으로 bottom corner 부분이 electric field 가 강하게 걸린다. 왜냐하면 그 STI bottom corner 모양에 의해 그 부분에 electric field 가 집중하기 때문이다. 그런데 도 4a와 같이 P형 도펀트로 이루어진 GR#1(제1 가드링, 30)을 배치하면, electric field 가 그 부분에 집중되지 않고 분산이 일어나다. 그래서 Impact ionization rate 이 바뀐다. 도 4a에 도시된 바와 같이 Impact ionization rate 이 가장 높은 부분(400)이 STI 소자 분리막(60) 하면(bottom surface) 으로 이동한 것을 볼 수 있다. STI 소자분리막(60) 하면에 있기 때문에 더 높은 전압을 걸어야 항복(breakdown)이 일어나게 된다. 그래서 GR#1 을 배치하면, 없을 경우에 비해 항복전압이 증가하는 것이다.
또한 여기서 플로팅 제2 가드링(GR#2, 40)에 의해 BV 개선에 도움이 되고 있다. 즉, 제2 가드링(GR#2, 40)에 의해 depletion 영역(300)이 캐소드 방향으로 더 확장되었으며, 이로 인해 국부적으로 강한 electric field 형성하는 것을 막아주고 있다. 상기 제1 가드링 (또는 제1 접합, GR#1, 30)및 제2 가드링 (또는 제2 PN 접합, GR#2, 40)에 의해 항복 전압 지점이 상기 제1 소자 분리막(60)의 에지 영역에서 멀어지도록 하는 것을 특징으로 한다.
도 4b는 역전압(reverse bias) 에 따른 Anode current 를 나타낸 것이다. 0 => -30 V로 갈수록 Anode current 가 증가하다가 -30 V에서 anode current 가 증가한 것을 볼 수 있다. 즉, 항복 전압이 30 V라는 것이다.
도 4c는 forward bias 에서 Anode current 변화를 본 것인데, anode voltage 값이 0.4 V에서 이미 forward anode current IF=3 uA/um 값을 보이고 있다. 원하는 목표치를 달성하고 있는 것이다. 제1 가드링 또는 제2 가드링이 존재해도 IF 값에는 큰 영향이 없는 것을 알 수 있다.
도 5a, 5b, 5c는 BV 값이 38V일 경우, STI 1 (X 값)의 변화에 따른 본 발명의 쇼트키 다이오드의 성능을 본 결과이다.
도 5a는 X값은 0.8um 일 때 Impact ionization rate contour 이다. Non-floating 제1 가드링(GR#1, 30)과 floating 제2 가드링(GR#2, 40) 간격이 더 좁아진 결과이다. 이로 인해 점선으로 표시된 depletion region (300)이 X값이 1.35 um 값일 때보다 더 기판 아래 방향으로 연장이 되었다. depletion region 깊이가 2.5 um 수준으로 더 증가하였다. Depletion region 면적이 더 증가하였다. 또한 진한 부분(400)이 Impact ionization rate 이 높은 부분인데, 그 부분이 STI 하면에서 있지 않고, STI edge corner 에서 더 멀리 떨어져 있는 것을 볼 수 있다. 더 멀리 떨어질수록 BV는 증가한다. 한편, 흰색 선(310, 320)이 각각의 PN 접합 경계를 나타내고 있다. 여기서 제1 가드링과 제2 가드링의 PN 접합 영역의 경계선(310,320)이 서로 붙지 않음을 알 수 있다. 붙어 버리면 더 이상 플로팅 제2 가드링이 될 수 없다.
도 5b는 역전압(reverse bias) 에 따른 Anode current 를 나타낸 것이다. 0 => -38 V로 갈수록 Anode current 가 증가하다가 -38 V에서 anode current 가 증가한 것을 볼 수 있다. 즉, 항복 전압이 38 V라는 것이다. 간격을 좁힘으로써, BV 값이 30V 에서 38V로 증가한 것이다.
도 5c는 forward bias 에서 Anode current 변화를 본 것인데, anode voltage 값이 0.4 V에서 이미 forward anode current IF=2.7 uA/um 값을 보이고 있다. 원하는 목표치를 달성하고 있는 것이다. 제1 가드링 또는 제2 가드링이 존재해도 IF 값에는 큰 영향이 없는 것을 알 수 있다.
이와 같이 STI1 의 폭은 쇼트키 다이오드의 항복 전압에 영향을 미치는 수치 값이다. STI1 의 폭이 넓을수록 제1 가드링과 제2 가드링 사이의 간격이 좁아짐을 의미하고, 그렇게 함으로써 더 높은 항복전압을 얻을 수 있다. 그러나 간격이 너무 좁아지면, 두개의 guard ring 이 붙을 수 있기 때문에 그렇게 되지 않도록 설계해야 한다. 앞에서 예를 든대로 X값이 0.8um 또는 1.38um 에 대해 전체 폭은 1.8um 또는 2.38um이 된다. 왜냐하면 왼쪽 남은 거리를 1um 로 고정했기 때문이다. 그래서 계산해 보면, 0.8/1.8=0.44, 1.38/2.38=0.57 이다. 그래서 항복 전압을 유지하기 위해서, 상기 STI1 의 폭(X)은 전체 폭의 약 40-60%가 적합하다. 실시예에 따라 상기 X 값은 전체 isolation의 너비 또는 폭의 절반(50%)보다도 작은 값으로 설정될 수 있다. 여기서 제2 가드링(PW, 40)이 제1 소자 분리막(60)과 중첩되는 길이는 STI1의 폭(X)보다 작다. 그래서 제2 PN 접합(40) 또는 제2 가드링(PW, 40)이 상기 제1 소자 분리막(60)과 중첩되는 길이는 상기 제1 소자 분리막의 전체 폭 대비 10 내지 60%인 것이 바람직하다. 여기서 중첩은 제1 소자 분리막(60)의 하면(bottom surface)과 플로팅 제2 가드링(40)과 중첩되는 것을 말한다.
제1 소자 분리막(60)의 하면에서 제1 가드링(30)과 제2 가드링(40)은 서로 가까워 질수록 항복전압은 증가한다. 그러나 서로 만나지 않는다. 앞에서 언급한 것처럼, 서로 만나게 되면 제2 가드링(40)의 플로팅 효과가 사라진다.
도 6a 및 6b는 본 발명에 따른 다른 실시예의 플로팅 구조를 갖는 쇼트키 다이오드이다. 도 6a 및 도 6b와 같이 변형된 실시예로 구성될 수 있으며, 이에 대해서는 각 도면을 통해 상세히 설명한다.
도 6a에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 플로팅 구조를 갖는 쇼트키 다이오드는 도 2b와 달리 딥웰 영역의 중앙 영역에 적어도 하나 이상의 가드링이 추가적으로 형성될 수 있다. 이하, 설명의 편의상 상기 가드링은 제3 가드링(90)이라 명명한다.
여기서, 상기 제3 가드링(GR#3, 90)은 상기 제1 가드링(30)의 내부 영역에 적어도 하나 이상이 형성될 수 있다. 여기서, 상기 제3 가드링(90)은 애노드 전극(70)과는 전기적으로 연결되지 않도록 형성되며, 상기 제2 가드링(40)과 같이 플로팅 상태로 형성된다. 이를 위해, 상기 제3 가드링(90)이 형성된 기판(10)의 상부면에는 애노드 전극(70)이 형성되지 않는다.
이와 같은 제3 가드링(90)은 도 6a와 같이 2개의 영역으로 형성되거나, 도 6b와 같이 일정 불순물 농도로 형성된 단일의 영역으로 형성될 수 있다. 구체적으로, 도 6b에 도시된 바와 같이, 상기 제3 가드링(90)은 기판의 상부면에 접촉하며 고농도의 P형 불순물로 형성된 제1 영역(91); 및 상기 제1 영역(91)의 하부 영역을 감싸며 상기 제1 영역(91)의 불순물 농도보다 작은 불순물 농도로 형성된 제2 영역(92);을 포함하도록 형성될 수 있다. 또는, 도 6b에 도시된 바와 같이, 상기 제3 가드링(90)은 일정 범위의 불순물 농도를 갖는 단일의 P형 도핑 영역(90)으로 형성될 수 있다.
상기 제3 가드링(90)은 도 6a, 6b에 도시된 바와 같이, 제1 가드링(30) 및 제2 가드링(40)과 동일한 깊이로 형성될 수 있으며, 상기 제3 가드링(90)의 깊이는 플로팅 구조를 갖는 쇼트키 다이오드의 목표 스펙에 따라 달리 설정될 수 있다.
이와 같이 본 발명에 따른 플로팅 구조를 갖는 쇼트키 다이오드 내 딥윌 영역의 중앙 영역에 하나 이상의 제3 가드링(90)을 추가하게 되면, 효과적으로 항복 전압을 향상시킬 수 있다. 뿐만 아니라 높은 IF 값을 확보할 수 있다.
제3 가드링에 의해 Deep NW(20) 사이에 PN 접합(30, 40, 90)이 적어도 3개 이상 형성하게 되었다. 제1 가드링(30)에 의한 제1 PN 접합(30), 제2 가드링에 의한 제2 PN 접합(40), 제3 가드링에 의한 제3 PN 접합(90)이 형성됨을 의미한다. PN 접합(30,40,90)에 의해 reverse bias 상태에서 depletion 영역(300)이 더 많이 증가한다. 이는 곧 BV 증가를 의미한다. 제3 가드링(90)에 의해 항복전압이 더 증가한다. 그 이유는 도 7a,7b,7c에서 설명하고자 한다.
도 7a, 7b, 7c는 제3 가드링(90)을 추가했을 때 본 발명의 쇼트키 다이오드 결과이다.
도 7a는 제3 가드링(90)을 추가했을 때 Impact ionization rate contour 이다. 여기서 제1 가드링(30)과 소자분리막(60)과 중첩되는 너비 또는 폭을 나타내는 PW1 값이 0.6-1.6um 을 가질 때 결과이다. Non-floating 제1 가드링(GR#1, 30)과 floating 제2 가드링(GR#2, 40) 뿐만 아니라, floating 제3 가드링(GR#3, 90)을 추가했을 때 depletion region (300)이 더 기판 방향으로 연장이 되었다. 이는 Depletion region (300)의 깊이와 면적이 더 증가하였음을 의미한다. 또한 진한 부분(400)이 Impact ionization rate 이 높은 부분인데, 그 부분이 제1 STI 소자 분리막 (60) 하면에서 있지 않고, 제2 가드링(GR#2, 40)의 오른쪽 아래로 이동하였다. 제2 STI 소자 분리막 (62) 하면에 존재한다. 이는 STI edge corner 에서 매우 멀리 떨어져 있는 것을 볼 수 있다. 더 멀리 떨어질수록 BV는 증가한다. 한편, 흰색 선(310, 320, 330))이 각각의 PN 접합 경계를 나타내고 있다. 여기서 제1 가드링과 제2 가드링, 제3 가드링의 PN 접합 영역의 경계선(310, 320, 330)이 서로 붙지 않음을 알 수 있다. 붙어 버리면 더 이상 플로팅 제2 및 제3 가드링이 될 수 없다.
도 7b는 역전압(reverse bias) 에 따른 Anode current 를 나타낸 것이다. 0 => -43 V로 갈수록 Anode current 가 증가하다가 -43 V에서 anode current 가 증가한 것을 볼 수 있다. 즉, 항복 전압이 43 V라는 것이다. 간격을 좁힘으로써, BV 값이 30V 에서 43V로 매우 증가한 것이다.
도 7c는 forward bias 에서 Anode current 변화를 본 것인데, anode voltage 값이 0.4 V에서 이미 forward anode current IF=1.57 uA/um 값을 보이고 있다. 원하는 목표치를 달성하고 있는 것이다. 제1 가드링 또는 제2 가드링 뿐만 아니라, 제3 가드링이 존재해도 IF 값에는 큰 영향이 없는 것을 알 수 있다.
여기에는 도시하지 않았지만, 제3 가드링 구조에서 PW 위에 P+를 형성한 경우, 모두 비슷한 BV, IF값을 보였다. 이는 BV, IF값이 P+에 대해서 독립적임을 말해 준다. 그러니깐 P+ 가 없고, PW만 있어도 문제는 없다는 것이다.
도 8a, 8b, 8c는 본 발명의 제1 가드링(30) 및 주변 영역의 net doping 농도를 관찰한 결과이다.
도 8a는 제3 가드링(90)이 추가된 플로팅 구조를 갖는 쇼트키 다이오드의 net doping 농도 contour 이다. 도면에서 X-X'는 N형 딥웰(20) 의 농도 프로파일을 제 1 가드링(30)과 제3 가드링(90)사이에 존재하는 N형 딥웰(20)을 수직으로 자른 면이다. 반면에서 Y-Y'는 제1 가드링(30)의 농도 프로파일을 보기 위해서 제1 가드링(30)부터 시작해서 N형 딥웰(20)을 가로지르는 선이다. 제2 가드링(40)의 농도 프로파일은 제1 가드링(30)의 농도 프로파일과 같아서 1군데에서 대표적으로 관찰하고자 하였다.
도 8b에 X-X'에 대한 N형 딥웰(20) 의 농도 프로파일을 나타냈다. N형 딥웰(20)의 농도는 약 1E16 cm-3 에서 시작해서 N형 딥웰(20) 와 P-substrate(10) 경계에서 2E14 cm-3 값을 보이고 있다. 포물선 모양으로 농도가 1 order 이상 떨어진다. 기판 표면에서부터 P-substrate(10)까지 거리는 7um 값을 갖는다.
도 8c는 Y-Y'에 대한 P+(31), PW(32), N형 딥웰(20)에 대한 농도 프로파일이다. 제1 가드링(30)의 농도는 1E16 내지 1E20 cm-3 범위를 갖는다. 제2 가드링(40)의 농도도 마찬가지로 1E16 내지 1E20 cm-3 범위를 갖는다. 왜냐하면 제1 가드링(30)과 같은 조건에서 형성되기 때문이다. 이 정도의 농도를 가질 때 높은 BV 값을 확보할 수 있었다.
도 9a, 9b는 reference 쇼트키 다이오드(conventional SBD)와 본 발명의 플로팅 구조를 갖는 쇼트키 다이오드에 대한 성능 비교이다. 먼저 도 9a에 도시된 바와 같이, 본 발명의 플로팅 구조를 갖는 쇼트키 다이오드가 항복 전압이 월등히 높아졌음을 알 수 있다. reference 쇼트키 다이오드(Fig.1 구조)은 22V가 한계였으나, 본 발명의 플로팅 구조를 갖는 쇼트키 다이오드(New SBD#1 and New SBD#2)는 그 이상의 38 내지 43 V까지 확보되었다. 이로써 본 발명의 쇼트키 다이오드의 항복 전압이 25 - 50 V 사이에 형성됨을 알 수 있다.
도 9b는 Forward bias 를 걸었을 때 IF 값이다. reference 쇼트키 다이오드와 본 발명의 플로팅 구조를 갖는 쇼트키 다이오드 모두 대등한 IF 값을 보이고 있다. 모두 만족한 결과를 보이고 있는 것이다.
도 10은 본 발명의 다른 예에 따른 복수의 플로팅 구조를 갖는 쇼트키 다이오드를 도시한 단면도이다.
도 10에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 멀티-플로팅 구조를 갖는 쇼트키 다이오드는 도 6a와 달리 딥웰 영역의 중앙 영역에 적어도 두개 이상의 가드링(90a,90b,90c)이 추가적으로 형성될 수 있다. 이하, 설명의 편의상 상기 가드링은 제3 가드링(90a,90b,90c))이라 명명한다. 여기서도 마찬가지로, 제3 가드링은 전기적으로 floating 가드링이다. 중앙 영역, 즉 애노드 전극 근처에 제3 가드링 수가 많을수록 보다 높은 항복전압을 얻을 수 있다.
본 발명을 한번 더 요약하면, 기판 상에 형성된 애노드 전극(70) 및 캐소드 전극(80);상기 애노드 전극(70)과 전기적으로 연결된 제1 PN 접합(30);상기 캐소드 전극(80)과 전기적으로 연결된 제1 웰 영역(50);상기 애노드 전극(70) 및 캐소드 전극(80) 사이에 형성된 제2 PN 접합(40);상기 제1 PN 접합(30) 및 제2 PN 접합(40) 사이에 형성된 제1 소자 분리막(60);상기 제2 PN 접합(40) 및 제1 웰 영역(50) 사이에 형성된 제2 소자 분리막(62);을 포함하고,상기 제1 PN 접합 및 제2 PN 접합은 상기 제1 소자 분리막(60)의 하면과 접하며 형성되고, 상기 제2 PN 접합(40)은 전기적으로 플로팅 영역인 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드 구조를 갖는다.
그래서 상기 제1 PN 접합과 상기 제2 PN 접합이 상기 제1 소자 분리막(60)과 중첩되는 길이는 서로 다를 수 있다. 또한 상기 제2 PN 접합이 상기 제1 소자 분리막(60)과 중첩되는 길이는 상기 제1 소자 분리막의 전체 폭 대비 40-60%인 것을 특징으로 한다. 또한 제2 PN 접합의 농도는 1E16 내지 1E20 cm-3 인 것을 특징으로 한다. 그래서 상기 제1 및 제2 PN 접합에 의해 항복 전압 지점이 상기 제1 소자 분리막의 에지 영역에서 멀어지도록 하는 것을 특징으로 한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
10: 기판 20: N형 딥웰(Deep NW)
30: 제1 가드링, 제1 PN 접합
31: P+ 고농도 도핑 영역 32: P형 웰
40: Floating 제2 가드링, 제2 PN 접합
41: P+ 고농도 도핑 영역 42: P형 웰
50: 웰 영역
51: N+ 고농도 도핑 영역 52: N형 웰
60: 소자 분리막 70: 애노드 전극
80: 캐소드 전극
90: Floating 제3 가드링, 제3 PN 접합
300: Depletion region
310: 제1 PN 경계면
320: 제2 PN 경계면
330: 제3 PN 경계면
400: Impact ionization rate 이 가장 높은 영역

Claims (15)

  1. 기판에 형성된 제1 도전형 딥웰;
    상기 딥웰의 중앙 영역을 둘러싸도록 형성된 제2 도전형의 비-플로팅(non-floating) 제1 가드링;
    상기 제1 가드링의 외부 영역에 형성되어 상기 제1 가드링을 둘러싸도록 형성된 적어도 하나 이상의 제2 도전형의 플로팅(floating) 제2 가드링;
    상기 제2 가드링의 외부 영역에 형성되어 상기 제2 가드링을 둘러싸도록 형성된 제1 도전형 제1 웰 영역;
    상기 제1 가드링 및 제2 가드링의 사이 영역, 상기 제2 가드링 및 제1 웰 영역의 사이 영역에 형성된 소자분리막;
    상기 기판상에 형성되어 상기 딥웰 및 상기 제1 가드링과 전기적으로 연결된 애노드 전극; 및
    상기 기판상에 형성되어 상기 제1 웰 영역과 전기적으로 연결된 캐소드 전극을 포함하고,
    상기 제2 가드링은 플로팅 상태인 플로팅 구조를 갖는 쇼트키 다이오드.
  2. 제 1항에 있어서,
    상기 제1 및 제2 가드링은,
    상기 소자분리막보다 깊게 형성되는 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  3. 제 1항에 있어서,
    상기 제1 및 제 2가드링은,
    상기 소자분리막의 측면 및 하부면의 일부와 접촉하도록 형성되는 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  4. 제 1항에 있어서,
    상기 제1 및 제2 가드링은, 각각,
    제1 도핑 영역 및 상기 제1 도핑 영역 아래에 제2 도핑 영역을 포함하고,
    상기 제1 및 제2 도핑 영역은 농도가 서로 다른 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  5. 제 4항에 있어서,
    상기 제1 도핑 영역은 고농도 도핑 영역이고,
    상기 제2 도핑 영역은 저농도 도핑 영역인 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  6. 제 1항에 있어서,
    상기 제1 및 제2 가드링의 깊이는 모두 동일한 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  7. 제 1항에 있어서,
    상기 애노드 전극은 하나로 연결된 복수의 애노드 전극으로 형성되며;
    상기 애노드 전극 사이에 적어도 하나 이상의 제2 도전형의 플로팅 제3 가드링;을 더 포함하는 플로팅 구조를 갖는 쇼트키 다이오드.
  8. 제 1항에 있어서,
    상기 애노드 전극은 하나로 연결된 복수의 애노드 전극으로 형성되며;
    상기 애노드 전극 사이에 적어도 하나 이상의 제2 도전형의 제3 가드링;을 더 포함하고,
    상기 제3 가드링의 상부면에는 상기 애노드 전극이 형성되지 않는 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  9. 기판 상에 형성된 애노드 전극 및 캐소드 전극;
    상기 애노드 전극과 전기적으로 연결된 제1 PN 접합;
    상기 캐소드 전극과 전기적으로 연결된 제1 웰 영역;
    상기 애노드 전극 및 캐소드 전극 사이에 형성된 제2 PN 접합;
    상기 제1 PN 접합 및 제2 PN 접합 사이에 형성된 제1 소자 분리막; 및
    상기 제2 PN 접합 및 제1 웰 영역 사이에 형성된 제2 소자 분리막;을 포함하고,
    상기 제1 PN 접합 및 제2 PN 접합은 상기 제1 소자 분리막의 하면과 접하며 형성되고,
    상기 제2 PN 접합은 전기적으로 플로팅 영역인 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  10. 제 9항에 있어서,
    상기 제1 PN 접합과 상기 제2 PN 접합이 상기 제1 소자 분리막과 중첩되는 길이는 서로 다른 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  11. 제 9항에 있어서,
    상기 제2 PN 접합이 상기 제1 소자 분리막과 중첩되는 길이는 상기 제1 소자 분리막의 전체 폭 대비 10 내지 60%인 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  12. 제 9항에 있어서,
    상기 제2 PN 접합의 농도는 1E16 내지 1E20 cm-3 인 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  13. 제 9항에 있어서,
    상기 제1 및 제2 PN 접합에 의해 항복 전압 지점이 상기 제1 소자 분리막의 에지 영역에서 멀어지도록 하는 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  14. 제 9항에 있어서,
    상기 제1 및 제2 PN 접합의 깊이는 모두 동일한 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
  15. 제 9항에 있어서,
    상기 쇼트키 다이오드의 항복 전압이 25 내지 50 V 인 것을 특징으로 하는 플로팅 구조를 갖는 쇼트키 다이오드.
KR1020150072155A 2015-05-22 2015-05-22 플로팅 구조를 갖는 쇼트키 다이오드 KR101872069B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020150072155A KR101872069B1 (ko) 2015-05-22 2015-05-22 플로팅 구조를 갖는 쇼트키 다이오드
US14/968,071 US9705010B2 (en) 2015-05-22 2015-12-14 Schottky diode having floating guard rings

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150072155A KR101872069B1 (ko) 2015-05-22 2015-05-22 플로팅 구조를 갖는 쇼트키 다이오드

Publications (2)

Publication Number Publication Date
KR20160137869A KR20160137869A (ko) 2016-12-01
KR101872069B1 true KR101872069B1 (ko) 2018-06-28

Family

ID=57326055

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150072155A KR101872069B1 (ko) 2015-05-22 2015-05-22 플로팅 구조를 갖는 쇼트키 다이오드

Country Status (2)

Country Link
US (1) US9705010B2 (ko)
KR (1) KR101872069B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200125185A (ko) 2019-04-26 2020-11-04 홍익대학교 산학협력단 항복전압 특성이 개선된 쇼트키 장벽 다이오드 및 그 제조방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9502585B2 (en) * 2015-04-17 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Schottky barrier diode and method of manufacturing the same
KR102424762B1 (ko) * 2016-09-23 2022-07-25 주식회사 디비하이텍 쇼트키 배리어 다이오드 및 그 제조 방법
US10056260B2 (en) * 2017-01-05 2018-08-21 Vanguard International Semiconductor Corporation Schottky diode with dielectrically isolated diffusions, and method of manufacturing the same
KR20180114685A (ko) * 2017-04-11 2018-10-19 삼성전자주식회사 쇼트키 다이오드 및 이를 포함하는 집적 회로
CN109148606B (zh) * 2017-06-28 2022-04-12 联华电子股份有限公司 高压元件
KR102303403B1 (ko) * 2017-09-29 2021-09-16 주식회사 키 파운드리 쇼트키 배리어 다이오드
US10418402B2 (en) * 2017-11-30 2019-09-17 Stmicroelectronics (Research & Development) Limited Near ultraviolet photocell
CN111261617B (zh) * 2019-01-30 2021-02-19 长江存储科技有限责任公司 具有垂直扩散板的电容器结构
US10896953B2 (en) 2019-04-12 2021-01-19 Globalfoundries Inc. Diode structures
TWI743818B (zh) * 2020-06-02 2021-10-21 台灣半導體股份有限公司 具有多保護環結構之蕭特基二極體
CN111697057B (zh) * 2020-06-09 2022-07-15 杰华特微电子股份有限公司 半导体结构及其制造方法
CN116093164B (zh) * 2023-04-07 2023-07-11 深圳市晶扬电子有限公司 一种带有浮岛型保护环的高压肖特基二极管
CN116093166B (zh) * 2023-04-10 2023-06-30 深圳市晶扬电子有限公司 一种具有快速开关切换速度的高压肖特基二极管

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763848B1 (ko) 2006-07-05 2007-10-05 삼성전자주식회사 쇼트키 다이오드 및 그 제조 방법
KR101212267B1 (ko) 2005-12-29 2012-12-14 매그나칩 반도체 유한회사 고전압 숏키 다이오드

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6635926B2 (en) * 2000-08-30 2003-10-21 Shindengen Electric Manufacturing Co., Ltd. Field effect transistor with high withstand voltage and low resistance
EP1691407B1 (en) 2005-02-11 2009-07-22 EM Microelectronic-Marin SA Integrated circuit having a Schottky diode with a self-aligned floating guard ring and method for fabricating such a diode
KR20070070413A (ko) * 2005-12-29 2007-07-04 매그나칩 반도체 유한회사 전기적 특성이 향상된 쇼트키 배리어 다이오드
KR101097984B1 (ko) 2010-03-26 2011-12-23 매그나칩 반도체 유한회사 샤키 다이오드 및 그 제조방법
JP2013038329A (ja) * 2011-08-10 2013-02-21 Toshiba Corp 半導体装置
JP2014078689A (ja) * 2012-09-20 2014-05-01 Toshiba Corp 電力用半導体装置、および、電力用半導体装置の製造方法
JP6101183B2 (ja) * 2013-06-20 2017-03-22 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101212267B1 (ko) 2005-12-29 2012-12-14 매그나칩 반도체 유한회사 고전압 숏키 다이오드
KR100763848B1 (ko) 2006-07-05 2007-10-05 삼성전자주식회사 쇼트키 다이오드 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200125185A (ko) 2019-04-26 2020-11-04 홍익대학교 산학협력단 항복전압 특성이 개선된 쇼트키 장벽 다이오드 및 그 제조방법

Also Published As

Publication number Publication date
KR20160137869A (ko) 2016-12-01
US9705010B2 (en) 2017-07-11
US20160343881A1 (en) 2016-11-24

Similar Documents

Publication Publication Date Title
KR101872069B1 (ko) 플로팅 구조를 갖는 쇼트키 다이오드
KR102372117B1 (ko) 접합 장벽 쇼트키 정류기
US8338854B2 (en) TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US7863682B2 (en) SIC semiconductor having junction barrier Schottky diode
US9153575B2 (en) Semiconductor device
US20140167101A1 (en) Tvs with low capacitance & forward voltage drop with depleted scr as steering diode
US10868173B2 (en) Semiconductor device having an edge termination area with trench electrodes at different electric potentials, and method for manufacturing thereof
US9859383B2 (en) Schottky diode with reduced forward voltage
US20160027866A1 (en) Semiconductor device
US8421179B2 (en) Schottky diode with high antistatic capability
US9184255B2 (en) Diode with controllable breakdown voltage
US7768092B2 (en) Semiconductor device comprising a junction having a plurality of rings
US9343454B2 (en) Electrostatic discharge protection structure and fabrication method thereof
KR101490937B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
KR20140079027A (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
KR102430498B1 (ko) 쇼트키 다이오드를 갖는 전자 소자
CN112310228A (zh) 肖特基势垒二极管
US20150130014A1 (en) Fast recovery rectifier
US9748230B2 (en) Semiconductor apparatus having a trench Schottky barrier Schottky diode
US20160284872A1 (en) Schottky diode
JP2013175607A (ja) ショットキーバリアダイオード
US8704270B2 (en) Shockley diode having a low turn-on voltage
TWI566423B (zh) 接面位障蕭特基二極體
US11749758B1 (en) Silicon carbide junction barrier schottky diode with wave-shaped regions
KR20160116294A (ko) 쇼트키 다이오드

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant