KR101870749B1 - 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치 - Google Patents

계통연계형 싱글스테이지 플라이백 인버터의 제어 장치 Download PDF

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Abstract

본 발명은 계통연계형 싱글스테이지 플라이백 인버터에 전류불연속모드와 전류연속모드를 동시에 적용하여 출력파워를 조절하고 초고조파 왜곡률을 감쇄시킬 수 있도록 한 기술에 관한 것이다.
이러한 본 발명은 싱글 스테이지 플라이백 인버터부의 계통전원으로부터 센싱된 계통전압을 추적하여 플라이백 컨버터부의 전류와 상기 계통전원의 전압이 같은 위상을 가질 수 있도록 동기화시키고, 동기화된 출력전류와 기준 출력전류의 차이값인 에러전류에 비례하는 피드백전류와 한 주기의 에러값들에 대하여 다운 샘플링 및 업 샘플링을 수행하면서 업데이트한 러닝전류의 합산결과를 근거로 상기 싱글 스테이지 플라이백 컨버터부의 스위칭 소자들을 스위칭하기 위한 펄스폭변조신호의 듀티비를 산출하는 제어부를 구비하는 것을 특징으로 한다.

Description

계통연계형 싱글스테이지 플라이백 인버터의 제어 장치{CONTROL APPARATUS FOR GRID CONNECTED TYPE SINGLE STAGE FORWARD-FLYBACK INVERTER}
본 발명은 계통연계형 싱글스테이지 플라이백 인버터의 구동을 제어하는 기술에 관한 것으로, 특히 계통연계형 싱글스테이지 플라이백 인버터에 전류불연속모드와 전류연속모드를 동시에 적용하여 출력파워를 조절하고 초고조파 왜곡률을 감쇄시킬 수 있도록 한 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치에 관한 것이다.
계통연계형 싱글스테이지 플라이백 인버터는 태양광을 이용하여 전력을 생산하는 태양광 모듈과 같은 신재생 에너지원으로부터 발생한 직류전압을 교류전압으로 바꾸어 전력망에 공급하는 인버터의 일종으로서, 간단한 구조와 고효율을 갖는 특성이 있다.
도 1은 종래 기술에 의한 계통연계형 싱글스테이지 플라이백 인버터에 구비되는 싱글스테이지 플라이백 인버터부의 회로도로서 이에 도시한 바와 같이 계통연계형 싱글스테이지 플라이백 인버터부(100A)는 플라이백 컨버터부(110), 언폴딩 브릿지 회로부(120), 출력필터(130) 및 계통전원(140)을 포함한다.
플라이백 컨버터부(110)는 입력직류전원(VDC)을 정현파가 전파 정류된 형태의 전압으로 변환하여 출력한다. 이를 위해 플라이백 컨버터부(110)는 1차측 회로부와 2차측 회로부를 구비한다.
1차측 회로부는 입력직류전원(VDC)의 양측 입력단자의 사이에 연결된 입력커패시터(Cin), 상기 입력커패시터(Cin)를 통해 공급되는 입력전원을 스위칭하는 스위치(S1), 상기 스위치(S1)에 의해 스위칭되는 트랜스포머(T)의 일차코일(Np)을 구비한다. 스위치(S1)는 제어부(도면에 미표시)에 의해 스위칭 동작하여 입력직류전원(VDC)을 트랜스포머(T)의 2차측으로 전달하는 역할을 한다.
2차측 회로부는 상기 트랜스포머(T)의 이차코일(Ns) 및 다이오드(D)를 구비하여, 상기 스위치(S1)가 오프 상태일 때 상기 이차코일(Ns)을 통해 공급되는 교류전압(예: 정현파)을 전파 정류된 형태의 전압으로 변환하는 역할을 한다.
언폴딩 브릿지 회로부(120)는 상기 플라이백 컨버터부(110)로부터 공급되는 정현파가 전파정류된 형태의 전압을 교류전압으로 바꾸어 계통전원(140)에 연계시키는 역할을 한다. 이를 위해 상기 언폴딩 브릿지 회로부(120)는 상기 플라이백 컨버터부(110)의 출력단 사이에 직렬연결된 스위치(S2,S3),(S4,S5)를 각기 구비한다.
언폴딩 브릿지 회로부(120)에서 계통전원(140)에 정극성의 정현파가 인가될 때 스위치(S2)와 스위치(S5)가 온되고, 스위치(S3)와 스위치(S4)가 오프되어 정현파가 전파정류된 전압 중에서 반주기의 전압이 그대로 출력된다. 그러나 상기 계통전원(140)에 부극성의 정현파가 인가될 때는 스위치(S3)와 스위치(S4)가 온되고, 스위치(S2)와 스위치(S5)가 오프되어 상기 전파정류된 전압 중에서 나머지 반주기가 부극성 전압으로 변환되어 출력된다.
출력필터(130)는 상기 언폴딩 브릿지 회로부(120)로부터 출력되는 전압 및 전류의 리플을 감쇄시키는 역할을 한다. 이를 위해, 상기 출력필터(130)는 상기 언폴딩 브릿지 회로부(120)의 양측 출력단자 사이에 연결된 커패시터(Cf) 및 상기 커패시터(Cf)의 일측 단자와 계통전원(140)의 일측 단자 사이에 연결된 인덕터(Lf)를 구비하며, 상기 커패시터(Cf)의 타측 단자는 상기 계통전원(140)의 타측 단자에 연결된다.
계통연계형 싱글스테이지 플라이백 인버터는 신재생 에너지원에서 발생하는 직류전원의 전기 에너지를 온전히 전력망에 공급하기 위하여, 출력파워를 조절할 수 있는 수단을 구비하여야 한다. 또한 계통연계형 싱글스테이지 플라이백 인버터는 전력망의 품질을 해치지 않도록 일정치 이하의 전고조파 왜곡률을 가지고 있어야 한다. 이와 같은 출력파워 조절과 왜곡률 감쇄를 위해 계통연계형 싱글스테이지 플라이백 인버터는 제어 장치를 구비하게 되며, 이 제어 장치에는 주로 피드백(Feedback) 제어 방법과 피드포워드(Feedforward) 제어 방법이 적용된다.
계통연계형 싱글스테이지 플라이백 인버터의 동작모드에는 전류연속모드와 전류불연속모드가 있는데, 동일한 회로로 출력파워를 높이다 보면 필연적으로 동작모드가 전류불연속모드에서 전류연속모드로 변경된다.
도 2는 종래 기술에 의한 계통연계형 싱글스테이지 플라이백 인버터에 기준듀티 및 에러전류를 이용한 비례적분제어(Proportional- integral controller) 기법이 적용된 경우의 출력전류를 나타낸 그래프이다.
그런데, 종래 기술에 의한 싱글스테이지 플라이백 인버터는 전류연속모드에서 출력파워를 조절하거나 왜곡률을 감쇄하는데 어려움이 있어 부득이 전류불연속모드로만 동작하도록 설계되어 있다. 이로 인하여, 종래 기술에 의한 싱글스테이지 플라이백 인버터는 다룰 수 있는 출력파워의 범위가 제한되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 계통연계형 싱글스테이지 플라이백 인버터의 전류불연속모드와 전류연속모드에서 기준듀티 전압, 계통전원에 공급되는 출력전류와 기준전류의 차이에 해당되는 에러전류를 이용하여, 싱글 스테이지 플라이백 컨버터부의 스위칭 소자의 스위칭 동작을 제어하는 스위칭 제어신호의 듀티비를 결정할 수 있도록 하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치는 입력직류전원을 전파 정류된 형태의 전압으로 변환하는 플라이백 컨버터부 및 상기 플라이백 컨버터부로부터 공급되는 전파정류된 전압을 교류전압으로 바꾸어 계통전원에 연계시키는 언폴딩 브릿지 회로부를 구비한 싱글스테이지 플라이백 인버터부; 상기 계통전원으로부터 센싱된 계통전압을 추적하여 상기 플라이백 컨버터부의 전류와 상기 계통전원의 전압이 같은 위상을 가질 수 있도록 동기화시키고, 동기화된 출력전류와 기준 출력전류의 차이값인 에러전류에 비례하는 피드백전류와 한 주기의 에러값들에 대하여 다운 샘플링 및 업 샘플링을 수행하면서 업데이트한 러닝전류의 합산결과를 근거로 듀티비를 산출하는 제어부; 상기 듀티비가 반영된 펄스폭변조신호를 이용하여 상기 플라이백 컨버터부에 구비된 제1스위치의 스위칭 동작을 제어하는 스위치 게이트 드라이버; 및 상기 제어부에 의해 동기화된 기준듀티를 이용하여 생성된 펄스폭변조신호에 따라 상기 언폴딩 브릿지 회로부에 구비된 제2 내지 제5 스위치의 스위칭 동작을 제어하는 언폴딩 게이트 드라이버를 포함하는 것을 특징으로 한다.
본 발명은 계통연계형 싱글스테이지 플라이백 인버터의 전류불연속모드와 전류연속모드에서 기준듀티 전압, 계통전원에 공급되는 출력전류와 기준전류의 차이에 해당되는 에러전류를 이용하여, 싱글 스테이지 플라이백 컨버터부의 스위칭 소자의 스위칭 동작을 제어하는 스위칭 제어신호의 듀티비를 결정함으로써, 출력파워를 적절히 조절하고 초고조파 왜곡률을 줄일 수 있는 효과가 있다.
도 1은 종래 기술에 의한 싱글스테이지 플라이백 인버터부의 회로도이다.
도 2는 종래 기술에 의한 계통연계형 싱글스테이지 플라이백 인버터의 출력전류를 나타낸 그래프이다.
도 3은 본 발명의 실시예에 의한 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치의 블록도이다.
도 4는 도 3에서 비반복 제어부 및 반복학습 제어부의 상세 블록도이다.
도 5는 본 발명에 따른 다운샘플드 반복학습 제어방식이 적용된 계통연계형 싱글스테이지 플라이백 인버터의 출력전류를 나타낸 그래프이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 의한 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치의 블록도로서 이에 도시한 바와 같이 계통연계형 싱글스테이지 플라이백 인버터(100)는 싱글스테이지 플라이백 인버터부(100A) 및 제어장치부(100B)를 구비한다.
싱글스테이지 플라이백 인버터부(100A)는 플라이백 컨버터부(110), 언폴딩 브릿지 회로부(120), 출력필터(130) 및 계통전원(140)을 구비하여, 도 1과 동일하게 동작한다.
즉, 플라이백 컨버터부(110)는 입력직류전원(VDC)을 정현파가 전파 정류된 형태의 전압으로 변환하여 출력한다. 이를 위해 플라이백 컨버터부(110)는 1차측 회로부와 2차측 회로부를 구비한다.
1차측 회로부는 입력직류전원(VDC)의 양측 입력단자의 사이에 연결된 입력커패시터(Cin), 상기 입력커패시터(Cin)를 통해 공급되는 입력전원을 스위칭하는 스위치(S1), 상기 스위치(S1)에 의해 스위칭되는 트랜스포머(T)의 일차코일(Np)을 구비한다. 스위치(S1)는 제어부(220)에 의해 스위칭 동작하여 입력직류전원(VDC)을 트랜스포머(T)의 2차측으로 전달하는 역할을 한다.
2차측 회로부는 상기 트랜스포머(T)의 이차코일(Ns) 및 다이오드(D)를 구비하여, 상기 스위치(S1)가 오프 상태일 때 상기 이차코일(Ns)을 통해 공급되는 교류전압(예: 정현파 전압)을 전파 정류된 형태의 전압으로 변환하는 역할을 한다.
언폴딩 브릿지 회로부(120)는 상기 플라이백 컨버터부(110)로부터 공급되는 정현파가 전파정류된 형태의 전압을 교류전압으로 바꾸어 계통전원(vg)에 연계시키는 역할을 한다. 이를 위해 상기 언폴딩 브릿지 회로부(120)는 상기 플라이백 컨버터부(110)의 출력단 사이에 직렬연결된 스위치(S2,S3),(S4,S5)를 각기 구비한다.
언폴딩 브릿지 회로부(120)에서 계통전원(140)에 정극성의 정현파가 인가될 때 스위치(S2)와 스위치(S5)가 온되고, 스위치(S3)와 스위치(S4)가 오프되어 정현파가 전파정류된 전압 중에서 반주기의 전압이 그대로 출력된다. 그러나 상기 계통전원(140)에 부극성의 정현파가 인가될 때는 스위치(S3)와 스위치(S4)가 온되고, 스위치(S2)와 스위치(S5)가 오프되어 상기 전파정류된 전압 중에서 나머지 반주기가 부극성 전압으로 변환되어 출력된다.
출력필터(130)는 상기 언폴딩 브릿지 회로부(120)로부터 출력되는 전압 및 전류의 리플을 감쇄시키는 역할을 한다.
제어장치부(100B)는 제1저역필터(210A) 및 제2저역필터(210B), 제어부(220), 스위치 게이트 드라이버(230) 및 언폴딩 게이트 드라이버(240)를 구비한다.
제1저역필터(210A)는 계통전원(140)으로부터 센싱된 계통전압(vg)을 저역 필터링한다.
제2저역필터(210B)는 계통전원(140)으로부터 센싱된 출력전류(iLf)를 저역필터링한다.
제어부(220)는 상기 저역필터링된 계통전압과 출력전류를 공급받아 그 출력전류와 기준전류의 차이에 해당되는 에러전류를 구하고 이를 이용하여, 상기 플라이백 컨버터부(110)의 스위칭 동작을 제어하는 스위칭 제어신호의 듀티비를 결정한다.
이를 위해, 제어부(220)는 제1아날로그 디지털 변환기(221A) 및 제2아날로그 디지털 변환기(221B), 위상고정루프(PLL)(222), 라인주파수 스위칭부(223), 출력전류 계산부(224), 제1합산기(225A) 및 제2합산기(225B), 비반복(Non-iterative) 제어부(226), 메모리부(227), 반복학습 제어부(Iterative Learning Controller)(228) 및 펄스폭변조신호 발생기(PWM generator)(229)를 구비한다.
제1아날로그 디지털 변환기(221A)는 상기 제1저역필터(210A)에 의해 저역필터링된 아날로그의 계통전압(vg)을 디지털신호로 변환한다.
제2아날로그 디지털 변환기(221B)는 상기 제2저역필터(210B)에 의해 저역필터링된 아날로그의 출력전류(iLf)를 디지털신호로 변환한다.
위상고정루프(222)는 상기 제1아날로그 디지털 변환기(221A)를 통해 공급되는 디지털신호로 변환된 계통전압이 0V가 될 때를 추적하여 플라이백 컨버터부(110)의 전류와 계통전원(140)의 전압이 같은 위상을 가질 수 있도록 동기화 시켜주는 역할을 한다. 예를 들어, 상기 위상고정루프(222)는 노치 필터(notch filter)를 이용하여 60Hz의 신호를 추출한 후 에러값을 이용하여 계속적으로 위상값을 고정시키는 방식으로 동기화 기능을 수행할 수 있다.
라인주파수 스위칭부(223)는 상기 위상고정루프(222)로부터 공급되는 기준듀티전압을 소정 주파수(예: 50KHz)의 제1 삼각파형과 비교하여 그에 따른 듀티비를 갖는 펄스폭변조신호들을 출력한다.
출력전류 계산부(224)는 상기 위상고정루프(222)로부터 공급되는 전류로부터 출력전류 y(k)를 계산한다.
삭제
제1합산기(225A)는 상기 출력전류 계산부(224)로부터 공급되는 출력전류 y(k)와 기준 출력전류 y_d(k)의 차이값인 에러전류 e(k)를 구하여 출력한다.
비반복 제어부(226)는 제1합산기(225A)의 출력신호를 바탕으로 고정전류 uff(k) 및 피드백전류 ufb(k)를 출력한다. 이를 위해 비반복 제어부(226)는 공칭듀티전압 출력부(226A) 및 비례 제어기(proportional controller)(226B)를 구비한다.
공칭듀티전압 출력부(226A)는 도 4에서와 같이 계통연계형 싱글스테이지 플라이백 인버터(100)의 입출력전압 및 계통연계형 싱글스테이지 플라이백 인버터(100)의 파라메타에 따라 주기별로 고정된 고정전류 uff(k)를 출력한다.
비례 제어기(226B)는 도 4에서와 같이 상기 제1합산기(225A)에서 출력되는 에러전류 e(k)에 비례하는 피드백전류 ufb(k)를 출력하여 전류오차가 줄어들게 하는 역할을 한다.
메모리부(227)는 제1합산기(225A)에서 출력되는 에러전류 e(k)를 이용하여 한 주기의 에러값들을 저장한다. 반복학습 제어부(228)는 상기 메모리부(227)에 저장된 한 주기의 에러값들을 다운 샘플링(down-sampling) 및 업 샘플링(up-sampling)하여 업데이트(update)하고, 그 업데이트 결과에 따른 러닝전류 ui(k)를 출력한다. 공칭듀티전압 출력부(226A)는 싱글스테이지 플라이백 인버터부(100A)의 연속동작모드에서 원활하게 동작하지 않는데, 이때 반복학습 제어부(228)는 반복학습 과정을 통해 원하는 출력전류를 생성하는 역할을 한다.
이를 위해 반복학습 제어부(228)는 도 4에서와 같이 상기 한 주기의 에러값들을 다운 샘플링하는 다운샘플링부(228A), 상기 다운샘플링부(228A)에 의해 다운샘플링된 에러값들을 저장하는 한 쌍의 메모리(228B),(228C), 상기 한 쌍의 메모리(228B), (228C)에 저장된 에러값들을 대상으로 반복학습을 수행하여 원하는 출력전류를 생성하는 학습제어 연산부(228D) 및 상기 학습제어 연산부(228D)에서 출력되는 출력전류를 업 샘플링하여 상기 러닝전류 ui(k)를 출력하는 업샘플링부(228E)를 구비한다.
통상의 반복학습제어기 사용 시 학습과정에서 특히 초기에 에러가 순간적으로 커지는 문제가 발생한다. 이는 높은 한계 전압치를 갖는 전력반도체 소자를 사용하게 하며, 자연스럽게 전력반도체 소자의 드레인-소스 저항값이 높아져 회로의 전력변환효율이 낮아지는 단점이 있다. 따라서 반복학습제어기 사용시에 에러의 단조감소특성을 만족시키는 것은 매우 중요하다.
통상의 반복학습제어기는 이와 함께 동작하는 비례제어기의 이득값을 키워서 출력전류 에러의 단조감소특성을 만족시킬 수 있다, 하지만 연속전도모드에서 동작하는 싱글스테이지 플라이백 인버터부(100A)는 시스템의 동역학을 분석했을 때 매우 작은 값의 우반면 영점이 존재하며, 이로 인해 싱글스테이지 플라이백 인버터에서는 비례제어기의 이득값을 키울 수 없는 한계점이 있다. 이러한 한계점을 극복하기 위해서 상기 반복학습 제어부(228)에서 상기와 같이 다운샘플드 반복학습 제어를 수행하여, 에러의 단조감소특성이 만족되도록 하였다.
또한, 다운샘플드 반복학습 제어기는 통상의 반복학습제어기에 비해 더 적은 용량의 메모리를 이용해서 구현 가능하므로 회로 구성단가를 낮출 수 있는 장점이 있다.
제2합산기(225B)는 상기 공칭듀티전압 출력부(226A)로부터 공급되는 고정전류 uff(k), 비례 제어기(226B)로부터 공급되는 피드백전류 ufb(k) 및 반복학습 제어부(228)로부터 공급되는 러닝전류 ui(k)를 합산하여 그에 따른 합산전류 uc(k)를 출력한다. 여기서, 상기 고정전류 uff(k)는 기준듀티(Nominal duty)에 관련된 전류이다. 상기 제2합산기(225B)에 공급되는 상기 고정전류 uff(k), 피드백전류 ufb(k) 및 러닝전류 ui(k)를 상기와 같은 과정을 통해 각기 생성함으로써, 제어장치부(100B)를 싱글스테이지 플라이백 인버터부(100A)의 전류불연속모드와 전류연속모드에 동시에 적용하여 출력파워를 조절하고 초고조파 왜곡률을 감쇄시킬 수 있다.
펄스폭변조신호 발생기(229)는 상기 제2합산기(225B)로부터 공급되는 합산전류 uc(k)에 상응되는 펄스폭을 갖는 펄스폭변조신호를 출력한다.
스위치 게이트 드라이버(230)는 상기 펄스폭변조신호 발생기(229)에서 출력되는 상기 펄스폭변조신호를 적절히 가공하여 그에 따른 소정 주파수의 펄스폭변조신호(PWM1)를 상기 플라이백 컨버터부(110)의 스위치(S1)의 게이트에 출력한다. 이에 따라, 상기 스위치(S1)가 상기 펄스폭변조신호(PWM1)에 의해 스위칭 동작한다.
언폴딩 게이트 드라이버(240)는 상기 라인주파수 스위칭부(223)로부터 공급되는 상기 펄스폭변조신호들을 적절히 가공하여 그에 따른 소정 주파수(예: 50KHz)의 펄스폭변조신호(PWM2-PWM5)를 상기 언폴딩 브릿지 회로부(120)의 스위치(S2-S5)의 게이트에 출력한다. 이에 따라, 상기 스위치(S2-S5)가 상기 펄스폭변조신호(PWM2-PWM5)에 의해 스위칭 동작한다.
한편, 도 5는 본 발명에 따른 다운샘플드 반복학습 제어방식이 적용된 계통연계형 싱글스테이지 플라이백 인버터의 출력 전류를 나타낸 그래프이다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
100 : 계통연계형 싱글스테이지 플라이백 인버터
100A : 싱글스테이지 플라이백 인버터부
100B : 제어장치부 110 : 플라이백 컨버터부
120 : 언폴딩 브릿지 회로부 130 : 출력필터
140 : 계통전원 210A,210B : 저역필터
221A,221B:아날로그 디지털 변환기 222 : 위상고정루프
223 : 라인주파수 스위칭부 224 : 출력전류 계산부
225A : 제1합산기 225B : 제2합산기
226 : 비반복 제어부 226A : 공칭듀티전압 출력부
226B : 비례제어기 227 : 메모리부
228 : 반복학습 제어부 229 : 펄스폭변조신호 발생기
230 : 스위치 게이트 드라이버 240 : 언폴딩 게이트 드라이버

Claims (6)

  1. 입력직류전원을 전파 정류된 형태의 전압으로 변환하는 플라이백 컨버터부 및 상기 플라이백 컨버터부로부터 공급되는 전파정류된 전압을 교류전압으로 바꾸어 계통전원에 연계시키는 언폴딩 브릿지 회로부를 구비한 싱글스테이지 플라이백 인버터부;
    상기 계통전원으로부터 센싱된 계통전압을 추적하여 상기 플라이백 컨버터부의 전류와 상기 계통전원의 전압이 같은 위상을 가질 수 있도록 동기화시키고, 동기화된 출력전류와 기준 출력전류의 차이값인 에러전류에 비례하는 피드백전류와 한 주기의 에러값들에 대하여 다운 샘플링 및 업 샘플링을 수행하면서 업데이트한 러닝전류의 합산결과를 근거로 듀티비를 산출하는 제어부;
    상기 듀티비가 반영된 펄스폭변조신호를 이용하여 상기 플라이백 컨버터부에 구비된 제1스위치의 스위칭 동작을 제어하는 스위치 게이트 드라이버; 및
    상기 제어부에 의해 동기화된 기준듀티를 이용하여 생성된 펄스폭변조신호에 따라 상기 언폴딩 브릿지 회로부에 구비된 제2 내지 제5 스위치의 스위칭 동작을 제어하는 언폴딩 게이트 드라이버를 포함하되,
    상기 제어부는
    상기 계통전압이 0V가 될 때를 추적하여 상기 플라이백 컨버터부의 전류와 상기 계통전원의 전압이 같은 위상을 가질 수 있도록 동기화시키는 위상고정루프;
    상기 위상고정루프로부터 공급되는 전류로부터 출력전류를 계산하는 출력전류 계산부;
    상기 출력전류와 기준 출력전류의 차이값인 상기 에러전류를 구하는 제1합산기;
    상기 제1합산기의 출력신호를 바탕으로 고정전류와 피드백전류를 출력하는 비반복 제어부;
    한 주기의 에러값들을 다운 샘플링 및 업 샘플링하여 업데이트하고 그 업데이트 결과에 따른 러닝전류를 출력하는 반복학습 제어부;
    상기 고정전류, 상기 피드백전류 및 상기 러닝전류를 합산하여 그에 따른 합산전류를 출력하는 제2합산기; 및
    상기 합산전류를 바탕으로 상기 듀티비가 반영된 펄스폭변조신호를 생성하는 펄스폭변조신호 발생기를 구비한 것을 특징으로 하는 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 위상고정루프는
    목적한 주파수의 신호를 추출하기 위하여 노치 필터를 구비한 것을 특징으로 하는 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치.
  4. 제1항에 있어서, 상기 비반복 제어부는
    상기 고정전류를 출력하는 공칭듀티전압 출력부; 및
    상기 피드백전류를 출력하는 비례 제어기를 구비한 것을 특징으로 하는 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치.
  5. 제1항에 있어서, 상기 반복학습 제어부는
    상기 한 주기의 에러값들을 다운 샘플링하는 다운샘플링부;
    상기 다운샘플링부에 의해 다운샘플링된 에러값들을 저장하는 한 쌍의 메모리;
    상기 한 쌍의 메모리에 저장된 에러값들을 대상으로 반복학습을 수행하여 원하는 출력전류를 생성하는 학습제어 연산부; 및
    상기 학습제어 연산부에서 출력되는 출력전류를 업 샘플링하여 상기 러닝전류를 출력하는 업샘플링부를 구비한 것을 특징으로 하는 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치.
  6. 제1항에 있어서, 상기 제어부는
    상기 위상고정루프로부터 공급되는 기준듀티전압을 소정 주파수의 삼각파형과 비교하여 그에 따른 듀티비를 갖는 펄스폭변조신호들을 생성하고, 상기 펄스폭변조신호들을 상기 언폴딩 게이트 드라이버에 출력하는 라인주파수 스위칭부를 더 포함하는 것을 특징으로 하는 계통연계형 싱글스테이지 플라이백 인버터의 제어 장치.
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