KR101833849B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법을 제공한다. 엔모스 영역 및 피모스 영역을 포함하는 기판 상에 게이트 패턴을 형성하고, 게이트 패턴의 측벽 상에 스페이서 구조체를 형성하고, 게이트 패턴 및 스페이서 구조체에 의하여 노출된 피모스 영역의 노출된 기판에 리세스 영역을 형성할 수 있다. 리세스 영역에 기판위로 측벽의 일부가 노출된 압축 응력 패턴을 형성하고, 스페이서 구조체의 측벽 상에 마스크 산화막을 형성할 수 있다. 마스크 산화막은 압축 응력 패턴의 노출된 측벽 상에 형성될 수 있다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 향상된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 소자 및 그 제조 방법을 제공하는 데 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자의 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 엔모스 영역 및 피모스 영역을 포함하는 기판 상에 게이트 패턴을 형성하는 것, 상기 게이트 패턴의 측벽 상에 스페이서 구조체를 형성하는 것, 상기 게이트 패턴 및 상기 스페이서 구조체에 의하여 노출된 상기 피모스 영역의 노출된 기판에 리세스 영역을 형성하는 것, 상기 리세스 영역에 상기 기판위로 측벽의 일부가 노출된 압축 응력 패턴을 형성하는 것, 및 상기 스페이서 구조체의 측벽 상에 마스크 산화막을 형성하는 것을 포함하고, 상기 마스크 산화막은 상기 압축 응력 패턴의 상기 노출된 측벽 상에 형성될 수 있다.
일 실시예에 있어서, 상기 압축 응력 패턴의 상면은 상기 기판의 상면 보다 높고, 상기 압축 응력 패턴의 측벽은 상기 압축 응력 패턴의 상면으로부터 상기 게이트 구조체 방향으로 경사진(declined) 형상일 수 있다.
일 실시예에 있어서, 상기 마스크 산화막에 의하여 노출된 상기 기판 상에 금속-반도체 화합물층을 형성하는 것, 및 상기 마스크 산화막을 제거하는 것을 더 포함하고, 상기 마스크 산화막을 제거하는 것은 상기 마스크 산화막을 제 1 불화실리콘암모늄막으로 변화시키는 것, 상기 제 1 불화실리콘암모늄막을 승화시켜 제거하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 마스크 산화막을 상기 제 1 불화실리콘암모늄막으로 변화시키는 것은 NH3를 포함하는 소스 가스에 의하여 수행되고, 상기 소스 가스는 HF 또는 NF3 가스 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 불화실리콘암모늄막을 승화시켜 제거하는 것은 100~200℃에서 열처리 하는 것을 포함할 수 있다. 상기 승화 공정은 인시츄(in-situ)로 수행될 수 있다.
일 실시예에 있어서, 상기 스페이서 구조체는 상기 게이트 패턴의 측벽 상에 차례로 적층된 제 1 질화막 및 제 1 산화막을 포함하고, 상기 제 1 질화막은 상기 제 1 산화막의 측벽을 따라 연장하는 측벽부 및 상기 제 1 산화막의 하면을 따라 연장하는 바닥부를 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 불화실리콘암모늄막의 형성 시, 상기 제 1 산화막의 적어도 일부가 제 2 불화실리콘암모늄막으로 변화되는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 2 불화실리콘암모늄막의 적어도 일부는 상기 제 1 불화실리콘암모늄막의 제거 시 함께 제거될 수 있다.
일 실시예에 있어서, 상기 제 2 불화실리콘암모늄막의 일부는 상기 제 1 질화막 상에 잔존할 수 있다.
일 실시예에 있어서, 상기 스페이서 구조체를 형성하는 것은, 상기 게이트 패턴과 상기 제 1 질화막 사이에 제 2 질화막을 형성하는 것, 및 상기 제 1 질화막과 상기 제 2 질화막 사이에 제 2 산화막을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 기판 상에 인장 응력 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 인장 응력 패턴은 상기 엔모스 영역 및 상기 피모스 영역에 형성될 수 있다.
상술된 기술적 과제들을 해결하기 위한 반도체 소자가 제공된다. 상기 반도체 소자는 엔모스 영역 및 피모스 영역을 포함하는 기판, 상기 기판 상의 게이트 패턴, 상기 게이트 패턴의 측벽 상의 스페이서 구조체, 상기 엔모스 영역에서, 상기 게이트 패턴 및 상기 스페이서 구조체를 덮는 인장 응력 패턴, 및 상기 피모스 영역의 상기 기판 내에 제공되는 압축 응력 패턴을 포함하고, 상기 스페이서 구조체는 제 1 질화막을 포함하고, 상기 제 1 질화막은 상기 압축 응력 패턴과 접촉할 수 있다.
일 실시예에 있어서, 상기 스페이서 구조체는 상기 제 1 질화막 상의 불화실리콘암모늄막을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 질화막은 상기 게이트 패턴의 측벽을 따라 연장되는 측벽부 및 상기 기판의 상면을 따라 연장되는 바닥부를 포함하고, 상기 불화실리콘암모늄막은 상기 측벽부와 상기 바닥부의 교차 지점에 제공될 수 있다.
일 실시예에 있어서, 상기 제 1 질화막은 불소 원자들을 포함하고, 상기 불소 원자들의 농도는 상기 인장 응력 패턴으로부터 멀어질수록 감소할 수 있다.
일 실시예에 있어서, 상기 게이트 패턴 아래의 채널 영역, 및 상기 기판 상의 금속-반도체 화합물층을 포함하고, 상기 채널 영역으로부터 상기 금속-반도체 화합물층까지의 거리는 상기 채널 영역으로부터 상기 압축 응력 패턴까지의 거리보다 클 수 있다.
일 실시예에 있어서, 상기 피모스 영역에서, 상기 제 1 질화막의 바닥면과 상기 금속-반도체 화합물층은 수평 및 수직적으로 이격될 수 있다.
일 실시예에 있어서, 상기 인장 응력 패턴은 상기 피모스 영역에 제공될 수 있다.
본 발명의 일 실시예에 따르면, 실리사이드층의 손상 없이 마스크 산화막 및 스페이서의 일부를 제거할 수 있다. 피모스 영역에 실리사이드층을 형성 시, 누설 전류를 줄일 수 있다. 인장 응력 패턴과 채널 사이의 거리가 줄어들어 반도체 소자의 전기적 특성이 향상될 수 있다. 인접하는 트랜지스터들 사이에 보이드 없이 층간 절연막을 형성할 수 있다.
도 1 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 제 2 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 12는 본 발명의 제 1 실시예에 따른 반도체 소자 및 그 제조 방법을 설명하기 위한 단면도들이다. 도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 1을 참조하여, 제 1 트랜지스터 영역(10) 및 제 2 트랜지스터 영역(20)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 물질을 포함하는 기판일 수 있다. 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 제 1 트랜지스터 영역(10)은 엔모스(NMOS) 영역이고, 상기 제 2 트랜지스터 영역(20)은 피모스(PMOS) 영역일 수 있다. 상기 기판(100)에 소자 분리 패턴(110)을 형성하여, 상기 제 1 트랜지스터 영역(10) 내의 제 1 활성부(105a) 및 상기 제 2 트랜지스터 영역(20) 내의 제 2 활성부(105b)를 정의할 수 있다. 상기 소자 분리 패턴(110)은 트렌치 소자 분리법으로 형성될 수 있다. 일 예로, 상기 소자 분리 패턴(110)은 상기 기판(100)에 형성된 트렌치를 채울 수 있다. 상기 제 1 활성부(105a)는 제 1 도전형 불순물로 도핑되고, 상기 제 2 활성부(105b)는 제 2 도전형 불순물로 도핑될 수 있다. 일 예로 상기 제 1 도전형 불순물은 p형 불순물이고, 상기 제 2 도전형 불순물은 n형 불순물일 수 있다.
상기 기판(100) 상에 더미 게이트 패턴들이 형성될 수 있다. 상기 제 1 트랜지스터 영역(10)에는 제 1 더미 게이트 패턴(129a)이 형성되고, 상기 제 2 트랜지스터 영역(20)에는 제 2 더미 게이트 패턴(129b)이 형성될 수 있다. 상기 제 1 더미 게이트 패턴(129a)은 제 1 게이트 절연 패턴(111a), 상기 제 1 게이트 절연 패턴(111a) 상의 제 1 더미 게이트 전극(120a), 상기 제 1 더미 게이트 전극(120a) 상의 제 1 더미 하드마스크 패턴(127a)을 포함할 수 있다. 상기 제 2 더미 게이트 패턴(129b)은 제 2 게이트 절연 패턴(111b), 상기 제 2 게이트 절연 패턴(111b) 상의 제 2 더미 게이트 전극(120b), 상기 제 2 더미 게이트 전극(120b) 상의 제 2 더미 하드마스크 패턴(127b)을 포함할 수 있다. 상기 제 1 및 제 2 더미 게이트 패턴들(129a, 129b)은 동시에 형성될 수 있다. 일 예로, 상기 기판(100) 상에 게이트 절연층(미도시) 및 더미 게이트 전극층(미도시)을 차례로 형성한 후, 상기 제 1 및 제 2 더미 하드마스크 패턴(127a, 127b)을 식각 마스크로 상기 게이트 절연층 및 상기 더미 게이트 전극층을 패터닝할 수 있다. 상기 게이트 절연층은 복수의 절연층을 포함할 수 있다. 일 예로, 상기 게이트 절연층은 유전율이 높은 하프늄 산화막(HfOx), 탄탈륨 산화막(TaOx) 또는 실리콘 산화막(SiO2) 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연층은 화학기상증착법(CVD), 원자층 증착법(ALD) 또는 급속 열처리방법(RTP) 중 하나 이상의 공정에 의하여 형성될 수 있다. 상기 더미 게이트 전극층은 폴리 실리콘을 포함할 수 있다. 상기 더미 게이트 전극층은 화학기상증착법으로 형성될 수 있다.
상기 제 1 및 제 2 더미 게이트 패턴들(129a, 129b)의 측벽 상에 제 1 스페이서(131) 및 제 2 스페이서(132)가 차례로 형성될 수 있다. 상기 제 1 스페이서(131)는 실리콘 질화막일 수 있다. 상기 제 2 스페이서(132)는 실리콘 산화막일 수 있다. 상기 제 1 스페이서(131)는 상기 제 1 및 제 2 더미 게이트 패턴(129a, 129b) 상에 실리콘 질화막을 형성한 후, 직진성이 강한 플라즈마를 이용한 건식 식각으로 형성될 수 있다. 상기 건식 식각 공정에 의하여 상기 실리콘 질화막의 일부가 상기 제 1 및 제 2 더미 게이트 패턴(129a, 129b)의 측벽 상에 잔류될 수 있다. 상기 제 2 스페이서(132)는 상기 제 1 스페이서(131) 상에 실리콘 산화막을 형성한 후, 상기 제 1 스페이서(131)와 같이 플라즈마를 이용한 건식 식각으로 형성될 수 있다. 이와는 달리, 상기 제 2 스페이서(132)는 상기 제 1 스페이서(131)의 형성 후, 애싱(ashing) 공정에 의하여 형성될 수 있다.
상기 제 1 및 제 2 스페이서들(131,132)을 이온 주입 마스크로 하여 상기 제 1 활성부(105a) 내에 제 1 소스/드레인 연장부(101)를 형성하고, 상기 제 2 활성부(105b) 내에 제 2 소스/드레인 연장부(102)를 형성할 수 있다. 상기 제 1 및 제 2 소스/드레인 연장부들(101,102)은 상호 다른 도전형을 갖는 불순물 영역일 수 있다. 일 예로, 상기 제 1 트랜지스터 영역(10)이 엔모스 영역인 경우, 상기 제 1 소스/드레인 연장부(101)는 n형 불순물로 도핑된 영역이고, 상기 제 2 트랜지스터 영역(20)이 피모스 영역인 경우, 상기 제 2 소스/드레인 연장부(102)는 p형 불순물로 도핑된 영역일 수 있다.
도 2 및 도 3을 참조하여, 상기 기판(100) 상에 제 3 스페이서(143) 및 제 4 스페이서(144)가 형성될 수 있다. 상기 제 3 스페이서(143)는 상기 제 4 스페이서(144)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로 상기 제 3 스페이서(143) 및 상기 제 4 스페이서(144)는 각각 실리콘 질화막 및 실리콘 산화막일 수 있다. 상기 제 3 및 제 4 스페이서들(143,144)은 상기 기판(100)을 덮는 실리콘 질화막(141) 및 제 1 실리콘 산화막(142)을 차례로 형성한 후, 직진성이 강한 플라즈마로 건식 식각하여 형성될 수 있다. 상기 식각 공정에 의하여 상기 제 2 스페이서(132) 상에 상기 제 3 스페이서(143)와 상기 제 4 스페이서(144)가 형성될 수 있다. 상기 제 1 내지 제 4 스페이서들(131,132,143,144)는 스페이서 구조체(145)를 구성한다. 상기 제 3 스페이서(143)는 상기 더미 게이트 패턴들(129a, 129b)의 측벽을 따라 연장되는 측벽부(143a) 및 상기 기판(100)의 상면을 따라 연장되는 바닥부(143b)를 포함할 수 있다. 즉, 상기 제 3 스페이서(143)의 단면은 L자 형상일 수 있다. 또한, 상기 제 3 스페이서(143)는 상기 제 4 스페이서(144)의 측벽 및 하면을 따라 연장될 수 있다. 상기 제 3 스페이서(143)는 이하 설명과 같이 콘택홀의 오정렬시 상기 활성부들(105a, 105b)을 보호할 수 있다. 상기 제 1 내지 제 4 스페이서들(131,132,143,144)을 이온 주입 마스크로 하여 상기 제 1 활성부(105a) 내에 제 1 소스/드레인 영역(103)을 형성할 수 있다. 상기 제 1 소스/드레인 영역(103)은 제 2 도전형 불순물을 상기 1 소스/드레인 연장부(101)의 형성 시 보다 높은 도즈(high dose)로 주입하여 형성될 수 있다.
도 4를 참조하여, 상기 기판(100)의 전면 상에 에피택시얼 성장 방지막(155)을 형성한 후, 상기 에피택시얼 성장 방지막(155)을 패터닝하여 상기 제 2 트랜지스터 영역(20)을 노출시킬 수 있다. 상기 노출된 제 2 활성부(105b)를 식각하여 리세스 영역(151)을 형성할 수 있다. 상기 리세스 영역(151)은 방향성 습식 식각 공정으로 형성될 수 있다. 상기 방향성 습식 식각 공정은 상기 기판(100)의 결정면들 중에서 선택된 결정면들을 식각 정지면으로 사용할 수 있다. 일 예로, 상기 방향성 습식 식각 공정은 상기 기판(100)의 결정면들 중 {111}면들을 식각 정지면으로 사용할 수 있다. 이에 따라, 상기 리세스 영역(151)의 종단면은 상기 제 2 더미 게이트 패턴(129b) 아래의 채널 영역을 향하여 뾰족한 형태일 수 있다. 즉, 상기 리세스 영역(151)을 정의하는 상기 기판(100)의 하부 측벽 및 상부 측벽이 상기 제 2 더미 게이트 패턴(129b) 아래의 채널 영역 쪽으로 경사를 갖고 교차하는 형태일 수 있다. 상기 기판(100)이 실리콘 기판인 경우에, 상기 방향성 습식 식각 공정은 암모니아 및/또는 TMAH(tetramethyl ammonium hydroxide) 등을 포함하는 방향성 식각 용액을 사용할 수 있다.
상술한 바와는 달리, 상기 리세스 영역(151)은 특정 방향으로 직진성을 갖는 식각 가스를 이용한 이방성 건식 식각 공정으로 형성될 수 있다. 일 예로, 상기 이방성 건식 식각 공정은 상기 기판(100)의 상면과 수직한 방향과 예각을 이루는 방향으로 직진성을 갖는 식각 가스로 식각하는 공정을 포함할 수 있다. 이 경우, 상기 소자 분리 패턴(110) 및 상기 스페이서 구조체(145)는 식각 마스크로 사용될 수 있다. 상기와 같은 건식 식각 공정에 의하여 형성된 리세스 영역은 도 4 에 도시된 상기 리세스 영역(151)의 형태와 다를 수 있다. 일 예로, 상기 건식 식각 공정에 의하여 형성된 리세스 영역은 상기 리세스 영역(151)의 측벽과 같은 뾰족한 형태의 측벽을 갖지 않을 수 있다.
도 5 및 도 6을 참조하여, 상기 리세스 영역(151)을 채우는 압축 응력 패턴(170)이 형성될 수 있다. 상기 압축 응력 패턴(170)은 상기 리세스 영역(151)에 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 상기 제 1 트랜지스터 영역(10)은 도 4에 도시된 상기 에피택시얼 성장 방지막(155)으로 덮여 있어 상기 제 1 활성부(105a) 상에는 상기 압축 응력 패턴(170)이 형성되지 않을 수 있다. 상기 기판(100)이 실리콘인 경우, 상기 압축 응력 패턴(170)은 실리콘-게르마늄으로 형성될 수 있다. 상기 압축 응력 패턴(170)은 결정 상태일 수 있다. 일 예로, 상기 압축 응력 패턴(170)은 실질적으로 단결정일 수 있다.
상기 압축 응력 패턴(170)은 인시츄 방식(in-situ method)으로 제 1 도전형의 불순물로 도핑될 수 있다. 이와는 달리, 상기 압축 응력 패턴(170)은 상기 압축 응력 패턴(170)을 형성한 후에 이온 주입 방식으로 상기 제 1 도전형의 불순물로 도핑될 수 있다. 상기 압축 응력 패턴(170)을 형성한 후에, 상기 에피택시얼 성장 방지막(155)이 제거될 수 있다. 상기 압축 응력 패턴(170)은 상기 제 2 트랜지스터 영역(20)에서 캐리어의 이동도를 증가시킬 수 있다.
상기 압축 응력 패턴(170)은 상기 기판(100)의 상면 이상으로 성장될 수 있다. 즉, 상기 압축 응력 패턴(170)의 상면은 상기 기판(100)의 상면 보다 높을 수 있다. 따라서 상기 압축 응력 패턴(170)의 측벽의 일부는 상기 기판(100) 위로 노출된다. 상기 기판(100) 위로 노출된 상기 압축 응력 패턴(170)의 측벽의 일부는 상기 리세스 영역(151)을 정의하는 상기 기판(100)의 측벽과 실질적으로 평행하게 연장될 수 있다. 이는 상기 압축 응력 패턴(170)이 상기 리세스 영역(151)의 하부로부터 상부로 성장하는 동안 결정의 방향성을 유지하기 때문이다. 도 5에는 소자 분리 패턴(110)에 의하여 상기 압축 응력 패턴(170)의 종단면이 5각형으로 도시되었으나, 상기 소자 분리 패턴(110)의 간섭이 없는 경우, 이하 설명될 도 13에 도시된 바와 같이 상기 압축 응력 패턴(170)은 6각형을 이룰 수 있다. 상기 압축 응력 패턴(170)이 상술한 바와 같은 형태를 갖는 경우, 상기 압축 응력 패턴(170)의 상부와 상기 스페이서 구조체(145) 사이에 갭(gap) 영역(G)이 생길 수 있다. 이는 상기 기판(100)위로 노출된 상기 압축 응력 패턴(170)의 측벽이 경사면을 갖기 때문이다. 상기 경사면은 상기 압축 응력 패턴(170)의 상면으로부터 상기 제 2 게이트 패턴(129b)으로 경사진(declined) 구조일 수 있다. 이와 같은 상기 압축 응력 패턴(170)과 상기 스페이서 구조체(145) 사이의 갭에 이하 설명될 금속-반도체 화합물층이 형성되는 경우, 누설 전류가 증가될 수 있다. 누설 전류의 증가를 방지하기 위하여 상기 갭을 채우는 마스크 산화막(161)이 형성될 수 있다. 즉, 상기 마스크 산화막(161)은 상기 기판(100) 위로 노출된 상기 압축 응력 패턴(170)의 경사면 상에 상기 마스크 산화막(161)이 제공될 수 있다. 상기 마스크 산화막(161)은 상기 압축 응력 패턴(170)이 형성된 후, 상기 스페이서 구조체(145)의 측벽을 덮는 제 2 실리콘 산화막(160)을 형성하고, 직진성이 강한 플라즈마를 이용한 건식 식각을 통하여 형성될 수 있다.
상기 마스크 산화막(161)의 형성 후, 상기 마스크 산화막(161)에 의하여 노출된 상기 기판(100)의 상면 및 상기 압축 응력 패턴(170)의 상면에 각각 제 1 및 제 2 금속-반도체 화합물층(175a, 175b)이 형성될 수 있다. 상기 기판(100)이 실리콘 기판인 경우에, 상기 제 1 트랜지스터 영역(10)에 형성된 상기 제 1 금속-반도체 화합물층(175a)은 금속 실리사이드일 수 있다. 상기 압축 응력 패턴(170)이 실리콘-게르마늄으로 형성되는 경우에, 상기 제 2 트랜지스터 영역(20)에 형성된 상기 제 2 금속-반도체 화합물층(175b)은 금속-실리콘-게르마늄 화합물일 수 있다. 상기 마스크 산화막(161)에 의하여 상기 제 1 및 제 2 금속-반도체 화합물층(175a, 175b)은 상기 스페이서 구조체(145)로부터 이격되어 형성될 수 있다. 일 예로, 상기 제 1 트랜지스터 영역(10)에서, 채널 영역으로부터 상기 제 1 금속-반도체 화합물층(175a)까지의 거리는 d1일 수 있다. 이는 채널 영역으로부터 상기 스페이서 구조체(145)의 측벽 사이의 거리(d2) 보다 먼 거리일 수 있다. 이하, 본 명세서에서는 별도로 지칭하는 경우를 제외하고 거리는 상기 기판(100)의 상면과 평행하는 방향으로의 거리를 의미할 수 있다. 상기 제 3 스페이서(143)의 바닥부와 상기 제 2 금속-반도체 화합물층(175b)은 수평 및 수직적으로 이격될 수 있다. 상기 금속-반도체 화합물층들(175a, 175b)을 형성하기 전, 세정 공정이 수행될 수 있으며, 상기 세정 공정에 의하여 상기 마스크 산화막(161)의 일부가 함께 제거되어 도 6에 도시된 바와 같이 상기 제 4 스페이서(144)의 측벽의 일부만을 덮을 수 있다. 상기 금속-반도체 화합물층들(175a, 175b)이 형성된 후, 상기 금속-반도체 화합물층들(175a, 175b) 상에 자연 산화막(176)이 형성될 수 있다.
도 7 및 도 14를 참조하여, 상기 마스크 산화막(161)은 소정의 소스 가스 주입(S1)에 의하여 실리콘 불화막으로 변화될 수 있다(S2). 상기 실리콘 불화막은 제 1 불화실리콘암모늄막((NH4)XSiFy)(162)일 수 있다. 일 예로, 상기 마스크 산화막(161)은 NH3를 포함하는 소스 가스에 의하여 제 1 불화실리콘암모늄막(162)이 될 수 있다. 상기 소스 가스는 HF 및/또는 NF3를 포함할 수 있다. 보다 구체적으로, 상기 공정은 NH3와 HF 를 포함하는 소스 가스들을 이용한 다음과 같은 화학 반응에 의하여 설명될 수 있다.
[화학식1]
SiO2 + 4HF → SiF4 + 2H2O ----------------------------------- (1)
SiF4 + 2NH3 + 2HF → (NH4)2SiF6 -------------------------------(2)
이와는 달리, 상기 공정은 NH3와 NF3를 포함하는 소스 가스에 의하여 다음과 같은 화학 반응에 의하여 설명될 수 있다.
[화학식2]
NF3 + NH3 → NH4F + NH4F.HF ------------------------------------(3)
NH4F + SiO2 → (NH4)2SiF6 +H2O ---------------------------------(4-1)
NH4F.HF + SiO2 → (NH4)2SiF6 +H2O ------------------------------(4-2)
상기 (3) 반응은 플라즈마 상태의 소스 가스들을 이용한 반응일 수 있다. 이와는 달리 상기 (1) 반응의 소스 가스들은 플라즈마 상태가 아닐 수 있다. 상기 (4-1)과(4-2) 반응은 둘 중 하나만 선택적으로 반응이 일어나거나, 함께 일어날 수 있다. 상기 (4-1) 및/또는 (4-2) 반응은 약 50℃이하에서 수행될 수 있다.
상기 제 4 스페이서(144)가 실리콘 산화막인 경우, 상기 제 4 스페이서(144)의 적어도 일부가 상기 마스크 산화막(161)과 함께 변화될 수 있다. 이 경우, 상기 제 4 스페이서(144)는 제 2 불화실리콘암모늄막(146)이 될 수 있다. 또한, 상기 자연 산화막(176)에도 불화 공정이 수행될 수 있다.
도 8 및 도 14를 참조하여, 상기 제 1 및 제 2 불화실리콘암모늄막(162, 146)이 제거될 수 있다. 상기 제거 공정은 상기 제 1 및 제 2 불화실리콘암모늄막(162, 146)을 고온에서 승화시키는 것을 포함할 수 있다(S3). 일 예로, 상기 제 1 및 제 2 불화실리콘암모늄막(162, 146)을 승화시켜 제거하는 것은 100∼200℃에서 열처리하는 것을 포함할 수 있다. 상기 열처리는 인시츄로 수행될 수 있다. 상기 승화 공정은 다음과 같은 화학식에 의하여 설명될 수 있다.
[화학식3]
(NH4)2SiF6(s) → SiF4(g) + NH3(g) + HF(g) -------------------(5)
상기 자연 산화막(176)도 상기 공정들에 의하여 함께 제거될 수 있다. 도시되지는 않았으나, 상기 기판(100)상에 노출된 다른 실리콘 산화막들 또한 상기 불화 공정 및 제거 공정에 의하여 일부 제거될 수 있다.
상기 제거 공정은 통상적인 에칭 공정과는 달리 상기 금속-반도체 화합물층들(175a, 175b)의 손상 없이 상기 마스크 산화막(161) 및 상기 제 4 스페이서(144)를 제거할 수 있다. 통상적인 습식 식각은 식각액와 상기 금속-반도체 화합물층들(175a, 175b)의 화학 반응에 의하여 상기 금속-반도체 화합물층들(175a, 175b)에 식각 손상이 발생할 수 있고, 통상적인 건식 식각은 선택비가 낮고, 마스크 공정이 필요하며 후속적인 애싱 공정 등이 요구된다. 본 발명의 제거 공정은 산화막들을 선택적으로 불화막으로 변화시킨 후, 승화에 의하여 제거한다. 따라서 상기 금속-반도체 화합물층들(175a, 175b)의 손상이 없이 상기 마스크 산화막(161) 및 상기 제 4 스페이서(144)를 제거할 수 있다.
도 9를 참조하여, 상기 제 1 트랜지스터 영역(10)에 인장 응력 패턴(180)이 형성될 수 있다. 상기 인장 응력 패턴(180)은 통상적인 실리콘 질화막 보다 밀도가 낮은 실리콘 질화막을 포함할 수 있다. 일 예로, 상기 인장 응력 패턴(180)은 실리콘 질화막을 상기 제 1 트랜지스터 영역(10)에 실리콘 질화막을 형성한 후, 이를 자외선 처리하여 막의 표면 영역의 밀도를 변경함으로써 인장 응력을 생성할 수 있다. 이와는 달리, 상기 인장 응력 패턴(180)은 상기 실리콘 질화막의 질소를 산소로 치환하는 가스를 이용한 표면 처리에 의하여 형성될 수 있다. 상기 인장 응력 패턴(180)은 도시된 바와 같이 상기 제 2 트랜지스터 영역(20)에는 제공되지 않을 수 있다. 일 예로, 상기 인장 응력 패턴(180)은 상기 제 1 및 제 2 트랜지스터 영역(10,20) 전체에 형성된 후, 제 2 트랜지스터 영역(20)에 제공된 부분이 제거될 수 있다.
상기 인장 응력 패턴(180)은 채널 영역에 가까울수록 캐리어 이동도의 증가 효과가 증대될 수 있다. 본 발명의 일 실시예에 따르면 상기 마스크 산화막(161)이 제거됨에 따라, 상기 인장 응력 패턴(180)으로부터 채널 영역까지의 거리(d3)는 상기 마스크 산화막(161)이 제거되지 않을 경우 채널 영역으로부터 상기 인장 응력 패턴(180)까지의 거리(도 6의 d1)보다 줄어들 수 있다. 또한, 도 6의 상기 제 4 스페이서(144)가 함께 제거되어 상기 인장 응력 패턴(180)과 상기 제 3 스페이서(143)가 직접 접촉할 수 있다. 상기 제 3 스페이서(143)는 그 형태가 L자 형상으로 상기 제 4 스페이서(144) 보다 상대적으로 좁은 폭을 갖는다. 상기 제 1 게이트 패턴(129a)의 측벽 상에 형성된 상기 인장 응력 패턴(180)은 전체적으로 채널 영역에 가까워질 수 있다. 따라서 상기 인장 응력 패턴(180)에 의한 캐리어의 이동도는 더욱 증가되어 상기 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 10을 참조하여, 상기 제 1 및 제 2 더미 게이트 전극(120a, 120b) 및 상기 제 1 및 제 2 더미 하드마스크 패턴(127a, 127b)이 제거될 수 있다. 상기 제 1 및 제 2 더미 게이트 전극(120a, 120b) 및 상기 제 1 및 제 2 더미 하드마스크 패턴(127a, 127b)의 제거는 상기 기판(100)을 덮는 층간 절연막(185)을 형성한 후, 평탄화 공정에 의하여 상기 제 1 및 제 2 더미 하드마스크 패턴(127a, 127b)을 노출하는 공정을 포함할 수 있다. 상기 노출된 더미 하드마스크 패턴들(127a, 127b) 및 그 아래의 상기 더미 게이트 전극들(120a, 120b)이 제거되어 개구부(186)가 형성될 수 있다.
도 11을 참조하여, 상기 개구부(186) 내에 제 1 및 제 2 배리어 패턴들(192a, 192b) 및 제 1 및 제 2 게이트 전극들(191a, 191b)이 형성될 수 있다. 상기 배리어 패턴들(192a, 192b) 및 상기 게이트 전극들(191a, 191b)은 상기 기판(100) 상에 배리어막(미도시) 및 게이트 전극막(미도시)를 차례로 형성한 후, 상기 층간 절연막(185)이 노출될 때까지 평탄화 공정을 진행하여 형성될 수 있다. 상기 배리어막은 확산 배리어막을 포함할 수 있다. 일 예로, 상기 확산 배리어막은 도전성 금속 질화막으로 형성될 수 있다. 일 예로 상기 확산 배리어막은 티타늄 질화막, 탄탈륨 질화막 또는 텅스텐 질화막 중 적어도 하나일 수 있다. 상기 게이트 전극막은 금속막일 수 있다. 일 예로, 상기 게이트 전극막은 알루미늄 또는 구리일 수 있다.
도 12를 참조하여, 상기 금속-반도체 화합물층들(175a, 175b)과 전기적으로 연결되는 콘택 플러그(193)가 형성될 수 있다. 상기 콘택 플러그(193)는 상기 금속-반도체 화합물층들(175a, 175b)을 노출하는 콘택홀(미도시)을 형성한 후, 이를 도전성 물질로 채워 형성될 수 있다. 상기 콘택 플러그(193)는 텅스텐, 알루미늄 또는 구리 중 적어도 하나를 포함할 수 있다. 상기 제 3 스페이서(143)는 상기 콘택홀의 오정렬시 상기 활성부들(105a, 105b)을 보호할 수 있다. 상기 인장 응력 패턴(180)은 상기 콘택홀의 형성 시 식각 정지막 역할을 할 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속-반도체 화합물층의 손상 없이 상기 마스크 산화막(161) 및 상기 제 4 스페이서(144)를 제거할 수 있다. 또한, 상기 인장 응력 패턴(180)과 채널 영역 사이의 거리가 줄어들어 캐리어의 이동도가 더욱 증가할 수 있다.
도 13을 참조하여, 본 발명의 제 2 실시예에 따른 반도체 소자 및 그 제조 방법이 제공된다. 간략화를 위하여 상기 제 1 실시예와 중복되는 기술적 구성 및 설명은 생략될 수 있다.
본 발명의 제 2 실시예에 따른 반도체 소자는 상기 제 1 및 제 2 트랜지스터 영역(10,20) 각각에 복수의 트랜지스터들이 제공될 수 있다. 상기 복수의 트랜지스터들은 소스/드레인 영역을 공유할 수 있다. 일 예로, 상기 제 2 실시예의 반도체 소자는 에스램일 수 있다. 복수의 트랜지스터들이 소스/드레인을 공유하는 경우, 복수의 트랜지스터들 사이에 상기 층간 절연막(185)을 형성 시, 상기 층간 절연막 (185) 내에 보이드(void)가 형성될 수 있다. 이와 같은 현상은 특히, 반도체 소자의 집적도가 증가됨에 따라 더욱 증가될 수 있다. 또한, 복수의 트랜지스터들 사이에 인장 응력 패턴이 제공되는 경우, 상기 보이드의 발생 가능성은 더욱 증가될 수 있다. 본 발명의 실시예들에 따르면, 상기 복수의 트랜지스터들 사이에 형성된 스페이서들 중 일부가 추가로 제거되어 트랜지스터들 사이에 보이드 없이 상기 층간 절연막(185)이 형성될 수 있다.
상기 제 2 트랜지스터 영역(20)의 복수의 게이트들 사이의 영역에 압축 응력 패턴(170)이 제공될 수 있다. 상기 압축 응력 패턴(170)은 상술한 바와 같은 공정을 통하여 종단면이 실질적으로 6각형일 수 있다. 도 13에는 상기 6각형의 모든 변들이 상기 제 1 스페이서(131)의 바닥부와 오버랩되지 않으나, 도시된 바와는 달리 상기 6각형의 일부 변들은 상기 제 1 스페이서(131)의 바닥부와 오버랩되는 형상일 수 있다.
상기 제 1 실시예와는 다르게, 상기 인장 응력 패턴(180)은 상기 제 2 트랜지스터 영역(20)에도 형성될 수 있다. 상기 제 2 트랜지스터 영역(20)에 형성된 인장 응력 패턴(180)은 상기 콘택 플러그(193) 형성을 위한 콘택홀 형성 시, 식각 정지막 역할을 할 수 있다. 상기 제 2 트랜지스터 영역(20)에는 상기 압축 응력 패턴(170)이 제공되므로, 상기 인장 응력 패턴(180)은 캐리어 이동도의 증가를 방해하지 않는다.
상기 제 1 스페이서(131)는 상기 제 1 실시예와는 달리 측벽부 및 바닥부를 갖는 L자 형상일 수 있다. 본 발명의 제 2 실시예는 상기 제 1 실시예의 제 2 및 제 3 스페이서(132,143)가 제공되지 않을 수 있으며, 실리콘 산화막인 제 4 스페이서(미도시)가 상기 제 1 스페이서(131) 상에 직접 형성될 수 있다. 마스크 스페이서(미도시)와 상기 제 4 스페이서는 도 14에 따른 공정에 의하여 제거될 수 있다. 상기 제거 공정시 상기 제 2 불화실리콘암모늄막(146)의 일부가 상기 제 1 스페이서(131) 상에 잔류할 수 있다. 특히, 상기 제 2 불화실리콘암모늄막(146)은 상기 제 1 스페이서(131)의 측벽부와 바닥부가 만나는 지점에 잔류할 수 있다.
이와는 달리, 상기 제 4 스페이서의 일부는 상기 제 2 불화실리콘암모늄막(146)으로 변화되지 않고 산화막으로 잔존할 수 있다. 이 경우, 상기 제거 공정(S3) 후 실리콘 산화막이 상기 제 1 스페이서(131) 상에 잔류할 수 있다.
상기 불화 공정 시, 상기 제 1 스페이서(131)의 일부 영역에 확산에 의하여 불소 원자가 침투할 수 있다. 이 경우, 상기 제 1 스페이서(131) 내의 불소 원자들의 농도는 상기 인장 응력 패턴(180)으로부터 멀어질수록 감소할 수 있다.
상술된 실시예들에서 개시된 반도체 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 소자가 실장된 패키지는 다른 기능을 수행하는 적어도 하나의 다른 반도체 소자(ex, 컨트롤러, 기억 소자, 및/또는 하이브리드 소자 등)등을 더 포함할 수도 있다.
도 15는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제 1 내지 제 2 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 플래쉬 기억 소자, 디램 소자 및/또는 에스램 소자등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10,20: 트랜지스터 영역
105a,105b:활성부 110:소자 분리패턴
111a,111b:게이트 절연 패턴 131,132,143,144: 스페이서
120a,120b:더미 게이트 전극 151: 리세스 영역
155:에피택시얼 방지막 161:마스크 산화막
162:불화실리콘암모늄막 170:압축 응력 패턴
175a, 175b:금속-반도체 화합물층

Claims (10)

  1. 엔모스 영역 및 피모스 영역을 포함하는 기판 상에 게이트 패턴을 형성하는 것;
    상기 게이트 패턴의 측벽 상에 스페이서 구조체를 형성하는 것;
    상기 게이트 패턴 및 상기 스페이서 구조체에 의하여 노출된 상기 피모스 영역의 노출된 기판에 리세스 영역을 형성하는 것;
    상기 리세스 영역에, 상기 기판위로 측벽의 일부가 노출된 압축 응력 패턴을 형성하는 것;
    상기 스페이서 구조체의 측벽 상에 마스크 산화막을 형성하는 것, 상기 마스크 산화막은 상기 압축 응력 패턴의 상기 노출된 측벽 상에 형성되고;
    상기 압축 응력 패턴 상에 금속-반도체 화합물층을 형성하는 것; 및
    상기 금속-반도체 화합물층을 형성한 후, 상기 스페이서 구조체의 측벽으로부터 상기 마스크 산화막을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 압축 응력 패턴의 상면은 상기 기판의 상면 보다 높고,
    상기 압축 응력 패턴의 측벽은 상기 압축 응력 패턴의 상면으로부터 상기 게이트 패턴 방향으로 경사진(declined) 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 마스크 산화막을 제거하는 것은:
    상기 마스크 산화막을 제 1 불화실리콘암모늄막으로 변화시키는 것; 및
    상기 제 1 불화실리콘암모늄막을 승화시켜 제거하는 것을 포함하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    상기 마스크 산화막을 상기 제 1 불화실리콘암모늄막으로 변화시키는 것은 NH3를 포함하는 소스 가스에 의하여 수행되고, 상기 소스 가스는 HF 또는 NF3 가스 중 적어도 하나를 더 포함하는 반도체 장치의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제 1 불화실리콘암모늄막을 승화시켜 제거하는 것은 100~200℃에서 열처리하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 승화 공정은 인시츄(in-situ)로 수행되는 반도체 장치의 제조 방법.
  7. 제 3 항에 있어서,
    상기 스페이서 구조체는 상기 게이트 패턴의 측벽 상에 차례로 적층된 제 1 질화막 및 제 1 산화막을 포함하고, 상기 제 1 질화막은 상기 제 1 산화막의 측벽을 따라 연장하는 측벽부 및 상기 제 1 산화막의 하면을 따라 연장하는 바닥부를 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 불화실리콘암모늄막의 형성 시, 상기 제 1 산화막의 적어도 일부가 제 2 불화실리콘암모늄막으로 변화되는 것을 더 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 2 불화실리콘암모늄막의 적어도 일부는 상기 제 1 불화실리콘암모늄막의 제거 시 함께 제거되는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 기판 상에 인장 응력 패턴을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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