KR101827514B1 - Thin film transistor and Method of manufacturing the same - Google Patents

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Abstract

본 발명은 게이트 전극과, 상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극과, 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막과, 상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층과, 상기 활성층 상에 형성된 보호막을 포함하며, 상기 보호막은 적어도 일부가 화학 증착 방식으로 형성된 박막 트랜지스터 및 그 제조 방법을 제시한다.A gate electrode, a gate insulating film formed between the gate electrode and the source electrode and the drain electrode, and a gate insulating film formed between the gate electrode and the source electrode, An active layer formed between the source electrode and the drain electrode, and a protective film formed on the active layer, wherein the protective film is formed at least partially by a chemical vapor deposition method, and a method of manufacturing the same.

Description

박막 트랜지스터 및 그 제조 방법{Thin film transistor and Method of manufacturing the same}Thin film transistor and method of manufacturing same

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 금속 산화물 반도체 박막을 활성층으로 이용하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
The present invention relates to a thin film transistor and a method of manufacturing the same, and more particularly, to a thin film transistor using a metal oxide semiconductor thin film as an active layer and a manufacturing method thereof.

박막 트랜지스터(Thin Film Transistor; TFT)는 액정 표시 장치(Liquid Crystal Display; LCD)나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로로 사용된다. 이러한 박막 트랜지스터는 표시 장치의 하부 기판에 게이트 라인 및 데이터 라인과 함께 형성된다. 즉, 박막 트랜지스터는 게이트 라인의 일부인 게이트 전극, 채널로 이용되는 활성층, 데이터 라인의 일부인 소오스 전극과 드레인 전극, 그리고 게이트 절연막 등으로 이루어진다.A thin film transistor (TFT) is used as a circuit for independently driving each pixel in a liquid crystal display (LCD) or an organic EL (Electro Luminescence) display device. Such a thin film transistor is formed with a gate line and a data line on a lower substrate of a display device. That is, the thin film transistor includes a gate electrode which is a part of a gate line, an active layer which is used as a channel, a source electrode and a drain electrode which are a part of the data line, and a gate insulating film.

이러한 박막 트랜지스터의 활성층은 게이트 전극과 소오스/드레인 전극 사이에서 채널 역할을 하며, 비정질 실리콘(Amorphous Silicon) 또는 결정질 실리콘(crystalline silicon)을 이용하여 형성하였다. 그러나, 실리콘을 이용한 박막 트랜지스터 기판은 유리 기판을 사용해야 하기 때문에 무게가 무거울 뿐만 아니라 휘어지지 않아 플렉서블 표시 장치로 이용할 수 없는 단점이 있다. 이를 해결하기 위해 금속 산화물이 최근에 많이 연구되고 있다. 또한, 고속 소자 구현, 즉 이동도(mobility) 향상을 위해 전하 농도(carrier concentration)가 높고 전기 전도도가 우수한 결정질 박막을 활성층에 적용하는 것이 바람직하다.The active layer of the thin film transistor serves as a channel between the gate electrode and the source / drain electrode, and is formed using amorphous silicon or crystalline silicon. However, since the thin film transistor substrate using silicon needs to use a glass substrate, it is not only bulky but also can not be used as a flexible display device because it is not bent. To solve this problem, metal oxides have been recently studied. In order to realize a high-speed device, that is, to improve mobility, it is preferable to apply a crystalline thin film having a high carrier concentration and an excellent electric conductivity to the active layer.

이러한 금속 산화물로서 징크옥사이드(Zinc Oxide; ZnO) 박막에 대한 연구가 활발히 진행되고 있다. ZnO 박막은 저온에서도 쉽게 결정이 성장되는 특성을 가지고 있으며, 높은 전하 농도와 이동도를 확보하는데 우수한 물질로 알려져 있다. 이러한 ZnO 박막을 이용한 TFT로서 한국특허공개 2010-0090208호 및 한국특허공개 2010-0060502호에 제시되어 있는데, 한국특허공개 2010-0090208호는 소오스 전극과 드레인 전극 사이에 위치하여 채널이 형성되는 영역을 적어도 비정질 구조로 형성하고, 한국특허공개 2010-0060502호에는 코플라나 구조를 적용함에 따라 소오스 전극 및 드레인 전극 식각 시 발생하는 ZnO의 변성을 방지하는 것이 제시되어 있다. 그러나, ZnO 박막은 대기중에 노출되었을 때 -OH 기를 흡수하여 막질이 불안정하고, 그에 따라 박막 트랜지스터의 안정성(stability)을 저하시키는 단점이 있다. 또한, 산소 결함(oxygen defect)에 의해 생성되는 과잉 캐리어(excess carrier)에 의해 오프 커런트(off current)가 상승하거나 문턱 전압(threshold voltage)이 변하는 문제가 있다.
Studies on zinc oxide (ZnO) thin films as metal oxides have been actively conducted. ZnO thin films have a characteristic of easily growing crystals even at low temperatures and are known as excellent materials for securing high charge concentration and mobility. Korean Patent Application Publication No. 2010-0090208 and Korean Patent Publication No. 2010-0060502 disclose a TFT using such a ZnO thin film. In Korean Patent Publication No. 2010-0090208, a region where a channel is formed is located between a source electrode and a drain electrode Korean Patent Publication No. 2002-0060502 discloses that the Coplanar structure is applied to prevent the denaturation of ZnO which occurs at the time of etching the source electrode and the drain electrode. However, when the ZnO thin film is exposed to the atmosphere, it absorbs -OH groups and the film quality becomes unstable, thereby deteriorating the stability of the thin film transistor. Also, there is a problem that off current increases or threshold voltage changes due to excess carriers generated by oxygen defects.

본 발명은 활성층으로 인듐갈륨징크옥사이드(이하, IGZO라 함) 박막을 이용하여 활성층의 막질을 향상시켜 안정성을 향상시킬 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.The present invention provides a thin film transistor which can improve the stability of an active layer by using a thin film of indium gallium zinc oxide (hereinafter referred to as IGZO) as an active layer, and a method of manufacturing the thin film transistor.

본 발명은 활성층 상에 보호막을 형성하여 활성층이 대기중으로 노출되지 않도록할 수 있는 박막 트랜지스터 및 그 제조 방법을 제공한다.The present invention provides a thin film transistor and a method of manufacturing the same, which can prevent the active layer from being exposed to the atmosphere by forming a protective film on the active layer.

본 발명은 활성층 상의 보호막의 적어도 일부를 CVD 방식으로 형성하는 박막 트랜지스터 및 그 제조 방법을 제공한다.
The present invention provides a thin film transistor in which at least a part of a protective film on an active layer is formed by a CVD method and a manufacturing method thereof.

본 발명의 실시 예들에 따른 박막 트랜지스터는 게이트 전극; 상기 게이트 전극과 상하 방향으로 이격되고, 수평 방향으로 서로 이격된 소오스 전극 및 드레인 전극; 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 형성된 게이트 절연막; 상기 게이트 절연막과 상기 소오스 전극 및 드레인 전극 사이에 형성된 활성층; 및 상기 활성층 상에 형성된 보호막을 포함하며, 상기 보호막은 적어도 일부가 화학 증착 방식으로 형성된다.A thin film transistor according to embodiments of the present invention includes a gate electrode; Source and drain electrodes spaced vertically from the gate electrode and spaced apart from each other in the horizontal direction; A gate insulating film formed between the gate electrode and the source electrode and the drain electrode; An active layer formed between the gate insulating layer and the source and drain electrodes; And a protective film formed on the active layer, wherein at least a part of the protective film is formed by a chemical vapor deposition method.

상기 활성층은 3족 또는 4족 원소가 도핑된 ZnO 박막으로 형성되며, 상기 도핑 원소는 Ga, In 또는 Sn 원소의 적어도 하나이다.The active layer is formed of a ZnO thin film doped with Group 3 or Group 4 elements, and the doping element is at least one of Ga, In, or Sn.

상기 활성층은 IGZO 박막으로 형성되며, 상기 IGZO 박막은 단일층 또는 적어도 이중층으로 형성된다.The active layer is formed of an IGZO thin film, and the IGZO thin film is formed of a single layer or at least a double layer.

상기 보호막은 상기 소오스 전극 및 드레인 전극 사이의 상기 활성층 상에 형성되며, 상기 보호막은 단일층 또는 적어도 이중층으로 형성된다.The protective film is formed on the active layer between the source electrode and the drain electrode, and the protective film is formed of a single layer or at least a double layer.

상기 보호막은 적어도 일부가 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성되며, 상기 보호막은 상기 활성층 상에 형성되며 상기 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성된 제 1 보호막과 상기 제 1 보호막 상에 형성되며 플라즈마를 이용한 상기 화학 증착 방식으로 형성된 제 2 보호막을 포함한다.
Wherein the protective film is formed by the chemical vapor deposition method in which at least a part of the protective film is not made of plasma and the protective film is formed on the first protective film formed on the active layer and formed by the chemical vapor deposition method not using the plasma, And a second protective film formed by the chemical vapor deposition method using plasma.

본 발명의 실시 예들에 따른 박막 트랜지스터의 제조 방법은 기판이 제공되는 단계; 상기 기판 상에 게이트 전극을 형성하고 그 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 활성층을 형성하는 단계; 상기 활성층 상에 보호막을 형성하는 단계; 및 상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 보호막은 적어도 일부를 화학 증착 방식으로 형성한다.A method of manufacturing a thin film transistor according to embodiments of the present invention includes: providing a substrate; Forming a gate electrode on the substrate and forming a gate insulating film thereon; Forming an active layer on the gate insulating layer; Forming a protective film on the active layer; And forming a source electrode and a drain electrode on the active layer, wherein at least a part of the protective film is formed by chemical vapor deposition.

상기 활성층은 3족 또는 4족 원소가 도핑된 ZnO 박막을 단일층 또는 적어도 이중층으로 형성한다.The active layer forms a single layer or at least a double layer of a ZnO thin film doped with Group 3 or Group 4 elements.

상기 보호막은 단일층 또는 적어도 이중층으로 형성하며, 상기 보호막은 상기 활성층과 접하는 제 1 부분을 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성하고, 나머지 제 2 부분은 ㅍ플라즈마를 이용한 상기 화학 증착 방식으로 형성한다.The protective layer may be formed of a single layer or at least a double layer, and the protective layer may be formed by the chemical vapor deposition method using no plasma, and the second portion may be formed by the chemical vapor deposition method using plasma .

상기 보호막은 상기 제 1 부분을 실리콘 소오스와 제 1 반응 소오스를 이용하여 형성하고, 상기 제 2 부분을 실리콘 소오스와 제 2 반응 소오스를 이용하여 형성한다.The protective film is formed by using the silicon source and the first reaction source to form the first portion, and the second portion is formed using the silicon source and the second reaction source.

상기 실리콘 소오스는 TEOS 및 SiH4를 포함하고, 상기 제 1 반응 소오스는 O3를 포함하며, 상기 제 3 소오스는 O2, N20 및 NH3를 포함한다.Wherein the silicon source comprises TEOS and SiH 4 , the first reaction source comprises O 3 , and the third source comprises O 2 , N 2 O and NH 3 .

상기 보호막의 제 1 부분은 TEOS 및 O3를 이용하여 형성하며, 상기 보호막의 제 2 부분은 TEOS 또는 SiH4와 O2, N2O 또는 NH3를 이용하여 형성한다.The first portion of the passivation layer is formed using TEOS and O 3 , and the second portion of the passivation layer is formed using TEOS or SiH 4 and O 2 , N 2 O, or NH 3 .

상기 보호막을 상기 소오스 전극 및 드레인 전극이 서로 이격된 영역에 잔류하도록 패터닝하는 단계를 더 포함한다.And patterning the protective film so that the source electrode and the drain electrode remain in a region spaced apart from each other.

상기 보호막 형성 이전 및 이후의 적어도 어느 하나에 어닐링 공정을 실시하는 단계를 더 포함한다.And performing an annealing process on at least one of before and after forming the protective film.

상기 게이트 절연막 형성, 상기 활성층 형성, 상기 보호막 형성 및 상기 어닐링은 인시투로 실시한다.
The formation of the gate insulating film, the formation of the active layer, the formation of the protective film and the annealing are carried out in situ.

본 발명의 실시 예들은 박막 트랜지스터의 활성층을 금속 산화물 반도체, 특히 IGZO 박막을 CVD 방식을 이용하여 형성한다. 따라서, 증착 공정이 진행될수록 박막의 특성이 변화되어 신뢰성을 저하시키는 종래의 스퍼터링에 의한 IGZO 박막의 문제점을 해결할 수 있다. 그리고, 활성층을 다층으로 형성하며, 게이트 절연막에 인접한 활성층은 막질 및 계면 특성이 우수한 ALD 공정을 이용한 IGZO 박막으로 형성하고, 이를 프론트 채널로 이용할 수 있어 박막 트랜지스터의 동작 속도를 향상시킬 수 있다.In the embodiments of the present invention, the active layer of the thin film transistor is formed of a metal oxide semiconductor, in particular, an IGZO thin film by CVD. Therefore, as the deposition process progresses, the characteristics of the thin film are changed to solve the problem of the conventional sputtering IGZO thin film which lowers the reliability. The active layer adjacent to the gate insulating layer is formed of an IGZO thin film using an ALD process having excellent film quality and interfacial characteristics, and can be used as a front channel, thereby improving the operation speed of the thin film transistor.

또한, IGZO 박막 상에 보호막을 형성하여 활성층의 식각 손상 및 산소 침투에 의한 막질 저하를 방지할 수 있고, 적어도 일부를 CVD 방식으로 형성함으로써 활성층의 손상을 방지할 수 있다. 즉, 활성층에 접하는 보호막의 적어도 일부를 CVD 또는 ALD 방식으로 형성함으로써 활성층의 플라즈마에 의한 손상을 방지하고, 나머지를 PECVD 방식으로 형성함으로써 보호막의 막질 및 증착률을 향상시킬 수 있다.
In addition, a protective film is formed on the IGZO thin film to prevent etching damage and deterioration of film quality due to oxygen penetration, and at least part of the active film can be prevented from being damaged by CVD. That is, by forming at least a part of the protective film in contact with the active layer by CVD or ALD method, damage of the active layer by plasma is prevented, and the remainder is formed by the PECVD method, thereby improving the film quality and the deposition rate of the protective film.

도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도.
도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도.
도 3은 본 발명에 따른 박막 트랜지스터의 제조에 이용되는 공정 장비의 개략도.
도 4는 본 발명에 따른 박막 트랜지스터의 보호막 증착에 이용되는 증착 장치의 개략도.
도 5는 본 발명에 따른 박막 트랜지스터의 제조 방법에 따른 공정 흐름도.
도 6 내지 도 9는 본 발명에 따른 박막 트랜지스터의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 소자의 단면도.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention;
2 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention.
3 is a schematic diagram of process equipment used in the manufacture of a thin film transistor according to the present invention.
4 is a schematic view of a deposition apparatus used for depositing a protective film of a thin film transistor according to the present invention.
5 is a process flow diagram according to a method of manufacturing a thin film transistor according to the present invention.
6 to 9 are sectional views of devices sequentially illustrating one example of a method of manufacturing a thin film transistor according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 여러 층 및 각 영역을 명확하게 표현하기 위하여 두께를 확대하여 표현하였으며 도면상에서 동일 부호는 동일한 요소를 지칭하도록 하였다. 또한, 층, 막, 영역 등의 부분이 다른 부분 “상부에” 또는 “상에” 있다고 표현되는 경우는 각 부분이 다른 부분의 “바로 상부” 또는 “바로 위에” 있는 경우뿐만 아니라 각 부분과 다른 부분의 사이에 또 다른 부분이 있는 경우도 포함한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. It should be understood, however, that the invention is not limited to the disclosed embodiments, but is capable of other various forms of implementation, and that these embodiments are provided so that this disclosure will be thorough and complete, It is provided to let you know completely. In the drawings, the thickness is enlarged to clearly illustrate the various layers and regions, and the same reference numerals denote the same elements in the drawings. Also, where a portion such as a layer, film, region, or the like is referred to as being "on top" or "on" another portion, it is not necessarily the case that each portion is "directly above" And the case where there is another part between the parts.

도 1은 본 발명의 일 실시 예에 따른 박막 트랜지스터의 단면도로서, 버텀 게이트(Bottom gate)형 박막 트랜지스터의 단면도이다.1 is a cross-sectional view of a thin film transistor according to an embodiment of the present invention, which is a cross-sectional view of a bottom gate type thin film transistor.

도 1을 참조하면, 본 발명의 일 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 형성된 활성층(130)과, 활성층(130) 상에 된 보호막(140)과, 활성층(130) 상에 형성되며 보호막(140) 상에서 서로 이격되어 형성된 소오스 전극(150a) 및 드레인 전극(150b)을 포함한다.1, a thin film transistor according to an embodiment of the present invention includes a gate electrode 110 formed on a substrate 100, a gate insulating film 120 formed on the gate electrode 110, a gate insulating film 120 A source electrode 150a and a drain electrode 150b formed on the active layer 130 and spaced apart from each other on the protective layer 140. The source electrode 150a and the drain electrode 150b are formed on the active layer 130, ).

기판(100)은 투명 기판을 이용할 수 있는데, 예를 들어 실리콘 기판, 글래스 기판 또는 플렉서블 디스플레이를 구현하는 경우에는 플라스틱 기판(PE, PES, PET, PEN 등)이 사용될 수 있다. 또한, 기판(100)은 반사형 기판이 이용될 수 있는데, 예를들어 메탈 기판이 사용될 수 있다. 메탈 기판은 스테인레스 스틸, 티타늄(Ti), 몰리브덴(Mo) 또는 이들의 합금으로 형성될 수 있다. 한편, 기판(100)으로 메탈 기판을 이용할 경우 메탈 기판 상부에 절연막을 형성하는 것이 바람직하다. 이는 메탈 기판과 게이트 전극(110)의 단락을 방지하고, 메탈 기판으로부터 금속 원자의 확산을 방지하기 위함이다. 이러한 절연막으로는 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3) 또는 이를의 화합물 중 적어도 하나를 포함하는 물질을 이용할 수 있다. 이와 더불어 티타늄나이트라이드(TiN), 티타늄알루미늄나이트라이드(TiAlN), 실리콘카바이드(SiC) 또는 이들의 화합물중 적어도 하나를 포함하는 무기 물질을 절연막 하부에 확산 방지막으로 이용할 수 있다.The substrate 100 may be a transparent substrate. For example, a plastic substrate (PE, PES, PET, PEN, etc.) may be used for a silicon substrate, a glass substrate, or a flexible display. Also, the substrate 100 may be a reflective substrate, for example, a metal substrate may be used. The metal substrate may be formed of stainless steel, titanium (Ti), molybdenum (Mo), or an alloy thereof. On the other hand, when a metal substrate is used as the substrate 100, it is preferable to form an insulating film on the metal substrate. This is to prevent a short circuit between the metal substrate and the gate electrode 110 and prevent diffusion of metal atoms from the metal substrate. As such an insulating film, a material including at least one of silicon oxide (SiO 2 ), silicon nitride (SiN), alumina (Al 2 O 3 ), or a compound thereof can be used. In addition, an inorganic material containing at least one of titanium nitride (TiN), titanium aluminum nitride (TiAlN), silicon carbide (SiC), or a compound thereof may be used as a diffusion preventing film under the insulating film.

게이트 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 예를들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 구리(Cu) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 또한, 게이트 전극(110)은 단일층 뿐 아니라 복수 금속층의 다중층으로 형성할 수 있다. 즉, 물리 화학적 특성이 우수한 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 등의 금속층과 비저항이 작은 알루미늄(Al) 계열, 은(Ag) 계열 또는 구리(Cu) 계열의 금속층을 포함하는 이중층으로 형성할 수도 있다.The gate electrode 110 may be formed using a conductive material such as aluminum (Al), neodymium (Nd), silver (Ag), chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) and copper (Cu), or an alloy containing them. In addition, the gate electrode 110 can be formed as a single layer as well as multiple layers of a plurality of metal layers. That is, a metal layer of chromium (Cr), titanium (Ti), tantalum (Ta), molybdenum (Mo) or the like having excellent physical and chemical properties and an aluminum (Al) Of the metal layer.

게이트 절연막(120)은 적어도 게이트 전극(110) 상부에 형성된다. 즉, 게이트 절연막(120)은 게이트 전극(110)의 상부 및 측부를 포함한 기판(100) 상에 형성될 수 있다. 게이트 절연막(120)은 금속 물질과의 밀착성이 우수하며 절연 내압이 우수한 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 알루미나(Al2O3), 지르코니아(ZrO2)를 포함하는 무기 절연막 중 하나 또는 그 이상의 절연 물질을 이용하여 형성할 수 있으며, 단일층 또는 다층으로 형성할 수 있다. 다층의 게이트 절연막(120)은 예를 들어 실리콘 나이트라이드 및 실리콘 옥사이드를 적층하여 형성할 수 있다. 여기서, 실리콘 옥사이드 증착 시 게이트 전극(110)의 산화 현상을 방지하기 위해 게이트 전극(110) 상부에 실리콘 나이트라이드를 먼저 형성할 수 있다. 또한, 실리콘 나이트라이드 증착 시 소오스로 이용되는 NH3의 수소(hydrogen)에 의해 활성층(130)의 캐리어 밀도(carrier concentration)이 상승하는 현상이 발생하므로 실리콘 나이트라이드의 두께를 최소화할 필요가 있다.A gate insulating film 120 is formed at least on the gate electrode 110. That is, the gate insulating film 120 may be formed on the substrate 100 including the top and sides of the gate electrode 110. The gate insulating film 120 is formed of an inorganic insulating film containing silicon oxide (SiO 2 ), silicon nitride (SiN), alumina (Al 2 O 3 ), and zirconia (ZrO 2 ) Or one or more insulating materials, and may be formed as a single layer or multiple layers. The multi-layer gate insulating film 120 can be formed by laminating, for example, silicon nitride and silicon oxide. Silicon nitride may be formed on the gate electrode 110 in order to prevent oxidation of the gate electrode 110 during silicon oxide deposition. In addition, since carrier concentration of the active layer 130 rises due to hydrogen of NH 3 used as a source in the deposition of silicon nitride, it is necessary to minimize the thickness of the silicon nitride.

활성층(130)은 게이트 절연막(120) 상에 형성되며, 적어도 일부가 게이트 전극(110)과 중첩되도록 형성된다. 활성층(130)은 ZnO 박막의 막질을 개선하기 위해 ZnO 박막에 3족 또는 4족 원소, 예를 들어 인듐(In), 갈륨(Ga), 주석(Sn) 원소의 적어도 하나를 도핑함으로써 비정질 ZnO 박막을 유도하여 박막 트랜지스터의 안정성을 개선할 수 있다. 예를 들어 활성층(130)은 ZnO 박막에 인듐 및 갈륨을 도핑한 IGZO 박막으로 형성될 수 있다. IGZO 박막을 이용한 활성층(130)을 원자층 증착(Atomic layer Deposition; 이하 ALD라 함), 화학 기상 증착(Chemical Vapor Deposition; 이하 CVD라 함) 등의 화학적 증착 방식으로 형성한다. 이는 IGZO 박막을 IGZO 타겟을 이용한 스퍼터링에 의해 형성하면 박막의 증착이 진행될수록 박막의 조성이 변화되어 IGZO 박막의 막질이 균일하지 않은 문제가 있기 때문이다. 즉, IGZO 타겟 내의 결정 구조 및 그레인이 불규칙하기 때문에 IGZO 박막의 증착이 진행될수록 박막의 조성이 변화되고, 그에 따라 막질이 균일하지 않게 된다. 따라서, 동일 챔버 내에서 동일 프로세스로 제조된 박막 트랜지스터들의 특성이 서로 다르고, 그에 따라 신뢰성이 저하된다. 또한, 활성층(130)을 필요에 따라 조성이 다른 복수의 층으로 형성할 수 있는데, IGZO 타겟은 하나의 조성으로만 제작되기 때문에 이러한 다층 구조의 활성층(130)을 형성하기 어렵다. 즉, IGZO 타겟을 이용한 스퍼터링 공정으로는 조성이 다른 다층 구조의 액티브층을 형성할 수 없다. 따라서, 본 발명은 IGZO 박막을 이용한 활성층(130)을 원자층 증착(Atomic layer Deposition; 이하 ALD라 함), 화학 기상 증착(Chemical Vapor Deposition; 이하 CVD라 함) 등의 화학적 증착 방식으로 형성한다. IGZO 박막은 인듐 소오스, 갈륨 소오스 및 징크 소오스와 산화 소오스를 이용하여 형성할 수 있다. 예를 들어 인듐 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, 갈륨 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, 징크 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)2)(DMZ) 등을 이용할 수 있다. 또한, 산화 소오스로는 산소가 포함된 물질, 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. The active layer 130 is formed on the gate insulating layer 120, and at least a part of the active layer 130 is formed to overlap with the gate electrode 110. In order to improve the film quality of the ZnO thin film, the active layer 130 may be formed by doping at least one element of Group 3 or Group 4 elements such as indium (In), gallium (Ga), and tin (Sn) The stability of the thin film transistor can be improved. For example, the active layer 130 may be formed of an IGZO thin film doped with indium and gallium in a ZnO thin film. The active layer 130 using the IGZO thin film is formed by a chemical vapor deposition method such as atomic layer deposition (ALD) or chemical vapor deposition (CVD). This is because if the IGZO thin film is formed by sputtering using the IGZO target, the composition of the thin film is changed as the thin film is deposited, and the film quality of the IGZO thin film is not uniform. That is, since the crystal structure and grain in the IGZO target are irregular, the composition of the thin film is changed as the deposition of the IGZO thin film progresses, and the film quality becomes uneven. Therefore, the characteristics of the thin film transistors fabricated in the same process in the same chamber are different from each other, and thus the reliability is lowered. In addition, the active layer 130 may be formed of a plurality of layers having different compositions as necessary. Since the IGZO target is formed only in one composition, it is difficult to form the active layer 130 having such a multilayer structure. That is, a sputtering process using an IGZO target can not form a multi-layered active layer having a different composition. Accordingly, the active layer 130 using the IGZO thin film is formed by a chemical vapor deposition method such as atomic layer deposition (ALD) or chemical vapor deposition (CVD). The IGZO thin film can be formed using an indium source, a gallium source, a zinc source and an oxidizing source. For example, as the indium source, trimethyl indium (In (CH 3 ) 3 ) (TMIn) or the like can be used. As the gallium source, trimethyl gallium (Ga (CH 3 ) 3 As the zinc source, Diethyl Zinc (Zn (C 2 H 5 ) 2 ) (DEZ), Dimethyl Zinc (Zn (CH 3) 2) (DMZ) and the like can be used. As the oxidizing source, at least one of oxygen-containing materials such as oxygen (O 2 ), ozone (O 3 ), water vapor (H 2 O), N 2 O and CO 2 can be used.

보호막(140)은 활성층(130) 형성 후 소오스 전극(150a) 및 드레인 전극(150b)을 형성하기 위한 식각 공정에서 활성층(130)이 노출되어 손상되는 것을 방지하기 위해 식각 정지막으로 작용한다. 또한, 보호막(140)은 소오스 전극(150a) 및 드레인 전극(150b)의 제조가 완료된 후 활성층(130)이 대기중에 노출되는 것을 방지할 수 있다. 즉, IGZO 박막으로 형성된 활성층(130)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 보호막(140)이 형성되어 이를 방지할 수 있다. 이러한 보호막(140)은 산소의 침투를 방지할 수 있고, 식각 공정 시 활성층(130)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드(SiO2), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON) 등의 절연 물질을 이용하여 단일층 또는 다층으로 형성할 수 있다. 또한, 보호막(140)은 적어도 일부는 CVD 방식을 이용하여 형성할 수 있다. 즉, 플라즈마를 이용하여 보호막(140)을 형성하는 경우 활성층(130)이 플라즈마에 의해 손상되므로 보호막(140)은 적어도 활성층(130)에 접하는 영역은 CVD 방식으로 형성한다.The passivation layer 140 serves as an etch stop layer to prevent the active layer 130 from being damaged during the etching process for forming the source electrode 150a and the drain electrode 150b after the active layer 130 is formed. The protective layer 140 may prevent the active layer 130 from being exposed to the atmosphere after the source electrode 150a and the drain electrode 150b are completely fabricated. That is, when the active layer 130 formed of the IGZO thin film is exposed to the atmosphere, oxygen or the like may penetrate and the characteristics may be deteriorated. The protective layer 140 may prevent the penetration of oxygen and may be formed of a material having a different etch selectivity with respect to the active layer 130 in the etching process. For example, the protective layer 140 may include silicon oxide (SiO 2 ), silicon nitride ), Silicon oxynitride (SiON), or the like, as a single layer or a multilayer. The protective film 140 may be formed at least partially using a CVD method. That is, when the protective layer 140 is formed using plasma, the active layer 130 is damaged by the plasma. Therefore, at least the region of the protective layer 140 that is in contact with the active layer 130 is formed by the CVD method.

소오스 전극(150a) 및 드레인 전극(150b)은 활성층(130) 상부에 형성되며, 게이트 전극(110)과 일부 중첩되어 게이트 전극(110)을 사이에 두고 상호 이격되어 형성된다. 즉, 소오스 전극(150a)과 드레인 전극(150b)은 보호막(140) 상에서 서로 이격되어 형성된다. 소오스 전극(150a) 및 드레인 전극(150b)은 동일 물질을 이용한 동일 공정에 의해 형성할 수 있으며, 도전성 물질을 이용하여 형성할 수 있는데, 예를 들어 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금으로 형성할 수 있다. 즉, 게이트 전극(110)과 동일 물질로 형성할 수 있으나, 다른 물질로 형성할 수도 있다. 또한, 소오스 전극(150a) 및 드레인 전극(150b)은 단일층 뿐 아니라 복수 금속층의 다층으로 형성할 수 있다.
The source electrode 150a and the drain electrode 150b are formed on the active layer 130 and are spaced apart from each other with the gate electrode 110 interposed therebetween. That is, the source electrode 150a and the drain electrode 150b are formed on the protective film 140 so as to be spaced apart from each other. The source electrode 150a and the drain electrode 150b may be formed by the same process using the same material and may be formed using a conductive material. For example, aluminum (Al), neodymium (Nd), silver Ag, Cr, Ti, Ta, and Mo, or an alloy containing any of these metals. That is, the gate electrode 110 may be formed of the same material as the gate electrode 110, but may be formed of another material. In addition, the source electrode 150a and the drain electrode 150b can be formed as a single layer as well as multiple layers of a plurality of metal layers.

상기한 바와 같이 본 발명의 일 실시 예에 따른 박막 트랜지스터는 활성층(130)을 금속 산화물 반도체, 특히 IGZO 박막을 CVD 방식을 이용하여 형성한다. 따라서, IGZO 박막을 스퍼터링에 의해 형성하는 경우에 비해 박막의 균일성을 향상시킬 수 있고, 그에 따라 소자의 신뢰성을 향상시킬 수 있다. 또한, IGZO 박막 상에 보호막(140)을 형성하여 활성층(130)의 식각 손상 및 산소 침투에 의한 막질 저하를 방지할 수 있고, 적어도 일부를 CVD 방식으로 형성함으로써 플라즈마를 이용하는 경우 발생되는 활성층(130)의 손상을 방지할 수 있다.
As described above, in the thin film transistor according to an embodiment of the present invention, the active layer 130 is formed of a metal oxide semiconductor, particularly, an IGZO thin film by a CVD method. Therefore, compared with the case where the IGZO thin film is formed by sputtering, the uniformity of the thin film can be improved and the reliability of the device can be improved accordingly. The protective layer 140 may be formed on the IGZO thin film to prevent etching damage and deterioration of the film quality due to oxygen penetration of the active layer 130. At least a part of the active layer 130 may be formed by a CVD method, Can be prevented from being damaged.

도 2는 본 발명의 다른 실시 예에 따른 박막 트랜지스터의 단면도로서, 활성층(130) 및 보호막(140)이 각각 적어도 이중층으로 이루어진 박막 트랜지스터의 단면도이다.FIG. 2 is a cross-sectional view of a thin film transistor according to another embodiment of the present invention, which is a cross-sectional view of a thin film transistor in which an active layer 130 and a protective film 140 are each formed of at least two layers.

도 2를 참조하면, 본 발명의 다른 실시 예에 따른 박막 트랜지스터는 기판(100) 상에 형성된 게이트 전극(110)과, 게이트 전극(110) 상에 형성된 게이트 절연막(120)과, 게이트 절연막(120) 상에 형성되며 제 1 및 제 2 IGZO 박막(130a 및 130b)을 포함하는 활성층(130)과, 활성층(130) 상에 형성되며 제 1 및 제 2 보호막(140a 및 140b)을 포함하는 보호막(140)과, 활성층(130) 상에 형성되며 보호막(140) 상에서 서로 이격되어 형성된 소오스 전극(150a) 및 드레인 전극(150b)을 포함한다.2, a thin film transistor according to another embodiment of the present invention includes a gate electrode 110 formed on a substrate 100, a gate insulating film 120 formed on the gate electrode 110, a gate insulating film 120 A protective layer 130 formed on the active layer 130 and including first and second IGZO thin films 130a and 130b and a protective layer 140 formed on the active layer 130 and including first and second protective layers 140a and 140b, And a source electrode 150a and a drain electrode 150b formed on the active layer 130 and spaced apart from each other on the protective layer 140. [

활성층(130)은 적어도 이중층으로 형성될 수 있는데, 게이트 절연막(120)에 인접하는 제 1 IGZO 박막(132)은 ALD 공정으로 형성하고, 제 1 IGZO 박막(134) 상에 CVD 공정으로 제 2 IGZO 박막(134)을 형성할 수 있다. 여기서, ALD 공정으로 형성된 제 1 IGZO 박막(132)은 막질 및 계면 특성이 우수하기 때문에 채널 형성에 중요한 프론트 채널(front channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (+) 전압이 인가되면 게이트 절연막(120) 상부의 활성층(130) 일부에 (-) 전하가 쌓여 프론트 채널을 형성하게 되고, 프론트 채널을 통해 전류가 잘 흐를수록 이동도가 우수하게 된다. 따라서, 프론트 채널 영역은 이동도가 우수한 물질로 형성하는 것이 바람직한데, ALD 공정으로 형성된 제 1 IGZO 박막(132)은 막질 및 계면 특성이 우수하여 이동도가 우수하게 된다. 그런데, ALD 공정을 이용하는 경우 공정 속도가 느려 생산성이 저하되기 때문에 제 1 IGZO 박막(132) 상의 제 2 IGZO 박막(134)은 CVD 공정으로 형성한다. CVD 공정을 이용하면 고속 증착이 가능하므로 생산성을 향상시킬 수 있다. 한편, ALD 공정의 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, TMGa는 산소(O2)와 반응성이 떨어지므로 오존(O3)을 이용하는 것이 바람직하고, 산소(O2)를 이용하는 경우에는 플라즈마 상태로 여기시켜 이용할 수 있다. 산소 뿐만 아니라 N2O, CO2도 플라즈마 상태로 여기시켜 이용할 수 있다. 또한, CVD 공정의 산화 소오스로는 산소, 오존, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합, 산소 플라즈마 등을 이용할 수 있는데, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합을 이용하는 것이 가장 바람직하다. 한편, 제 2 IGZO 박막(134)은 제 1 IGZO 박막(132)과 조성비를 다르게 형성하여 백 채널(back channel)로 이용할 수 있다. 즉, 게이트 전극(110)에 (-) 전압이 인가되면 (-) 전하는 소오스 전극(140a) 및 드레인 전극(140b) 하부의 활성층(130) 일부에 쌓이게 된다. 따라서, 백 채널은 전하 이동을 방지할 수 있는 조성, 즉 전도성이 프론트 채널로 작용하는 제 1 IGZO 박막(132)보다 낮도록 제 2 IGZO 박막(134)을 형성한다. 이를 위해 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막(132)와 다르게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 예를 들어, 제 2 IGZO 박막(134)의 인듐을 제 1 IGZO 박막(132)보다 적게 할 수도 있고, 제 2 IGZO 박막(134)의 갈륨을 제 1 IGZO 박막(132)보다 많게 할 수도 있다. 이렇게 하면 제 1 IGZO 박막(132)과 제 2 IGZO 박막(134)의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다. 이러한 제 1 IGZO 박막(132)은 5∼50Å의 두께로 형성할 수 있고, 제 2 IGZO 박막(134)은 200∼300Å의 두께로 형성할 수 있다.The first IGZO thin film 132 adjacent to the gate insulating film 120 may be formed by an ALD process and the second IGZO thin film 132 may be formed by a CVD process on the first IGZO thin film 134. [ A thin film 134 can be formed. Here, since the first IGZO thin film 132 formed by the ALD process has excellent film quality and interfacial characteristics, it can be used as a front channel important for channel formation. That is, when a positive (+) voltage is applied to the gate electrode 110, (-) charges are accumulated in a portion of the active layer 130 above the gate insulating layer 120 to form a front channel. As the current flows through the front channel well The mobility is excellent. Therefore, it is preferable that the front channel region is formed of a material having excellent mobility. The first IGZO thin film 132 formed by the ALD process has excellent film quality and excellent interfacial property, and thus has excellent mobility. However, when the ALD process is used, the second IGZO thin film 134 on the first IGZO thin film 132 is formed by the CVD process because the process speed is slow and the productivity is lowered. The use of the CVD process enables high-speed deposition, thereby improving productivity. On the other hand, to the oxidation source of ALD processes, but can take advantage of a material comprising oxygen, TMGa is the case of using oxygen (O 2) and the reactivity and diminish desirable to use ozone (O 3), and oxygen (O 2) Can be used by being excited into a plasma state. Not only oxygen but also N 2 O and CO 2 can be excited into a plasma state. As the oxidizing source in the CVD process, a mixture of oxygen, ozone, steam and oxygen, a mixture of water vapor and ozone, and an oxygen plasma can be used, and it is most preferable to use a mixture of water vapor and oxygen, water vapor and ozone . On the other hand, the second IGZO thin film 134 may be used as a back channel by forming the second IGZO thin film 134 in a different composition ratio from the first IGZO thin film 132. That is, when a negative voltage is applied to the gate electrode 110, the negative electric charge is accumulated in the active layer 130 under the source electrode 140a and the drain electrode 140b. Therefore, the back channel forms a second IGZO thin film 134 so that the composition can prevent charge transfer, that is, the conductivity is lower than that of the first IGZO thin film 132 serving as a front channel. For this, the inflow amount of at least one of the indium source, the gallium source and the zinc source can be adjusted to be different from that of the first IGZO thin film 132, and the inflow amount of the oxidizing source can also be adjusted. For example, indium of the second IGZO thin film 134 may be made smaller than that of the first IGZO thin film 132, and gallium of the second IGZO thin film 134 may be made larger than that of the first IGZO thin film 132. Thus, the characteristics of the first IGZO thin film 132 and the second IGZO thin film 134, for example, mobility and electric conductivity can be controlled. The first IGZO thin film 132 may be formed to a thickness of 5 to 50 ANGSTROM and the second IGZO thin film 134 may be formed to a thickness of 200 ANGSTROM to 300 ANGSTROM.

보호막(140) 또한 다층으로 형성할 수 있는데, 예를 들어 보호막(140)은 제 1 및 제 2 보호막(140a 및 140b)의 이중층으로 형성할 수 있다. 이때, 제 1 및 제 2 보호막(140a 및 140b)은 각기 다른 증착 방식으로 형성할 수 있다. 즉, 제 1 보호막(140a)은 CVD 공정으로 형성하고, 제 2 보호막(140b)은 PECVD 공정으로 형성할 수 있다. 즉, 플라즈마를 이용하여 보호막(140)을 형성하면 보호막(140)의 막질을 향상시킬 수 있으나, 플라즈마에 의해 활성층(130)이 손상될 수 있기 때문에 제 1 보호막(140a)은 CVD 공정으로 형성하고 제 2 보호막(140b)은 PECVD 공정으로 형성한다. 또한, 제 1 보호막(140a)은 ALD 방식으로 형성할 수도 있다. 한편, 보호막(140)은 다층으로 형성하는 경우 제 1 보호막(140a)과 제 2 보호막(140b)은 소오스 가스 및 반응 가스를 다르게 하여 형성할 수도 있다. 예를 들어 보호막(140)을 실리콘 옥사이드로 형성할 수 있는데, TEOS를 소오스로 이용하고 제 1 보호막(140a)은 O3를 반응 가스로 이용하고 제 2 보호막(140b)은 O2, N2O 또는 NH3를 반응 가스로 이용할 수 있다. 또한, 제 1 보호막(140a)은 TEOS를 소오스로 이용하고 제 2 보호막(140b)은 SiH4를 소오스로 이용할 수 있다. 뿐만 아니라, 제 1 및 제 2 보호막(140a 및 140b)은 막질이 다른 물질로 형성할 수 있는데, 제 1 보호막(140a)은 실리콘 옥사이드로 형성하고, 제 2 보호막(140b)은 실리콘 나이트라이드로 형성할 수도 있다. 또한, 다층 구조의 보호막(140)은 증착 온도를 다르게 하여 형성할 수도 있다. 예를 들어, 제 1 및 제 2 보호막(140a 및 140b)은 온도 범위에서 형성할 수 있는데, 동일 온도에서 형성할 수 있고, 서로 다른 온도에서 형성할 수도 있다.
The protective layer 140 may be formed in a multi-layer structure. For example, the protective layer 140 may be formed of a double layer of the first and second protective layers 140a and 140b. At this time, the first and second protective films 140a and 140b may be formed by different deposition methods. That is, the first protective film 140a may be formed by a CVD process, and the second protective film 140b may be formed by a PECVD process. That is, if the protective film 140 is formed using plasma, the film quality of the protective film 140 can be improved. However, since the active layer 130 may be damaged by plasma, the first protective film 140a may be formed by a CVD process The second protective film 140b is formed by a PECVD process. Also, the first protective film 140a may be formed by an ALD method. Meanwhile, when the protective film 140 is formed in a multi-layer structure, the first protective film 140a and the second protective film 140b may be formed by using different source gas and reactive gas. For example, the protective film 140 may be formed of silicon oxide. The TEOS is used as a source, the first protective film 140a is made of O 3 and the second protective film 140b is made of O 2 , N 2 O Or NH 3 can be used as the reaction gas. Also, the first protective film 140a may use TEOS as a source and the second protective film 140b may use SiH 4 as a source. In addition, the first and second protective films 140a and 140b may be formed of materials having different film qualities. The first protective film 140a may be formed of silicon oxide, the second protective film 140b may be formed of silicon nitride You may. Also, the protective film 140 having a multi-layer structure may be formed by changing the deposition temperature. For example, the first and second protective films 140a and 140b may be formed in a temperature range, and they may be formed at the same temperature or may be formed at different temperatures.

상기한 바와 같이 본 발명의 다른 실시 예에 따른 박막 트랜지스터는 활성층(130)을 IGZO 박막을 이용하여 형성하며, ALD 공정 및 CVD 공정으로 제 1 및 제 2 IGZO 박막(132, 134)의 적층 구조로 형성할 수 있다. 이때, 제 1 및 제 2 IGZO 박막(132, 134)의 조성을 소오스의 유입량 등으로 조절할 수 있어 조성이 다른 다층 구조의 박막을 형성할 수 있다. 또한, 제 1 IGZO 박막(132)을 막질이 우수한 ALD 공정으로 형성하여 프론트 채널로 이용할 수 있어 이동도가 우수하고, 전기 전도도가 우수한 고속 소자를 구현할 수 있으며, 제 2 IGZO 박막(134)을 고속 증착이 가능한 CVD 공정으로 형성함으로써 ALD 공정의 단점인 생산성 저하를 보완할 수 있다. 그리고, 보호막(140)을 CVD 또는 ALD 방식으로 형성된 제 1 보호막(140a)과 PECVD 방식으로 형성된 제 2 보호막(140b)의 적층 구조로 형성함으로써 제 1 보호막(140a)에 의해 활성층(130)의 플라즈마 손상을 방지하고, 제 2 보호막(140b)에 의해 보호막(140)의 막질 및 증착률을 향상시킬 수 있다.
As described above, in the thin film transistor according to another embodiment of the present invention, the active layer 130 is formed using the IGZO thin film, and the first and second IGZO thin films 132 and 134 are stacked by the ALD process and the CVD process . At this time, the compositions of the first and second IGZO thin films 132 and 134 can be controlled by the inflow amount of the source and the like, and thus a thin film having a multilayer structure having different compositions can be formed. In addition, the first IGZO thin film 132 can be formed as an ALD process with excellent film quality and can be used as a front channel, thereby realizing a high-speed device having excellent mobility and excellent electric conductivity, It is possible to compensate for the deterioration in productivity, which is a disadvantage of the ALD process. The protective layer 140 may be formed by stacking a first protective layer 140a formed by CVD or ALD and a second protective layer 140b formed by a PECVD method so that a plasma of the active layer 130 is formed by the first protective layer 140a. And the second protective film 140b can improve the film quality and the deposition rate of the protective film 140. [

도 3은 본 발명에 따른 박막 트랜지스터를 제조하기 위한 공정 장치의 개략도로서, 복수의 증착 챔버와 어닐링 챔버를 포함하는 클러스터의 개략도이다. 또한, 도 4는 본 발명에 따른 박막 트랜지스터의 보호막을 형성하기 위한 증착 장치의 개략도로서, CVD 공정과 PECVD 공정을 동시에 진행할 수 있는 증착 장치이다.3 is a schematic view of a process apparatus for manufacturing a thin film transistor according to the present invention, which is a schematic view of a cluster including a plurality of deposition chambers and an annealing chamber. 4 is a schematic view of a deposition apparatus for forming a protective film of a thin film transistor according to the present invention, and is a deposition apparatus capable of simultaneously performing a CVD process and a PECVD process.

본 발명에 이용되는 공정 장치는 도 3에 도시된 바와 같이 로드락 챔버(210)와, 트랜스퍼 챔버(220)와, 제 1 증착 챔버(230)와, 제 2 증착 챔버(240)와, 제 3 증착 챔버(250)와, 어닐링 챔버(260)를 포함한다. 여기서, 제 1 증착 챔버(230)는 게이트 절연막을 증착하기 위한 챔버일 수 있고, 제 2 증착 챔버(240)는 적어도 한층의 IGZO 박막으로 이루어진 활성층을 형성하기 위한 챔버일 수 있으며, 제 3 증착 챔버(250)는 적어도 한층의 보호막을 형성하기 위한 챔버일 수 있다. 또한, 어닐링 챔버(260)는 보호막 형성 이전, 보호막 형성 이후 또는 보호막 형성 이전 및 이후에 기판을 적어도 한번 어닐링하기 위한 챔버이다. 따라서, 공정 장치의 진공 상태를 유지하면서 게이트 절연막 증착, 활성층 증착, 보호막 증착 및 어닐링을 인시투로 실시할 수 있다.The processing apparatus used in the present invention includes a load lock chamber 210, a transfer chamber 220, a first deposition chamber 230, a second deposition chamber 240, and a third A deposition chamber 250, and an annealing chamber 260. Here, the first deposition chamber 230 may be a chamber for depositing a gate insulating film, and the second deposition chamber 240 may be a chamber for forming at least one active layer made of an IGZO thin film, (250) may be a chamber for forming at least one protective film. Further, the annealing chamber 260 is a chamber for annealing the substrate at least once before the protective film is formed, after the protective film is formed, or before and after the protective film is formed. Therefore, the gate insulating film deposition, the active layer deposition, the protective film deposition, and the annealing can be performed in-situ while maintaining the vacuum state of the process apparatus.

또한, 본 발명에 따른 박막 트랜지스터의 보호막을 형성하기 위한 증착 장치는 도 4에 도시된 바와 같이 소정의 반응 공간이 마련된 반응 챔버(300)와, 반응 챔버(300)의 내부 하측에 마련되어 기판(100)이 안착되는 서셉터(310)와, 반응 챔버(300)의 내부 상측에 서셉터(310)와 대응되도록 마련된 가스 분배판(320)과, 가스 분배판(320)을 통해 실리콘 소오스를 공급하기 위한 제 1 공급부(330)와, 제 1 반응 소오스를 공급하기 위한 제 2 공급부(340)와, 제 2 반응 소오스를 공급하기 위한 제 3 공급부(350)와, 클리닝 가스 또는 퍼지 가스를 공급하기 위한 제 4 공급부(360)를 포함한다. 또한, 클리닝 가스를 반응 챔버(300) 외부에서 활성화시키기 위한 원격 플라즈마 발생부(370)와, 가스 분배판(320)과 연결되어 공정 가스를 활성화시키기 위한 플라즈마 발생부(380)를 포함한다. 따라서, 가스 분배판(320)은 도전성 물질로 제작되며, 플라즈마 발생부(380)는 RF 전원(382)과 정합기(384)를 포함할 수 있다. 또한, 제 1 내지 제 4 공급부(330 내지 360) 각각은 소오스 저장부(332, 342, 352, 362)와 소오스 공급 라인(334, 344, 354, 364)를 포함하며, 도시되지 않았지만 소오스의 유량을 조절하기 위한 유량계를 포함할 수 있다. 그리고, 반응 챔버(300) 내부의 진공 유지를 위한 진공 라인(392) 및 진공 펌프(394)를 더 포함할 수 있다. 한편, 제 1 공급부(330)에는 TEOS, SiH4 등의 실리콘 소오스가 마련될 수 있고, 제 2 공급부(340)에는 O2, O3 등의 산화 소오스가 마련될 수 있으며, 제 3 공급부(350)에는 N2O, NH3 등의 질소 함유 소오스가 마련될 수 있다. 또한, 제 4 공급부(360)에는 NF3 등의 클리닝 가스 또는 Ar 등의 퍼지 가스가 마련될 수 있다.4, a deposition apparatus for forming a protective film of a thin film transistor according to the present invention includes a reaction chamber 300 having a predetermined reaction space, a substrate 100 provided below the inside of the reaction chamber 300, A gas distribution plate 320 provided so as to correspond to the susceptor 310 on the upper side of the reaction chamber 300 and a gas distribution plate 320 provided in correspondence with the susceptor 310 to supply a silicon source through the gas distribution plate 320 A second supply part 340 for supplying a first reaction source, a third supply part 350 for supplying a second reaction source, and a second supply part 350 for supplying a cleaning gas or purge gas And a fourth supply unit 360. A remote plasma generator 370 for activating the cleaning gas outside the reaction chamber 300; and a plasma generator 380 connected to the gas distribution plate 320 to activate the process gas. Thus, the gas distribution plate 320 is made of a conductive material, and the plasma generator 380 may include an RF power source 382 and a matching device 384. Each of the first to fourth supply units 330 to 360 includes source storage units 332, 342, 352 and 362 and source supply lines 334, 344, 354 and 364, A flow meter for adjusting the flow rate of the fluid. Further, it may further include a vacuum line 392 and a vacuum pump 394 for maintaining a vacuum inside the reaction chamber 300. The first supply part 330 may be provided with a silicon source such as TEOS or SiH 4 and the second supply part 340 may be provided with oxidation sources such as O 2 and O 3 . ) May be provided with a nitrogen-containing source such as N 2 O, NH 3, or the like. The fourth supply unit 360 may be provided with a cleaning gas such as NF 3 or a purge gas such as Ar.

상기 증착 장치를 이용하여 단일층 또는 다층의 보호막을 형성할 수 있다. 예를 들어 RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 실리콘 옥사이드를 CVD 방식으로 형성함으로써 단일층의 보호막을 형성할 수 있다. 또한, RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 제 1 실리콘 옥사이드를 CVD 방식으로 형성한 후 RF 전원을 인가하고 TEOS와 O2를 이용하여 제 2 실리콘 옥사이드를 PECVD 방식으로 형성할 수 있다. 그리고, RF 전원을 인가하지 않고 TEOS와 O3를 이용하여 실리콘 옥사이드를 CVD 방식으로 형성한 후 TEOS 또는 SiH4와 N2O 또는 NH3를 이용하여 실리콘 옥시나이트라이드를 PECVD 방식으로 형성할 수 있다. 즉, 보호막은 단일층 또는 다층으로 형성하더라도 활성층(130)과 접하는 부분은 CVD 방식으로 실리콘 옥사이드를 형성하고, 그 이외의 나머지 부분은 PECVD 방식으로 실리콘 옥사이드, 실리콘 나이트라이드 또는 실리콘 옥시나이드라이드를 형성할 수 있다. A single-layer or multi-layer protective film can be formed using the above-described vapor deposition apparatus. For example, a single-layer protective film can be formed by forming silicon oxide by CVD using TEOS and O 3 without applying RF power. Alternatively, the first silicon oxide may be formed by CVD using TEOS and O 3 without RF power, RF power may be applied, and the second silicon oxide may be formed by PECVD using TEOS and O 2 . Then, silicon oxide may be formed by CVD using TEOS and O 3 without applying RF power, and then silicon oxynitride may be formed by PECVD using TEOS, SiH 4 , N 2 O, or NH 3 . That is, even if the protective layer is formed as a single layer or a multi-layer, the portion contacting the active layer 130 forms silicon oxide by a CVD method, and the rest of the protective layer forms silicon oxide, silicon nitride or silicon oxynitride by PECVD can do.

한편, 상기 증착 장치는 실리콘 소오스, 제 1 반응 소오스 및 퍼지 가스의 공급 및 중단을 반복하여 ALD 공정으로 보호막의 적어도 일부를 형성할 수 있다. 즉, 제 1 공급부(330)를 통해 실리콘 소오스를 공급하여 기판 상에 실리콘 소오스를 흡착시킨 후 실리콘 소오스의 공급을 중단하고 제 4 공급부(370)를 통해 퍼지 가스를 공급하여 반응 챔버(300) 내부에 잔류하는 실리콘 소오스를 퍼지시킨다. 이어서, 제 2 공급부(340)를 통해 산화 소오스를 공급하여 기판 상의 실리콘 소오스와 반응시키고, 산화 소오스의 공급을 중단하고 제 4 공급부(370)를 통해 퍼지 가스를 공급하여 산화 소오스를 퍼지시키는 공정을 반복하여 소정 두께의 보호막을 형성할 수도 있다.
Meanwhile, the deposition apparatus repeats supply and interruption of the silicon source, the first reaction source, and the purge gas to form at least a part of the protective film by the ALD process. That is, the silicon source is supplied through the first supply part 330 to adsorb the silicon source on the substrate, the supply of the silicon source is stopped, and the purge gas is supplied through the fourth supply part 370 to the interior of the reaction chamber 300 Lt; / RTI > is purged. Subsequently, the oxidizing source is supplied through the second supplying part 340 to react with the silicon source on the substrate, the supply of the oxidizing source is stopped, and the purge gas is supplied through the fourth supplying part 370 to purge the oxidizing source And a protective film of a predetermined thickness may be formed repeatedly.

도 5는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 공정 흐름도이고, 도 6 내지 도 9은 본 발명에 따른 박막 트랜지스터의 제조 방법의 일 예를 설명하기 위해 순서적으로 도시한 단면도이다.FIG. 5 is a process flow chart for explaining a method of manufacturing a thin film transistor according to the present invention, and FIGS. 6 to 9 are sequentially sectional views illustrating an example of a method of manufacturing a thin film transistor according to the present invention.

도 5 및 도 6을 참조하면, 기판(100) 상의 소정 영역에 게이트 전극(110)을 형성한 후(S110) 게이트 전극(110)을 포함한 전체 상부에 게이트 절연막(120)을 형성한다(S120). 게이트 전극(110)을 형성하기 위해 예를 들어 CVD를 이용하여 기판(100) 상에 제 1 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 제 1 도전층을 패터닝한다. 여기서, 제 1 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 이용할 수 있다. 또한, 제 1 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다. 그리고, 게이트 절연막(120)은 게이트 전극(110)을 포함한 전체 상부에 형성될 수 있으며, 산화물 및/또는 질화물을 포함하는 무기 절연 물질 또는 유기 절연 물질을 이용하여 형성할 수도 있다.5 and 6, a gate electrode 110 is formed on a predetermined region of the substrate 100 (S110), and then a gate insulating layer 120 is formed on the entire surface including the gate electrode 110 (S120) . A first conductive layer is formed on the substrate 100 by using CVD, for example, to form the gate electrode 110, and then the first conductive layer is patterned by photolithography and etching using a predetermined mask. Here, the first conductive layer may be formed of a metal, a metal alloy, a metal oxide, a transparent conductive film, or a compound thereof. Also, the first conductive layer may be formed of a plurality of layers in consideration of the conductive characteristic and the resistance characteristic. The gate insulating layer 120 may be formed on the entire upper surface including the gate electrode 110, or may be formed using an inorganic insulating material or an organic insulating material containing an oxide and / or a nitride.

도 5 및 도 7을 참조하면, 기판(100) 상에 제 1 및 제 2 IGZO 박막(132, 134)을 형성한다(S130). 먼저, 제 1 IGZO 박막(132)을 형성하기 위해 기판(100)이 약 300℃ 이하, 예를 들어 100∼300℃의 온도를 유지하도록 한 후 게이트 절연막(120)을 포함한 전체 상부에 제 1 IGZO 박막(132)을 형성한다. 여기서, 제 1 IGZO 박막(132)은 ALD 공정으로 형성할 수도 있는데, 인듐 소오스, 갈륨 소오스 및 징크 소오스를 동시에 반응 챔버 내에 공급하여 기판(100) 상에 흡착시킨 후 퍼지 가스를 이용하여 미흡착 원료 가스를 퍼지하고, 산화 소오스를 반응 챔버 내에 공급하여 기판(100) 상에서 반응시켜 단일 원자층의 IGZO 박막을 형성한 후 퍼지 가스를 이용하여 미반응 반응 가스를 퍼지한다. 여기서, 인듐 소오스, 갈륨 소오스 및 징크 소오스는 징크 소오스를 기준으로 예를 들어 3∼10:1∼5:1의 비율로 공급할 수 있는데, 예를 들어 150∼200sccm, 50∼100sccm, 20∼50sccm의 양으로 공급할 수 있다. 이러한 사이클을 반복하여 복수의 단일 원자층이 적층된 제 1 IGZO 박막(132)을 형성한다. 여기서, ALD 공정의 산화 소오스로는 산소를 포함하는 물질을 이용할 수 있으나, 오존(O3)을 이용하는 것이 바람직하고, 산소(O2), N2O, CO2를 플라즈마 상태로 여기시켜 이용할 수 있다. 또한, 제 1 IGZO 박막(132) 상에 CVD 공정으로 제 2 IGZO 박막(134)을 형성한다. 이를 위해 인듐 소오스, 갈륨 소오스, 징크 소오스 및 산화 소오스를 반응 챔버(200) 내에 동시에 유입한다. 여기서, 인듐 소오스, 갈륨 소오스 및 징크 소오스는 징크 소오스를 기준으로 예를 들어 3∼10:1∼5:1의 비율로 공급할 수 있는데, 예를 들어 150∼200sccm, 50∼100sccm, 20∼50sccm의 양으로 공급할 수 있다.또한, CVD 공정의 산화 소오스로는 산소, 오존, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합, 산소 플라즈마 등을 이용할 수 있는데, 수증기 및 산소의 혼합, 수증기 및 오존의 혼합을 이용하는 것이 가장 바람직하다. 한편, 제 2 IGZO 박막(134)은 제 1 IGZO 박막(132)과 조성비를 다르게 하여 형성할 수 있는데, 인듐 소오스, 갈륨 소오스 및 징크 소오스의 적어도 어느 하나의 유입량을 제 1 IGZO 박막(132)보다 많거나 적게 조절하여 유입할 수 있고, 산화 소오스의 유입량 또한 조절하여 유입할 수 있다. 이렇게 하면 제 1 IGZO 박막(132)에 비하여 제 2 IGZO 박막(134)의 특성, 예를 들어 이동도, 전기 전도도 등을 조절할 수 있다. 한편, 제 1 IGZO 박막(132)은 5∼50Å의 두께로 형성할 수 있고, 제 2 IGZO 박막(134)은 200∼300Å의 두께로 형성할 수 있다.Referring to FIGS. 5 and 7, first and second IGZO thin films 132 and 134 are formed on a substrate 100 (S130). First, to form the first IGZO thin film 132, the substrate 100 is maintained at a temperature of about 300 ° C or less, for example, 100 to 300 ° C. Then, the first IGZO film 132 is formed on the entire upper surface including the gate insulating film 120. A thin film 132 is formed. Here, the first IGZO thin film 132 may be formed by an ALD process. The indium source, the gallium source, and the zinc source are simultaneously supplied into the reaction chamber to be adsorbed on the substrate 100, After the gas is purged, an oxidizing source is supplied into the reaction chamber and reacted on the substrate 100 to form an IGZO thin film of a single atomic layer, and the unreacted reaction gas is purged by using the purge gas. Here, the indium source, gallium source and zinc source may be supplied at a ratio of, for example, 3 to 10: 1 to 5: 1 based on the zinc source, for example, 150 to 200 sccm, 50 to 100 sccm, 20 to 50 sccm Can be supplied. This cycle is repeated to form a first IGZO thin film 132 in which a plurality of single atom layers are stacked. Here, ALD oxide as the source of the process, but can take advantage of a material comprising oxygen, ozone (O 3) the use is preferred, and can be used to excite the oxygen (O 2), N 2 O , CO 2 into a plasma state have. Further, a second IGZO thin film 134 is formed on the first IGZO thin film 132 by a CVD process. To this end, an indium source, a gallium source, a zinc source, and an oxidizing source are simultaneously introduced into the reaction chamber 200. Here, the indium source, gallium source and zinc source may be supplied at a ratio of, for example, 3 to 10: 1 to 5: 1 based on the zinc source, for example, 150 to 200 sccm, 50 to 100 sccm, 20 to 50 sccm As the oxidizing source in the CVD process, it is possible to use a mixture of oxygen, ozone, steam and oxygen, a mixture of water vapor and ozone, and an oxygen plasma. The mixture of steam and oxygen, the mixture of steam and ozone Is most preferably used. The second IGZO thin film 134 may be formed with a different composition ratio from the first IGZO thin film 132. The amount of the at least one of the indium source, the gallium source, and the zinc source may be smaller than the first IGZO thin film 132 The amount of the oxidizing source can be adjusted by controlling the amount of the oxidizing source. Thus, the characteristics of the second IGZO thin film 134, for example, the mobility and the electric conductivity, can be controlled as compared with the first IGZO thin film 132. Meanwhile, the first IGZO thin film 132 may be formed to a thickness of 5 to 50 ANGSTROM, and the second IGZO thin film 134 may be formed to a thickness of 200 ANGSTROM to 300 ANGSTROM.

도 5 및 도 8을 참조하면, 제 1 및 제 2 IGZO 박막(132, 134) 상에 보호막(140)을 형성한다(S150). 그런데, 보호막(140) 형성 이전에 어닐링 공정을 실시할 수 있다(S140). 어닐링 공정은 제 1 및 제 2 IGZO 박막(132, 134) 형성 후 오프 커런트를 확보하기 위해 실시한다. 여기서, 어닐링 공정은 진공 상태에서 실시하며 분위 가스로는 O2 또는 O3를 사용할 수 있다. 즉, 어닐링 공정은 대기압(760Torr) 보다 낮은 압력에서 실시할 수 있으며, 보다 바람직하게는 0.1Torr 내지 10Torr에서 실시할 수 있다. 이때, 공정 온도는 200∼450℃로 유지하고, 공정 시간은 요구되는 소자 특성에 따라 1분 내지 30분까지 다양하게 처리할 수 있다. 보호막(140)은 이후 소오스 전극 및 드레인 전극을 형성하기 위한 식각 공정에서 식각 정지막으로 작용하여 제 1 및 제 2 IGZO 박막(132, 134)이 노출되어 손상되는 것을 방지하기 위해 형성한다. 또한, 보호막(140)은 이후 소오스 전극 및 드레인 전극의 제조가 완료된 후 제 1 및 제 2 IGZO 박막(132, 134)가 대기중에 노출되는 것을 방지할 수 있다. 즉, 제 1 및 제 2 IGZO 박막(132, 134)은 대기중에 노출되면 산소 등이 침투하여 특성이 저하될 수 있는데, 보호막(150)이 형성되어 있어 이를 방지할 수 있다. 산소의 침투를 방지하고 제 1 및 제 2 IGZO 박막(132, 134)과 식각 선택비가 차이나는 물질로 형성할 수 있는데, 예를 들어 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등의 절연막을 이용할 수 있다. 여기서, 보호막(140)은 단일층 또는 다층으로 형성하며, 적어도 일부를 CVD 방식으로 형성한다. 예를 들어 보호막(140)은 도시된 바와 같이 제 1 및 제 2 보호막(140a, 140b))으로 형성하며, 제 1 보호막(140a)은 TEOS 및 O3를 이용하여 CVD 방식으로 형성하고, 제 2 보호막(140b)은 TEOS 및 O2를 이용하여 PECVD 방식으로 형성한다. 이어서, 보호막(140)의 소정 영역을 식각하여 패터닝하는데, 보호막(140)은 이후 소오스 전극 및 드레인 전극이 이격되는 영역에 잔류하도록 패터닝한다. 즉, 보호막(140) 소오스 전극 및 드레인 전극과 일부 중첩되도록 패터닝한다. 이때, 보호막(140)을 패터닝하기 이전에 어닐링 공정을 실시할 수도 있다(S160). 어닐링 공정은 보호막(140) 증착 후 오프 커런트가 변화될 수 있는데, 이를 보상하기 위해 어닐링 공정을 실시할 수 있다. 여기서, 어닐링 공정은 진공 상태에서 실시하며 분위 가스로는 O2 또는 O3를 사용할 수 있다. 즉, 어닐링 공정은 대기압(760Torr) 보다 낮은 압력에서 실시할 수 있으며, 보다 바람직하게는 0.1Torr 내지 10Torr에서 실시할 수 있다. 이때, 공정 온도는 200∼450℃로 유지하고, 공정 시간은 요구되는 소자 특성에 따라 1분 내지 30분까지 다양하게 처리할 수 있다. 즉, 어닐링 공정은 보호막(140) 형성 이전 및 이후에 적어도 한번 실시할 수 있다.Referring to FIGS. 5 and 8, a protective film 140 is formed on the first and second IGZO thin films 132 and 134 (S150). However, the annealing process may be performed before the protective film 140 is formed (S140). The annealing process is performed to ensure off-current after the first and second IGZO thin films 132 and 134 are formed. Here, the annealing process is performed in a vacuum state, and O2 or O3 can be used as the gaseous phase. That is, the annealing process can be performed at a pressure lower than the atmospheric pressure (760 Torr), more preferably 0.1 Torr to 10 Torr. At this time, the process temperature is maintained at 200 to 450 占 폚, and the process time can be variously varied from 1 minute to 30 minutes depending on the required device characteristics. The protective film 140 is formed in order to prevent the first and second IGZO thin films 132 and 134 from being exposed and damaged by acting as an etch stop film in the etching process for forming the source electrode and the drain electrode. In addition, the protective film 140 can prevent the first and second IGZO thin films 132 and 134 from being exposed to the atmosphere after the source and drain electrodes are completely fabricated. That is, when the first and second IGZO thin films 132 and 134 are exposed to the atmosphere, oxygen or the like may permeate and the characteristics may be deteriorated. This is because the protective film 150 is formed. The first IGZO thin film 132 and the second IGZO thin film 132 may be formed of a material having a different etching selection ratio. For example, an insulating film such as silicon oxide, silicon nitride, or silicon oxynitride may be used . Here, the protective film 140 is formed as a single layer or a multilayer, and at least a part thereof is formed by a CVD method. For example, the protective film 140 is formed of the first and second protective films 140a and 140b, and the first protective film 140a is formed by CVD using TEOS and O 3 , a protective film (140b) is using TEOS and O 2 is formed by PECVD method. Subsequently, a predetermined region of the protective film 140 is etched and patterned. The protective film 140 is then patterned so as to remain in a region where the source electrode and the drain electrode are spaced apart. That is, the protective film 140 is patterned to partially overlap the source electrode and the drain electrode. At this time, the annealing process may be performed before patterning the passivation layer 140 (S160). In the annealing process, the off-current may change after the deposition of the protective film 140, and an annealing process may be performed to compensate the off-current. Here, the annealing process is performed in a vacuum state, and O2 or O3 can be used as the gaseous phase. That is, the annealing process can be performed at a pressure lower than the atmospheric pressure (760 Torr), more preferably 0.1 Torr to 10 Torr. At this time, the process temperature is maintained at 200 to 450 占 폚, and the process time can be variously varied from 1 minute to 30 minutes depending on the required device characteristics. That is, the annealing process may be performed at least once before and after the formation of the protective film 140.

도 5 및 도 9를 참조하면, 제 1 및 제 2 IGZO 박막(132, 134)을 게이트 전극(110)을 덮도록 패터닝하여 활성층(130)을 형성한다. 이어서, 활성층(130) 상부에 제 2 도전층을 형성한 후 소정의 마스크를 이용한 사진 및 식각 공정으로 패터닝하여 소오스 전극(150a) 및 드레인 전극(150b)을 형성한다(S170). 소오스 전극(150a) 및 드레인 전극(150b)은 게이트 전극(110)의 상부와 일부 중첩되고, 게이트 전극(110)의 상부에서 이격되도록 형성된다. 이때, 식각 공정은 보호막(140)이 노출되도록 식각한다. 여기서, 제 2 도전층은 금속, 금속 합금, 금속 산화물, 투명 도전막 또는 이들의 화합물 중 어느 하나를 CVD를 이용하여 형성할 수 있다. 또한, 제 2 도전층은 도전 특성과 저항 특성을 고려하여 복수의 층으로 형성할 수도 있다. 한편, 소오스 전극(150a)와 드레인 전극(150b) 사이에 보호막(140)이 형성되어 있기 때문에 제 1 및 제 2 IGZO 박막(132, 134)이 대기중에 노출되는 것을 방지할 수 있고, 그에 따라 제 1 및 제 2 IGZO 박막(132, 134)의 특성 저하를 방지할 수 있다.
Referring to FIGS. 5 and 9, the active layer 130 is formed by patterning the first and second IGZO thin films 132 and 134 to cover the gate electrode 110. Subsequently, a second conductive layer is formed on the active layer 130, and then patterned by a photolithography and etching process using a predetermined mask to form a source electrode 150a and a drain electrode 150b (S170). The source electrode 150a and the drain electrode 150b overlap with the upper portion of the gate electrode 110 and are spaced apart from the upper portion of the gate electrode 110. [ At this time, the etching process is performed so that the protective film 140 is exposed. Here, the second conductive layer may be formed using a metal, a metal alloy, a metal oxide, a transparent conductive film, or a compound thereof by CVD. Further, the second conductive layer may be formed of a plurality of layers in consideration of the conductive characteristic and the resistance characteristic. On the other hand, since the protective film 140 is formed between the source electrode 150a and the drain electrode 150b, the first and second IGZO thin films 132 and 134 can be prevented from being exposed to the atmosphere, 1 and the second IGZO thin films 132 and 134 can be prevented from deteriorating.

한편, 상기 실시 예는 게이트 전극(110)용 제 1 도전층, 게이트 절연막(120), 소오스/드레인 전극(150a 및 150b)용 제 2 도전층은 CVD 방식으로 형성하였으나, 물리적 증착법(Physical Vapor Deposition; PVD)으로도 형성할 수도 있다. 즉, 스퍼터링, 진공 증착법 또는 이온 플레이팅법(ion plating)으로 박막을 형성할 수 있다. 이때, 스퍼터링에 의해 상기 막들을 형성하는 경우 소정의 마스크를 이용하는 사진 및 식각 공정을 이용하지 않고, 스퍼터링 마스크(즉, 쉐도우 마스크)를 이용한 스퍼터링 공정을 통해 상기 구조물들을 형성할 수 있다. 또한, CVD 또는 PVD 이외의 다양한 코팅 방법, 즉 미세 입자가 분산된 콜로이드 용액이나, 전구체로 이루어진 솔-젤로 구성된 액상을 이용하여 스핀 코팅, 딥 코팅, 나노 임프린팅 등의 임프린팅, 스탬핑, 프린팅, 트랜스퍼 프린팅 등으로 코팅할 수도 있다. 또한, 원자층 증착 및 펄스 레이저 증착(Pulsed Laser Deposition; PLD)법으로 형성될 수 있다.
In the above embodiment, the first conductive layer for the gate electrode 110, the gate insulating layer 120, and the second conductive layer for the source / drain electrodes 150a and 150b are formed by CVD. However, the physical vapor deposition method ; PVD). That is, the thin film can be formed by sputtering, vacuum evaporation, or ion plating. At this time, in the case of forming the films by sputtering, the structures can be formed through a sputtering process using a sputtering mask (i.e., a shadow mask) without using a photolithography process and an etching process using a predetermined mask. In addition, various coating methods other than CVD or PVD, that is, impregnation such as spin coating, dip coating, and nanoimprinting using a liquid phase composed of a colloid solution in which fine particles are dispersed or a sol-gel composed of a precursor, Transfer printing or the like. It may also be formed by atomic layer deposition and Pulsed Laser Deposition (PLD).

상기와 같은 본 발명의 실시 예들에 따른 박막 트랜지스터는 액정 표시 장치, 유기 EL 표시 장치 등의 표시 장치에서 화소를 구동하는 구동 회로로 이용될 수 있다. 즉, 복수의 픽셀이 매트릭스 형상으로 배치되는 표시 패널에서 각 픽셀 내에 박막 트랜지스터가 형성되고, 박막 트랜지스터를 통해 픽셀이 선택되어 선택된 픽셀에 화상 표시를 위한 데이터가 전달된다.
The thin film transistor according to embodiments of the present invention can be used as a driving circuit for driving a pixel in a display device such as a liquid crystal display device or an organic EL display device. That is, a thin film transistor is formed in each pixel in a display panel in which a plurality of pixels are arranged in a matrix shape, and a pixel is selected through the thin film transistor and data for image display is transmitted to the selected pixel.

한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention.

100 : 기판 110 : 게이트 전극
120 : 게아트 절연막 130 : 활성층
140 : 보호막 150a 및 150b : 소오스 및 드레인 전극
132 : 제 1 IGZO 박막 134 : 제 2 IGZO 박막
140a : 제 1 보호막 140b : 제 2 보호막 100: substrate 110: gate electrode
120: Gae art insulating film 130:
140: protective films 150a and 150b: source and drain electrodes
132: first IGZO thin film 134: second IGZO thin film
140a: first protective film 140b: second protective film

Claims (20)

삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 기판이 제공되는 단계;
상기 기판 상에 게이트 전극을 형성하고 그 상부에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에 활성층을 형성하는 단계;
상기 활성층 상에 보호막을 형성하는 단계; 및
상기 활성층 상에 소오스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
상기 활성층은 화학적 증착 공정으로 다층 구조의 IGZO 박막으로 형성되고,
상기 다층 구조의 IGZO 박막은 인듐 소오스, 갈륨 소오스, 징크 소오스 및 산화 소오스 중 적어도 어느 하나의 유입량이 조절되어 서로 다른 조성비를 가지며,
상기 인듐 소오스 대 갈륨 소오스 대 징크 소오스의 유입량은 3∼10:1∼5:1의 비율을 가지며,
상기 보호막은 적어도 일부를 화학 증착 방식으로 형성하는 박막 트랜지스터의 제조 방법.
Providing a substrate;
Forming a gate electrode on the substrate and forming a gate insulating film thereon;
Forming an active layer on the gate insulating layer;
Forming a protective film on the active layer; And
And forming a source electrode and a drain electrode on the active layer,
The active layer is formed into a multilayered IGZO thin film by a chemical vapor deposition process,
The IGZO thin film of the multilayer structure has a different composition ratio by controlling the inflow amount of at least one of indium source, gallium source, zinc source and oxidizing source,
The inflow amount of the indium source to gallium source to the zinc source is 3 to 10: 1 to 5: 1,
Wherein at least a part of the protective film is formed by a chemical vapor deposition method.
삭제delete 제 1O 항에 있어서, 상기 보호막은 단일층 또는 적어도 이중층으로 형성하는 박막 트랜지스터의 제조 방법.
The method according to claim 10, wherein the protective film is formed as a single layer or at least a double layer.
제 12 항에 있어서, 상기 보호막은 상기 활성층과 접하는 제 1 부분을 플라즈마를 이용하지 않는 상기 화학 증착 방식으로 형성하고, 나머지 제 2 부분은 플라즈마를 이용한 상기 화학 증착 방식으로 형성하는 박막 트랜지스터의 제조 방법.
The manufacturing method of a thin film transistor according to claim 12, wherein the protective film is formed by the chemical vapor deposition method using no plasma and the second part contacting with the active layer is formed by the chemical vapor deposition method using plasma .
제 13 항에 있어서, 상기 보호막은 상기 제 1 부분을 실리콘 소오스와 제 1 반응 소오스를 이용하여 형성하고, 상기 제 2 부분을 실리콘 소오스와 제 2 반응 소오스를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
14. The method of claim 13, wherein the protective film is formed by forming the first portion using a silicon source and a first reaction source, and forming the second portion using a silicon source and a second reaction source.
제 14 항에 있어서, 상기 실리콘 소오스는 TEOS 및 SiH4를 포함하고, 상기 제 1 반응 소오스는 O3를 포함하며, 상기 제 3 소오스는 O2, N20 및 NH3를 포함하는 박막 트랜지스터의 제조 방법.
The method of claim 14 wherein the thin film transistor of the silicon source comprises a third source is O 2, N 2 0 and NH 3, wherein the first reaction source, comprising: a TEOS and SiH 4 comprises O 3 Gt;
제 15 항에 있어서, 상기 보호막의 제 1 부분은 TEOS 및 O3를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
The method of claim 15 wherein the method of manufacturing a thin film transistor formed by the first portion of the protective film using TEOS and O 3.
제 16 항에 있어서, 상기 보호막의 제 2 부분은 TEOS 또는 SiH4와 O2, N2O 또는 NH3를 이용하여 형성하는 박막 트랜지스터의 제조 방법.
The method of claim 16, wherein the second portion of the passivation layer is formed using TEOS or SiH 4 and O 2 , N 2 O, or NH 3 .
제 10 항에 있어서, 상기 보호막을 상기 소오스 전극 및 드레인 전극이 서로 이격된 영역에 잔류하도록 패터닝하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
11. The method of claim 10, further comprising patterning the protective film so that the source electrode and the drain electrode remain in regions spaced apart from each other.
제 12 항에 있어서, 상기 보호막 형성 이전 및 이후의 적어도 어느 하나에 어닐링 공정을 실시하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
13. The method of claim 12, further comprising performing an annealing process on at least one of before and after forming the protective film.
제 19 항에 있어서, 상기 게이트 절연막 형성, 상기 활성층 형성, 상기 보호막 형성 및 상기 어닐링은 인시투로 실시하는 박막 트랜지스터의 제조 방법.20. The method of manufacturing a thin film transistor according to claim 19, wherein the gate insulating film formation, the active layer formation, the protective film formation, and the annealing are performed in-situ.
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