KR101822526B1 - 반도체 장치와 그 제작 방법 - Google Patents

반도체 장치와 그 제작 방법 Download PDF

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히또시 나까야마
마사시 쯔부꾸
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

특성이 양호한 트랜지스터를 제공하는 것을 과제로 한다.
예를 들면, 보텀 게이트·보텀 콘택트 구조의 트랜지스터를 제작할 때, 소스와 드레인을 구성하는 도전층을 3층 적층 구조로 하고, 3단계의 에칭을 행한다. 즉, 제 1 에칭 공정에는 적어도 제 2 막 및 제 3 막에 대한 에칭 레이트가 높은 에칭 방법을 채용하고, 적어도 제 1 막을 노출할 때까지 행한다. 제 2 에칭 공정에는 제 1 막에 대한 에칭 레이트가 제 1 에칭 공정보다 높고, 「제 1 막의 아래에 접하여 형성되어 있는 층」에 대한 에칭 레이트가 제 1 에칭 공정보다도 낮은 에칭 방법을 채용한다. 제 3 에칭 공정에는 제 1 막 내지 제 3 막에 대한 에칭 레이트가 제 2 에칭 공정보다, 높은 에칭 방법을 채용한다.

Description

반도체 장치와 그 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 기술 분야는, 반도체 장치와 그 제작 방법에 관한 것이다. 또, 본 명세서에서 반도체 장치라는 것은 반도체 소자 또는 반도체 소자를 포함하는 것을 말하고, 이와 같은 반도체 소자로서, 예를 들면, 트랜지스터(박막 트랜지스터 등)를 들 수 있다. 액정 표시 장치 등의 표시 장치도 반도체 장치에 포함된다.
근년, 반도체 특성을 나타내는 금속 산화물(이하, 산화물 반도체라고 부른다)이 주목되고 있다. 산화물 반도체는 예를 들면, 트랜지스터에 적용하는 것이 가능하다(특허문헌 1 및 특허문헌 2).
트랜지스터는, 다양하게 분류된다. 예를 들면, 기판과 게이트와 채널 형성 영역의 위치 관계에 따라, 보텀 게이트형 구조와 톱 게이트형 구조로 분류된다. 채널 형성 영역과 기판 사이에 게이트가 배치된 트랜지스터 구조는 보텀 게이트형 구조라고 불린다. 한편, 게이트와 기판 사이에 채널 형성 영역이 배치된 트랜지스터 구조는 톱 게이트형 구조라고 불린다.
또, 소스 및 드레인과, 채널을 형성하는 반도체층의 접속 개소에 의해 보텀 콘택트형과 톱 콘택트형으로 분류된다. 소스 및 드레인과 채널을 형성하는 반도체층의 접속 개소가 기판측에 배치되는 구조는 보텀 콘택트형이라고 불린다. 소스 및 드레인과 채널을 형성하는 반도체층의 접속 개소가 기판과는 반대측(즉, 액정 표시 장치에 있어서는 대향 기판측)에 배치된 구조는 톱 콘택트형이라고 불린다.
즉, 트랜지스터는, BGBC(보텀 게이트·보텀 콘택트) 구조, BGTC(보텀 게이트·톱 콘택트) 구조, TGTC(톱 게이트·톱 콘택트) 구조, TGBC(톱 게이트·보텀 콘택트) 구조 분류할 수가 있다.
일본국 특개 2007-123861호 공보 일본국 특개 2007-096055호 공보
본 발명의 한 형태는, 온(ON) 전류가 충분히 크고, 오프 전류가 충분히 작은 트랜지스터를 제공하는 것을 과제로 한다. 온 전류가 충분히 크고, 오프 전류가 충분히 작은 트랜지스터에서는, 스위칭 특성이 양호하다.
그러나, 트랜지스터를 각종 제품에 응용할 때, 트랜지스터는 높은 신뢰성을 가지는 것이 바람직하다.
트랜지스터의 신뢰성을 조사하기 위한 방법의 하나로, 바이어스 열 스트레스 시험(이하, GBT(Gate　Bias　Temperature) 시험이라고 부른다)이 있다. GBT 시험은 가속 시험의 일종이며, 장기간 사용에 의해 일어나는 트랜지스터의 특성 변화를 단시간으로 평가하는 것이 가능하다. 특히, GBT 시험 전후의 트랜지스터의 스레숄드 전압의 변화량은 신뢰성을 조사하기 위한 중요한 지표가 된다. GBT 시험 전후에 있어서, 스레숄드 전압의 변화량이 작을수록 신뢰성이 높다.
구체적으로는, 트랜지스터가 형성되어 있는 기판을 일정 온도로 유지하고, 트랜지스터의 소스와 드레인을 같은 전위로 하고, 게이트에는 소스 및 드레인과는 다른 전위를 일정 시간 부여한다. 기판의 온도는 시험 목적에 따라서 적절히 설정하면 좋다. 또한, 「＋GBT 시험」에서는, 게이트에 부여하는 전위가 소스 및 드레인의 전위(소스와 드레인은 같은 전위이다)보다도 높고, 「-GBT 시험」에서는, 게이트에 부여하는 전위가 소스 및 드레인의 전위(소스와 드레인은 같은 전위이다)보다 낮다.
GBT 시험의 시험 강도는, 기판 온도, 게이트 절연층에 더해지는 전계 강도 및 전계 인가 시간에 따라서 결정할 수 있다. 게이트 절연층 중의 전계 강도는 게이트와, 소스 및 드레인 간의 전위 차이를 게이트 절연층의 두께로 나누어 결정된다. 예를 들면, 두께가 100nm인 게이트 절연층 중의 전계 강도를 2MV/cm로 하는 경우에는, 이 전위 차이를 20V로 하면 좋다.
또한, 채널 형성 영역에 산화물 반도체를 이용한 트랜지스터에서도 GBT 시험에 의한 스레숄드 전압의 변화가 확인되고 있다.
그러므로, 본 발명의 한 형태는, 장기간 사용에도 스레숄드 전압이 시프트하기 어렵고 신뢰성이 높은 반도체 장치를 제공하는 것을 과제로 한다.
또, 본 발명의 한 형태는, 스위칭 특성이 양호하고, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제로 한다.
더 나아가서는 트랜지스터의 게이트, 소스 및 드레인은, 게이트 배선 및 소스 배선을 형성하는 층과 동일한 층으로 형성하는 것이 바람직하다. 그리고, 게이트 배선 및 소스 배선은 도전성이 높은 재료로 형성하는 것이 바람직하다.
본 발명의 한 형태인 스위칭 특성이 양호한 반도체 장치는, 채널 형성 영역이 되는 반도체층을 게이트 절연층의 두께에 대해 충분히 두껍게 함으로써 얻을 수 있다.
한편, 본 발명의 한 형태인 신뢰성이 높은 반도체 장치는, 형성된 각 층의 피복성을 양호하게 함으로써 얻을 수 있다.
본 발명의 바람직한 한 형태로서, 구체적인 구성을 이하에 설명한다.
본 발명의 한 형태는, 적어도 제 1 에칭 내지 제 3 에칭 공정으로 구성되는 에칭 방법이다. 여기에서 「에칭되는 막」은, 3층의 적층 구조인 것이 바람직하며, 「에칭되는 막」은 하측으로부터 제 1 막, 제 2 막 및 제 3 막으로 한다. 제 1 에칭 공정에는 적어도 제 2 막 및 제 3 막에 대한 에칭 레이트가 높은 에칭 방법을 채용하고, 제 1 에칭 공정은 적어도 제 1 막을 노출할 때까지 행한다. 제 2 에칭 공정에는, 제 1 막에 대한 에칭 레이트가 제 1 에칭 공정보다도 높고, 「제 1 막 아래에 접하여 형성되어 있는 층」에 대한 에칭 레이트가 제 1 에칭 공정보다도 낮은 에칭 방법을 채용한다. 제 3 에칭 공정에는 제 1 막 내지 제 3 막에 대한 에칭 레이트가 제 2 에칭 공정보다 높은 에칭 방법을 채용하는 것이 바람직하다.
제 3 에칭 공정에 있어서, 「제 1 막 아래에 접하여 형성되어 있는 층」에 대한 에칭 레이트는, 제 2 에칭 공정보다 높아도 좋다. 이 때, 제 3 에칭 공정은 제 1 에칭 공정보다 단시간 공정인 것이 바람직하다.
상기한 본 발명의 한 형태인 에칭 방법은, 반도체 장치의 제작 공정에 적용할 수 있다. 특히, 「에칭된 막」이 도전막인 경우에 상기한 본 발명의 한 형태인 에칭 방법을 적용하는 것이 바람직하다. 특히, 「제 1 막 아래에 접하여 형성된 층」이 반도체층인 것이 바람직하다. 즉, 본 발명의 한 형태인 반도체 장치가 가지는 트랜지스터는, 톱 콘택트형인 것이 바람직하다.
즉, 본 발명의 한 형태는 제 1 배선층을 형성하고, 상기 제 1 배선층을 덮어 절연층을 형성하고, 상기 절연층 위에 반도체층을 형성하고, 상기 반도체층 위에 제 1 도전막, 제 2 도전막 및 제 3 도전막을 이 순서로 적층하여 형성하고, 상기 제 1 도전막 내지 제 3 도전막에 적어도 3단계의 에칭을 행하고, 3층의 적층 구조로 된 제 2 배선층을 이간시켜 형성하고, 상기 3단계의 에칭이 적어도 상기 제 1 도전막을 노출시킬 때까지 행하는 제 1 에칭 공정과, 상기 제 1 도전막에 대한 에칭 레이트가 상기 제 1 에칭 공정보다 높고, 상기 반도체층에 대한 에칭 레이트가 상기 제 1 에칭 공정보다 낮은 조건에 의해 행하는 제 2 에칭 공정과, 적어도 상기 제 1 도전막 내지 제 3 도전막에 대한 에칭 레이트가, 상기 제 2 에칭 공정보다 높은 조건에 의해서 행하는 제 3 에칭 공정을 가지는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
또는, 본 발명의 한 형태는 반도체층을 형성하고, 상기 반도체층위에 제 1 도전막, 제 2 도전막 및 제 3 도전막을 이 순서로 적층하여 형성하고, 상기 제 1 도전막 내지 제 3 도전막에 적어도 3단계의 에칭을 행하고, 3층의 적층구조로 된 제 1 배선층을 이간시켜 형성하고, 상기 제 1 배선층 및 상기 반도체층을 덮어 절연층을 형성하고, 상기 절연층 위에 상기 반도체층과 중첩하여 제 2 배선층을 형성하고, 상기 3단계의 에칭이, 적어도 상기 제 1 도전막을 노출시킬 때까지 행하는 제 1 에칭 공정과, 상기 제 1 도전막에 대한 에칭 레이트가 상기 제 1 에칭 공정보다도 높고, 상기 반도체층에 대한 에칭 레이트가 상기 제 1 에칭 공정보다도 낮은 조건에 의해 행하는 제 2 에칭 공정과, 적어도 상기 제 1 도전막 내지 제 3 도전막에 대한 에칭 레이트가, 상기 제 2 에칭 공정보다 높은 조건으로 행하는 제 3 에칭 공정을 가지는 것을 특징으로 하는 반도체 장치의 제작 방법이다.
단, 본 발명은 이들에 한정되지 않고, 보텀 콘택트형이어도 좋다. 즉, BGBC 구조 또는 TGBC 구조에 있어서, 3층의 적층 구조로 된 소스 및 드레인 형성에 상기 에칭 방법을 이용해도 좋다. BGBC 구조에서 「제 1 막 아래에 접하여 형성되어 있는 층」은 게이트 절연층이다. TGBC 구조에서 「제 1 막의 아래에 접하여 형성되어 있는 층」은 하지가 되는 절연막 또는 기판이다.
또는, 본 발명은 이들에 한정되지 않고, 게이트 전극이 되는 도전막의 에칭에 있어서, 상기한 본 발명의 한 형태인 에칭 방법을 적용해도 좋다.
상기 구성의 본 발명의 한 형태에 있어서, 상기 제 1 에칭 공정은 주성분으로서 불소보다 염소가 많은 가스를 이용해서 행하고, 상기 제 2 에칭 공정은 주성분으로서 염소보다 불소가 많은 가스를 이용하여 행하며, 상기 제 3 에칭 공정은, 주성분으로서 불소보다도 염소가 많은 가스를 이용하여 행하면 좋다.
또한, 보다 구체적으로는 주성분으로서 불소보다 염소가 많은 가스로서는 BCl3 가스와 Cl2 가스의 혼합 가스를 들 수 있다. 주성분으로서 염소보다 불소가 많은 가스로서는 SF6가스를 들 수 있다.
또한, 상기 제 3 에칭 공정은 상기 제 1 에칭 공정보다 단시간인 것이 바람직하다.
상기 구성의 본 발명의 한 형태에 있어서, 상기 제 1 도전막 및 상기 제 2 도전막은 상기 제 3 도전막보다 두꺼운 것이 바람직하다. 제 1 도전막을 두껍게 하면 제 1 에칭 공정에서, 제 1 도전막 아래에 접하여 형성되어 있는 층이 노출되기 어렵기 때문이다. 또, 제 2 도전막을 두껍게 하면 배선 저항이 저감되기 때문이다.
상기 구성의 본 발명의 한 형태에 있어서, 상기 제 2 도전막을 두껍게 형성할 경우, 상기 제 2 도전막을 형성하는 도전성 재료는, 상기 제 1 도전막 및 상기 제 3 도전막을 형성하는 도전성 재료보다 도전율이 높은 것이 바람직하다. 배선 저항이 저감되기 때문이다.
상기 구성의 본 발명의 한 형태에 있어서, 예를 들면, 상기 제 1 도전막 및 상기 제 3 도전막은 티탄막이고, 상기 제 2 도전막은 알루미늄막이면 좋다.
상기 구성의 본 발명의 한 형태에 있어서, 예를 들면, 상기 반도체층은 산화물 반도체층이면 좋다.
상기 구성의 본 발명의 한 형태에 있어서, 예를 들면, 상기 산화물 반도체층의 재료는 IGZO이면 좋다.
본 발명의 한 형태에 의하면, 「제 1 막 아래에 접하여 형성되어 있는 층」이 얇아지는 것을 방지할 수 있다. 따라서, 「제 1 막 아래에 접하여 형성되어 있는 층」이 반도체층인 경우에는 반도체층의 두께를 조정하는 것이 가능하다. 그리고, 반도체층의 두께를 조정함으로써 반도체층의 온 전류를 충분히 크게 하고, 오프 전류를 충분히 작게 하는 것이 가능하다. 또한, 에칭에 기인하는 기판면 내의 반도체층 두께의 편차를 막고, 특성의 편차를 억제하는 것이 가능하다.
본 발명의 한 형태에 의하면, GBT 시험에서 특성 시프트가 작은 반도체 장치를 얻을 수 있다.
도 1은 실시형태 1의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 2는 실시형태 1의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 3은 실시형태 1의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 4는 실시형태 2의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 5는 실시형태 2의 반도체 장치의 제작 방법을 설명하는 도면이다.
도 6은 실시형태 3의 전자기기를 설명하는 도면이다.
도 7은 실시예 1에서 설명하는 STEM상이다.
이하에서는, 본 발명의 실시형태에 대해서 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 세부 사항을 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 나타낸 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다. 또한, 도면을 이용하여 발명의 구성을 설명할 때, 같은 것을 가리키는 부호는 다른 도면 간이라도 공통해서 이용한다. 또, 같은 모양의 것을 가리킬 때에는 해치 패턴을 같게 하고, 특별히 부호를 붙이지 않는 경우가 있다. 또, 편의상, 절연층은 상면도에는 도시하지 않는 경우가 있다.
또한, 이하의 설명에서 제 1, 제 2 등의 서수는 설명의 편의상 붙인 것이며 그 수를 한정하는 것은 아니다.
(실시형태 1)
본 실시형태는, 본 발명의 한 형태인 반도체 장치 및 그 제작 방법에 대해서 설명한다. 또한, 반도체 장치의 일례로서, 트랜지스터를 예시하여 설명한다.
도 1 내지 도 3을 참조하여 설명하는 본 실시형태의 트랜지스터의 제작 방법은 제 1 배선층(102)을 형성하고, 제 1 배선층(102)을 덮어 제 1 절연층(104)을 형성하고, 제 1 절연층(104) 위에 반도체층(105)을 형성하고, 반도체층(105) 위에 제 1 도전막(107A), 제 2 도전막(107B) 및 제 3 도전막(107C)을 이 순서로 적층하여 적층 도전막(107)을 형성하고, 적층 도전막(107)에 적어도 3단계의 에칭을 행하고, 3층의 적층 구조로 된 제 2 배선층(108)을 이간시켜 형성하고, 상기 3단계의 에칭이, 적어도 제 1 도전막(107A)을 노출시킬 때까지 행하는 제 1 에칭 공정과, 제 1 도전막(107A)에 대한 에칭 레이트가 상기 제 1 에칭 공정보다 높고, 반도체층(105)에 대한 에칭 레이트가 상기 제 1 에칭 공정보다 낮은 조건으로 행하는 제 2 에칭 공정과, 적어도 적층 도전막(107)에 대한 에칭 레이트가, 상기 제 2 에칭 공정보다도 높은 조건으로 행하는 제 3 에칭 공정을 가지는 것을 특징으로 한다.
우선, 기판(100) 위에 제 1 배선층(102)을 위치 선택적으로 형성하고, 제 1 배선층(102)을 덮어 제 1 절연층(104)을 형성하고, 제 1 절연층(104) 위에 반도체층(105)을 위치 선택적으로 형성한다(도 1(A)).
기판(100)으로서는, 절연성 표면을 가지는 것을 이용하면 좋다. 기판(100)으로서는, 예를 들면, 유리 기판, 석영 기판, 표면에 절연층이 형성된 반도체 기판, 또는 표면에 절연층이 형성된 스테인리스 강 기판 등을 이용하면 좋다.
제 1 배선층(102)은, 적어도 트랜지스터의 게이트 전극을 구성한다. 제 1 배선층(102)은, 도전성 재료로 형성하면 좋고, 제 1 배선층(102)이 되는 도전성 재료막을 형성하고, 이것을 포토리소그래피법 및 에칭법으로 가공하면 좋다.
제 1 절연층(104)은, 적어도 트랜지스터의 게이트 절연층을 구성한다. 제 1 절연층(104)은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘 등으로 형성하면 좋지만, 반도체층(105)이 산화물 반도체층인 경우에는 스퍼터링법으로 형성하는 것이 바람직하다. 반도체층(105)에 접하는 제 1 절연층(104)으로부터는, 수분 및 수소를 최대한 제거해 놓는 것이 바람직하기 때문이다. 또한, 제 1 절연층(104)은 단층이라도 좋고, 복수의 층이 적층되어 형성되어 있어도 좋다. 제 1 절연층(104)은, 산화 갈륨, 산화 알루미늄, 또는 그 외의 산소 과잉된 산화물로 형성해도 좋다.
또, 「산화 질화 실리콘」이란, 그 조성으로서, 질소보다도 산소의 함유량이 많은 것을 말한다.
또한, 「질화 산화 실리콘」이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것을 말한다. 단, 산화 질화 실리콘 또는 질화 산화 실리콘을 구성하는 원자의 합계를 100 원자%라고 했을 때, 질소, 산소, 실리콘 및 수소의 함유 비율이 상기 범위 내에 포함되는 것으로 한다.
반도체층(105)은 여기에서는 산화물 반도체로 형성된다. 반도체층(105)은 반도체막을 형성하고, 이것을 포토리소그래피법 및 에칭법으로 가공하면 좋다. 반도체층(105)을 형성하는 산화물 반도체로서는, 불순물이 제거되고 산화물 반도체의 주성분 이외의 캐리어 공여체가 되는 불순물이 최대한 포함되지 않도록 고순도화 함으로써, 진성(I형)화, 또는 실질적으로 진성(I형)화된 산화물 반도체를 이용한다.
고순도화된 산화물 반도체층 중에는 캐리어가 극히 적으며(제로에 가까움), 캐리어 농도는 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더 바람직하게는 1×1011/cm3 미만이다.
반도체층(105)을 형성하는 산화물 반도체층 중에는 캐리어가 극히 적기 때문에, 트랜지스터의 오프 전류를 작게 하는 것이 가능하다. 오프 전류는 작으면 작을수록 바람직하다.
이와 같은 고순도화된 산화물 반도체는 계면 준위(界面準位) 및 계면 전하(界面電荷)에 대해서 매우 민감하기 때문에, 제 1 절연층(104)과 반도체층(105)의 계면 상태(계면 준위, 계면 전하 등)를 적절한 것이 되도록 조절하는 것은 중요하다. 이 때문에 고순도화된 산화물 반도체에 접하는 제 1 절연층(104)은, 고품질인 것이 바람직하다. 여기에서, 「제 1 절연층(104)이 고품질」이라는 것은, 제 1 절연층(104)의 표면 혹은 내부에 포함되는 결함이 적고, 전하를 트랩하는 결함 준위나 계면 준위가 적어, 고정 전하가 발생하기 힘든 것 등을 의미한다.
제 1 절연층(104)은 예를 들면, 마이크로파(예를 들어, 주파수 2.45GHz)를 이용한 고밀도 플라스마 CVD법으로 형성됨으로써, 제 1 절연층(104)을 치밀하게 할 수 있고, 절연 내압을 높게 할 수 있기 때문에 바람직하다. 고순도화된 산화물 반도체층과 고품질의 게이트 절연층이 밀접하게 형성되면, 계면 준위를 저감하고, 계면 특성을 양호한 것으로 할 수 있기 때문이다.
물론, 제 1 절연층(104)으로서 고품질의 절연층을 형성할 수 있는 것이라면, 스퍼터링법이나 플라스마 CVD법 등의 다른 성막 방법을 적용해도 좋다.
반도체층(105)을 형성하는 산화물 반도체로서는, 사원계 금속 산화물인 In-Sn-Ga-Zn-O계 산화물 반도체나, 삼원계 금속 산화물인 In-Ga-Zn-O계 산화물 반도체, In-Sn-Zn-O계 산화물 반도체, In-Al-Zn-O계 산화물 반도체, Sn-Ga-Zn-O계 산화물 반도체, Al-Ga-Zn-O계 산화물 반도체, Sn-Al-Zn-O계 산화물 반도체나, 이원계 금속 산화물인 In-Zn-O계 산화물 반도체, Sn-Zn-O계 산화물 반도체, Al-Zn-O계 산화물 반도체, Zn-Mg-O계 산화물 반도체, Sn-Mg-O계 산화물 반도체, In-Mg-O계 산화물 반도체나, 일원계 금속산화물인 In-O계 산화물 반도체, Sn-O계 산화물 반도체, Zn-O계 산화물 반도체 등을 이용하는 것이 가능하다. 또, 상기 산화물 반도체가 SiO2를 포함하고 있어도 좋다. 여기에서, 예를 들면, In-Ga-Zn-O계 산화물 반도체는, In, Ga 또는 Zn을 가지는 산화물 반도체라는 의미이고, 그 조성비는 특별히 묻지 않는다. 또, In과 Ga와 Zn 이외의 원소를 포함하고 있어도 좋다.
반도체층(105)을 형성하는 산화물 반도체에는, 화학식 InMO3(ZnO)m(m＞0)으로 표기되는 것을 이용할 수 있다. 여기에서, M은, Ga, Al, Mn 및 Co로부터 선택되거나 또는 복수의 금속 원소를 나타낸다. 예를 들면 M으로서, Ga, Ga 및 Al, Ga 및 Mn, 또는 Ga 및 Co 등을 들 수 있다. 또는, 상기 산화물 반도체에 SiO2를 포함하고 있어도 좋다.
또, 반도체층(105)을 형성하는 산화물 반도체막을 스퍼터링법으로 형성하기 위해서는, 예를 들면, 조성비로서 In2O3 : Ga2O3 : ZnO ＝ 1:1:1[mol수비]의 타겟을 이용하면 좋다. 또, 이 타겟의 재료 및 조성에 한정되지 않고, 예를 들면, In2O3 : Ga2O3 : ZnO ＝ 1:1:2[mol수비]의 타겟을 이용해도 좋다. 또한, 여기에서, 예를 들면, In-Ga-Zn-O막은, 인듐(In), 갈륨(Ga), 아연(Zn)을 가지는 산화물막이라는 의미이며, 그 조성비는 특별히 묻지 않는다.
여기에서는, 반도체층(105)을 형성하는 산화물 반도체막은, In-Ga-Zn-O계 산화물 타겟을 이용하여 스퍼터링법으로 형성된다. 또, 반도체층(105)은 희가스(예를 들면 Ar) 분위기 아래, 산소 가스 분위기 아래, 또는 희가스와 산소 가스의 혼합 가스 분위기 아래에서 스퍼터링법으로 형성하는 것이 가능하다.
또, 타겟의 충전율(充塡率)은 90% 이상, 100% 이하이고 바람직하게는 95% 이상, 99.9% 이하이다. 이와 같이, 충전율이 높은 타겟을 이용함으로써, 성막된 산화물 반도체막을 치밀한 막으로 하는 것이 가능하다.
다음으로, 반도체층(105)에 제 1 가열 처리를 행한다. 이 제 1 가열 처리에 의해서 산화물 반도체층의 탈수화 또는 탈수소화를 행할 수가 있다. 제 1 가열 처리의 온도는 400℃ 이상 750℃ 이하, 또는 400℃ 이상 기판의 변형점 미만으로 한다. 여기에서는, 제 1 가열 처리로서, 질소 가스 분위기 아래 450℃에서 1시간의 가열 처리를 행한다. 또한, 제 1 가열 처리는 산화물 반도체층의 형성 후라면 좋고, 이 타이밍에 한정되지 않는다. 또한, 제 1 가열 처리를 행하는 분위기는 질소 가스 분위기에 한정되지 않고, 산소 가스와 질소 가스의 혼합 가스 분위기라도 좋으며, 산소 가스 분위기이어도 좋고, 수분이 충분히 제거된 공기(Dry Air)여도 좋다. 제 1 가열 처리 후에는, 대기 폭로를 피하는 등, 산화물 반도체층으로의 물이나 수소의 재혼입을 막는 것이 바람직하다.
또한, 반도체층(105)을 형성하기 전에 예비 가열을 행함으로써, 미리 제 1 절연층(104)에 대해서 탈수화 또는 탈수소화를 행해 두어도 좋다.
또한, 반도체층(105)을 형성하는 반도체막을 형성하기 전에는 성막실 내의 잔류 수분과 수소를 충분히 제거하는 것이 바람직하다. 따라서, 반도체층(105)을 형성하는 반도체막의 형성 전에, 흡착형 진공 펌프 (예를 들면, 크라이오 펌프, 이온 펌프, 티탄 서브리메이션(sublimation) 펌프)를 이용해서 배기를 행하는 것이 바람직하다.
다음으로, 제 1 절연층(104) 및 반도체층(105)을 덮어 적층 도전막(107)을 형성한다(도 1(B)).
적층 도전막(107)은 기판(100)측부터 순서대로 제 1 도전막(107A), 제 2 도전막(107B)및 제 3 도전막(107C)으로 구성되어 있다. 제 1 도전막(107A), 제 2 도전막(107B) 및 제 3 도전막(107C)은 도전성 재료로 형성하면 좋다. 제 1 도전막(107A) 및 제 3 도전막(107C)을 형성하는 도전성 재료로서는 예를 들면, Ti, W, Mo 혹은 Ta 또는 이들의 질화물을 들 수 있다. 제 2 도전막(107B)을 형성하는 도전성 재료로서는, 예를 들면 Al을 들 수 있다.
다음으로, 적층 도전막(107) 위에 레지스트 마스크(109)를 위치 선택적으로 형성한다(도 1(C)). 레지스트 마스크(109)는, 포토리소그래피법으로 형성하면 좋다.
다음으로, 레지스트 마스크(109)를 이용하여 적층 도전막(107)에 대해서 에칭을 행하고, 제 2 배선층(108)을 형성한다. 제 2 배선층(108)은 적어도 트랜지스터의 소스 전극 및 드레인 전극을 구성한다. 제 2 배선층(108)을 형성하는 에칭 공정은 3단계의 에칭으로 행한다. 여기에서 제 2 배선층(108)을 형성하는 제 1 에칭 공정 내지 제 3 에칭 공정에 대해서, 도 1(C)의 점선 틀 내에 주목하고, 도 2(A) 내지 도 2(D)를 참조하여 설명한다.
우선, 레지스트 마스크(109)(도 2(A))를 이용하여, 적어도 제 1 도전막(107A)이 노출할 때까지 적층 도전막(107)을 에칭한다(제 1 에칭 공정). 여기에서 제 1 도전막(107A)은 에칭된 제 1 도전막(107D)이 된다. 제 1 도전막(107D)은 제 1 절연층(104) 및 반도체층(105) 위의 전면(全面)에 존재하고, 제 1 절연층(104) 및 반도체층(105)을 노출시키지 않는 한, 제 1 도전막(107A)이 에칭되는 깊이는 특별히 한정되지 않는다(도 2(B)). 또한, 레지스트 마스크(109)와 중첩하고 있지 않은 부분인 제 2 도전막(107B)은 에칭되어 제 2 도전막(107E)이 된다. 그리고, 레지스트 마스크(109)와 중첩하고 있지 않은 부분인 제 3 도전막(107C)은 에칭되어 제 3 도전막(107F)이 된다.
또한, 제 1 에칭 공정은, 주성분으로서 염소를 많이 포함하는 (불소보다도 염소가 많은) 가스 분위기 중에서 행하면 좋다. 여기에서, 염소를 많이 포함하는 가스로서는 예를 들면, CCl4 가스, SiCl4 가스, BCl3 가스 및 Cl2 가스를 들 수 있다. 특히 바람직하게는, BCl3 가스와 Cl2 가스의 혼합 가스를 이용한다.
다음으로, 제 1 절연층(104) 및 반도체층(105)이 노출할 때까지 제 1 도전막(107D)을 에칭하여 제 1 도전막(107G)을 형성한다(제 2 에칭 공정). 여기에서, 제 3 도전막(107F)은, 레지스트가 후퇴하고 에칭되어, 제 3 도전막(107H)이 된다. 또한, 제 2 에칭 공정에서는, 적어도 제 1 절연층(104) 및 반도체층(105)이 노출되고, 노출한 반도체층(105)이 에칭에 의해 소실되지 않으면 좋다(도 2(C)).
또한, 제 2 에칭 공정은, 주성분으로서 불소를 많이 포함하는(염소보다 불소가 많은) 가스 분위기 중에서 행하면 좋다. 여기에서, 불소를 많이 포함하는 가스로서는, 예를 들면, CF4 가스, SF6 가스, NF3 가스, CBrF3 가스, CF3SO3H 가스, 및 C3F8 가스를 들 수 있다. 특히 바람직하게는 SF6 가스를 이용한다.
이와 같이, 주성분으로서 불소를 많이 포함하는 가스(특히 SF6가스)는, 레지스트 마스크에 대한 에칭 레이트가 높고, 레지스트 마스크를 축소(후퇴)시키는 것이 알려져 있다. 따라서, 제 2 에칭에 의해서 레지스트 마스크(109)는 축소되어, 레지스트 마스크(109C)가 된다. 또, 레지스트 마스크(109)가 축소됨으로써, 레지스트 마스크(109C)와 중첩하지 않는 부분인 제 3 도전막(107F)도 에칭된다. 단, 제 2 도전막(107E)이 예를 들면, Al을 주성분으로 하는 재료에 의해 형성되고 있는 경우에는, 제 2 도전막(107E)은 에칭되지 않는다.
단, 본 발명은 이에 한정되지 않고, 레지스트 마스크(109C)와 중첩하지 않는 부분인 제 2 도전막(107E)이 에칭되어도 좋다.
다음으로, 반도체층(105)과 중첩한 부분의 제 2 배선층(108)을 완전히 이간시키기 위해서 에칭을 행한다. 이 에칭은, 반도체층(105)을 약간 에칭하는 것이 바람직하다(제 3 에칭 공정). 여기에서 제 1 도전막(107G)은 에칭되어 제 1 층(108A)이 되고, 제 2 도전막(107E)은 에칭되어 제 2 층(108B)이 되고, 제 3 도전막(107H)은 에칭되어 제 3 층(108C)이 된다(도 2(D)). 반도체층(105) 에칭된 깊이는 0nm 이상, 5nm 이하인 것이 바람직하다.
또한, 제 3 에칭 공정은, 주성분으로서 염소를 많이 포함하는 (불소보다 염소가 많은) 가스 분위기 중에서 행하면 좋다. 여기에서, 염소를 많이 포함하는 가스로서는, CCl4 가스, SiCl4 가스, BCl3 가스 및 Cl2 가스를 들 수 있다. 특히 바람직하게는, BCl3 가스와 Cl2 가스의 혼합 가스를 이용한다.
이상 설명한 바와 같이, 적층 도전막(107)을 에칭해서 제 2 배선층(108)을 형성함으로써, 채널 형성 영역이 되는 부분의 반도체층(106)의 두께를 유지하면서, 제 2 배선층(108)을 이간시킬 수가 있다. 이와 같은 에칭 방법을 채용하여 제 2 배선층(108)을 형성함으로써, 기판(100)이 대면적(大面積) 기판이더라도, 기판면 내에서 채널 형성 영역이 되는 부분의 반도체층(106) 두께의 편차를 작은 것으로 하는 것으로 하는 것이 가능하다.
그리고, 레지스트 마스크(109C)를 제거한다. 이상 설명한 바와 같이, 본 실시형태의 트랜지스터가 완성된다(도 3(B)).
또한, 도 3(B)에 나타낸 트랜지스터는, 기판(100) 위에 설치되어 있고, 제 1 배선층(102)과, 제 1 배선층(102)을 덮고 형성된 제 1 절연층(104)과, 제 1 절연층(104) 위에 형성된 반도체층(106)과, 반도체층(106)을 덮고 형성된 제 2 배선층(108)을 가지는, 제 2 배선층(108)과 중첩하고 있지 않은 부분의 반도체층(106)의 두께(제 1 두께라고 한다)는, 제 2 배선층(108)과 중첩하고 있지 않은 부분의 반도체층(106) 두께(제 2 두께라고 한다)보다 작고, 상기 제 1 두께와 상기 제 2 두께의 차이는 0nm 이상, 10nm 이하이면 좋고, 0nm 이상, 5nm 이하인 것이 바람직하다.
또한, 제 2 배선층(108)은, 제 1 층(108A), 제 2 층(108B), 및 제 3 층(108C)으로 이루어지고, 제 2 배선층(108)의 측면은, 제 1 층(108A)의 측면과, 제 2 층(108B) 측면의 일부(상측)로 이루어진 제 1 측면과, 제 2 층(108B) 측면의 일부(하측)와, 제 3 층(108C)의 측면으로 된 제 2 측면에 의해 형성된다. 즉, 제 2 배선층(108)은, 3층의 적층 구조를 가지고, 제 2 배선층(108)의 측면은, 계단상으로 형성되어 있다.
또한, 도 3(B)에 도시한 트랜지스터에 있어서, 반도체층(106)의 두께는 두껍게 유지하는 것이 가능하기 때문에, 트랜지스터의 온 전류는 충분히 크게 하는 것이 가능하며, 제 3 에칭 공정을 거치는 것에 의해서 오프 전류는 충분히 작은 것으로 하는 것이 가능하다. 또한, 기판(100)이 대면적의 기판이더라도, 에칭으로 기인하는 기판면 내에서 반도체층 두께의 편차가 작고, 특성의 편차도 작은 트랜지스터를 얻을 수 있다.
반도체층(106)의 두께는, 제 1 절연층(104)의 두께와의 관계로 결정하면 좋다. 제 1 절연층(104)의 두께가 100nm 경우에는, 반도체층(106)의 두께는 대강 15nm 이상으로 하면 좋다. 또한, 반도체층(106)의 두께를 25nm 이상으로 하면, 트랜지스터의 신뢰성이 향상된다. 반도체층(106)의 두께는 30nm 이상 40nm 이하로 하는 것이 바람직하다.
그런데, 도 3(B)에 도시한 트랜지스터에는, 제 2 절연층(110)이 더 형성되는 것이 바람직하다(도 3(C)).
제 2 절연층(110)은, 산화 실리콘, 질화 실리콘, 산화 질화 실리콘 등으로 형성하면 좋지만, 스퍼터링법으로 형성하는 것이 바람직하다. 수분 및 수소의 재혼입을 막는 것이 가능하기 때문이다. 특히, 반도체층(106)과 접하는 부분인 제 2 절연층(110)을 산화 실리콘으로 형성하는 것이 바람직하다. 또는, 제 2 절연층(110)이, 복수의 층이 적층된 구조인 경우에는, 적어도, 반도체층(106)에 접하는 층을 산화 실리콘으로 형성하고, 산화 실리콘층 위에 유기 수지층 등을 형성해도 좋다.
다음으로, 불활성 가스 분위기 아래, 또는 산소 가스 분위기 아래에서 제 2 가열 처리(바람직하게는 200℃ 이상 400℃ 이하, 예를 들면 250℃ 이상 350℃ 이하)를 행한다. 예를 들어, 질소 가스 분위기 아래에서 250℃로 1시간의 제 2 가열 처리를 행한다. 제 2 가열 처리에서는 산화물 반도체층의 일부(채널 형성 영역)가 제 2 절연층(110)과 접한 상태로 가열된다. 또한, 제 2 가열 처리는 제 2 절연층(110)의 형성 후라면 좋고, 이 타이밍에 한정되지 않는다.
그리고, 반도체층(106)의 채널 형성 영역과 중첩하고 제 2 절연층(110) 위에 제 3 배선층(112)이 위치 선택적으로 형성되는 것이 바람직하다(도 3(D)). 제 3 배선층(112)은 백 게이트로서 기능하기 때문에, 도전성 재료로 형성하면 좋다. 제 3 배선층(112)은 전기적으로 독립한 배선으로 해도 좋고, 제 3 배선층(112)은 제 1 배선층(102)과 전기적으로 접속되어 있어도 좋고, 또는 플로팅으로 해도 좋다. 제 3 배선층(112)은 제 1 배선층(102)과 같은 방법 및 같은 재료로 형성하는 것이 가능하지만, 이것에 한정되지 않는다.
제 3 배선층(112)이 전기적으로 독립한 배선인 경우에는, 제 1 배선층(102)의 전위에 의존하지 않는 백 게이트로서 기능시킬 수 있다. 이 때, 백 게이트에 의해 스레숄드 전압의 억제가 가능해진다.
제 3 배선층(112)이 제 1 배선층(102)과 전기적으로 접속되어 있는 경우에는 제 1 배선층(102)과 같은 전위 또는, 제 1 배선층(102)의 전위에 따른 전위로 하는 것이 가능하다. 제 3 배선층(112)을 제 1 배선층(102)의 전위에 따른 전위로 하는 경우에는, 제 1 배선층(102)에 의해 형성된 게이트와 제 3 배선층(112)에 의한 형성된 백 게이트 간에 저항 소자가 설치되어 있으면 좋다. 이 때, 트랜지스터가 온하고 있을 때의 단위 면적당의 전류를 크게 하는 것이 가능하다.
제 3 배선층(112)이 플로팅인 경우에는, 제 3 배선층(112)을 백 게이트로서 기능시킬 수는 없지만, 반도체층(106)의 추가 보호층으로서 기능시킬 수 있다.
또한, 고순도화된 산화물 반도체층인 반도체층(106)을 적용한 트랜지스터는, 오프 상태에서 전류치(오프 전류치)를, 채널폭 1μm 당 10zA/μm 미만, 85℃에서 100zA/μm 미만 레벨까지 낮게 할 수 있다. 즉, 측정 한계 근방 또는 측정 한계 계면 근방 이하까지 오프 전류를 낮추는 것이 가능하다.
(실시형태 2)
본 발명은 실시형태 1에 나타낸 형태에 한정되지 않는다. 예를 들면, 본 발명의 한 형태인 반도체 장치로서 트랜지스터는 TGTC 구조라도 좋다.
도 4 및 도 5를 참조하여 설명한 본 실시형태의 트랜지스터 제작 방법은, 반도체층(205)을 형성하고, 반도체층(205) 위에 제 1 도전막(207A), 제 2 도전막(207B) 및 제 3 도전막(207C)을 이 순서로 적층하여 적층 도전막(207)을 형성하고, 적층 도전막(207)에 적어도 3단계의 에칭을 행하고, 3층의 적층 구조로 된 제 1 배선층(208)을 이간시켜 형성함과 동시에 반도체층(206)을 형성하고, 제 1 배선층(208) 및 반도체층(206)을 덮어 절연층(210)을 형성하고, 절연층(210) 위에 반도체층(206)과 중첩하여 제 2 배선층(212)을 형성하고, 상기 3단계의 에칭이 적어도 제 1 도전막(207A)을 노출시킬 때까지 행하는 제 1 에칭 공정과, 제 1 도전막(207A)에 대한 에칭 레이트가 상기 제 1 에칭 공정보다도 높고, 반도체층(205)에 대한 에칭 레이트가 상기 제 1 에칭 공정보다도 높은 조건으로 행하는 제 2 에칭 공정과, 적어도 적층 도전막(207)에 대한 에칭 레이트가 상기 제 2 에칭 공정보다도 높은 조건으로 행하는 제 3 에칭 공정을 가지는 것을 특징으로 한다.
우선, 기판(200) 위에 바람직하게는 하지 절연층(204)을 형성하고, 기판(200) 위 또는 하지 절연층(204) 위에 반도체층(205)을 위치 선택적으로 형성한다(도 4(A)).
기판(200)은, 실시형태 1의 기판(100)과 같은 것을 이용하면 좋다.
하지 절연층(204)은, 실시형태 1의 제 1 절연층(104) 등과 같은 방법 및 같은 재료로 형성하는 것이 가능하다.
반도체층(205)은, 실시형태 1의 반도체층(105)과 같은 방법 및 같은 재료로 형성하는 것이 가능하다.
다음으로, 하지 절연층(204) 및 반도체층(205) 위에 적층 도전막(207)을 형성하고, 적층 도전막(207) 위에 레지스트 마스크(209)를 위치 선택적으로 형성한다(도 4(A)).
적층 도전막(207)은 실시형태 1의 적층 도전막(107)과 같은 방법 및 같은 재료로 형성하는 것이 가능하다.
레지스트 마스크(209)는, 실시형태 1의 레지스트 마스크(109)와 같이 포토리소그래피법으로 형성하는 것이 가능하다.
다음으로, 레지스트 마스크(209)를 이용하여 적층 도전막(207)에 대해서 에칭을 행하여, 제 1 배선층(208)을 형성한다. 제 1 배선층(208)은, 적어도 트랜지스터 소스 전극 및 드레인 전극을 구성한다. 제 1 배선층(208)을 형성하는 에칭 공정은, 3단계의 에칭으로 행한다. 여기에서, 제 1 배선층(208)을 형성하는 제 1 에칭 공정 내지 제 3 에칭 공정에 대하여 도 4(A)의 점선 틀 내에 주목하고, 도 5(A) 내지 도 5(D)를 참조하여 설명한다.
우선, 레지스트 마스크(209)(도 5(A))를 이용해서, 적어도 제 1 도전막(207A)이 노출할 때까지 적층 도전막(207)을 에칭한다(제 1 에칭 공정). 여기에서, 제 1 도전막(207A)은, 에칭되어 제 1 도전막(207D)이 된다. 제 1 도전막(207D)은, 하지 절연층(204) 위 및 반도체층(205) 위의 전면(全面)에 존재하고, 하지 절연층(204) 및 반도체층(205)을 노출시키지 않는 한, 제 1 도전막(207A)이 에칭되는 깊이는 특별히 한정되지 않는다(도 5(B)). 또한, 레지스트 마스크(209)와 중첩하고 있지 않은 부분인 제 2 도전막(207B)은 에칭되어 제 2 도전막(207E)이 된다. 그리고, 레지스트 마스크(209)와 중첩하고 있지 않은 부분인 제 3 도전막(207C)은 에칭되어 제 3 도전막(207F)이 된다.
또한, 제 1 에칭 공정은, 주성분으로서 염소를 많이 포함한(불소보다도 염소가 많은) 가스 분위기 중에서 행하면 좋다. 여기에서, 염소를 많이 포함한 가스로서는, 예를 들면, CCl4 가스, SiCl4 가스, BCl3 가스 및 Cl2 가스를 들 수 있다. 특히 바람직하게는, BCl3 가스와 Cl2 가스의 혼합 가스를 이용한다.
다음으로, 하지 절연층(204) 및 반도체층(205)이 노출할 때까지 제 1 도전막(207D)을 에칭하여 제 1 도전막(207G)을 형성한다(제 2 에칭 공정). 여기에서 제 3 도전막(207F)은, 레지스트가 후퇴하고 에칭되어, 제 3 도전막(207H)이 된다. 또한, 제 2 에칭 공정에서는, 적어도 하지 절연층(204) 및 반도체층(205)이 노출되어 반도체층(205)이 에칭되지 않으면 좋다(도 5(C)).
또한, 제 2 에칭 공정은, 주성분으로서 불소를 많이 포함하는(염소보다 불소가 많은) 가스 분위기 중에서 행하면 좋다. 여기에서 불소를 많이 포함하는 가스로서는, 예를 들면, CF4 가스, SF6 가스, NF3 가스, CBrF3 가스, CF3SO3H 가스 및 C3F8를 들 수 있다. 특히 바람직하게는 SF6 가스를 이용한다.
이와 같이 주성분으로서 불소를 많이 포함하는 가스(특히 SF6가스)는, 레지스트 마스크에 대한 에칭 레이트가 높고, 레지스트 마스크를 축소(후퇴)시키는 것이 알려져 있다. 따라서 제 2 에칭으로 레지스트 마스크(209)는 축소하고, 레지스트 마스크(209C)가 된다. 또, 레지스트 마스크(209)가 축소함으로써, 레지스트 마스크(209C)와 중첩하고 있지 않은 부분인 제 3 도전막(207F)도 에칭된다. 단, 제 2 도전막(207E)이 예를 들면 Al을 주성분으로 하는 재료에 의해 형성되고 있는 경우에는, 제 2 도전막(207E)은 에칭되지 않는다.
단, 본 발명은 이것에 한정되지 않고, 레지스트 마스크(209C)와 중첩하지 않는 부분의 제 2 도전막(207E)이 에칭되어 있어도 좋다.
다음으로, 반도체층(205)과 중첩하는 부분인 제 1 배선층(208)을 완전히 이간시키기 위해서 에칭을 행한다. 이 에칭은 반도체층(205)을 약간 에칭하는 것이 바람직하다(제 3 에칭 공정). 여기에서, 제 1 도전막(207G)은, 에칭되어 제 1 배선층의 제 1 층(208A)이 되고, 제 1 도전막(207D)은 에칭되어 제 1 배선층의 제 2 층(208B)이 되고, 제 3 도전막(207H)은 에칭되어 제 1 배선층의 제 3 층(208C)이 된다(도 5(D)). 반도체층(205)의 에칭된 깊이는 0nm 이상, 5nm 이하인 것이 바람직하다.
또한, 제 3 에칭 공정은, 주성분으로서 염소를 많이 포함하는(불소보다 염소가 많은)가스 분위기 중에서 행하면 좋다. 여기에서, 염소를 많이 포함하는 가스로서는, CCl4, SiCl4, BCl3 및 Cl2을 들 수 있다. 특히 바람직하게는 BCl3와 Cl2의 혼합 가스를 이용한다.
이상 설명한 바와 같이, 적층 도전막(207)을 에칭하여 제 1 배선층(208)을 형성함으로써, 채널 형성 영역이 되는 부분의 반도체층(206) 두께를 유지하면서, 채널 형성 영역이 되는 부분으로 제 1 배선층(208)을 이간시키는 것이 가능하다. 이와 같은 에칭 방법을 채용하여 제 1 배선층(208)을 형성함으로써, 기판(200)이 대면적 기판이라도 기판면 내의 채널 형성 영역이 되는 부분의 반도체층(206) 두께의 편차를 작은 것으로 하는 것이 가능하다.
그 후, 레지스트 마스크(209C)를 제거한다(도 4(C)).
다음으로, 제 1 배선층(208), 반도체층(206) 및 하지 절연층(204) 위에 절연층(210)을 형성한다(도 4(D)). 절연층(210)은, 적어도 트랜지스터의 게이트 절연층을 구성한다.
절연층(210)은 실시형태 1의 제 1 절연층(104)과 같은 방법 및 같은 재료로 형성할 수 있다. 따라서, 절연층(210)은 산화 갈륨, 산화 알루미늄, 또는 그 외의 산소 과잉의 산화물로 형성해도 좋다.
다음으로 절연층(210) 위에 적어도 반도체층(206)과 중첩하여 제 2 배선층(212)을 위치 선택적으로 형성한다(도 4(D)). 제 2 배선층(212)은 적어도 트랜지스터의 게이트 전극을 구성한다. 이와 같이, 본 실시형태의 트랜지스터가 완성되는 것이다(도 4(D)).
도 4(D)에 도시한 트랜지스터는 반도체층(206)과 반도체층(206) 위에 이간하여 형성된 제 1 배선층(208)과, 제 1 배선층(208)을 덮어 형성된 절연층(210)과, 절연층(210) 위에 형성된 제 2 배선층(212)을 가지고, 제 1 배선층(208)과 중첩하고 있지 않은 부분의 반도체층(206)의 두께(제 1 두께라고 한다)는 제 1 배선층(208)과 중첩하고 있는 부분의 반도체층(206)의 두께(제 2 두께라고 한다)보다 작고, 상기 제 1 두께와 상기 제 2 두께의 차는, 0nm 이상, 10nm 이하면 좋고, 0nm 이상, 5nm 이하인 것이 바람직하다.
또한, 제 1 배선층(208)은 제 1 배선층의 제 1 층(208A), 제 1 배선층의 제 2 층(208B) 및 제 1 배선층의 제 3 층(208C)으로 되어 있고, 제 1 배선층(208)의 측면은 제 1 배선층의 제 1 층(208A)의 측면과, 제 1 배선층의 제 2 층(208B)의 측면의 일부(상측)로 이루어진 제 1 측면과, 제 1 배선층의 제 2 층(208B)의 측면의 일부(하측)와, 제 1 배선층의 제 3 층(208C) 측면으로 이루어진 제 2 측면에 의해 형성된다. 즉, 제 1 배선층(208)은 3층의 적층 구조를 가지고, 제 1 배선층(208)의 측면은 계단 형상으로 형성되어 있다.
도 4(D)에 도시한 트랜지스터에 있어서, 반도체층(206)의 두께는 두껍게 유지할 수 있기 때문에, 트랜지스터의 온 전류는 충분히 크게 할 수 있고, 제 3 에칭 공정을 거침으로써 오프 전류는 충분히 작은 것으로 할 수 있다. 또한, 기판(200)이 대면적의 기판이더라도, 에칭에 기인하는 기판면 내에서의 반도체층 두께의 편차가 작고, 특성의 편차도 작은 트랜지스터를 얻을 수 있다.
반도체층(206)의 두께는 절연층(210)의 두께와의 관계로 결정하면 좋다. 절연층(210)의 두께가 100nm인 경우에는, 반도체층(206)의 두께는 대략 15nm 이상으로 하면 좋다. 또한, 반도체층(206)의 두께를 25nm 이상으로 하면, 트랜지스터의 신뢰성이 향상된다. 반도체층(206)의 두께는 25nm 이상 50nm 이하로 하는 것이 바람직하다.
본 실시형태에서 설명한 바와 같이 반도체층의 두께를 조정하여 TGTC 구조의 트랜지스터를 제작하는 것이 가능하다.
또한, 도시하지는 않았지만, 반도체층(206)과 중첩하고, 하지 절연층(204)과 기판(200) 사이에 백 게이트가 형성되어 있어도 좋다. 백 게이트가 형성되어 있으면, 실시형태 1에서의 제 3 배선층(112)이 형성되어 있는 경우와 같은 효과를 얻는다.
또한, 본 실시형태에 있어서도, 산화물 반도체층은 고순도화되어 있다. 고순도화된 산화물 반도체층인 반도체층(206)을 적용한 트랜지스터는, 오프 상태에서의 전류치(오프 전류치)를, 채널폭 1μm 당 10zA/μm 미만, 85℃에서 100zA/μm 미만 레벨까지 낮게 할 수 있다. 즉, 측정 한계 근방 또는 측정 한계 근방 이하까지 오프 전류를 낮추는 것이 가능하다.
단, 본 발명은 실시형태 1 및 실시형태 2에 나타낸 형태에 한정되지 않고, 본 발명의 취지로부터 벗어나지 않는 범위에서 다른 형태이어도 좋고, 예를 들면 BGBC 구조라도 좋으며, TGBC 구조라도 좋다.
(실시형태 3)
다음으로, 본 발명의 한 양태인 전자기기에 대해서 설명한다. 본 발명의 한 양태인 전자기기에는 실시형태 1 및 실시형태 2에서 설명한 트랜지스터 중 적어도 하나를 탑재시킨다. 본 발명의 한 양태인 전자기기로서 예를 들면, 컴퓨터, 휴대 전화기(휴대전화, 휴대 전화 장치라고도 한다), 휴대 정보 단말기(휴대형 게임기, 음향 재생 장치 등도 포함한다), 디지털 카메라, 디지털 비디오 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 한다) 등을 들 수 있다. 예를 들면, 이와 같은 전자기기의 표시부를 구성하는 화소 트랜지스터에 실시형태 1 및 실시형태 2에 설명한 트랜지스터를 적용하면 좋다.
도 6(A)은 노트형 퍼스널 컴퓨터이고, 케이스(301), 케이스(302), 표시부(303), 키보드(304) 등으로 구성되어 있다. 케이스(301)와 케이스(302) 내에는 실시형태 1 및 실시형태 2에서 설명한 트랜지스터가 형성되어 있다. 도 6(A)에 도시한 노트형 퍼스널 컴퓨터에 실시형태 1 및 실시형태 2에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 편차를 저감할 수 있고, 신뢰성을 향상시킬 수 있다.
도 6(B)은 휴대 정보 단말기(PDA)이며, 본체(311)에는 표시부(313), 외부 인터페이스(315), 조작 버튼(314) 등이 설치되어 있다. 또한, 휴대 정보 단말기를 조작하는 스타일러스(312) 등을 갖추고 있다. 본체(311) 내에는 실시형태 1 및 실시형태 2에서 설명한 트랜지스터가 설치되어 있다. 도 6(B)에 도시한 PDA에 실시형태 1 및 실시형태 2에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 편차를 저감하고, 신뢰성을 향상시킬 수 있다.
도 6(C)은 전자 페이퍼를 실장(實裝)한 전자서적(320)이며, 케이스(321)와 케이스(323)의 2개의 케이스로 구성되어 있다. 케이스(321) 및 케이스(323)에는 각각 표시부(325) 및 표시부(327)가 설치되어 있다. 케이스(321)와 케이스(323)는 축부(337)에 의해 접속되어 있고, 축부(337)를 축으로서 개폐 동작을 행하는 것이 가능하다. 그리고 케이스(321)는 전원(331), 조작키(333), 스피커(335) 등을 구비하고 있다. 케이스(321) 및 케이스(323) 중 적어도 어느 쪽에는 실시형태 1 및 실시형태 2에서 설명한 트랜지스터가 설치되어 있다. 도 6(C)에 도시한 전자 서적에 실시형태 1 및 실시형태 2에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 편차를 저감하고, 신뢰성을 향상시킬 수 있다.
도 6(D)은 휴대 전화기이며, 케이스(340)와 케이스(341) 2개의 케이스로 구성되어 있다. 또한, 케이스(340)와 케이스(341)는 슬라이드하여 도 6(D)과 같이 전개하고 있는 상태로부터 서로 겹친 상태로 하는 것이 가능하며, 휴대에 적합한 소형화가 가능하다. 그리고, 케이스(341)는 표시 패널(342), 스피커(343), 마이크로 폰(344), 포인팅 디바이스(346), 카메라용 렌즈(347), 외부 접속 단자(348) 등을 갖추고 있다. 그리고, 케이스(340)는, 휴대 전화기의 충전을 행하는 태양 전지셀(349), 외부 메모리 슬롯(350) 등을 갖추고 있다. 또한, 안테나는 케이스(341)에 내장되어 있다. 케이스(340)와 케이스(341) 중 적어도 어느 쪽에는 실시형태 1 및 실시형태 2에서 설명한 트랜지스터가 설치되어 있다. 도 6(D)에 도시한 휴대 전화기에 실시형태 1 및 실시형태 2에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 편차를 저감하고, 신뢰성을 향상시키는 것이 가능하다.
도 6(E)은 디지털 카메라이며, 본체(361), 표시부(367), 접안부(363), 조작 스위치(364), 표시부(365), 배터리(366) 등으로 구성되어 있다. 본체(361) 내에는 실시형태 1 및 실시형태 2에서 설명한 트랜지스터가 설치되어 있다. 도 6(E)에 도시한 디지털 카메라에 실시형태 1 및 실시형태 2에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 편차를 저감하고, 신뢰성을 향상시킬 수 있다.
도 6(F)은 텔레비전 장치(370)이며, 케이스(371), 표시부(373), 스탠드(375)등으로 구성되어 있다. 텔레비전 장치(370)의 조작은, 케이스(371)가 갖춘 스위치나 리모콘 조작기(380)로 행할 수 있다. 케이스(371) 및 리모콘 조작기(380)에는 실시형태 1 및 실시형태 2에서 설명한 트랜지스터가 탑재되어 있다. 도 6(F)에 도시한 텔레비전 장치에 실시형태 1 및 실시형태 2에서 설명한 트랜지스터를 탑재함으로써, 표시부의 표시 편차를 저감하고, 신뢰성을 향상시킬 수 있다.
[실시예 1]
본 실시예에서는, 실시형태 1의 트랜지스터, 즉, 도 3(B)에 도시한 트랜지스터를 실제로 제작하고, 이 트랜지스터의 단면 형상인 STEM 상을 나타낸다.
기판(100)으로서는 유리 기판을 이용했다. 또한, 기판(100)과 제 1 배선층(102) 사이에는, 산화 질화 실리콘으로 하지 절연층을 형성했다.
제 1 배선층(102)은 텅스텐으로 형성했다. 두께는 150nm로 했다.
제 1 절연층(104)은 산화 질화 실리콘으로 형성했다. 두께는 100nm로 했다.
반도체층(106)은, In-Ga-Zn-O계 산화물 반도체로 형성했다. 두께는 50nm로 했다.
제 2 배선층의 제 1 층(108A)은, Ti로 형성하고, 두께는 100nm로 했다. 제 2 배선층의 제 2 층(108B)은 Al로 형성하고, 두께는 200nm로 했다. 제 2 배선층의 제 3 층(108C)은 Ti로 형성하고, 두께는 50nm로 했다.
제 2 절연층(110)은 산화 실리콘으로 형성하고, 두께는 300nm로 했다.
여기에서 2종류의 샘플을 준비하여 비교했다.
제 1 샘플로는, 적층 도전막(107)을 가공하여 제 2 배선층(108)을 형성하는 에칭을 BCl3 가스와 Cl2 가스의 혼합 가스만으로 행했다.
제 2 샘플로는, 적층 도전막(107)을 가공하여 제 2 배선층(108)을 형성하는 에칭을 3단계로 행하고, 제 1 에칭 공정은 BCl3 가스와 Cl2 가스의 혼합 가스로 행하며, 제 2 에칭 공정은 SF6가스만으로 행하고, 제 3 에칭 공정은, BCl3 가스와 Cl2 가스의 혼합 가스로 행했다.
도 7(A)은 제 1 샘플의 제 2 배선층(108)의 측면인 단면 STEM상을 도시한다. 도 7(B)은 제 2 샘플의 제 2 배선층(108) 측면인 단면 STEM상을 도시한다.
제 1 샘플로는 반도체층(106)의 제 1 두께와 제 2 두께의 차이는 약 20nm이었다. 제 2 샘플로는 반도체층(106)의 제 1 두께와 제 2 두께의 차이는 약 10nm이었다. 즉, 본 발명의 한 형태인 3단계의 에칭 방법을 이용함으로써, 에칭된 막의 아래에 접하여 형성되어 있는 층이 종래에는 20nm나 에칭되어 있었던 것에 대하여 에칭된 막 아래에 접하여 형성되어 있는 층이 에칭된 깊이를 10nm 정도로 줄이는 것이 가능했다.
100 : 기판
102 : 제 1 배선층
104 : 제 1 절연층
105 : 반도체층
106 : 반도체층
107 : 적층 도전막
107A : 제 1 도전막
107B : 제 2 도전막
107C : 제 3 도전막
107D : 제 1 도전막
107E : 제 2 도전막
107F : 제 3 도전막
107G : 제 1 도전막
107H : 제 3 도전막
108 : 제 2 배선층
108A : 제 2 배선층의 제 1 층
108B : 제 2 배선층의 제 2 층
108C : 제 2 배선층의 제 3 층
109 :　레지스트 마스크
109C : 레지스트 마스크
110 : 제 2 절연층
112 : 제 3 배선층
200 : 기판
204 : 하지 절연층
205 : 반도체층
206 : 반도체층
207 : 적층 도전막
207A : 제 1 도전막
207B : 제 2 도전막
207C : 제 3 도전막
207D : 제 1 도전막
207E : 제 2 도전막
207F : 제 3 도전막
207G : 제 1 도전막
207H : 제 3 도전막
208 : 제 1 배선층
208A : 제 1 배선층의 제 1 층
208B : 제 1 배선층의 제 2 층
208C : 제 1 배선층의 제 3 층
209 :　레지스트 마스크
209C : 레지스트 마스크
210 : 절연층
212 : 제 2 배선층
301 : 케이스
302 : 케이스
303 : 표시부
304 : 키보드
311 : 본체
312 : 스타일러스
313 : 표시부
314 : 조작 버튼
315 : 외부 인터페이스
320 : 전자서적
321 : 케이스
323 : 케이스
325 : 표시부
327 : 표시부
331 : 전원
333 : 조작키
335 : 스피커
337 : 축부
340 : 케이스
341 : 케이스
342 : 표시 패널
343 : 스피커
344 : 마이크로 폰
346 : 포인팅 디바이스
347 : 카메라용 렌즈
348 : 외부 접속 단자
349 : 태양 전지셀
350 : 외부 메모리슬롯
361 : 본체
363 : 접안부
364 : 조작 스위치
365 : 표시부
366 : 배터리
367 : 표시부
370 : 텔레비전 장치
371 : 케이스
373 : 표시부
375 : 스탠드
380 : 리모콘 조작기

Claims (38)

  1. 반도체 장치의 제작 방법으로서,
    반도체층을 형성하는 단계;
    상기 반도체층 위에 제 1 도전막, 제 2 도전막, 및 제 3 도전막을 이 순서로 적층하는 단계; 및
    상기 제 1 도전막 내지 상기 제 3 도전막에 적어도 3단계의 에칭을 행하여 3층 구조를 가지는 배선층을 형성하는 단계를 포함하고,
    상기 3단계의 에칭은,
    상기 제 1 도전막이 노출될 때까지 행하는 제 1 에칭 공정;
    상기 제 1 도전막에 대한 에칭 레이트가 상기 제 1 에칭 공정에서의 상기 에칭 레이트보다 높고, 상기 반도체층에 대한 에칭 레이트가 상기 제 1 에칭 공정에서의 상기 에칭 레이트보다 낮은 조건으로 행하는 제 2 에칭 공정; 및
    상기 제 1 도전막 내지 상기 제 3 도전막에 대한 에칭 레이트가 상기 제 2 에칭 공정에서의 상기 에칭 레이트보다 높은 조건으로 행하는 제 3 에칭 공정을 포함하는, 반도체 장치의 제작 방법.
  2. 반도체 장치의 제작 방법으로서,
    반도체층을 형성하는 단계;
    상기 반도체층 위에 제 1 도전막, 제 2 도전막, 및 제 3 도전막을 이 순서로 적층하는 단계;
    상기 제 1 도전막 내지 상기 제 3 도전막에 적어도 3단계의 에칭을 행하여 3층 구조를 가지는 첫 번째 배선층을 형성하는 단계;
    상기 첫 번째 배선층 및 상기 반도체층을 덮어 절연층을 형성하는 단계; 및
    상기 절연층 위에 상기 반도체층과 중첩하여 두 번째 배선층을 형성하는 단계를 포함하고,
    상기 3단계의 에칭은,
    상기 제 1 도전막이 노출될 때까지 행하는 제 1 에칭 공정;
    상기 제 1 도전막에 대한 에칭 레이트가, 상기 제 1 에칭 공정에서의 상기 에칭 레이트보다 높고, 상기 반도체층에 대한 에칭 레이트가 상기 제 1 에칭 공정에서의 상기 에칭 레이트보다 낮은 조건으로 행하는 제 2 에칭 공정; 및
    상기 제 1 도전막 내지 상기 제 3 도전막에 대한 에칭 레이트가 상기 제 2 에칭 공정에서의 상기 에칭 레이트보다 높은 조건으로 행하는 제 3 에칭 공정을 포함하는, 반도체 장치의 제작 방법.
  3. 반도체 장치의 제작 방법으로서,
    제 1 배선층을 형성하는 단계;
    상기 제 1 배선층을 덮어 절연층을 형성하는 단계;
    상기 절연층 위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 제 1 도전막, 제 2 도전막, 및 제 3 도전막을 이 순서로 적층하는 단계; 및
    상기 제 1 도전막 내지 상기 제 3 도전막에 적어도 3단계의 에칭을 행하여 3층 구조를 가지는 제 2 배선층을 형성하는 단계를 포함하고,
    상기 3단계의 에칭은,
    상기 제 1 도전막이 노출될 때까지 행하는 제 1 에칭 공정;
    상기 제 1 도전막에 대한 에칭 레이트가 상기 제 1 에칭 공정에서의 상기 에칭 레이트보다 높고, 상기 산화물 반도체층에 대한 에칭 레이트가 상기 제 1 에칭 공정에서의 상기 에칭 레이트보다 낮은 조건으로 행하는 제 2 에칭 공정; 및
    상기 제 1 도전막 내지 상기 제 3 도전막에 대한 에칭 레이트가 상기 제 2 에칭 공정에서의 상기 에칭 레이트보다 높은 조건으로 행하는 제 3 에칭 공정을 포함하는, 반도체 장치의 제작 방법.
  4. 반도체 장치의 제작 방법으로서,
    산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 제 1 도전막, 제 2 도전막, 및 제 3 도전막을 이 순서로 적층하는 단계;
    상기 제 1 도전막 내지 상기 제 3 도전막에 적어도 3단계의 에칭을 행하여 3층 구조를 가지는 첫 번째 배선층을 형성하는 단계;
    상기 첫 번째 배선층 및 상기 산화물 반도체층을 덮어 절연층을 형성하는 단계; 및
    상기 절연층 위에 상기 산화물 반도체층과 중첩하여 두 번째 배선층을 형성하는 단계를 포함하고,
    상기 3단계의 에칭은,
    상기 제 1 도전막이 노출될 때까지 행하는 제 1 에칭 공정;
    상기 제 1 도전막에 대한 에칭 레이트가 상기 제 1 에칭 공정에서의 상기 에칭 레이트보다 높고, 상기 산화물 반도체층에 대한 에칭 레이트가 상기 제 1 에칭 공정에서의 상기 에칭 레이트보다 낮은 조건으로 행하는 제 2 에칭 공정; 및
    상기 제 1 도전막 내지 상기 제 3 도전막에 대한 에칭 레이트가 상기 제 2 에칭 공정에서의 상기 에칭 레이트보다 높은 조건으로 행하는 제 3 에칭 공정을 포함하는, 반도체 장치의 제작 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 도전막 및 상기 제 2 도전막은 상기 제 3 도전막보다 두꺼운, 반도체 장치의 제작 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 2 도전막을 형성하는 도전성 재료는 상기 제 1 도전막 및 상기 제 3 도전막을 형성하는 도전성 재료보다 도전율이 높은, 반도체 장치의 제작 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 도전막 및 상기 제 3 도전막은 티탄막(titanium film)이고, 상기 제 2 도전막은 알루미늄막인, 반도체 장치의 제작 방법.
  8. 제 3 항 또는 제 4 항에 있어서,
    상기 산화물 반도체층의 재료는 IGZO인, 반도체 장치의 제작 방법.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 에칭 공정은 불소보다 염소를 많이 함유하는 가스를 이용하여 행하고,
    상기 제 2 에칭 공정은 염소보다 불소를 많이 함유하는 가스를 이용하여 행하고,
    상기 제 3 에칭 공정은 불소보다 염소를 많이 함유하는 가스를 이용하여 행하는, 반도체 장치의 제작 방법.
  10. 제 9 항에 있어서,
    상기 제 1 에칭 공정은 BCl3 가스와 Cl2 가스의 혼합 가스를 이용하여 행하는, 반도체 장치의 제작 방법.
  11. 제 9 항에 있어서,
    상기 제 2 에칭 공정은 SF6 가스를 이용하여 행하는, 반도체 장치의 제작 방법.
  12. 제 9 항에 있어서,
    상기 제 3 에칭 공정은 BCl3 가스와 Cl2 가스의 혼합 가스를 이용하여 행하는, 반도체 장치의 제작 방법.
  13. 제 9 항에 있어서,
    상기 제 3 에칭 공정은 상기 제 1 에칭 공정보다 단시간에 수행되는, 반도체 장치의 제작 방법.
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