KR101819595B1 - 반도체 기억 소자 및 반도체 기억 소자의 형성 방법 - Google Patents

반도체 기억 소자 및 반도체 기억 소자의 형성 방법 Download PDF

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Abstract

반도체 기억 소자 및 그 제조 방법을 제공한다. 본 발명의 일 실시 예에 따른 반도체 기억 소자는 기판 상에 배치되는 히터 전극 및 상기 히터 전극 상에 배치되는 가변 저항 패턴을 포함할 수 있고, 상기 히터 전극은 제1 방향으로 연장되는 제1 부분 및 상기 제1 부분의 상부면의 중앙 영역으로부터 위로 돌출된 제2 부분을 포함할 수 있다.

Description

반도체 기억 소자 및 반도체 기억 소자의 형성 방법{SEMICONDUCTOR MEMORY DEVICES AND METHODS FOR FORMING THE SAME}
본 발명은 반도체 소자에 관련된 것으로, 더욱 구체적으로는 가변 저항 패턴을 포함하는 반도체 기억 소자 및 그의 형성 방법에 관한 것이다.
반도체 소자들은 기억 소자 및 논리 소자로 구분될 수 있다. 기억 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명의 실시 예들이 해결하고자 하는 일 기술적 과제는 신뢰성이 개선된 반도체 기억 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자가 제공된다. 본 발명의 일 실시 예에 따른 반도체 기억 소자는 기판 상에 배치되는 히터 전극 및 상기 히터 전극 상에 배치되는 가변 저항 패턴을 포함하되, 상기 히터 전극은 제1 방향으로 연장되는 제1 부분 및 상기 제1 부분의 상부면의 중앙 영역으로부터 위로 돌출된 제2 부분을 포함하고, 상기 가변 저항 패턴은 상기 히터 전극의 상기 제2 부분의 상부면과 접촉할 수 있다.
일 실시 예에 따르면, 상기 히터 전극은 상기 제1 부분의 하단으로부터 상기 제1 방향에 수직하는 제2 방향으로 연장되는 평판부를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 히터 전극의 상기 제1 부분과 상기 제2 부분은, 상기 제1 방향에 수직하는 제2 방향으로 동일한 폭을 가질 수 있다.
일 실시 예에 따르면, 상기 히터 전극의 상기 제2부분의 상부면은 상기 제1 방향으로 연장되는 장방형일 수 있다.
일 실시 예에 따르면, 상기 가변 저항 패턴은 상기 제1 방향으로 연장되는 라인 형태일 수 있다.
일 실시 예에 따르면, 상기 가변 저항 패턴은 그것의 하부면으로부터 아래로 연장되어 상기 히터 전극의 상기 제2 부분의 상부면과 접촉하는 연장부를 포함하되, 상기 연장부의 상기 제1 방향의 폭은 상기 히터 전극의 상기 제2 부분의 상기 제1 방향의 폭과 실질적으로 동일할 수 있다.
일 실시 예에 따르면, 상기 히터 전극의 상기 제2 부분은 상기 제1 방향에 수직하는 제2 방향에 평행한 한 쌍의 측벽들을 포함하고, 상기 한 쌍의 측벽들 상에 각각 배치되는 한 쌍의 측벽 스페이서들을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 히터 전극의 상기 제2 부분의 상부면은 상기 측벽 스페이서들의 최상단과 실질적으로 동일한 레벨에 위치할 수 있다.
일 실시 예에 따르면, 상기 히터 전극의 상기 제2 부분의 상부면은 상기 측벽 스페이서들의 최상단보다 낮은 레벨에 위치하고, 상기 가변 저항 패턴은 상기 한 쌍의 측벽 스페이서들과 상기 히터 전극의 상기 제2 부분의 상부면으로 정의되는 리세스 영역 내에 배치될 수 있다.
일 실시 예에 따르면, 상기 가변 저항 패턴의 상부면은 상기 측벽 스페이서들의 최상단과 실질적으로 동일한 레벨에 위치하는 반도체 기억 소자.
일 실시 예에 따르면, 상기 히터 전극의 상기 제1 부분은 상기 제2 방향에 평행한 한 쌍의 측벽들을 갖고, 상기 제1 부분의 상기 각 측벽은 상기 각 측벽 스페이서에 자기 정렬될 수 있다.
본 발명의 일 실시 예들에 따른 반도체 기억 소자는 상기 기판과 상기 히터 전극 사이에 배치되는 선택 소자 및 상기 가변 저항 패턴 상에 배치되는 상부 전극을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 기억 소자의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 반도체 기억 소자의 형성 방법은 기판 상에 제1 방향으로 연장되는 전극 패턴을 형성하는 것, 상기 전극 패턴상에 상기 제1 방향에 수직한 제2 방향으로 연장되는 한 쌍의 마스크 패턴들을 형성하는 것, 상기 한 쌍의 마스크 패턴들을 식각 마스크로 이용하여 전극 패턴의 윗부분을 식각하여, 상기 전극 패턴 내에 제1 리세스 영역을 형성하는 것, 상기 제1 리세스 영역의 양 내측벽들 상에 한 쌍의 측벽 스페이서들을 형성하는 것, 상기 측벽 스페이서들을 식각 마스크로 이용하여 상기 한 쌍의 측벽 스페이서들 사이에 전극 패턴의 일부분을 식각하여 히터 전극을 형성하는 것 및 상기 히터 전극 상에 가변 저항 패턴을 형성하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 측벽 스페이서들은 상기 마스크 패턴에 대해서 식각 선택비가 있는 유전 물질을 포함할 수 있다.
일 실시 예에 따르면, 상기 전극 패턴을 형성하는 것은, 상기 기판 상에 그루브를 정의하는 한 쌍의 몰드 패턴들을 형성하는 것, 상기 기판 상에 히터 전극막을 형성하는 것, 상기 그루브의 내측벽들 상에 한 쌍의 몰드 스페이서들을 형성하는 것, 상기 몰드 스페이서들을 식각 마스크로 이용하여 상기 몰드 패턴들의 상부면들 상에 히터 전극막 및 상기 몰드 스페이서들 사이의 히터 전극막을 제거하는 것을 포함할 수 있다.
일 실시 예에 따르면, 상기 가변 저항 패턴을 형성하는 것은, 상기 히터 전극의 일부를 식각하여 상기 히터 전극의 양측에 형성된 한 쌍의 측벽 스페이서들 사이에 제2 리세스 영역을 형성하는 것 및 상기 기판상에 상기 제2 리세스 영역을 내에 가변 저항 물질막을 채우는 것을 포함할 수 있다.
본 발명의 일 실시 예들에 따른 반도체 기억 소자는 상기 제2 리세스 영역을 형성하기 전에, 상기 기판 상에 유전막을 형성하는 것 및 상기 유전막을 패터닝하여 상기 제1 방향으로 연장되고, 상기 히터 전극의 상부면을 노출시키는 트렌치를 형성하는 것을 더 포함할 수 있고, 상기 제2 리세스 영역은 트렌치에 의해 노출된 상기 히터 전극의 일부를 식각하여 형성될 수 있다. 상기 가변 저항 물질막은 상기 트렌치 및 상기 제2 리세스 영역을 채울 수 있다.
상술된 반도체 기억 소자에 따르면, 가변 저항 패턴과 전기적으로 연결되는 히터 전극이 제1 폭을 갖는 제1 부분 및 상기 제1 폭보다 작은 제2 폭을 갖는 제2 부분을 포함할 수 있다. 상기 히터 전극의 상기 제1 부분은 선택 소자와 연결되는 도전 패드와 접촉되고, 상기 히터 전극의 상기 제2 부분은 상기 가변 저항 패턴과 접촉될 수 있다. 즉, 상기 도전 패드와 상기 히터 전극의 접촉 면적은 유지하면서 상기 가변 저항 패턴과 상기 히터 전극의 접촉 면적을 줄일 수 있다. 따라서, 신뢰성이 개선된 반도체 기억 소자를 구현할 수 있다.
도1a는 본 발명의 실시 예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이다.
도1b는 본 발명의 일 실시 예들에 따른 반도체 기억 소자를 설명하기 위해 도1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도1c는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 일부분을 설명하기 위한 사시도이다.
도2a 내지 도5a는 본 발명의 실시 예들에 따른 반도체 기억 소자에서 변형 예들을 설명하기 위한 평면도들이다.
도2b 내지 5b는 본 발명의 실시 예들에 따른 반도체 기억 소자에서 변형 예를 설명하기 위해 도2a 내지 도4a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도5a 내지 도15a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이다.
도5b 내지 도8b는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위해 도5a 내지 도8a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도9b 내지 도15b는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위해 도9a 내지 도15a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도16a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 일 변형 예을 설명하기 위한 평면도이다.
도16b는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 일 변형 예를 설명하기 위해 도16a의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도17a 및 도18a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 다른 변형 예를 설명하기 위한 평면도들이다.
도17b 및 도18b는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 다른 변형 예를 설명하기 위해 도17a 및 도18a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도19a 및 도20a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 또 다른 변형 예를 설명하기 위한 평면도들이다.
도19b 및 도20b 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법의 또 다른 변형 예를 설명하기 위해 도19a 및 도20a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도21은 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
도22는 본 발명의 실시 예들에 따른 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 본 발명의 일 실시 예들에 따른 반도체 기억 소자를 도1a, 도1b 및 도1c를 참조하여 설명한다. 도1a는 본 발명의 실시 예들에 따른 반도체 기억 소자를 설명하기 위한 평면도이고, 도1b는 도1a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다. 도1c는 본 발명의 실시 예들에 따른 반도체 기억 소자를 설명하기 위한 부분 사시도이다.
도1a 및 도1b를 참조하면, 기판(100)내에 활성부들을 정의하는 소자 분리 패턴(101)이 배치될 수 있다. 상기 기판(100)은 반도체 물질을 포함할 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판 등일 수 있다. 상기 각 활성부는 상기 소자 분리 패턴(101)에 둘러싸인 상기 기판(100)의 일부분에 해당할 수 있다. 상기 활성부들은 제1 도전형 도펀트로 도핑될 수 있다. 상기 활성부들은 제1 방향으로 연장되는 라인 형태 일 수 있다. 상기 제1 방향은 상기 도1a에서 x축에 평행한 방향일 수 있다. 상기 소자 분리 패턴(101)은 절연 물질을 포함할 수 있다. 예컨대, 상기 소자 분리 패턴(101)은 산화물, 질화물 또는 산화 질화물을 중에서 적어도 하나를 포함할 수 있다.
상기 각 활성부내에 워드 라인(103)이 배치될 수 있다. 상기 워드 라인(103)은 상기 활성부와 같이 상기 제1 방향으로 연장된 라인 형태일 수 있다. 일 실시 예에 따르면, 상기 워드 라인(103)은 상기 활성부내에 제2 도전형의 도펀트로 도핑된 영역일 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트일 수 있다. 일 실시예에 따르면, 상기 활성부는 p형 도펀트로 도핑될 수 있으며, 상기 워드 라인(103)은 n형 도펀트로 도핑될 수 있다.
상기 기판(100) 전면 상에 제1 층간 유전막(110)이 배치될 수 있다. 상기 제1 층간 유전막(150)은 산화물, 질화물 또는 산화질화물 중에서 적어도 하나를 포함할 수 있다.
상기 제1 층간 유전막(150)내에 선택 소자(113)가 배치될 수 있다. 상기 선택 소자(113)는 상기 워드 라인(103)과 전기적으로 연결될 수 있다. 일 실시 예에 따르면, 상기 선택 소자(113)는 상기 워드 라인(103)과 접촉될 수 있다. 일 실시 예에 따르면, 상기 선택 소자(113)의 상부면은 상기 제1 층간 유전막(150)의 상부면보다 낮은 레벨에 위치할 수 있다. 일 실시 예에 따르면, 상기 선택 소자(113)는 다이오드일 수 있다.
상기 선택 소자(113)는 상기 활성부들상에 복수로 제공될 수 있다. 상기 선택 소자들(113)은 평면적 관점에서 상기 제1 방향 및 상기 제1 방향에 수직한(perpendicular) 제2 방향을 따라 2차원적으로 배열될 수 있다. 상기 선택 소자들(113)은 복수의 행들 및 복수의 열들을 이룰 수 있다. 상기 행들은 상기 제1 방향과 평행할 수 있으며, 상기 열들은 상기 제2 방향과 평행할 수 있다. 상기 제2 방향은 도 1에서 y축 방향에 해당할 수 있다. 일 실시 예에 따르면, 각 행을 이루는 상기 선택 소자들(113)은 각 활성부상에 배치될 수 있다.
상기 각 선택 소자(113)상에 차례로 적층된 오믹 패턴(115) 및 도전 패드(117)이 배치될 수 있다. 상기 선택 소자(113), 상기 오믹 패턴(115) 및 상기 도전 패드(117)은 차례로 적층되어 상기 제1 층간 유전막(150)를 관통할 수 있다. 하지만, 본 발명은 이에 한정되지 않는다. 상기 선택 소자(113)는 상기 기판(100)상에 형성된 수평형 트렌지스터일 수 있다. 이 경우, 상기 제1 층간 유전막(110)은 상기 수평형 트렌지스터를 덮고, 상기 도전 패드(117)는 상기 제1 층간 유전막(110)을 관통하여 상기 수평형 트렌지스터에 전기적으로 연결될 수 있다.
일 실시 예에 따르면, 상기 오믹 패턴들(115)은 금속-반도체 화합물을 포함할 수 있다. 예를 들어, 상기 오믹 패턴들(115)은 코발트-반도체 화합물(ex, 코발트 실리사이드 등) 및/또는 니켈-반도체 화합물(ex, 니켈 실리사이드 등), 티타늄-반도체 화합물(ex, 티타늄 실리사이드 등) 등을 포함할 수 있다. 상기 도전 패드들(117)은 금속을 포함할 수 있다. 예를 들어, 상기 도전 패드들(117)은 텅스텐을 포함할 수 있다.
상기 각 도전 패드(117)상에 히터 전극(130)이 배치될 수 있다. 상기 히터 전극(130)은 반응성이 낮은 도전 물질을 포함할 수 있다. 예컨대, 상기 히터 전극(130)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물 및/또는 티타늄-알루미늄 질화물 등) 또는 도전성 금속-탄소 화합물(ex, 탄화 티타늄 등)을 포함할 수 있다. 상기 히터 전극(130)은 상기 도전 패드(117) 및 상기 오믹 패턴(115)에 의해서 상기 선택 소자(113)와 전기적으로 연결될 수 있다.
이하, 도1c를 참조하여 상기 히터 전극(130)에 대해서 자세히 설명한다. 도1c는 본 발명에 따른 반도체 기억 소자에서 상기 선택 소자(113), 상기 오믹 패턴(115), 상기 도전 패드(117), 상기 히터 전극(130) 및 가변 저항 패턴(180)을 나타내는 사시도이다.
도1c를 참조하면, 상기 히터 전극(130)은 상기 제2 방향으로 연장되는 제1 부분(133L) 및 상기 제1 부분(133L)상의 제2 부분(133U)을 포함할 수 있다.
이에 더하여, 상기 히터 전극(130)은 상기 도전 패드(117)와 접하는 평판부(133P)를 더 포함할 수 있다. 상기 평판부(133P)는 상기 제1 부분(133L)의 하단으로부터 상기 제2 방향으로 연장된 형태일 수 있다. 다시 말해서, 상기 상기 제1 부분(133L)은 상기 평판부(133P)의 일 가장자리로부터 제3 방향으로 연장된 형태일 수 있다. 상기 제3 방향은 상기 제1 방향 및 상기 제2 방향에 모두 수직한 방향일 수 있다. 즉, 상기 제1 방향 및 상기 제3 방향으로 이루어진 평면에서, 상기 히터 전극(130)의 단면은 'L'자 형상일 수 있다. 일 실시 예에 따르면, 상기 평판부(133P)는 상기 도전 패드(117)의 상부면의 일부분과 접촉될 수 있다.
상기 히터 전극(130)의 상기 제2 부분(133U)은 상기 제1 부분(133L)의 중앙 영역으로부터 상기 제3 방향으로 돌출된 형태일 수 있다. 상기 제2 부분(133U)의 상기 제2 방향의 폭은 상기 제1 부분(133L)의 상기 제2 방향의 폭보다 작을 수 있다. 또한, 상기 제2 부분(133U)의 상기 제1 방향의 폭은 상기 제1 부분(133L)의 상기 제1 방향의 폭과 실질적으로 동일할 수 있다. 따라서, 상기 제1 부분(133L)의 상부면은 상기 제2 부분(133U)에 의해서 한 쌍의 가장 자리들로 분리될 수 있다. 상기 제2 부분(133U)의 상기 제1 방향의 폭은 상기 제2 방향의 폭보다 작을 수 있다. 즉, 상기 제2 부분(133U)의 상부면은 상기 제2 방향으로 연장되는 장방형일수 있다.
도1a 내지 도1c를 재차 참조하면, 상기 제1 층간 유전막(110)상에 몰드 패턴들(123)이 배치될 수 있다. 상기 각 몰드 패턴(123)은 서로 인접한 한 쌍의 히터 전극들(130) 사이에 배치될 수 있다. 상기 몰드 패턴들(123) 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 몰드 패턴들(123)은 상기 도전 패드들(117)의 상부면들의 일부분과 접촉될 수 있다.
상기 히터 전극들(130)은 상기 제1 층간 유전막(110)상에 상기 도전 패드들(117)과 같이 행들과 열들을 따라 2차원적으로 배열될 수 있다. 서로 인접한 한 쌍의 열들을 구성하는 상기 히터 전극들(130)은 하나의 열 그룹에 포함될 수 있다. 좀 더 구체적으로 상기 열 그룹은 상기 몰드 패턴(123)의 양 측벽들 상에 배치되어 상기 한 쌍의 열들을 구성하는 상기 히터 전극들(130)을 포함할 수 있다. 상기 열 그룹에 포함된 한 쌍의 열들 중에서 하나의 열에 포함된 히터 전극들(130)과 다른 하나의 열에 포함된 히터 전극들(130)은 서로 대칭일 수 있다.
상기 제1 층간 유전막(110)상에 상기 제1 방향으로 서로 인접한 한 쌍의 몰드 패턴들(123)사이에 충전 유전 패턴(139)이 배치될 수 있다. 다시 말해서, 상기 충전 유전 패턴(139)은 상기 히터 전극들(130)을 포함하는 서로 인접한 한 쌍의 열 그룹들 사이에 배치될 수 있다. 상기 충전 유전 패턴(139)은 상기 제2 방향으로 연장되는 형태일 수 있다.
상기 몰드 패턴(123) 및 상기 충전 유전 패턴(139)은 상기 히터 전극들(130)과 동일한 높이를 가질 수 있다. 상기 몰드 패턴(123) 및 상기 충전 유전 패턴(139)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화 질화물 등을 포함할 수 있다.
상기 히터 전극들(130)의 상기 평판부(133P)들 상에 몰드 스페이서들(137a)이 배치될 수 있다. 즉, 상기 몰드 스페이서들(137a)은 상기 히터 전극들(130)과 상기 충전 유전 패턴(139)사이에 배치될 수 있다. 상기 몰드 스페이서(137a)의 바닥면은 상기 히터 전극(130)의 상기 평판부(133P)의 상부면을 완전히 덮을 수 있다. 따라서, 상기 각 몰드 스페이서(137a)는 평면적 관점에서 상기 히터 전극(130)의 상기 평판부(133P)의 상부면과 완전히 중첩될 수 있다. 상기 몰드 스페이서(137a)의 최상단은 상기 히터 전극(130)의 상기 제2 부분(133U)의 상부면과 동일한 레벨에 위치할 수 있다. 일 실시 예에 따르면, 상기 몰드 스페이서(137a)의 일 측벽은 상기 히터 전극(130)의 제1 부분(133L)의 일 측벽과 상기 제1 부분(133L)의 상기 일 측벽과 연결되는 상기 제2 부분(133U)의 일 측벽을 완전히 덮을 수 있다. 상기 몰드 스페이서들(137a)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산화 질화물 등을 포함할 수 있다.
상기 몰드 패턴(123)과 상기 히터 전극(130) 사이에 제1 캐핑 패턴(125)가 배치될 수 있다. 또한, 상기 몰드 스페이서(137a)와 상기 히터 전극(130) 사이에 제2 캐핑 패턴(135a)가 배치될 수 있다. 상기 각 제2 캐핑 패턴(135a)은 상기 히터 전극(130)의 상기 평판부(133P)의 상부면 및 상기 평판부(133P)의 상부면의 일측으로부터 상기 제3 방향으로 연장되는 상기 히터 전극(130)의 일 측벽을 덮을 수 있다. 일 실시 예에 따르면, 상기 제2 캐핑 패턴(135a)은 상기 몰드 스페이서(137a)의 상기 일 측벽 및 바닥면과 접촉될 수 있다. 상기 제1 캐핑 패턴(125) 및 상기 제2 캐핑 패턴(135a)은 절연성 질화물을 포함할 수 있다. 예를 들어, 상기 제1 캐핑 패턴(125) 및 상기 제2 캐핑 패턴(135a)은 실리콘 질화물을 포함할 수 있다. 상기 제1 캐핑 패턴(125) 및 상기 제2 캐핑 패턴(135a)은 상기 히터 전극(130)에 포함된 도전 물질이 외부로 확산되는 것을 최소화할 수 있다.
상기 각 히터 전극(130)의 상기 제1 부분(133L)상에 한 쌍의 측벽 스페이서들(165)이 배치될 수 있다. 상기 한 쌍의 측벽 스페이서들(165)은 상기 각 히터 전극(130)의 상기 제2 부분(133U)의 양 측에 배치될 수 있다. 일 실시 예에 따르면, 상기 한 쌍의 측벽 스페이서들(165)의 최상단은 상기 히터 전극(130)의 상기 제2 부분(133U)의 상부면과 실질적으로 동일한 레벨에 위치할 수 있다. 일 실시 예에 따르면, 상기 측벽 스페이서들(165)과 상기 히터 전극(130)의 상기 제2 부분(133U)은 동일한 높이를 가질 수 있다.
상기 히터 전극(130)의 상기 제1 부분(133L)의 상부면은 상기 제2 부분(133U)에 의해 분리된 한 쌍의 가장자리를 포함할 수 있다. 상기 각 가장 자리의 상기 제2 방향의 폭과 상기 측벽 스페이서(165)의 상기 제2 방향의 폭은 실질적으로 동일할 수 있다. 따라서, 상기 제2 부분(133U)에 의해서 분리된 상기 제1 부분(133L)의 상부면의 일 가장자리는 은 상기 측벽 스페이서(165)에 의해 완전히 덮일 수 있다.
상기 히터 전극들(130)상에 가변 저항 패턴들(180)이 배치될 수 있다. 상기 가변 저항 패턴(180)은 기판(100)상에 배치되는 제2 층간 유전막(170) 및 마스크 패턴(145a)을 관통하여 상기 히터 전극(130)의 상기 제2 부분(133U)의 상부면을 노출시키는 트렌치(173) 내에 배치될 수 있다. 상기 가변 저항 패턴(180)은 상기 히터 전극들(130)의 상기 제2 부분들(133U)의 상부면들과 접촉될 수 있다. 상기 가변 저항 패턴(180)은 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 각 열을 이루는 히터 전극들(130)은 각 가변 저항 패턴(180)에 접속될 수 있다. 상기 제1 층간 유전막(110)상에 상기 히터 전극들(130)이 복수의 열들을 따라 배열되므로, 상기 제2 층간 유전막(170)내에 복수의 가변 저항 패턴들(180)이 서로 나란히 배치될 수 있다.
상기 가변 저항 패턴(180)은 상변화 물질을 포함할 수 있다. 상기 가변 저항 패턴(180)에 포함된 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함하고, 또한, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에 적어도 하나를 포함하는 화합물로 형성할 수 있다. 예를 들어, 상기 가변 저항 패턴(180)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다.
상기 각 가변 저항 패턴(180)상에 캐핑 전극(193) 및 배선(195)이 배치될 수 있다. 상기 캐핑 전극(193) 및 상기 배선(195)은 상기 가변 저항 패턴(180)과 같이 상기 제2 방향으로 연장되는 라인 형태 일 수 있다. 상기 캐핑 전극(193) 및 상기 배선(195)은 상기 가변 저항 패턴(180)상에 차례로 적층된 형태일 수 있다. 상기 캐핑 전극(193)은 금속 또는 금속 화합물을 포함할 수 있다. 예를 들어, 상기 캐핑 전극(193)은 Ti, TiSiX -, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX , WN, WON, WSiN, WBN, WCN, Ta, TaSiX , TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSi, NiSi, 도전성 탄소군(conductive C group), Cu, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 하나를 포함할 수 있다. 상기 배선(195)은 금속을 포함할 수 있다. 예를 들어, 상기 배선(195)은 텅스텐, 알루미늄 또는 구리 등을 포함할 수 있다.
일 실시 예에 따르면, 도시되지는 않았지만, 상기 가변 저항 패턴(180) 및 상기 캐핑 전극(193) 사이와 상기 캐핑 전극(193) 및 상기 배선(195) 사이에 콘택 플러그들이 배치될 수 있다. 상기 콘팩 플러그들에 의해서, 상기 가변 저항 패턴(180), 상기 캐핑 전극(193) 및 상기 배선(195)이 전기적으로 연결될 수 있다.
본 발명의 일 실시 예들에 따르면, 히터 전극(130)이 상기 제2 방향으로 서로 다른 폭을 갖는 제1 부분(133L) 및 제2 부분(133U)를 포함할 수 있다. 상기 도전 패드(117)와 접촉되는 제1 부분(133L)의 제2 방향의 폭이 가변 저항 패턴(180)과 접촉되는 제2 부분(133U)의 제2 방향의 폭보다 크다. 따라서, 상기 도전 패드(117)와 상기 히터 전극(130)의 접촉면에서 저항이 증가되는 것을 최소화하면서, 상기 히터 전극(130)과 상기 가변 저항 패턴(180)의 접촉 면적을 줄일 수 있다. 결과적으로, 우수한 신뢰성을 갖는 반도체 기억 소자를 구현할 수 있다.
다음으로, 상술된 일 실시예의 변형예들을 도면들을 참조하여 설명한다. 변형예들에서 상술된 구성 요소들과 동일한 구성요소들은 동일한 참조부호를 사용한다.
상기 히터 전극들(130)은 다르게 배치될 수도 있다. 예컨대, 도1a 내지 도1c에서는 상기 히터 전극(130)의 상기 제1 부분(133L)의 상부면은 상기 가변 저항 패턴(180)이 연장되는 방향과 동일한 방향으로 연장되는 장방형이고, 상기 히터 전극(130)의 상기 평판부(133P)는 상기 제1 부분(133L)의 하단으로부터 상기 가변 저항 패턴(180)이 연장되는 방향과 수직인 방향으로 연장될 수 있다. 이와 달리, 히터 전극들은 상기 히터 전극들(130)의 각각을 90도 회전시킨 형태로 배열될 수도 있다.
도2a 및 도2b를 참조하면, 제1 층간 유전막(110)상에 히터 전극들(130')은 행들과 열들을 따라 2차원적으로 배치될 수 있다. 상기 히터 전극들(130')의 상기 제1 부분(133L')의 상부면은 가변 저항 패턴(180)이 연장되는 방향과 수직인 방향으로 연장되는 장방형일 수 있다. 좀더 구체적으로, 상기 히터 전극들(130')의 상기 제1 부분(133L')의 상부면은 제1 방향으로 연장되는 장방형일 수 있고, 상기 가변 저항 패턴(180)은 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 제1 방향은 x축에 평행한 방향이고, 상기 제2 방향은 y축에 평행한 방향일 수 있다. 또한, 상기 히터 전극들(130')의 평판부(133P')는 상기 제1 부분(133L')의 하단으로부터 상기 제2 방향으로 연장될 수 있다.
서로 인접한 한 쌍의 행들을 구성하는 상기 히터 전극들(130')이 하나의 행 그룹에 포함될 수 있다. 상기 한 쌍의 행들 사이에 몰드 패턴(123)이 배치될 수 있다. 상기 몰드 패턴(123)은 상기 제1 방향에 연장되는 라인 형태 일 수 있다. 서로 인접한 한 쌍의 행 그룹들 사이에 충전 유전 패턴(139)이 배치될 수 있다.
본 변형 예는 도1a 및 도1b를 참조하여 설명한 실시 예들과 동일한 효과를 가질 수 있다. 이에 더하여, 본 변형 예에 따른 반도체 기억 소자는 쓰기 특성 등이 개선된 효과를 가질 수 있다.
한편 본 발명의 일 실시 예들에 따른 반도체 기억 소자는 다른 형태의 가변 저항 패턴들을 가질 수 있다. 예를 들어, 도1a 내지 도1c를 참조하여 설명한 가변 저항 패턴(180)은 제2 방향으로 연장되는 라인 형태일 수 있다. 이와 다르게, 가변 저항 패턴은 다른 형태들을 가질 수 있다.
도3a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자에서 가변 저항 패턴의 변형 예를 설명하기 위한 평면도이고, 도3b는 도3a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도3a 및 도3b를 참조하면, 기판(100)의 상부면을 기준으로, 히터 전극(130a)의 제2 부분(133R)의 상부면은 몰드 패턴(123)의 상부면 및 몰드 스페이서(137a)의 최상단보다 낮은 레벨에 위치할 수 있다. 또한, 상기 기판(100)의 상부면을 기준으로, 상기 히터 전극(130a)의 제2 부분(133R)의 상부면은 상기 제2 부분(133R)의 양 측에 배치된 측벽 스페이서들(165)의 최상단보다 낮은 레벨에 위치할 수 있다. 즉, 상기 히터 전극(130a)의 상기 제2 부분(133R)상에 상기 제2 부분(133R)의 상부면, 상기 몰드 패턴(123), 상기 몰드 스페이서(137a) 및 상기 한 쌍의 측벽 스페이서들(165)에 의해서 리세스 영역(175)이 정의될 수 있다.
기판(100)상에 제2 층간 유전막(170)이 배치될 수 있다. 상기 기판(100)상에 제2 층간 유전막(170) 및 상 마스크 패턴(145a)을 관통하는 트렌치(173)가 배치될 수 있다. 상기 리세스 영역(175)은 상기 트렌치(173)와 연통될 수 있다.
상기 리세스 영역(175) 및 상기 트렌치(173) 내에 가변 저항 패턴(180a)이 배치될 수 있다. 상기 가변 저항 패턴(180a)은 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 가변 저항 패턴(180a)은 아래로 돌출되는 연장부를 포함할 수 있다. 상기 가변 저항 패턴(180a)의 상기 연장부는 상기 리세스 영역(175)을 채우는 부분일 수 있다. 따라서, 상기 상기 가변 저항 패턴(180a)의 상기 연장부는 상기 몰드 패턴(123), 상기 몰드 스페이서(137a) 및 상기 한 쌍의 측벽 스페이서들(165)에 의해서 둘러싸일 수 있다. 상기 가변 저항 패턴(180a)의 연장부의 상기 제2 방향의 폭은 상기 히터 전극(130)의 상기 제2 부분(133R)의 상기 제2 방향의 폭과 실질적으로 동일할 수 있다. 일 실시 예에 따르면, 상기 가변 저항 패턴(180a)의 상기 연장부는 상기 히터 전극들(130a)의 상기 제2 부분(133R)의 상부면과 접촉될 수 있다.
상기 하나의 열을 이루는 히터 전극들(130a)은 하나의 가변 저항 패턴(180a)에 접속될 수 있다. 상기 가변 저항 패턴(180a) 상기 하나의 열을 이루는 히터 전극들(130a)의 각각과 접촉되는 연장부들을 포함할 수 있다.
가변 저항 패턴(180a)은 상술된 일 실시 예에서 설명한 가변 저항 패턴(180)과 동일한 물질을 포함할 수 있다. 즉, 가변 저항 패턴(180a)은 상변화 물질을 포함할 수 있다. 상기 각 가변 저항 패턴(180a)상에 캐핑 전극(193) 및 배선(195)이 배치될 수 있다.
본 변형 예는 도1a 및 도1b를 참조하여 설명한 실시 예들과 동일한 효과를 가질 수 있다. 이에 더하여, 본 변형 예에 따른 반도체 기억 소자에서 상기 가변 저항 패턴(180a)은 리세스 영역(175)을 채우는 연장부를 포함할 수 있다. 상기 리세스 영역(175)은 히터 전극(130a)의 최상부면, 상기 몰드 패턴(123), 상기 몰드 스페이서(137a) 및 상기 한 쌍의 측벽 스페이서들(165)에 의해 정의되므로, 상기 가변 저항 패턴(180a)의 상기 연장부는 상기 히터 전극(130a)의 최상부면과 자기 정렬될 수 있다. 따라서, 가변 저항 패턴(180a)과 상기 히터 전극(130a) 사이의 정렬 마진을 개선할 수 있다.
도4a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자에서 가변 저항 패턴의 다른 변형 예를 설명하기 위한 평면도이고, 도4b는 도4a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도4a 및 도4b를 참조하면, 도전 패드들(117)상에 히터 전극들(130a)이 배치될 수 있다. 상기 히터 전극들(130a)은 복수로 제공될 수 있다. 상기 히터 전극들(130)은 상술된 제1 실시 예에서 도1a 및 도1b를 참조하여 설명한 히터 전극들(130)과 동일한 형태로 배열될 수 있다.
상기 제1 층간 유전막(110)상에 몰드 패턴들(123), 충전 유전 패턴(139) 및 상기 몰드 스페이서들(137a)이 배치될 수 있다. 상기 몰드 패턴들(123), 상기 충전 유전 패턴(139) 및 상기 몰드 스페이서들(137a)은 상술된 일 변형 예에서 도3a 및 도3b를 참조하여 설명한 것과 동일한 형태일 수 있다.
상기 각 히터 전극(130a)의 상기 제2 부분(133R)의 양측 상에 측벽 스페이서들(165)가 배치될 수 있다. 상기 측벽 스페이서들(165)은 상술된 일 변형 예에서 도3a 및 도3b를 참조하여 설명한 것과 동일한 형태일 수 있다.
상술된 일 변형 예에서 도3a 및 도3b를 참조하여 설명한 것과 동일하게, 상기 히터 전극(130a)의 상기 제2 부분(133R)상에 상기 몰드 패턴(123), 상기 몰드 스페이서(137a) 및 상기 한 쌍의 측벽 스페이서들(165)에 의해서 리세스 영역(175)이 정의될 수 있다.
상기 리세스 영역(175)내에 가변 저항 패턴(180b)이 배치될 수 있다. 상기 상기 가변 저항 패턴(180a)의 상기 연장부는 상기 몰드 패턴(123), 상기 몰드 스페이서(137a) 및 상기 한 쌍의 측벽 스페이서들(165)에 의해서 둘러싸일 수 있다. 상기 가변 저항 패턴(180b)의 상기 제2 방향의 폭은 상기 히터 전극(130a)의 상기 제2 부분(133R)의 상기 제2 방향의 폭과 실질적으로 동일할 수 있다. 상기 가변 저항 패턴(180b)의 상부면은 상기 몰드 패턴(123) 및 상기 충전 유전 패턴(139)의 상부면들과 동일한 레벨에 배치될 수 있고, 상기 몰드 스페이서(137a)의 최상단 및 상기 측벽 스페이서 (165)의 최상단과 동일한 레벨에 배치될 수 있다. 본 변형 예들에 따르면, 상기 가변 저항 패턴(180b)은 상기 기판(100)상에 복수로 제공되어 상기 각 히터 전극(130a)과 각각 접속될 수 있다. 상기 가변 저항 패턴들(180b)도 열들과 행들을 따라 2차원적으로 배열될 수 있다.
하나의 열을 이루는 가변 저항 패턴들(180b) 상에 캐핑 전극(193) 및 배선(195)이 배치될 수 있다.
본 변형 예는 도3a 및 도3b를 참조하여 설명한 변형 예와 동일한 효과를 가질 수 있다.
이하, 도5a 내지 도15a 및 도5b 내지 도15b를 참조하여 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 상세히 설명한다. 도5a 내지 도15a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 형성 방법을 설명하기 위한 평면도들이고, 도5b 내지 도8b는 도5a 내지 도8a의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이며, 도9b 내지 도15b는 도9a 내지 도15a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도5a 및 도5b를 참조하면, 기판(100)내에 소자 분리 패턴(101)을 형성하여 활성부들을 정의할 수 있다. 상기 활성부들은 제1 방향으로 나란히 연장될 수 있다. 상기 제1 방향은 도면에서 x축 방향에 해당할 수 있다. 상기 활성부들은 제1 도전형 도펀트로 도핑될 수 있다.
상기 각 활성부내에 워드 라인(103)을 형성할 수 있다. 상기 워드 라인(103)은 상기 활성부와 같이 상기 제1 방향으로 연장된 라인 형태일 수 있다. 상기 워드 라인(103)은 상기 활성부내에 제2 도전형의 도펀트로 도핑하는 것에 의해 형성할 수 있다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 n형 도펀트이고, 다른 하나는 p형 도펀트일 수 있다. 일 실시 예에 따르면, 상기 활성부는 p형 도펀트로 도핑될 수 있으며, 상기 워드 라인(103)은 n형 도펀트로 도핑될 수 있다.
상기 기판(100)상에 제1 층간 유전막(110)을 형성할 수 있다. 제1 층간 유전막(110)은 산화막, 질화막 및/또는 산화 질화막 등으로 형성될 수 있다.
상기 제1 층간 유전막(110)을 패터닝하여 상기 워드 라인(103)의 상부면을 노출시키는 홀들을 형성할 수 있다. 상기 홀들은 평면적 관점에서 상기 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 2차원적으로 배열될 수 있다. 이에 따라, 상기 홀은 평면적 관점에서 복수의 행들 및 복수의 열들을 이룰 수 있다. 상기 제1 방향은 상기 행들과 평행할 수 있으며, 상기 제2 방향은 상기 열들과 평행할 수 있다. 상기 제2 방향은 상기 제1 방향에 수직하며, 도면에서 y축 방향에 해당할 수 있다. 상기 각 행을 이루는 홀들은 상기 각 활성부를 노출시킬 수 있으고, 서로 이격될 수 있다.
상기 각 홀 내에 차례로 적층되는 선택 소자(113), 오믹 패턴(115) 및 도전 패드(117)을 형성할 수 있다.
상기 선택 소자(113)는 상기 각 홀 내에 반도체 패턴을 형성하는 것 및 반도체 패턴의 아랫 부분에 제1 도전형 도펀트를 제공하고, 상기 반도체 패턴의 윗부분에 상기 제1 도전형 도펀트와 다른 타입의 제2 도전형 도펀트를 제공하는 것에 의해 형성될 수 있다. 상기 반도체 패턴의 상부면은 상기 제1 층간 유전막(110)의 상부면 보다 낮을 수 있다. 상기 반도체 패턴은 실리콘, 게르마늄 또는 실리콘-게르마늄으로 형성될 수 있다. 일 실시 예에 따르면, 상기 반도체 패턴은 상기 기판(100)의 반도체 물질과 동일한 반도체 물질을 포함할 수 있다. 상기 제1 및 제2 도전형 도펀트를 제공하는 것은 이온 주입 방식 또는 인시츄(in-situ) 방식으로 도핑될 수 있다.
상기 오믹 패턴(115)은 금속-반도체 반응 공정(ex, 실리사이드화 공정 등)으로 형성될 수 있다. 예컨대, 상기 선택 소자들(120)의 상부면과 접촉되는 금속막을 기판(100)상에 형성하고, 상기 금속-반도체 반응 공정을 수행하여, 상기 금속막 및 상기 선택 소자들(120)을 반응시켜 상기 오믹 패턴(115)을 형성할 수 있다. 상기 오믹 패턴(115)을 형성한 후에, 미반응된 금속막을 제거할 수 있다. 상기 금속막은 니켈, 티타늄 및/또는 코발트 등을 포함할 수 있다. 상기 오믹 패턴(115)의 상부면은 상기 제1 층간 유전막(110)의 상부면 보다 낮은 레벨에 위치할 수 있다.
상기 오믹 패턴(115)상에 도전 패드(117)이 형성될 수 있다. 상기 도전 패드(117)은 상기 제1 층간 유전막(110)상에 상기 홀을 채우는 도전막을 형성하고, 상기 도전막을 상기 제1 층간 유전막(110)의 상부면이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다. 상기 도전막은 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD) 및/또는 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD) 등에 의해서 형성될 수 있다. 상기 도전막을 식각하는 것은 건식 식각 공정 및/또는 화학적 기계적 연마 공정 등에 의해서 형성될 수 있다.
상기 각 홀 내 형성된 상기 도전 패드들(117)은 평면적 관점에서 상기 제1 층간 유전막(110)내에 복수의 열들과 행들을 따라서 2차원적으로 배열되도록 형성될 수 있다. 상기 행들은 상기 제1 방향에 평행하고, 상기 열들은 상기 제2 방향에 평행하다. 상기 도전 패드들(117)은 복수의 그룹으로 구별될 수 있다. 서로 인접한 한 쌍의 열들을 이루는 도전 패드들(117)은 하나의 열 그룹을 구성할 수 있다.
상기 제1 층간 유전막(110)상에 상기 제2 방향으로 연장되는 몰드 패턴들(123)을 형성할 수 있다. 상기 몰드 패턴(123)은 하나의 열 그룹에 포함되는 한 쌍의 도전 패드들(117) 사이에 배치되어, 상기 한 쌍의 도전 패드들(117)의 상부면들의 일부분들을 덮도록 형성될 수 있다. 즉, 하나의 몰드 패턴(123)이 상기 열 그룹의 제1 열 및 제2 열의 사이에 배치되어, 상기 제1 열의 도전 패드들(117)의 상부면들의 일부분들과, 상기 제2 열의 도전 패드들(117)의 상부면들의 일부분들을 덮을 수 있다. 서로 인접한 한 쌍의 몰드 패턴들(123)사이에 그루브(127)가 정의될 수 있다. 상기 그루브(127)는 상기 도전 패드들(117)의 상부면들의 일부분을 노출시킬 수 있다. 결과적으로, 상기 도전 패드(117)의 상부면은 상기 몰드 패턴(123)에 의해 덮히는 부분과 상기 그루브(127)에 의해 노출되는 부분으로 구별될 수 있다.
상기 몰드 패턴(123)을 양 측벽들 상에 제1 캐핑 패턴(125)이 형성될 수 있다. 상기 제1 캐핑 패턴(125)은 상기 제1 층간 유전막(110)상에 콘포말하게 제1 캐핑막을 형성하고, 상기 캐핑막을 상기 제1 층간 유전막(110)의 상부면 및 상기 몰드 패턴(123)의 상부면이 노출될 때까지 이방성 식각하는 것에 의해 형성될 수 있다. 상기 제1 캐핑 패턴(125)은 절연성 질화물을 포함할 수 있다.
도6a 및 도6b를 참조하면, 상기 제1 층간 유전막(110)상에 히터 전극막(133), 제2 캐핑막(135), 및 몰드 스페이서막(137)을 순차적으로 콘포말하게 형성할 수 있다. 상기 히터 전극막(133)은 상기 몰드 패턴(123)의 상부면 및 상기 그루브(127)의 내면상에 형성될 수 있다. 상기 제2 캐핑막(135)은 상기 히터 전극막(133)을 덮을 수 있다.
도7a 및 도7b를 참조하면, 상기 몰드 스페이서막(137)을 이방성 식각하는 것에 의해서 몰드 스페이서들(137a)를 형성할 수 있다. 상기 몰드 스페이서들(137a)는 상기 몰드 스페이서막(137)을 상기 몰드 패턴(123)의 상부면 및 상기 그루브(127)의 바닥면 상의 상기 제2 캐핑막(135)이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다. 몰드 스페이서들(137a)들은 상기 몰드 패턴(123)의 양 측벽들 상에 상기 제2 방향으로 연장되는 라인 형태로 형성될 수 있다.
도8a 및 도8b를 참조하면, 상기 히터 전극막(133) 및 상기 제2 캐핑막(135)을 이방성 식각하는 것에 의해서 전극 패턴들(133a) 및 제2 캐핑 패턴들(135)을 형성할 수 있다. 상기 전극 패턴들(133a) 및 제2 캐핑 패턴들(135)을 형성하기 위한 식각 공정에서 상기 몰드 스페이서들(137a)을 식각 마스크로 이용할 수 있다. 상기 히터 전극막(133) 및 상기 제2 캐핑막(135)을 식각하는 것에 의해서, 상기 그루브(127)내의 한 쌍의 몰드 스페이서들(137a)사이에 상기 히터 전극막(133) 및 상기 제2 캐핑막(135)의 일부분들 및 상기 몰드 패턴(123)의 상부면상의 상기 히터 전극막(133) 및 상기 제2 캐핑막(135)이 식각되고, 상기 몰드 패턴(123)의 상부면 및 제1 층간 유전막(110)의 상부면의 일부분이 노출될 수 있다.
상기 전극 패턴(133a) 및 제2 캐핑 패턴(135a)은 상기 제2 방향으로 연장될 수 있다. 따라서, 상기 각 전극 패턴(133a)은 하나의 열을 이루는 도전 패드들(117)과 접촉될 수 있다. 상기 전극 패턴들(133a)은 서로 분리될 수 있다.
도9a 및 도9b를 참조하면, 상기 제1 층간 유전막(110)상에 상기 그루브(127)를 채우는 충전 유전 패턴(139)을 형성할 수 있다. 상기 충전 유전 패턴(139)은 상기 기판(100) 전면상에 상기 그루브(127)를 채우는 충전 유전막을 형성하고, 상기 전극 패턴의 최상부면이 노출될 때까지 평탄화하는 것에 의해 형성될 수 있다.
상기 몰드 패턴(123) 및 상기 충전 유전 패턴(139) 상에 마스크막(140)을 형성할 수 있다. 상기 마스크막(140)은 상기 충전 유전 패턴(139) 및 상기 몰드 패턴(123)에 대해서 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 충전 유전 패턴(139) 및 상기 몰드 패턴(123)이 실리콘 산화물을 포함하는 경우, 상기 마스크막(140)은 실리콘 질화물 및/또는 실리콘 산화 질화물을 포함할 수 있다.
상기 마스크막(140)상에 상기 제1 방향으로 연장되는 희생 패턴(153)을 형성할 수 있다. 상기 희생 패턴(153)의 양 측벽들 상에 상기 제1 방향으로 연장되는 마스크 스페이서들(155)을 형성할 수 있다. 상기 희생 패턴들(153)은 서로 인접한 한 쌍의 도전 패드들(117) 사이의 상기 마스크막(140)상에 형성될 수 있다. 일 실시 예에 따르면, 평면적 관점에서 상기 희생 패턴(153)은 상기 한 쌍의 도전 패드들(117)의 상부면들의 일부분과 중첩될 수 있다.
상기 희생 패턴(153) 상기 마스크 스페이서들(155) 및 상기 마스크막(140)은 서로에 대해서 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 상기 희생 패턴(153) 상기 마스크 스페이서들(155) 및 상기 마스크막(140)은 상기 몰드 스페이서(137a) 및 상기 충전 유전 패턴(139)에 대해서 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 몰드 스페이서(137a) 및 상기 충전 유전 패턴(139)이 실리콘 산화물을 포함하는 경우, 상기 마스크막(140)이 실리콘 질화물을 포함하고, 상기 마스크 스페이서들(155)이 다결정 실리콘을 포함하고, 상기 희생 패턴(153)은 스핀 온 하드마스크(Spin-on hardmask) 및/또는 포토 레지스트(Photoresist) 등을 포함할 수 있다.
상기 마스크 스페이서들(155)은 상기 마스크막(140)상에 콘포말하게 마스크 스페이서막을 형성하고, 상기 마스크 스페이서막을 상기 마스크막(140)의 상부면 및 상기 희생 패턴(153)의 상부면이 노출될 때까지 이방성 식각하는 것에 의해서 형성될 수 있다. 상기 각 마스크 스페이서(155)는 각 행을 이루는 도전 패드들(117) 상에 형성될 수 있다. 따라서, 상기 각 마스크 스페이서(155)는 평면적 관점에서 하나의 행을 이루는 상기 도전 패드들(117)의 상부면들의 적어도 일부분과 중첩될 수 있다.
도10a 및 도10b를 참조하면, 상기 희생 패턴(153)이 제거될 수 있다. 상기 희생 패턴(153)은 상기 마스크 스페이서들(155) 및 사기 마스크막(140)에 대해서 식각 선택비를 갖는 식각 조건을 이용하여 제거될 수 있다. 일 실시 예에 따르면, 상기 희생 패턴(153)은 습식 식각 공정에 의해 제거될 수 있다.
상기 마스크 스페이서들(155)을 식각 마스크로 이용하여 상기 마스크막(140)을 식각하여 마스크 패턴들(145)을 형성할 수 있다. 상기 마스크 패턴들(145)은 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 서로 인접한 한 쌍의 마스크 패턴들(145)사이에 상기 전극 패턴(133a)의 상부면의 일부가 노출될 수 있다.
도11a 및 도11b를 참조하면, 상기 마스크 스페이서들(155)이 제거될 수 있다. 상기 마스크 패턴(145)을 식각 마스크로 이용하여 상기 한 쌍의 마스크 패턴들(145) 사이에 노출된 상기 전극 패턴(133a)의 윗부분을 식각할 수 있다. 상기 식각 공정에 의해서, 상기 마스크 패턴들(145)사이의 상기 전극 패턴(133a)내에 제1 리세스 영역(132)이 형성될 수 있다. 일 실시 예에 따르면, 상기 식각 공정을 수행할 때, 상기 제1 캐핑 패턴(125) 및 상기 제2 캐핑 패턴(135a)의 일부분이 식각될 수 있다.
도12a 및 도12b를 참조하면, 상기 제1 리세스 영역(132)이 형성된 기판(100) 전면 상에 콘포말하게 측벽 스페이서막(160)을 형성할 수 있다. 상기 측벽 스페이서막(160)은 상기 제1 리세스 영역(132)의 내면을 콘포말하게 덮을 수 있다. 일 실시 예에 따르면, 상기 측벽 스페이서막(160)은 상기 마스크 패턴(145)과 동일한 물질로 형성될 수 있다. 예를 들어, 상기 마스크 패턴(145)이 실리콘 질화물을 포함하는 경우, 상기 측벽 스페이서막(160)은 실리콘 질화물을 포함할 수 있다.
도13a 및 도13b를 참조하면, 상기 측벽 스페이서막(160)을 이방성 식각하는 것에 의해서 상기 제1 리세스 영역(132)의 양 측벽들 상에 한 쌍의 측벽 스페이서들(165)을 형성할 수 있다. 상기 측벽 스페이서들(165)은 상기 제1 리세스 영역(132)의 바닥면이 노출될 때까지 상기 측벽 스페이서들(165)을 이방성 식각하는 것에 의해서 형성될 수 있다.
일 실시 예에 따르면, 상기 측벽 스페이서막(160)을 이방성 식각할 때, 상기 마스크 패턴(145)의 일부분이 식각될 수 있다. 식각된 마스크 패턴(145a)의 양 측벽들상에 한 쌍의 측벽 스페이서들(165)이 형성될 수 있다.
도14a 및 도14b를 참조하면, 상기 측벽 스페이서들(165) 및 상기 식각된 마스크 패턴(145a)를 식각 마스크로 이용하여, 상기 제1 리세스 영역(132)내의 상기 한 쌍의 측벽 스페이서들(165) 사이에 전극 패턴(133a)를 식각하는 것에 의해서 히터 전극들(130)을 형성할 수 있다.
상기 각 히터 전극(130)은 제1 부분(133L), 제2 부분(133U) 및 평판부(133P)를 포함할 수 있다. 상기 히터 전극(130)의 상기 평판부(133P)는 상기 제1 부분(133L)의 하단으로부터 상기 제2 방향으로 연장되는 것일 수 있다. 다. 상기 제2 부분(133U)은 상기 제1 부분(133L)의 상부면의 중앙 영역으로부터 위로 돌출된 것일 수 있다. 상기 제1 부분(133L) 및 상기 제2 부분(133U)은 상기 제2 방향으로 동일한 폭을 가질 수 있다. 상기 제1 부분(133L)의 제2 방향의 폭은 상기 제2 부분(133U)의 제2 방향의 폭보다 클 수 있다.
상기 히터 전극들(130) 상기 제1 층간 유전막(110)상에 복수의 열들과 행들을 따라 2차원적으로 배열될 수 있다. 상기 각 히터 전극(130)은 상기 각 도전 패드(117)와 전기적으로 연결될 수 있다.
상기 제1 층간 유전막(110)상에 제2 층간 유전막(170)을 형성할 수 있다. 상기 제2 층간 유전막(170)은 산화막, 질화막, 또는 산화 질화막 중에서 적어도 하나를 포함할 수 있다.
도15a 및 도15b를 참조하면, 상기 제2 층간 유전막(170) 및 상기 식각된 마스크 패턴(145a)을 패터닝하여, 상기 히터 전극들(130)의 상기 제2 부분들(133U)의 상부면들을 노출시키는 트렌치들(173)을 형성할 수 있다. 상기 각 트렌치(173)는 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 각 트렌치(173)는 하나의 열을 이루는 히터 전극들(130)의 제2 부분들(133U)의 상부면들을 노출시킬 수 있다.
상기 각 트렌치(173)내에 가변 저항 패턴(180)을 형성할 수 있다. 상기 가변 저항 패턴(180)은 상기 트렌치들(173)을 갖는 기판(100) 전면 상에 가변 저항 물질막을 형성한 후, 상기 가변 저항 물질막을 상기 제2 층간 유전막(170)의 상부면이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다. 상기 가변 저항 패턴(180)은 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 따라서, 각 가변 저항 패턴(180)은 각 열을 이루는 히터 전극들(130)과 접속될 수 있다.
상기 가변 저항 물질막을 식각하는 것에 의해서, 상기 트렌치들(173) 내에 서로 이격된 상기 가변 저항 패턴들(180)이 각각 형성될 수 있다. 일 실시 예에 따르면, 상기 가변 저항 물질막을 식각하는 것은 화학적 기계적 연마 공정에 의하여 수행될 수 있다.
일 실시예에 따르면, 상기 가변 저항 패턴들(180)은 상변화 물질로 형성될 수 있다. 상기 가변 저항 물질막의 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함하고, 또한, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, N 중에 적어도 하나를 포함하는 화합물로 형성할 수 있다. 예컨대, 상기 가변 저항 패턴들(180)은 Ge-Sb-Te, As-Sb-Te, As-Ge-Sb-Te, Sn-Sb-Te, Ag-In-Sb-Te, In-Sb-Te, 5A족 원소-Sb-Te, 6A족 원소-Sb-Te, 5A족 원소-Sb-Se 또는 6A족 원소-Sb-Se 등에서 적어도 하나를 포함할 수 있다.
도1a 및 도1b에 도시된 것처럼, 상기 가변 저항 패턴들(180)이 형성된 상기 제2 층간 유전막(170)상에 캐핑 전극(193) 및 배선(195)를 형성할 수 있다.
본 발명의 일 실시 예들에 따르면, 히터 전극(130)이 상기 제2 방향으로 서로 다른 폭을 갖는 제1 부분(133L) 및 제2 부분(133U)를 포함할 수 있다. 상기 도전 패드(117)와 접촉되는 제1 부분(133L)의 제2 방향의 폭이 가변 저항 패턴(180)과 접촉되는 제2 부분(133U)의 제2 방향의 폭보다 크다. 따라서, 상기 도전 패드(117)와 상기 히터 전극(130)의 접촉면에서 저항이 증가되는 것을 최소화하면서, 상기 히터 전극(130)과 상기 가변 저항 패턴(180)의 접촉 면적을 줄일 수 있다. 결과적으로, 우수한 신뢰성을 갖는 반도체 기억 소자를 구현할 수 있다.
상술된 일 실시 예에서 설명한 것과 달리, 도16a 및 도16b에 도시된 것처럼, 상기 몰드 패턴들(123)은 상기 제1 방향에 평행한 라인 형태로 형성될 수 있다. 즉, 활성부들과 상기 몰드 패턴들(123)이 모두 상기 제1 방향으로 연장되는 라인 형태일 수 있다. 상기 몰드 패턴들(123)은 상기 제1 방향에 평행하게 형성되는 경우, 도2a 및 도2b에 도시된 것처럼, 히터 전극들(130')이 상술된 일 실시 예에서 설명한 히트 전극들(130)을 90도 회전한 형태로 형성될 수 있다. 다른 구성 요소들은 상술된 일 실시 예들에서 설명한 것과 동일할 수 있다.
본 발명의 일 실시 예들에 따른 반도체 기억 소자들은 상술된 것과 다른 형태의 가변 저항 패턴을 포함할 수 있다. 이하, 다른 형태의 가변 저항 패턴들을 갖는 반도체 기억 소자의 형성 방법을 도면을 참조하여 자세히 설명한다. 도17a 및 도18a은 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 가변 저항 패턴의 형성 방법에 대한 일 변형 예를 설명하기 위한 평면도들이고, 도17b 및 도18b는 도17a 및 도18a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도17a 및 도17b를 참조하면, 상기 제1 층간 유전막(110)상에 제2 층간 유전막(170)을 형성할 수 있다. 상기 제2 층간 유전막(170) 및 식각된 마스크 패턴(145a)을 패터닝하여, 제2 방향으로 연장되는 트렌치들(173)을 형성할 수 있다. 상기 각 트렌치(173)에 의해 노출된 각 히터 전극(130)의 제2 부분(133U)의 일부를 식각하는 것에 의해서, 상기 식각된 히터 전극(130a)상에 상기 식각된 히터 전극(130a)의 제2 부분(133R)의 상부면, 몰드 패턴(123), 몰드 스페이서(137a) 및 한 쌍의 측벽 스페이서들(165)에 의해 제2 리세스 영역(175)이 정의될 수 있다.
도18a 및 도18b를 참조하면, 상기 기판(100)상에 상기 제2 리세스 영역들(175) 및 상기 트렌치(173)들를 채우는 가변 저항 패턴들(180a)이 형성될 수 있다. 상기 가변 저항 패턴들(180a)는 는 상기 제2 방향으로 연장되는 라인 형태일 수 있다. 상기 하나의 열을 이루는 히터 전극들(130a)은 상기 가변 저항 패턴(180a)에 접속될 수 있다. 상기 가변 저항 패턴들(180a)는 아래로 돌출된 연장부들을 가질 수 있다. 상기 각 가변 저항 패턴(180a)의 연장부들은 하나의 열을 이루는 식각된 히터 전극들(130a)상의 상기 제2 리세스 영역들(175)을 채우는 부분들일 수 있다. 즉, 상기 가변 저항 패턴(180a)의 상기 연장부는 상기 몰드 패턴(123), 상기 몰드 스페이서(137a) 및 상기 한 쌍의 측벽 스페이서들(165)에 의해서 둘러싸일 수 있다. 상기 각 가변 저항 패턴(180a)의 각 연장부의 상기 제2 방향의 폭은 상기 식각된 제2 부분(133R)의 상기 제2 방향의 폭과 실질적으로 동일할 수 있다. 일 실시 예에 따르면, 상기 각 가변 저항 패턴(180a)의 연장부들의 각각은 상기 식각된 히터 전극(130a)의 상기 제2 부분들(133R) 상부면과 접촉될 수 있다.
가변 저항 패턴(180a)은 상술된 일 실시 예에서 설명한 가변 저항 패턴(180)과 동일한 물질을 포함할 수 있다. 즉, 가변 저항 패턴(180a)은 상변화 물질을 포함할 수 있다.
도3a 및 도3b에 도시된 것처럼, 상기 각 가변 저항 패턴(180a)상에 캐핑 전극(193) 및 배선(195)이 배치될 수 있다.
본 변형 예는 도5a 내지 도15a 및 도5b 내지 도15b를 참조하여 설명한 실시 예들과 동일한 효과를 가질 수 있다. 이에 더하여, 본 변형 예에 따른 반도체 기억 소자에서 상기 가변 저항 패턴(180a)은 리세스 영역(175)을 채우는 연장부를 포함할 수 있다. 상기 리세스 영역(175)은 히터 전극(130a)의 최상부면, 상기 몰드 패턴(123), 상기 몰드 스페이서(137a) 및 상기 한 쌍의 측벽 스페이서들(165)에 의해 정의되므로, 상기 가변 저항 패턴(180a)의 상기 연장부는 상기 히터 전극(130a)의 최상부면과 자기 정렬될 수 있다. 따라서, 가변 저항 패턴(180a)과 상기 히터 전극(130a) 사이의 정렬 마진을 개선할 수 있다.
도19a 및 도20a는 본 발명의 일 실시 예들에 따른 반도체 기억 소자의 가변 저항 패턴의 형성 방법에 대한 일 변형 예를 설명하기 위한 평면도들이고, 도19b 및 도20b는 도19a 및 도20a의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도19a 및 도19b를 참조하면, 제1 층간 유전막(110)상에 제2 층간 유전막(170a)을 형성할 수 있다. 제2 층간 유전막(170a)은 제1 층간 유전막(110)상에 벌크 층간 유전막을 형성한 후, 식각된 마스크 패턴(145a)이 노출될 때까지 상기 벌크 층간 유전막을 평탄화하는 것에 의해 형성될 수 있다. 상기 제2 층간 유전막(170a)의 상부면은 측벽 스페이서(165)의 최상단 및 상기 몰드 패턴(123)의 상부면과 동일한 레벨에 위치할 수 있다.
상기 평탄화 공정에 의해 노출된 상기 식각된 마스크 패턴(145a)을 제거하고, 상기 히터 전극들(130)의 상기 제2 부분들(133U)의 일부분을 식각할 수 있다. 상기 히터 전극들(130)의 상기 제2 부분들(133U)의 일부분을 제거하는 것에 의해서 상기 식각된 히터 전극들(130a)의 식각된 제2 부분들(133R)상에 제2 리세스 영역들(175)이 형성될 수 있다. 상기 각 제2 리세스 영역(175)은 상기 식각된 제2 부분(133R)의 상부면, 몰드 패턴(123), 몰드 스페이서(137a) 및 한 쌍의 측벽 스페이서들(165)에 의해 정의될 수 있다.
도20a 및 도20b를 참조하면, 상기 제2 리세스 영역들(175)내에 가변 저항 패턴들(180b)이 형성될 수 있다. 상기 가변 저항 패턴들(180b)은 상기 제2 층간 유전막(170a)상에 상기 제2 리세스 영역들(175)을 채우는 가변 저항 물질막을 형성하고, 상기 가변 저항 물질막을 상기 제2 층간 유전막(170a)의 상부면이 노출될 때까지 식각하는 것에 의해서 형성될 수 있다.
상기 상기 가변 저항 패턴(180b)의 상기 연장부는 상기 몰드 패턴(123), 상기 몰드 스페이서(137a) 및 상기 한 쌍의 측벽 스페이서들(165)에 의해서 둘러싸일 수 있다. 상기 가변 저항 패턴(180b)의 의 상기 제2 방향의 폭은 상기 식각된 히터 전극(130a)의 상기 식각된 제2 부분(133R)과 상기 제2 방향의 폭과 실질적으로 동일할 수 있다. 상기 가변 저항 패턴(180b)의 상부면은 상기 몰드 패턴(123) 및 상기 충전 유전 패턴(139)의 상부면들과 동일한 레벨에 배치될 수 있고, 상기 몰드 스페이서(137a)의 최상단 및 상기 측벽 스페이서 (165)의 최상단과 동일한 레벨에 배치될 수 있다. 본 변형 예들에 따르면, 상기 가변 저항 패턴(180b)은 상기 기판(100)상에 복수로 형성되어 상기 각 히터 전극(130a)과 각각 접속될 수 있다. 상기 가변 저항 패턴들(180b)도 열들과 행들을 따라 2차원적으로 배열될 수 있다.
도4a 및 도4b에 도시된 것처럼, 하나의 열을 이루는 가변 저항 패턴들(180b) 상에 캐핑 전극(193) 및 배선(195)이 배치될 수 있다.
본 변형 예는 도17a, 도17b, 도18a 및 도18b를 참조하여 설명한 일 변형 예와 동일한 효과를 가질 수 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도21은 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도 이다.
도21을 참조하부면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도22는 본 발명의 기술적 사상에 기초한 반도체 기억 소자를 포함하는 메모리 카드의 일 예를 도시한 블록도 이다.
도22를 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시 예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 선택 소자
130, 130a, 130': 히터 전극
180, 180a, 180b: 가변 저항 패턴
193: 캐핑 전극
195: 배선

Claims (10)

  1. 기판 상에 배치되는 하부 전극 구조체;
    상기 하부 전극 구조체 상에 배치되는 히터 전극; 및
    상기 히터 전극 상에 배치되는 가변 저항 패턴을 포함하되,
    상기 히터 전극은:
    제1 방향으로 연장되는 제1 부분;
    상기 제1 부분의 상부면의 중앙 영역으로부터 위로 돌출되고, 상기 가변 저항 패턴과 접촉하는 제2 부분; 및
    상기 제1 부분의 하단으로부터 상기 제1 방향과 수직하는 제2 방향으로 연장되고, 상기 하부 전극 구조체와 접촉하는 평판부를 포함하고,
    상기 제1 부분의 제1 폭은 상기 제2 부분의 제1 폭과 동일하고,
    상기 제2 부분의 제2 폭은 상기 제1 부분의 제2 폭보다 작되,
    상기 제1 및 제2 부분들의 상기 제1 폭들은 상기 제2 방향으로 측정한 값이고, 상기 제1 및 제2 부분들의 상기 제2 폭들은 상기 제1 방향으로 측정한 값인 반도체 기억 소자.
  2. 제1항에 있어서,
    상기 하부 전극 구조체는 도전 패드 및 오믹 패턴을 포함하되,
    상기 도전 패드는 상기 평판부와 상기 오믹 패턴 사이에 배치되는 반도체 기억 소자.
  3. 제2항에 있어서,
    상기 기판과 상기 오믹 패턴 사이에 배치되는 선택 소자; 및
    상기 가변 저항 패턴 상에 배치되는 상부 전극을 더 포함하는 반도체 기억 소자.
  4. 제1항에 있어서,
    상기 가변 저항 패턴은 상기 제1 방향으로 연장되는 라인 형태인 반도체 기억 소자.
  5. 제4항에 있어서,
    상기 가변 저항 패턴은 그것의 하부면으로부터 아래로 연장되어 상기 히터 전극의 상기 제2 부분의 상부면과 접촉하는 연장부를 포함하는 반도체 기억 소자.
  6. 제1항에 있어서,
    상기 히터 전극의 상기 제2 부분은 상기 제1 방향으로 서로 대향하는 한 쌍의 측벽들을 포함하고,
    상기 한 쌍의 측벽들 상에 각각 배치되는 한 쌍의 측벽 스페이서들을 더 포함하는 반도체 기억 소자.
  7. 제6항에 있어서,
    상기 히터 전극의 상기 제2 부분의 상부면은 상기 측벽 스페이서들의 최상단보다 낮은 레벨에 위치하고,
    상기 가변 저항 패턴은 상기 한 쌍의 측벽 스페이서들과 상기 히터 전극의 상기 제2 부분의 상부면으로 정의되는 리세스 영역 내에 배치되는 반도체 기억 소자.
  8. 기판 상에 제1 방향으로 연장되는 전극 패턴을 형성하는 것;
    상기 전극 패턴상에 상기 제1 방향에 수직한 제2 방향으로 연장되는 한 쌍의 마스크 패턴들을 형성하는 것,
    상기 한 쌍의 마스크 패턴들을 식각 마스크로 이용하여 전극 패턴의 윗부분을 식각하여, 상기 전극 패턴 내에 제1 리세스 영역을 형성하는 것;
    상기 제1 리세스 영역의 양 내측벽들 상에 한 쌍의 측벽 스페이서들을 형성하는 것;
    상기 측벽 스페이서들을 식각 마스크로 이용하여 상기 한 쌍의 측벽 스페이서들 사이에 전극 패턴의 일부분을 식각하여 히터 전극을 형성하는 것; 및
    상기 히터 전극 상에 가변 저항 패턴을 형성하는 것을 포함하고,
    상기 히터 전극은 상기 제1 방향으로 연장되는 제1 부분 및 상기 제1 부분의 상부면의 중앙 영역으로부터 위로 돌출되고, 상기 가변 저항 패턴과 접촉하는 제2 부분을 포함하되,
    상기 제1 방향으로 측정할 때, 상기 제1 부분의 폭은 상기 제2 부분의 폭보다 큰 반도체 기억 소자의 형성 방법.
  9. 제8항에 있어서,
    상기 가변 저항 패턴을 형성하는 것은,
    상기 히터 전극의 일부를 식각하여 상기 히터 전극의 양측에 형성된 한 쌍의 측벽 스페이서들 사이에 제2 리세스 영역을 형성하는 것; 및
    상기 기판상에 상기 제2 리세스 영역을 내에 가변 저항 물질막을 채우는 것을 포함하는 반도체 기억 소자의 형성 방법.
  10. 제9항에 있어서,
    상기 제2 리세스 영역을 형성하기 전에,
    상기 기판 상에 유전막을 형성하는 것; 및
    상기 유전막을 패터닝하여 상기 제1 방향으로 연장되고, 상기 히터 전극의 상부면을 노출시키는 트렌치를 형성하는 것을 더 포함하고,
    상기 제2 리세스 영역은 트렌치에 의해 노출된 상기 히터 전극의 일부를 식각하여 형성되고,
    상기 가변 저항 물질막은 상기 트렌치 및 상기 제2 리세스 영역을 채우는 반도체 기억 소자의 형성 방법.
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