KR101810771B1

KR101810771B1 - 3D repairable semiconductor device, and the method of repairing of the same

Info

Publication number: KR101810771B1
Application number: KR1020160048606A
Authority: KR
Inventors: 정성수; 백상현
Original assignee: 한양대학교 에리카산학협력단
Priority date: 2016-04-21
Filing date: 2016-04-21
Publication date: 2018-01-25
Also published as: KR20170120311A

Abstract

3차원 반도체 소자의 리페어 방법이 제공된다. 상기 3차원 반도체 소자의 리페어 방법은, 제1 셀 어레이(cell array), 상기 제1 셀 어레이와 적층된 제2 셀 어레이, 및 상기 제1 및 제2 셀 어레이를 전기적으로 연결하는 관통 전극을 포함하는 반도체 소자에 있어서, 상기 제1 셀 어레이의 불량 셀의 어드레스를 1차 어드레스(primary address) 및 2차 어드레스(primary address)로 구분하는 단계, 및 상기 제1 셀 어레이의 상기 불량 셀의 어드레스가 상기 1차 어드레스인 경우, 상기 불량 셀은 상기 제1 셀 어레이 내의 제1 스페어 셀(spare cell)로 리페어되고, 상기 불량 셀의 어드레스가 상기 2차 어드레스인 경우, 상기 불량 셀은 상기 관통 전극을 통해 제2 셀 어레이 내의 제2 스페어 셀로 리페어되는 단계를 포함할 수 있다.A repair method of a three-dimensional semiconductor device is provided. The repair method of the three-dimensional semiconductor device includes a first cell array, a second cell array stacked with the first cell array, and a through electrode electrically connecting the first and second cell arrays And dividing an address of a defective cell in the first cell array into a primary address and a primary address, and a step of dividing the address of the defective cell in the first cell array into a primary address and a secondary address, In the case of the primary address, the defective cell is repaired to a first spare cell in the first cell array. When the address of the defective cell is the secondary address, the defective cell is connected to the penetrating electrode To the second spare cell in the second cell array.

Description

리페어 가능한 3차원 반도체 소자, 및 그 리페어 방법{3D repairable semiconductor device, and the method of repairing of the same}A repairable three-dimensional semiconductor device, and a repair method thereof (3D repairable semiconductor device,

본 발명은 리페어 가능한 3차원 반도체 소자, 및 그 리페어 방법에 관련된 것으로, 보다 상세하게는, 적층된 제1 및 제2 셀 어레이들을 갖는 반도체 장치에서, 제1 셀 어레이의 불량 셀을 제2 셀 어레이의 스페어 셀로 리페어하는 리페어 가능한 3차원 반도체 소자, 및 그 리페어 방법에 관련된 것이다. The present invention relates to a repairable three-dimensional semiconductor device and a repair method thereof, and more particularly, to a semiconductor device having stacked first and second cell arrays, a defective cell of a first cell array is referred to as a second cell array Repairable three-dimensional semiconductor device, and a repair method thereof.

반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전해 왔다. 예컨대, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장 작업의 효율성 및 실장 후의 기계적, 전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.In the semiconductor industry, packaging technology for integrated circuits has been continuously developed to meet the demand for miniaturization and the reliability of mounting. For example, the demand for miniaturization is accelerating the development of technology for packages close to the chip size, and the demand for mounting reliability emphasizes the importance of packaging technology to improve the efficiency of mounting operation and mechanical and electrical reliability after mounting I have to.

반도체 산업에서 말하는 "스택" 이란 적어도 2개 이상의 반도체 칩 또는 패키지를 수직으로 쌓아 올리는 기술로서, 일 예로 반도체 집적 공정에서 구현 가능한 메모리 용량보다 큰 메모리 용량을 갖는 제품을 구현할 수 있고, 패키징된 개별 반도체 칩들을 스택하여 형성하는 방법이다.The term "stack" in the semiconductor industry means a technology for vertically stacking at least two semiconductor chips or packages, for example, a product having a memory capacity larger than a memory capacity that can be implemented in a semiconductor integrated process, Chips are formed by stacking.

최근에 제품의 축소화, 높은 패키지 밀도, 높은 성능 그리고 칩 간의 통합 요구가 지속적으로 증가함에 따라 3차원 패키지 기술에 대한 연구가 많이 이루어지고 있다. 실리콘 관통 전극(Through Silicon Via; TSV)은 실리콘 디바이스의 3차원 패키지에 사용되는 중요한 기술이다. 기존의 실리콘 칩은 외부 접속용 표면에만 전극이 존재하는 구조였지만, 실리콘 관통 전극(TSV) 기술은 칩의 표면과 이면을 관통하는 접속용 전극 구조를 만들고 이것을 입체적으로 적층시켜 조립하는 방식의 실장기술이다.Recently, there has been a lot of research on three-dimensional package technology as product miniaturization, high package density, high performance, and integration demand between chips are continuously increasing. Through Silicon Via (TSV) is an important technology used in three-dimensional packages of silicon devices. Although the conventional silicon chip has a structure in which electrodes exist only on the surface for external connection, the silicon-penetration-electrode (TSV) technique is a packaging technique in which a connecting electrode structure penetrating the front and back surfaces of the chip is made, to be.

본 발명이 해결하고자 하는 일 기술적 과제는, 셀의 리페어 효율이 향상된 리페어 가능한 3차원 반도체 소자 및 그 제조 방법을 제공하는 데 있다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a repairable three-dimensional semiconductor device having improved cell repair efficiency and a method of manufacturing the same.

본 발명이 해결하고자 하는 다른 기술적 과제는, 고신뢰성의 리페어 가능한 3차원 반도체 소자 및 그 제조 방법을 제공하는 데 있다. Another technical problem to be solved by the present invention is to provide a highly reliable repairable three-dimensional semiconductor device and a manufacturing method thereof.

본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.The technical problem to be solved by the present invention is not limited to the above.

상기 기술적 과제를 해결하기 위해 본 발명은 3차원 반도체 소자의 리페어 방법을 제공한다. According to an aspect of the present invention, there is provided a repair method of a three-dimensional semiconductor device.

일 실시 예에 따르면, 상기 3차원 반도체 소자의 리페어 방법은, 제1 셀 어레이(cell array), 상기 제1 셀 어레이와 적층된 제2 셀 어레이, 및 상기 제1 및 제2 셀 어레이를 전기적으로 연결하는 관통 전극을 포함하는 반도체 소자에 있어서, 상기 제1 셀 어레이의 불량 셀의 어드레스를 1차 어드레스(primary address) 및 2차 어드레스(secondary address)로 구분하는 단계, 및 상기 제1 셀 어레이의 불량 셀의 어드레스가 1차 어드레스인 경우, 상기 불량 셀은 상기 제1 셀 어레이 내의 제1 스페어 셀(spare cell)로 리페어되고, 상기 불량 셀의 어드레스가 2차 어드레스인 경우, 상기 불량 셀은 상기 관통 전극을 통해 제2 셀 어레이 내의 제2 스페어 셀로 리페어되는 단계를 포함할 수 있다. According to one embodiment, the repair method of the three-dimensional semiconductor device includes a first cell array, a second cell array stacked with the first cell array, and a second cell array electrically connected to the first and second cell arrays A semiconductor device comprising a penetrating electrode for connecting a first cell array and a second cell array, the semiconductor device comprising: dividing an address of a defective cell of the first cell array into a primary address and a secondary address; When the address of the defective cell is a primary address, the defective cell is repaired to a first spare cell in the first cell array, and when the address of the defective cell is a secondary address, And repairing the second spare cell in the second cell array through the penetrating electrode.

일 실시 예에 따르면, 상기 1차 어드레스는 1차 행 어드레스(primary row address) 및 1차 열 어드레스(primary column address)로 구분되고, 상기 2차 어드레스는 2차 행 어드레스(secondary row address) 및 2차 열 어드레스(secondary column address)로 구분되고, 상기 제1 스페어 셀은, 제1 행 스페어 셀 및 제1 열 스페어 셀로 구분되고, 상기 1차 행 어드레스의 개수와 상기 제1 행 스페어 셀의 개수는 서로 동일하고, 상기 1차 열 어드레스의 개수와 상기 제1 열 스페어 셀의 개수는 서로 동일할 수 있다. 불량 셀의 어드레스는 먼저 1차 어드레스에 지정되고 1차 어드레스의 수를 초과하는 불량 셀의 어드레스는 2차 어드레스에 지정될 수 있다.According to one embodiment, the primary address is divided into a primary row address and a primary column address, and the secondary address includes a secondary row address and a secondary row address. Wherein the first spare cell is divided into a first row spare cell and a first column spare cell, and the number of the first row addresses and the number of the first row spare cells are And the number of the primary column addresses and the number of the first column spare cells may be equal to each other. The address of the defective cell is first assigned to the primary address and the address of the defective cell exceeding the number of the primary address can be designated to the secondary address.

일 실시 예에 따르면, 상기 반도체 소자는, 상기 제2 셀 어레이 상에 배치되고, 제3 스페어 셀을 포함하는 제3 셀 어레이를 더 포함하고, 상기 제1 내지 제3 셀 어레이들은 각각 제1 내지 제3 불량 셀들 및 제1 내지 제3 스페어 셀들을 포함하고, 상기 제2 불량 셀의 어드레스가 1차 어드레스이고, 상기 제3 불량 셀의 어드레스는 2차 어드레스인 경우, 상기 제3 셀 어레이 내의 상기 제3 불량 셀이 상기 제2 셀 어레이 내의 상기 제2 스페어 셀로 리페어되어, 상기 제2 셀 어레이 내에 상기 제2 불량 셀을 리페어할 상기 제2 스페어 셀이 부족한 경우, 상기 제2 셀 어레이 내의 상기 제2 불량 셀은, 상기 제1 셀 어레이의 제1 스페어 셀로 리페어 될 수 있다.According to one embodiment, the semiconductor device further comprises a third cell array disposed on the second cell array, the third cell array including a third spare cell, The third defective cells and the first to third spare cells, the address of the second defective cell is a primary address, and the address of the third defective cell is a secondary address, When the third defective cell is repaired to the second spare cell in the second cell array and the second spare cell to repair the second defective cell is insufficient in the second cell array, The defective cell may be repaired to the first spare cell of the first cell array.

상기 기술적 과제를 해결하기 위해 본 발명은 리페어 가능한 3차원 반도체 소자를 제공한다. SUMMARY OF THE INVENTION The present invention provides a repairable three-dimensional semiconductor device.

일 실시 예에 따르면, 상기 리페어 가능한 3차원 반도체 소자는, 제1 불량 셀들 및 제1 스페어 셀들을 갖는 제1 셀 어레이, 상기 제1 셀 어레이와 적층되고, 제2 불량 셀 및 제2 스페어 셀을 갖는 제2 셀 어레이, 및 상기 제1 및 제2 셀 어레이들과 적층되고, 제3 스페어 셀을 갖는 제3 셀 어레이를 포함하고, 상기 제1 불량 셀들의 일부가 상기 제1 스페어 셀들로 리페어되어, 상기 제1 셀 어레이 내에 상기 제1 스페어 셀들이 부족한 경우, 상기 제1 불량 셀들의 다른 일부는 상기 제2 스페어 셀로 리페어되고, 상기 제1 불량 셀들의 다른 일부가 상기 제2 스페어 셀로 리페어되어, 상기 제2 셀 어레이 내에 상기 제2 스페어 셀이 부족한 경우, 상기 제2 불량 셀은 상기 제3 스페어 셀로 리페어되는 것을 포함할 수 있다. According to one embodiment, the repairable three-dimensional semiconductor device comprises a first cell array having first defective cells and first spare cells, a first cell array stacked with the first cell array, a second defective cell and a second spare cell, And a third cell array stacked with the first and second cell arrays and having a third spare cell, wherein a portion of the first defective cells are repaired with the first spare cells Wherein when the first spare cells are deficient in the first cell array, another part of the first defective cells is repaired to the second spare cell and another part of the first defective cells is repaired to the second spare cell, And if the second spare cell is insufficient in the second cell array, the second defective cell may be repaired to the third spare cell.

일 실시 예에 따르면, 상기 제1 불량 셀에 대응하는 어드레스를 1차 어드레스 및 2차 어드레스로 구분하여, 상기 제1 불량 셀에 대응하는 어드레스가 1차 어드레스인 경우 상기 제1 불량 셀을 상기 제1 스페어 셀들로 리페어하고, 상기 제1 불량 셀에 대응하는 어드레스가 2차 어드레스인 경우, 상기 제1 불량 셀은 상기 제2 셀 어레이의 제2 스페어 셀로 리페어 될 수 있다. According to an embodiment, an address corresponding to the first defective cell is divided into a primary address and a secondary address, and when the address corresponding to the first defective cell is a primary address, 1 spare cells, and when the address corresponding to the first defective cell is a secondary address, the first defective cell may be repaired to the second spare cell of the second cell array.

일 실시 예에 따르면, 상기 제1 불량 셀들은 1차 어드레스와 2차 어드레스를 포함하고 상기 제2 셀 어레이의 제2 불량 셀들과 상기 제3 셀 어레이의 제3 불량 셀들은 각각 1차 어드레스만 포함하며, 상기 제1 내지 제3 불량 셀들의 합이 상기 제1 내지 제3 스페어 셀들의 합보다 작은 경우, 상기 제1 불량 셀의 1차 어드레스는 상기 제1 스페어 셀들로 리페어되고 상기 제1 불량 셀의 상기 2차 어드레스는 상기 제2 스페어 셀들로 리페어 될 수 있다. 그러나 상기 제2 스페어 셀들이 이미 상기 제2 불량 셀의 1차 어드레스를 이용한 리페어에 모두 사용되었다면, 상기 제3 불량 셀들의 1차 어드레스를 리페어하고 남은 상기 제3 스페어 셀들에 의해 상기 제2 불량 셀이 리페어 될 수 있다. 이때는 상기 제2 불량 셀의 1차 어드레스를 상기 제2 스페어 셀들로 모두 리페어하는 대신 상기 제3 스페어 셀들을 이용하여 리페어하여 상기 제2 스페어 셀을 전부 사용하지 않고 상기 제1 불량 셀의 2차 어드레스가 상기 제2 스페어 셀들로 리페어 될 수 있다. 다시 말하면, 상기 제2 셀 어레이 내의 상기 제2 불량 셀들이 1차 어드레스를 포함하더라도, 상기 제2 셀 어레이와 인접한 상기 제3 셀 어레이가 여유분의 상기 제3 스페어 셀을 포함하는 경우, 상기 제2 불량셀들의 일부는 상기 제3 스페어 셀로 리페어되고, 이로 인해 상기 제2 셀 어레이가 여유분의 상기 제2 스페어 셀을 갖는 경우, 여유분의 상기 제2 제2 스페어 셀은 상기 제2 셀 어레이와 인접한 상기 제1 셀 어레이의 상기 제1 불량 셀을 리페어하는데 사용될 수 있다. According to an embodiment, the first defective cells include a primary address and a secondary address, and the second defective cells of the second cell array and the third defective cells of the third cell array include only primary addresses If the sum of the first to third defective cells is smaller than the sum of the first to third spare cells, the primary address of the first defective cell is repaired to the first spare cells, The secondary address of the second spare cell may be repaired to the second spare cells. However, if all of the second spare cells have already been used for the repair using the primary address of the second defective cell, the third defective cells are replaced by the third spare cells remaining after repairing the primary address of the third defective cells. This can be repaired. At this time, instead of repairing all the primary addresses of the second defective cells to the second spare cells, the defective cells are repaired using the third spare cells, and the secondary addresses of the first defective cells May be repaired to the second spare cells. In other words, even if the second defective cells in the second cell array include a primary address, if the third cell array adjacent to the second cell array includes the third spare cell of spare capacity, Wherein a portion of the defective cells is repaired to the third spare cell, whereby if the second cell array has the spare second cell of spare, the second spare cell of redundancy is adjacent to the second cell array May be used to repair the first defective cell of the first cell array.

일 실시 예에 따르면, 상기 제1 셀 어레이 및 상기 제2 셀 어레이 사이, 및 상기 제2 셀 어레이 및 상기 제3 셀 어레이 사이에 제공되고, 상기 제1 내지 제3 셀 어레이들을 관통하는 관통 전극을 더 포함하고, 상기 관통 전극을 이용하여, 상기 제1 불량 셀들이 상기 제2 스페어 셀로 리페어되고, 상기 제2 불량 셀은 상기 제3 스페어 셀로 리페어될 수 있다. According to an embodiment, a penetrating electrode provided between the first cell array and the second cell array and between the second cell array and the third cell array and passing through the first through third cell arrays And using the penetrating electrode, the first defective cells are repaired to the second spare cell, and the second defective cell is repaired to the third spare cell.

상기 기술적 과제를 해결하기 위해 본 발명은 리페어된 3차원 반도체 소자를 제공한다. According to an aspect of the present invention, there is provided a repaired three-dimensional semiconductor device.

일 실시 예에 따르면, 리페어된 3차원 반도체 소자는, 제1 셀 어레이, 상기 제1 셀 어레이 상의 제2 셀 어레이, 및 상기 제2 셀 어레이 상의 제3 셀 어레이를 포함하되, 상기 제2 셀 어레이는 복수의 불량 셀들을 포함하고, 상기 복수의 불량 셀들의 일부는 상기 제2 셀 어레이 아래에 배치된 상기 제1 셀 어레이의 스페어 셀에 의해 리페어되고, 상기 복수의 불량 셀들의 다른 일부는 상기 제2 셀 어레이 위에 배치된 상기 제3 셀 어레이의 스페어 셀에 의해 리페어된 것을 포함할 수 있다. According to one embodiment, the repaired three-dimensional semiconductor device comprises a first cell array, a second cell array on the first cell array, and a third cell array on the second cell array, Wherein a part of said plurality of defective cells is repaired by a spare cell of said first cell array disposed under said second cell array and the other part of said plurality of defective cells is defective by said spare cell of said first cell array, Cell array and a spare cell of the third cell array disposed above the two-cell array.

일 실시 예에 따르면, 상기 복수의 불량 셀들의 또 다른 일부는, 상기 제2 셀 어레이의 스페어 셀에 의해 리페어될 수 있다.According to one embodiment, another portion of the plurality of defective cells may be repaired by a spare cell of the second cell array.

본 발명의 실시 예에 따르면, 제1 셀 어레이(cell array), 상기 제1 셀 어레이와 적층된 제2 셀 어레이, 및 상기 제1 및 제2 셀 어레이를 전기적으로 연결하는 관통 전극을 포함하는 반도체 소자가 제공되고, 제1 셀 어레이의 불량 셀의 어드레스가 1차 어드레스인 경우, 상기 불량 셀은 상기 제1 셀 어레이 내의 제1 스페어 셀(spare cell)로 리페어되고, 상기 불량 셀의 어드레스가 2차 어드레스인 경우, 상기 불량 셀은 상기 관통 전극을 통해 상기 제1 셀 어레이와 연결된 제2 셀 어레이 내의 제2 스페어 셀로 리페어될 수 있다. 또는, 일 실시 예에 따르면, 상기 불량 셀의 어드레스가 1차 혹은 2차 어드레스인지와 무관하게, 상기 불량 셀은, 상기 제1 셀 어레이가 아닌 상기 제2 셀 어레이의 제2 스페어 셀에 의해 리페어되고, 상기 제1 셀 어레이의 상기 제1 스페어 셀은, 상기 제1 셀 어레이와 인접한 다른 셀 어레이의 불량 셀을 리페어할 수 있다. 이로 인해, 리페어 효율이 향상된 3차원 반도체 소자가 제공될 수 있다. According to an embodiment of the present invention, there is provided a semiconductor device including a first cell array, a second cell array stacked with the first cell array, and a semiconductor including a through electrode electrically connecting the first and second cell arrays, Wherein when the address of the defective cell in the first cell array is a primary address, the defective cell is repaired to a first spare cell in the first cell array, and the address of the defective cell is 2 In the case of a cell address, the defective cell may be repaired to a second spare cell in a second cell array connected to the first cell array through the penetrating electrode. Alternatively, regardless of whether the address of the defective cell is a primary or secondary address, the defective cell may be repaired by the second spare cell of the second cell array rather than the first cell array, And the first spare cell of the first cell array may repair defective cells of another cell array adjacent to the first cell array. As a result, a three-dimensional semiconductor device with improved repair efficiency can be provided.

도 1은 본 발명의 실시 예에 따른 리페어 가능한 3차원 반도체 소자의 간략한 구조를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 리페어 가능한 3차원 반도체 소자를 설명하기 위한 블록도이다.
도 3은 도 2에 도시된 블록도가 관통 전극에 의해 연결된 것을 도시한 것이다.
도 4 내지 도 6은 본 발명의 실시 예에 따른 리페어 가능한 3차원 반도체 소자의 리페어 알고리즘을 설명하기 위한 도면들이다.
도 7은 본 발명의 일 실시 예에 따른 리페어 가능한 3차원 반도체 소자의 리페어 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시 예에 따른 리페어 가능한 3차원 반도체 소자의 리페어 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제1 실시 예를 설명하기 위한 도면이다.
도 10은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제2 실시 예를 설명하기 위한 도면이다.
도 11은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제3 실시 예를 설명하기 위한 도면이다.
도 12는 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제4 실시 예를 설명하기 위한 도면이다.
도 13은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제5 실시 예를 설명하기 위한 도면이다.
도 14는 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제6 실시 예를 설명하기 위한 도면이다.
도 15는 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제7 실시 예를 설명하기 위한 도면이다.
도 16은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제8 실시 예를 설명하기 위한 도면이다.
도 17은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제9 실시 예를 설명하기 위한 도면이다.
도 18은 본 발명의 기술적 사상에 기초한 리페어 가능한 3차원 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 19는 본 발명의 기술적 사상에 기초한 리페어 가능한 리페어 가능한 3차원 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.1 is a block diagram showing a simplified structure of a repairable three-dimensional semiconductor device according to an embodiment of the present invention.
2 is a block diagram for explaining a repairable three-dimensional semiconductor device according to an embodiment of the present invention.
Fig. 3 shows the block diagram shown in Fig. 2 connected by a penetrating electrode.
FIGS. 4 to 6 are diagrams for explaining a repair algorithm of a repairable three-dimensional semiconductor device according to an embodiment of the present invention.
7 is a view for explaining a repair method of a repairable three-dimensional semiconductor device according to an embodiment of the present invention.
8 is a view for explaining a repair method of a repairable three-dimensional semiconductor device according to another embodiment of the present invention.
9 is a view for explaining a first embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
10 is a view for explaining a second embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
11 is a view for explaining a third embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
12 is a view for explaining a fourth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
13 is a view for explaining a fifth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
14 is a view for explaining a sixth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
15 is a view for explaining a seventh embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
16 is a view for explaining an eighth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
17 is a view for explaining a ninth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.
18 is a block diagram briefly showing an example of an electronic system including a repairable three-dimensional semiconductor element based on the technical idea of the present invention.
19 is a block diagram schematically showing an example of a memory card including a repairable repairable three-dimensional semiconductor device based on the technical idea of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the technical spirit of the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. In this specification, when an element is referred to as being on another element, it may be directly formed on another element, or a third element may be interposed therebetween. Further, in the drawings, the thicknesses of the films and regions are exaggerated for an effective explanation of the technical content.

또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.Also, while the terms first, second, third, etc. in the various embodiments of the present disclosure are used to describe various components, these components should not be limited by these terms. These terms have only been used to distinguish one component from another. Thus, what is referred to as a first component in any one embodiment may be referred to as a second component in another embodiment. Each embodiment described and exemplified herein also includes its complementary embodiment. Also, in this specification, 'and / or' are used to include at least one of the front and rear components.

명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다. The singular forms "a", "an", and "the" include plural referents unless the context clearly dictates otherwise. It is also to be understood that the terms such as " comprises "or" having "are intended to specify the presence of stated features, integers, Should not be understood to exclude the presence or addition of one or more other elements, elements, or combinations thereof. Also, in this specification, the term "connection " is used to include both indirectly connecting and directly connecting a plurality of components.

또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1은 본 발명의 실시 예에 따른 리페어 가능한 3차원 반도체 소자의 간략한 구조를 나타내는 블록도이다. 1 is a block diagram showing a simplified structure of a repairable three-dimensional semiconductor device according to an embodiment of the present invention.

도 1를 참조하면, 본 발명의 실시 예에 따른 리페어 가능한 3차원 반도체 소자는, 제1 셀 어레이(CA1), 상기 제1 셀 어레이(CA1) 상의 제2 셀 어레이, (CA2), 상기 제2 셀 어레이(CA2) 상의 제3 셀 어레이(CA3), 및 상기 제3 셀 어레이(CA3) 상의 제4 셀 어레이(CA4)를 포함할 수 있다. 상기 제1 내지 제4 셀 어레이(CA1~CA4)들은 서로 적층되고, 관통 전극들(TSV)에 의해 전기적으로 연결될 수 있다. Referring to FIG. 1, a repairable three-dimensional semiconductor device according to an embodiment of the present invention includes a first cell array CA1, a second cell array on the first cell array CA1, a second cell array CA2 on the first cell array CA1, A third cell array CA3 on the cell array CA2 and a fourth cell array CA4 on the third cell array CA3. The first through fourth cell arrays CA1 through CA4 may be stacked on each other and electrically connected by the penetrating electrodes TSV.

상기 제1 내지 제4 셀 어레이(CA1~CA4)들은 서로 다른 기판에 형성되는 것으로, 입체적인 시각 효과를 위해, 상기 제1 내지 제4 셀 어레이(CA1~CA4)들에 각각 하나의 셀을 도시하였다. 상기 셀는 휘발성 메모리, 비휘발성 메모리, 연산 프로세서, 그래픽 프로세서 등 다양한 형태의 반도체 소자일 수 있다. The first through fourth cell arrays CA1 through CA4 are formed on different substrates, and one cell is shown for each of the first through fourth cell arrays CA1 through CA4 for a stereoscopic visual effect . The cells may be various types of semiconductor devices such as volatile memory, non-volatile memory, arithmetic processor, graphics processor, and the like.

상기 제1 내지 제4 셀 어레이(CA1~CA4)들은 각각 행 디코더 및 열 디코더를 포함할 수 있다. 상기 행 디코더 및 열 디코더는 입력되는 행 어드레스(row address) 및 열 어드레스(column address)에 대응되는 셀을 선택할 수 있다. The first through fourth cell arrays CA1 through CA4 may include a row decoder and a column decoder, respectively. The row decoder and the column decoder may select a cell corresponding to an input row address and a column address.

상기 제1 내지 제4 셀 어레이(CA1~CA4)들은, 각각, 스페어 열(spare columns) 및 스페어 행(spare rows)을 포함하는 스페어 셀들을 포함할 수 있다. 상기 스페어 셀들은 상기 셀들 중에서 어느 하나에 불량이 발생한 경우, 불량이 발생한 셀을 대체할 수 있다. 다시 말하면, 상기 행 디코더 및 열 디코더는 상기 불량이 발생한 셀에 대응하는 행 어드레스(row address) 및 열 어드레스(column address)를 상기 스페어 셀들에 대응되는 행 리페어 어드레스(row repair address) 및 열 리페어 어드레스(column repair address)로 변환하여 스페어 행(spare rows) 및 스페어 열(spare columns)의 스페어 셀들을 선택할 수 있다. The first through fourth cell arrays CA1 through CA4 may include spare cells each including spare columns and spare rows. The spare cells can replace a cell where a failure occurs when any one of the cells fails. In other words, the row decoder and the column decoder store a row address and a column address corresponding to the defective cell in a row repair address and a column repair address corresponding to the spare cells, (column repair address) to select the spare cells of the spare rows and the spare columns.

이하, 도 2 및 도 3을 참조하여, 본 발명의 실시 예에 따른 리페어 가능한 3차원 반도체 소자를 보다 상세하게 설명한다. Hereinafter, a repairable three-dimensional semiconductor device according to an embodiment of the present invention will be described in more detail with reference to FIGS. 2 and 3. FIG.

도 2는 본 발명의 실시 예에 따른 리페어 가능한 3차원 반도체 소자를 설명하기 위한 블록도이고, 도 3은 도 2에 도시된 블록도가 관통 전극에 의해 연결된 것을 도시한 것이다.FIG. 2 is a block diagram for explaining a repairable three-dimensional semiconductor device according to an embodiment of the present invention, and FIG. 3 shows a block diagram of FIG. 2 connected by a penetrating electrode.

도 2 및 도 3을 참조하면, 상기 불량 셀의 행 어드레스는 1차 행 리페어 어드레스(primary row repair address) 및 2차 행 리페어 어드레스(secondary row repair address)로 구분되고, 상기 불량 셀의 열 어드레스는 1차 열 리페어 어드레스(primary column repair address) 및 2차 열 리페어 어드레스(secondary column repair address)로 구분될 수 있다. 2 and 3, the row address of the defective cell is divided into a primary row repair address and a secondary row repair address, and the column address of the defective cell is A primary column repair address, and a secondary column repair address.

1차 행 리페어 어드레스(primary row repair address) 및 1차 열 리페어 어드레스(primary column repair address)는, 각각, 동일한 셀 어레이 내의 행 스페어 셀(row spare cell) 및 열 스페어 셀(column spare cell)로 리페어될 수 있다. The primary row repair address and the primary column repair address are stored in a row spare cell and a column spare cell in the same cell array, .

이와는 달리, 상기 불량 셀의 행 어드레스 및 열 어드레스가 2차 행 리페어 어드레스(secondary row repair address) 및 2차 열 리페어 어드레스(secondary column repair address)인 경우, 상기 불량 셀은 상기 불량 셀이 위치한 셀 어레이의 아래 또는 위에 배치된 다른 셀 어레이의 행 스페어 셀(row spare cell) 및 열 스페어 셀(column repair cell)로 리페어될 수 있다. 다시 말하면, 상기 불량 셀은, 상기 불량 셀에 인접한(adjacent) 셀 어레이의 행 스페어 셀(row spare cell) 및 열 스페어 셀(column repair cell)로 리페어될 수 있다.Alternatively, when the row address and the column address of the defective cell are a secondary row repair address and a secondary column repair address, the defective cell is a cell array in which the defective cell is located, May be repaired with a row spare cell and a column repair cell of another cell array disposed under or above the cell array. In other words, the defective cell may be repaired into a row spare cell and a column repair cell of an adjacent cell array adjacent to the defective cell.

구체적으로 예를 들어, 일 실시 예에 따르면, 상기 제1 셀 어레이(CA1) 내에 제1 불량 셀들이 발생할 수 있다. 제1 불량 셀의 행 어드레스가 1차 행 리페어 어드레스(primary row repair address)인 경우, 상기 제1 불량 셀은 상기 제1 셀 어레이(CA1) 내의 행 스페어 셀(row spare cell)로 리페어 될 수 있고, 상기 제1 불량 셀의 열 어드레스가 1차 열 리페어 어드레스(primary column repair address)인 경우, 상기 제1 불량 셀은 상기 제1 셀 어레이(CA1) 내의 열 스페어 셀(column spare cell)로 리페어될 수 있다. Specifically, for example, according to one embodiment, first bad cells may occur in the first cell array CA1. If the row address of the first defective cell is a primary row repair address, the first defective cell may be repaired to a row spare cell in the first cell array CA1 , And if the column address of the first defective cell is a primary column repair address, the first defective cell is repaired to a column spare cell in the first cell array (CA1) .

이와는 달리, 상기 제1 불량 셀의 행 어드레스가 1차 행 리페어 어드레스(primary row repair address)이더라도, 상기 제1 셀 어레이(CA1) 내에 행 스페어 셀(row spare cell)이 부족한 경우, 관통 전극(TSV)을 이용하여, 상기 제1 불량 셀은, 상기 제1 셀 어레이(CA1) 상에 배치된 상기 제2 셀 어레이(CA2) 또는 상기 제1 셀 어레이(CA1) 아래에 배치된 셀 어레이의 행 스페어 셀(row spare cell)로 리페어 될 수 있다. 또한, 상기 제1 불량 셀의 열 어드레스가 1차 열 리페어 어드레스(primary column repair address)이더라도, 상기 제1 셀 어레이(CA1) 내에 열 스페어 셀(column spare cell)이 부족한 경우, 관통 전극(TSV)을 이용하여, 상기 제1 불량 셀은, 상기 제1 셀 어레이(CA1) 상에 배치된 상기 제2 셀 어레이(CA2) 또는 상기 제1 셀 어레이(CA1) 아래에 배치된 셀 어레이의 열 스페어 셀(column spare cell)로 리페어 될 수 있다.Alternatively, even if the row address of the first defective cell is a primary row repair address, if the row spare cell is insufficient in the first cell array CA1, the penetrating electrode TSV ), The first defective cell may be arranged in the second cell array (CA2) disposed on the first cell array (CA1) or in a cell array arranged below the first cell array (CA1) Lt; / RTI > cell (row spare cell). In addition, even if the column address of the first defective cell is a primary column repair address, if the column spare cell is insufficient in the first cell array CA1, , The first defective cell may be arranged in the second cell array (CA2) disposed on the first cell array (CA1) or in a columnar array of cell arrays arranged below the first cell array (CA1) (column spare cells).

또한, 상술된 바와 달리, 상기 제1 불량 셀의 행 어드레스가 2차 행 리페어 어드레스(secondary row repair address)인 경우, 상기 제2 불량 셀은 상기 제1 셀 어레이(CA1) 내의 행 스페어 셀(row spare cell)로 리페어되지 않고, 관통 전극(TSV)을 이용하여, 상기 제1 셀 어레이(CA1) 상에 배치된 상기 제2 셀 어레이(CA2) 또는 상기 제1 셀 어레이(CA1) 아래에 배치된 셀 어레이의 행 스페어 셀(row spare cell)로 리페어 될 수 있다. 또한, 상기 제1 불량 셀의 열 어드레스가 2차 열 리페어 어드레스(secondary column repair address)인 경우, 상기 제1 불량 셀은 상기 제1 셀 어레(CA1) 내의 열 스페어 셀(column spare cell)로 리페어되지 않고, 관통 전극(TSV)을 이용하여, 상기 제1 셀 어레이(CA1) 상에 배치된 상기 제1 셀 어레이(CA1) 또는 상기 제1 셀 어레이(CA1) 아래에 배치된 셀 어레이의 열 스페어 셀(column spare cell)로 리페어 될 수 있다. Also, unlike the above-described case, when the row address of the first defective cell is a secondary row repair address, the second defective cell is a row spare cell in the first cell array CA1 the second cell array CA2 disposed on the first cell array CA1 or the second cell array CA2 disposed below the first cell array CA1 using the penetrating electrodes TSV, It may be repaired to a row spare cell of the cell array. When the column address of the first defective cell is a secondary column repair address, the first defective cell is repaired by a column spare cell in the first cell array CA1, The first cell array CA1 disposed on the first cell array CA1 or the column spacers CA1 disposed on the first cell array CA1 disposed below the first cell array CA1 may be formed using the penetrating electrodes TSV, And may be repaired with a column spare cell.

이와는 달리, 상기 제1 불량 셀의 행 어드레스가 1차 및 2차 행 리페어 어드레스이고, 상기 제2 셀 어레이(CA2) 내에 상기 제2 불량 셀의 어드레스가 1차 행 리페어 어드레스이고, 상기 제2 셀 어레이(CA2) 내의 스페어 셀이 소진된 경우, 상기 제1 불량 셀의 2차 행 리페어 어드레스가 상기 제2 셀 어레이(CA2)의 상기 제2 스페어 셀로 리페어 될 수 없으므로 상기 관통 전극(TSV)을 이용하여, 상기 제2 불량 셀의 1차 행 리페어 어드레스가, 상기 제2 셀 어레이(CA2)와 인접한 상기 제3 셀 어레이(CA3) 의 행 스페어 셀로 리페어 될 수 있고, 상기 제2 셀 어레이(CA2)의 행 스페어 셀을 비우게 되어 상기 제1 불량 셀의 2차 행 리페어 어드레스가 상기 제2 셀 어레이(CA2)의 행 스페어 셀로 리페어 될 수 있다. Alternatively, the row address of the first defective cell may be a primary and secondary row repair address, the address of the second defective cell may be a primary row repair address in the second cell array CA2, When the spare cell in the array CA2 is exhausted, the second row repair address of the first defective cell can not be repaired to the second spare cell of the second cell array CA2, so that the penetrating electrode TSV can be used The first row repair address of the second defective cell may be repaired to the row spare cell of the third cell array CA3 adjacent to the second cell array CA2, The second row repair address of the first defective cell may be repaired to the row spare cell of the second cell array CA2.

상술된 바와 같이, 상기 제2 셀 어레이(CA2)의 스페어 셀이 모두 리페어를 위해 사용된 경우 인접한 상기 제1 셀 어레이(CA1) 또는 상기 제3 셀 어레이(CA3)의 리페어를 가능하게 하기 위해 제2 셀 어레이(CA2)의 리페어가 각각 제3 셀 어레이(CA3) 또는 상기 제1 셀 어레이(CA1)를 이용하여 수행될 수 있다. 이로 인해, 상기 제2 셀 어레이(CA2)는 여분의 스페어 셀을 가질 수 있고, 상기 제2 셀 어레이(CA2)의 여분의 스페어 셀을 이용하여, 상기 제1 셀 어레이(CA1) 또는 상기 제3 셀 어레이(CA3)의 리페어가 수행될 수 있다. 다시 말하면, 본 발명의 실시 예에 따른 리페어 방법은, 인접 어레이의 스페어 셀을 빌려서(barrow spare cell) 간접적으로 리페어하는 시프트 리페어(shift repair) 방법으로, 불량 셀을 리페어 할 수 있다. 즉, 시프트 리페어 방법은 인접한 어레이의 스페어 셀을 빌려서 리페어를 하며 빌려진 셀(barrowed cell)은 상술된 바와 같이 이와 인접한 어레이의 스페어 셀을 이용하여 리페어를 할 수 있으며, 셀을 빌리는 시프트 리페어를 반복하여 모든 셀 어레이의 불량 셀들을 효과적으로 리페어할 수 있다.As described above, when the spare cells of the second cell array CA2 are all used for repair, the first cell array CA1 or the third cell array CA3 can be repaired, The repair of the two-cell array CA2 may be performed using the third cell array CA3 or the first cell array CA1, respectively. Therefore, the second cell array CA2 can have an extra spare cell, and the spare cell of the second cell array CA2 can be used to provide the first cell array CA1 or the third cell array CA2, The repair of the cell array CA3 can be performed. In other words, the repair method according to the embodiment of the present invention can repair a defective cell by a shift repair method in which a spare cell of an adjacent array is indirectly repaired (barrow spare cell). That is, the shift repair method borrows spare cells of adjacent arrays to repair, and the barrowed cells can be repaired using the spare cells of the adjacent arrays as described above, and the shift repair that borrows the cells It is possible to repetitively repair defective cells of all the cell arrays effectively.

상술된 바와 같이, 본 발명의 실시 예에 따르면, 서로 인접한 셀 어레이들 사이에서 스페어 셀들이 서로 공유되어 리페어 효율이 향상될 수 있다. 이하, 도 4 내지 도 6을 참조하여, 이를 보다 상세하게 설명한다. As described above, according to the embodiment of the present invention, the spare cells can be shared among the cell arrays adjacent to each other, so that the repair efficiency can be improved. Hereinafter, this will be described in more detail with reference to FIGS. 4 to 6. FIG.

도 4 내지 도 6은 본 발명의 실시 예에 따른 리페어 가능한 3차원 반도체 소자의 리페어 알고리즘을 설명하기 위한 도면들이다. FIGS. 4 to 6 are diagrams for explaining a repair algorithm of a repairable three-dimensional semiconductor device according to an embodiment of the present invention.

도 4 내지 도 6은 참조하면, 적층된 제1 내지 제4 셀 어레이들(CA1~CA4)이 제공될 수 있다. 상기 제1 내지 제4 셀 어레이들(CA1~CA4)의 각각은 서로 인접한 셀 어레이들과 관통 전극(TSV)를 통해 서로 연결될 수 있다. Referring to FIGS. 4 through 6, first through fourth cell arrays CA1 through CA4 may be provided. Each of the first through fourth cell arrays CA1 through CA4 may be connected to each other through the cell arrays adjacent to each other and the penetrating electrode TSV.

도 2 및 도 3을 참조하여 설명된 것과 같이, 상기 제1 내지 제4 셀 어레이들(CA1~CA4)의 각각은 서로 인접한 셀 어레이들과 스페어 셀을 공유할 수 있다. 구체적으로, 상기 제1 셀 어레이(CA1)는 상기 제2 셀 어레이(CA2)와 스페어 셀을 공유할 수 있고, 상기 제2 셀 어레이(CA2)는 상기 제1 및 제3 셀 어레이(CA1, CA3)와 스페어 셀을 공유할 수 있고, 상기 제3 셀 어레이(CA3)는 상기 제2 및 제4 셀 어레이(CA4)와 스페어 셀을 공유할 수 있고, 상기 제4 셀 어레이(CA4)는 상기 제3 셀 어레이(CA3) 및 상기 제4 셀 어레이(CA4) 상에 배치된 셀 어레이(미도시)와 스페어 셀을 공유할 수 있다. 이로 인해, 상기 제1 내지 제4 셀 어레이들(CA1~CA4) 내의 불량 셀은, 상기 불량 셀이 위치한 셀 어레이와 인접한 셀 어레이들의 스페어 셀들에 의해 리페어될 수 있다. As described with reference to FIGS. 2 and 3, each of the first through fourth cell arrays CA1 through CA4 may share a spare cell with adjacent cell arrays. Specifically, the first cell array CA1 may share a spare cell with the second cell array CA2, and the second cell array CA2 may share the first and third cell arrays CA1 and CA3 And the fourth cell array CA4 may share a spare cell with the second and fourth cell arrays CA4 and CA4 and the spare cell may be shared by the third cell array CA3, The cell array CA3 and the cell array (not shown) disposed on the fourth cell array CA4 may share a spare cell. Therefore, the defective cells in the first to fourth cell arrays CA1 to CA4 can be repaired by the spare cells of the cell arrays adjacent to the defective cells.

인접한 셀 어레이의 불량 셀을 리페어로 인해 셀 어레이 내의 불량 셀을 리페어할 스페어 셀이 부족한 경우, 셀 어레이 내의 불량 셀은 인접한 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 구체적으로 예를 들어, 상기 제1 셀 어레이(CA1)의 제1 불량 셀이 상기 제2 셀 어레이(CA2)의 스페어 셀로 리페어되어, 상기 제2 셀 어레이(CA2) 내에 상기 제2 셀 어레이(CA2)의 제2 불량 셀을 리페어할 수 있는 스페어 셀이 부족한 경우, 상기 제2 불량 셀은, 상기 제2 셀 어레이(CA2)와 인접한 상기 제3 셀 어레이(CA3)의 스페어 셀로 리페어될 수 있다. 다시 말하면, 인접한 셀 어레이들 사이에서 스페어 셀이 공유되는 스페어 셀의 연속적인 쉬프트(shift)로 인해, 셀 어레이들 내의 불량 셀들이 효율적으로 리페어될 수 있다. If defective cells in an adjacent cell array are not repaired due to a repair, the defective cells in the cell array can be repaired into spare cells in another adjacent cell array. Specifically, for example, the first defective cell of the first cell array CA1 is repaired to the spare cell of the second cell array CA2, and the second cell array CA2 ), The second defective cell may be repaired to a spare cell of the third cell array CA3 adjacent to the second cell array CA2. In other words, due to successive shifts of spare cells in which spare cells are shared among adjacent cell arrays, defective cells in cell arrays can be efficiently repaired.

일 실시 예에 따르면, 도 5에 도시된 바와 같이, 스페어 셀들의 쉬프트 방향은 아래 방향으로 향할 수 있다. 다시 말하면, 상기 제1 셀 어레이(CA1)의 불량 셀은 상기 제2 셀 어레이(CA2)의 스페어 셀에 의해 리페어되고, 상기 제2 셀 어레이(CA2)의 불량 셀은 상기 제3 셀 어레이(CA3)의 스페어 셀에 의해 리페어되고, 상기 제3 셀 어레이(CA3)의 불량 셀은 상기 제4 셀 어레이(CA4)의 스페어 셀에 의해 리페어될 수 있다. According to one embodiment, as shown in FIG. 5, the shift direction of the spare cells may be directed downward. In other words, the defective cells of the first cell array CA1 are repaired by the spare cells of the second cell array CA2, and the defective cells of the second cell array CA2 are repaired by the third cell array CA3 ), And the defective cells of the third cell array CA3 may be repaired by the spare cells of the fourth cell array CA4.

또는, 다른 실시 예에 따르면, 도 6에 도시된 바와 같이, 스페어 셀들의 쉬프트 방향은 윗 방향을 향할 수 있다. 다시 말하면, 상기 제4 셀 어레이(CA4)의 불량 셀은 상기 제3 셀 어레이(CA3)의 스페어 셀에 의해 리페어되고, 상기 제3 셀 어레이(CA3)의 불량 셀은 상기 제2 셀 어레이(CA2)의 스페어 셀에 의해 리페어되고, 상기 제2 셀 어레이(CA2)의 불량 셀은 상기 제1 셀 어레이(CA1)의 스페어 셀에 의해 리페어될 수 있다.Alternatively, according to another embodiment, as shown in FIG. 6, the shift direction of the spare cells may be directed upward. In other words, the defective cells of the fourth cell array CA4 are repaired by the spare cells of the third cell array CA3, and the defective cells of the third cell array CA3 are repaired by the second cell array CA2 ), And the defective cells of the second cell array CA2 may be repaired by the spare cells of the first cell array CA1.

또는, 도 5 및 도 6에 도시된 바와 달리, 또 다른 실시 예에 따르면, 상기 스페어 셀들은 아래 방향 및 윗 방향으로 모두 쉬프트될 수 있다. Alternatively, unlike FIGS. 5 and 6, according to another embodiment, the spare cells can be both shifted downward and upward.

도 1 내지 도 6을 참조하여 설명된 리페어 알고리즘은 3D 또는 2.5D 반도체 칩을 제조하기 위해, 적층할 다이(die)들을 선택(selection)하기 위한 공정에 적용될 수 있다. 다시 말하면, 셀 어레이가 구현된 다이를 적층하는 경우, 상술된 본 발명의 실시 예에 따른 리페어 알고리즘을 적용하여, 다이 내의 불량 셀의 개수에 따라서, 리페어 효율을 향상시키는 방법으로 다이들을 적층할 수 있다. 이로 인해, 불량 셀의 리페어 효율이 향상되어, 불량 셀로 인해 버려지는 다이가 최소화될 수 있고, 결론적으로 제조 수율이 향상된 3차원 반도체 소자의 제조 방법이 제공될 수 있다. The repair algorithm described with reference to Figs. 1 to 6 can be applied to a process for selecting dies to be stacked to fabricate a 3D or 2.5D semiconductor chip. In other words, in the case of stacking dies embodying a cell array, it is possible to apply the repair algorithm according to the embodiment of the present invention described above so as to stack the dies in such a manner as to improve the repair efficiency in accordance with the number of defective cells in the die have. As a result, the repair efficiency of the defective cell is improved, the die discarded due to the defective cell can be minimized, and consequently, a manufacturing method of the three-dimensional semiconductor device with improved manufacturing yield can be provided.

또한, 상술된 본 발명의 실시 예에 따른 리페어 알고리즘을 이용하여, 적층된 다이들의 스페어 셀 슬랙(spare cell slack: 스페어 셀 여유분)을 용이하게 조절될 수 있다. 일 실시 예로 이로 인해, 각 셀 어레이가 적어도 1개 이상의 행 스페어 셀과 열 스페어 셀을 남겨두고 다음 셀 어레이를 적층하거나 완제품을 만들면 고객사의 요구에 맞는 3차원 반도체 소자가 용이하게 제조될 수 있고, 추후 발생하는 불량 셀 및 다이들의 적층 과정에서 발생되는 관통 전극의 불량 등이 용이하게 리페어될 수 있다. Also, using the repair algorithm according to the embodiment of the present invention, the spare cell slack of the stacked dies can be easily adjusted. According to an embodiment of the present invention, a three-dimensional semiconductor device suitable for a customer's needs can be easily manufactured by laminating the next cell array or making the finished product with each cell array leaving at least one row spare cell and column spare cell, Failure of the penetrating electrode generated in the process of stacking the defective cells and dies to be generated later, and the like can be easily repaired.

이하, 상술된 본 발명의 실시 예에 따른 리페어 방법이 적용 가능한 3차원 반도체 소자의 구조를 도 7 및 도 8을 참조하여 설명한다. 본 발명의 기술적 사상에 기초한 3차원 반도체 소자의 리페어 방법은, 도 7 및 도 8에 도시된 구조 외에도, 다양한 방법으로 구현될 수 있음은 당업자에게 자명하다. Hereinafter, the structure of a three-dimensional semiconductor device applicable to the repair method according to the embodiment of the present invention will be described with reference to FIGS. 7 and 8. FIG. It should be apparent to those skilled in the art that the repair method of a three-dimensional semiconductor device based on the technical idea of the present invention can be implemented in various ways in addition to the structure shown in FIGS.

도 7은 본 발명의 일 실시 예에 따른 리페어 가능한 3차원 반도체 소자의 리페어 방법을 설명하기 위한 도면이다. 설명 및 도시의 편의를 위해 제1 셀 어레이(CA1)을 도시하였으며, 상기 제1 셀 어레이(CA1)와 동일한 구성을 갖는 셀 어레이들이 상기 제1 셀 어레이(CA1) 상에 적층될 수 있다. 또한, 도 7에 도시된 어드레스들(Ca, C1, C2, R1, R2, Ra)은 리페어 어드레스에 대응되는 어드레스가 입력되는 신호 수신부를 의미한다. 도 7에서 1차 열 리페어 어드레스(primary column repair address)는 (C1, C2)이고, 2차 열 리페어 어드레스(secondary column repair address)는 (Ca)이고, 1차 종 리페어 어드레스(primary row repair address)는 (R1, R2)이고, 2차 종 리페어 어드레스(secondary row repair address)는 (Ra)를 의미한다.7 is a view for explaining a repair method of a repairable three-dimensional semiconductor device according to an embodiment of the present invention. The first cell array CA1 is shown for the sake of convenience and description and the cell arrays having the same configuration as the first cell array CA1 may be stacked on the first cell array CA1. In addition, the addresses Ca, C1, C2, R1, R2, and Ra shown in FIG. 7 indicate a signal receiving unit to which an address corresponding to a repair address is input. In FIG. 7, the primary column repair address is (C1, C2), the secondary column repair address is (Ca), the primary row repair address is (R1, R2) and the secondary row repair address (Ra).

도 7을 참조하면, 상기 제1 셀 어레이(CA1)은, 제1 및 제2 1차 열 어드레스(C1, C2), 및 2차 열 어드레스(Ca)와 연결된 제1 먹스(M1), 제1 및 제2 1차 행 어드레스(R1, R2), 및 2차 행 어드레스(Ra)와 연결된 제2 먹스(M2), 상기 제1 먹스(M1)와 연결된 제1 패드(P1), 상기 제2 먹스(M2)와 연결된 제2 패드(P2), 제1 열 스페어 셀(S1)과 연결된 제3 먹스(M3), 제2 열 스페어 셀(S2)과 연결된 제4 먹스(M4), 제1 행 스페어 셀(S3)과 연결된 제5 먹스(M5), 제2 행 스페어 셀(S4)과 연결된 제6 먹스(M6), 상기 제3 및 제4 먹스(M3, M4)와 제2 관통 전극(TSV2)을 연결하는 제1 노드(N1), 및 상기 제5 및 제6 먹스(M5, M6)와 제1 관통 전극(TSV1)을 연결하는 제2 노드(N2)를 포함할 수 있다. 또한, 상기 제1 셀 어레이(CA1) 내의 제1 및 제2 관통 전극(TSV1, TSV2)은, 각각, 상기 제2 노드(N2), 및 상기 제1 노드(N1)에 각각 연결될 수 있다.7, the first cell array CA1 includes a first cell M1 connected to the first and second primary column addresses C1 and C2 and a secondary cell address Ca, And a first pad connected to the first mux M1 and a second pad connected to the first mux M1 and the second mux M2 connected to the second row address Ra, A third pad M3 connected to the first column spacer cell S1 and a fourth pad M4 connected to the second column spacer cell S2, The fifth mux M5 connected to the cell S3, the sixth mux M6 connected to the second row spare cell S4, the third and fourth muxes M3 and M4 and the second penetrating electrode TSV2, And a second node N2 for connecting the fifth and sixth muxes M5 and M6 and the first penetrating electrode TSV1 to each other. The first and second penetrating electrodes TSV1 and TSV2 in the first cell array CA1 may be connected to the second node N2 and the first node N1, respectively.

일 실시 예에 따르면, 상기 제1 및 제2 노드(N1, N2)는 시그널 버퍼(signal buffer) 또는 팬 아웃 게이트(fan out gate)로 구성될 수 있다. 또한, 상기 제1 패드(P1), 및 상기 제2 패드(P2)는 상기 제1 셀 어레이(CA1) 상에 적층되는 다른 셀 어레이의 관통 전극과 전기적 연결을 위한 것일 수 있다. According to one embodiment, the first and second nodes N1 and N2 may be constituted by a signal buffer or a fan-out gate. The first pad P1 and the second pad P2 may be for electrical connection with the penetrating electrodes of other cell arrays stacked on the first cell array CA1.

상기 1차 어드레스들(C1, C2, R1, R2)은 각각 일대일 대응관계로 상기 제1 내지 제4 스페어 셀들(S1~S4)과 대응될 수 있다. 보다 구체적으로, 상기 1차 열 어드레스(C1, C2)는 상기 제1 및 제2 열 스페어 셀들(S1, S2)과 각각 연결될 수 있고, 상기 제1 및 제2 1차 행 어드레스(R1, R2)는 상기 제1 및 제2 행 스페어 셀들(S3, S4)과 각각 연결될 수 있다. The primary addresses C1, C2, R1, and R2 may correspond to the first to fourth spare cells S1 to S4 in a one-to-one correspondence relationship. More specifically, the primary column address (C1, C2) may be coupled to the first and second column spare cells (S1, S2), respectively, and the first and second primary row addresses (R1, May be coupled to the first and second row spare cells S3 and S4, respectively.

상기 제1 셀 어레이(CA1)의 불량 셀의 어드레스가 1차 어드레스들(C1, C2, R1, R2)인 경우, 상기 불량 셀은 상기 제3 내지 제6 먹스들(M3~M6)을 경유하여, 상기 스페어 셀들(S1~S4)로 각각 리페어될 수 있다. When the address of the defective cell of the first cell array CA1 is the primary addresses C1, C2, R1 and R2, the defective cell is transmitted via the third to sixth muxes M3 to M6 , And the spare cells S1 to S4, respectively.

이와는 달리, 상기 불량 셀의 어드레스가 상기 1차 어드레스들(C1, C2, R2, R3)이더라도, 상기 제1 셀 어레이(CA1) 내의 상기 불량 셀에 대응되는 스페어 셀이 다른 셀 어레이의 불량 셀을 리페어 한 경우, 상기 제1 셀 어레이(CA1) 내의 상기 불량 셀의 어드레스는 상기 제1 셀 어레이(CA1)와 인접한 다른 셀 어레이의 스페어 셀들로 대체될 수 있다. 보다 구체적으로 예를 들어, 상기 제1 1차 열 어드레스(C1)에 대응되는 상기 제1 열 스페어 셀(S1)이 다른 불량 셀을 리페어한 경우, 상기 제1 1차 열 어드레스(C1)는 상기 제1 먹스(M1) 및 상기 제2 패드(P2)를 경유하여, 상기 제1 셀 어레이(CA1)와 적층된 다른 셀 어레이의 열 스페어 셀로 대체될 수 있다. 또한, 상기 제1 1차 행 어드레스(R1)에 대응되는 상기 제1 행 스페어 셀(S3)이 다른 불량 셀을 리페어한 경우, 상기 제1 1차 행 어드레스(R1)는 상기 제2 먹스(M2) 및 상기 제1 패드(P1)를 경유하여, 상기 제1 셀 어레이(CA1)와 적층된 다른 셀 어레이의 행 스페어 셀로 대체될 수 있다.The spare cell corresponding to the defective cell in the first cell array CA1 may be replaced with the defective cell in the other cell array CA1 even if the address of the defective cell is the primary addresses C1, In the case of repair, the address of the defective cell in the first cell array CA1 may be replaced with spare cells of another cell array adjacent to the first cell array CA1. More specifically, for example, when the first column spare cell S1 corresponding to the first primary column address C1 has repaired another defective cell, May be replaced with a column spacer cell of another cell array stacked with the first cell array CA1 via the first pad M1 and the second pad P2. When the first row spare cell S3 corresponding to the first primary row address R1 has repaired another defective cell, the first primary row address R1 is set to the second mux M2 And a row spare cell of another cell array stacked with the first cell array CA1 via the first pad P1.

또한, 상기 불량 셀의 어드레스가 2차 어드레스(Ca, Ra)인 경우, 상기 불량 셀은, 제1 및 제2 먹스(M1, M2) 및 상기 제1 및 제2 패드(P1, P2)를 경유하여, 상기 제1 셀 어레이(CA1)와 적층된 다른 셀 어레이의 스페어 셀로 대체될 수 있다.When the address of the defective cell is a secondary address (Ca, Ra), the defective cell is connected to the first and second mats M1, M2 and the first and second pads P1, And may be replaced with spare cells of other cell arrays stacked with the first cell array CA1.

도 7은 2개의 리페어 어드레스인 열 리페어 어드레스와 행 리페어 어드레스를 각각 제2 패드(P2)와 제1 패드(P1)를 통해 상단 셀 어레이로 보내고 제1 관통 전극(TSV1)과 제2 관통 전극(TSV2)을 통해 각각 2개의 리페어 어드레스인 행 리페어 어드레스와 열 리페어 어드레스를 하단 셀 어레이로부터 받는다. 도 7에서 예시한 것과 같이 관통 전극(TSV)의 수는 리페어 어드레스를 상단과 하단 셀 어레이와 공유하는 리페어 어드레스의 숫자와 같으며, 각 관통 전극(TSV)으로 보내고 받는 리페어 어드레스는 행 리페어 어드레스와 열 리페어 어드레스의 조합과 어드레스의 개수와 먹스(M1 내지 M2)의 사용에 따른 3차원 반도체 소자의 기능과 사용 및 생산의 필요에 따라 변화 될 수 있다.FIG. 7 shows a state in which two repair addresses, that is, two repair addresses, and a row repair address are sent to the upper cell array through the second pad P2 and the first pad P1, respectively, and the first through-hole electrode TSV1 and the second through- TSV2) from the lower-level cell array, respectively, which are two repair addresses, that is, a row repair address and a column repair address. 7, the number of the penetrating electrodes TSV is equal to the number of the repair address sharing the repair address with the upper and lower cell arrays, and the repair address sent to and received from each penetrating electrode TSV is equal to the row repair address The number of addresses, the function of the three-dimensional semiconductor device depending on the use of the muxes M1 to M2, and the need for use and production.

도 8은 본 발명의 다른 실시 예에 따른 리페어 가능한 3차원 반도체 소자의 리페어 방법을 설명하기 위한 도면이다. 상술된 바와 같이, 설명 및 도시의 편의를 위해 제1 셀 어레이(CA1)을 도시하였으며, 상기 제1 셀 어레이(CA1)와 동일한 구성을 갖는 셀 어레이들이 상기 제1 셀 어레이(CA1) 상에 적층될 수 있다. 또한, 도 4에 도시된 어드레스들(Ca, Cb, Cc, C1, C2, C3, R1, R2, Ra, Rb)은 대응되는 어드레스가 입력되는 신호 수신부를 의미한다. 8 is a view for explaining a repair method of a repairable three-dimensional semiconductor device according to another embodiment of the present invention. As described above, the first cell array CA1 is illustrated for the sake of convenience and ease of illustration, and cell arrays having the same configuration as the first cell array CA1 are stacked on the first cell array CA1, . The address signals Ca, Cb, Cc, C1, C2, C3, R1, R2, Ra, and Rb shown in FIG.

도 8을 참조하면, 본 발명의 다른 실시 예에 따르면, 도 3을 참조하여 설명된 것과 달리, 6개의 열 어드레스(1차 열 어드레스 3개, 2차 열 어드레스 3개) 및 4개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 2개)가 제공된다. 8, according to another embodiment of the present invention, six column addresses (three primary column addresses, three secondary column addresses) and four row addresses Two primary row addresses, and two secondary row addresses) are provided.

구체적으로, 상기 제1 셀 어레이(CA1)은, 1차 열 어드레스(C1~C3), 및 2차 열 어드레스(Ca, Cb, Cc)와 연결된 제1 먹스(M1), 상기 1차 열 어드레스(C1~C3), 및 상기 2차 열 어드레스(Ca, Cb, Cc)와 연결된 제2 먹스(M2), 1차 열 및 행 어드레스(C1~C3, R1, R2) 및 2차 열 및 행 어드레스(Ca, Cb, Cc)와 연결된 제3 먹스(M3), 1차 행 어드레스(R1, R2) 및 2차 행 어드레스(Ra, Rb)와 연결된 제4 먹스(M4), 상기 1차 행 어드레스(R1, R2) 및 상기 2차 행 어드레스(Ra, Rb)와 연결된 제5 먹스(M5), 제1 내지 제3 열 스페어 셀(S1~S3)과 각각 연결된 제6 내지 제8 먹스(M6~M8), 제1 및 제2 행 스페어 셀(S4, S5)과 각각 연결된 제9 및 제10 먹스(M9, M10), 제3 관통 전극(TSV3) 및 상기 제6 내지 제8 먹스(M6~M8)과 연결된 제1 노드(N1), 제2 관통 전극(TSV2) 및 상기 제6 내지 제10 먹스(M6~M10)와 연결된 제2 노드(N2), 제4 패드(P4) 및 상기 제6 내지 제8 먹스(M6~M8)와 연결된 제3 노드(N3), 제1 관통 전극(TSV)과 상기 제9 및 제10 먹스(M9, M10)와 연결된 제4 노드(N4), 제5 패드(P5)와 상기 제9 및 제10 먹스(M9, M10)와 연결된 제5 노드(N5), 제5 먹스(M5)와 연결된 제1 패드(P1), 상기 제3 먹스(M3)와 연결된 제2 패드(P2), 상기 제2 먹스(M2)와 연결된 제3 패드(P3), 상기 제3 노드(N3)와 연결된 상기 제4 패드(P4), 및 상기 제5 노드(N5)와 연결된 상기 제5 패드(P5)를 포함할 수 있다. 또한, 상기 제1 셀 어레이(CA1) 내의 제1 내지 제5 관통 전극(TSV1~TSV5)은, 각각, 상기 제4 노드(N4), 상기 제2 노드(N2), 상기 제1 노드(N1), 상기 제1 먹스(M1), 및 상기 제4 먹스(M4)에 각각 연결될 수 있다. Specifically, the first cell array CA1 includes a first column M1 connected to the first column addresses C1 through C3 and second column addresses Ca, Cb, and Cc, The first and second column and row addresses C1 to C3 and R1 and R2 and the second column and row address (C1 to C3) connected to the second column addresses Ca, Cb and Cc A fourth mux M4 connected to the first row addresses R1 and R2 and the second row addresses Ra and Rb connected to the first row address Rl, And the sixth to eighth muxes M6 to M8 connected to the first to third column spare cells S1 to S3 connected to the second row addresses Ra and Rb, The ninth and tenth muxes M9 and M10 and the third penetrating electrode TSV3 connected to the first and second row spare cells S4 and S5 and the sixth to eighth muxes M6 to M8, The second node N2, the fourth pad P4, and the sixth node N4, which are connected to the first node N1, the second penetrating electrode TSV2, and the sixth through tenth maps M6 through M10, A fourth node N4 connected to the ninth and tenth muxes M9 and M10 and a third node N3 connected to the first through fourth electrodes M6 through M8; A fifth pad N5 connected to the ninth and tenth mips M9 and M10 and a first pad P1 connected to the fifth mux M5; A third pad P3 connected to the second pad M2, the fourth pad P4 connected to the third node N3, and a third pad P4 connected to the fifth node N5. And a fifth pad P5. The first to fifth through electrodes TSV1 to TSV5 in the first cell array CA1 are connected to the fourth node N4, the second node N2, the first node N1, The first mux M1, and the fourth mux M4, respectively.

상기 1차 어드레스들(C1~C3, R1, R2)는 각각 일대일 대응관계로 상기 제1 내지 제5 스페어 셀들(S1~S5)과 대응될 수 있다. 보다 구체적으로, 상기 1차 열 어드레스(C1~C3)는 상기 제1 내지 제3 열 스페어 셀들(S1~S3)과 각각 연결될 수 있고, 상기 제1 및 제2 1차 행 어드레스(R1, R2)는 상기 제1 및 제2 행 스페어 셀들(S4, S5)과 각각 연결될 수 있다. The primary addresses C1 to C3, R1 and R2 may correspond to the first to fifth spare cells S1 to S5 in a one-to-one correspondence relationship. More specifically, the primary column addresses C1 to C3 may be connected to the first to third column spare cells S1 to S3, respectively, and the first and second primary row addresses R1 and R2 may be connected to the first column address, May be coupled to the first and second row spare cells S4 and S5, respectively.

상기 제1 셀 어레이(CA1)의 불량 셀의 어드레스가 1차 어드레스들(C1~C3, R1, R2)인 경우, 상기 불량 셀은 상기 제6 내지 제10 먹스들(M6~M10)을 경유하여, 상기 스페어 셀들(S1~S5)로 각각 리페어될 수 있다. When the address of the defective cell of the first cell array CA1 is the primary addresses C1 to C3, R1 and R2, the defective cell is transmitted via the sixth to tenth mips M6 to M10 , And the spare cells S1 to S5, respectively.

이와는 달리, 상기 불량 셀의 어드레스가 상기 1차 어드레스들(C1~C3, R2, R3)이더라도, 상기 제1 셀 어레이(CA1) 내의 상기 불량 셀에 대응되는 스페어 셀이 다른 셀 어레이의 불량 셀을 리페어 한 경우, 상기 제1 셀 어레이(CA1) 내의 상기 불량 셀의 어드레스는 상기 제1 셀 어레이(CA1)와 인접한 다른 셀 어레이의 스페어 셀들로 대체될 수 있다. 보다 구체적으로 예를 들어, 상기 제1 1차 열 어드레스(C1)에 대응되는 상기 제1 열 스페어 셀(S1)이 다른 불량 셀을 리페어한 경우, 상기 제1 1차 열 어드레스(C1)는, 상기 제1 먹스(M1) 및 상기 제4 관통 전극(TSV4)를 경유하여 다른 셀 어레이의 열 스페어 셀로 대체되거나, 상기 제2 먹스(M2) 및 상기 제3 패드(P3)를 경유하여 다른 셀 어레이의 열 스페어 셀로 대체되거나, 또는 상기 제3 먹스(M3) 및 상기 제2 패드(P2)를 경유하여 다른 셀 어레이의 열 스페어 셀로 대체될 수 있다. 또한, 상기 제1 1차 행 어드레스(R1)에 대응되는 상기 제1 행 스페어 셀(S4)이 다른 불량 셀을 리페어한 경우, 상기 제1 1차 행 어드레스(R1)는, 상기 제4 먹스(M4) 및 상기 제5 관통 전극(TSV5)을 경유하여 다른 셀 어레이의 열 스페어 셀로 대체되거나, 또는 상기 제5 먹스(M5) 및 상기 제1 패드(P1)를 경유하여 다른 셀 어레이의 열 스페어 셀로 대체될 수 있다. The spare cell corresponding to the defective cell in the first cell array CA1 may be replaced with the defective cell in the other cell array even if the address of the defective cell is the primary addresses C1 to C3, In the case of repair, the address of the defective cell in the first cell array CA1 may be replaced with spare cells of another cell array adjacent to the first cell array CA1. More specifically, for example, when the first column spare cell S1 corresponding to the first primary column address C1 has repaired another defective cell, the first primary column address C1, The first and second pads M1 and M2 may be replaced by column spare cells of the other cell array via the first and second muxes M1 and TSV4, Or may be replaced by a column spare cell of another cell array via the third and fourth pads M3 and P2. In addition, when the first row spare cell S4 corresponding to the first primary row address R1 has repaired another defective cell, the first primary row address R1 is the same as the first primary row address R1, M4) and the fifth penetrating electrode (TSV5), or via the fifth pad (M5) and the first pad (P1) to the column spacers of the other cell array Can be replaced.

또한, 상기 불량 셀의 어드레스가 2차 어드레스(Ca~Cc, Ra, Rb)인 경우, 상기 불량 셀은, 제1 내지 제2 먹스(M1~M5), 상기 제1 내지 제3 패드(P1~P3), 및 제4 및 제5 관통 전극(TSV4, TSV5)를 경유하여, 상기 제1 셀 어레이(CA1)와 적층된 다른 셀 어레이의 스페어 셀로 대체될 수 있다. 보다 구체적으로 예를 들어, 상기 불량 셀의 열 어드레스가 상기 제1 2차 열 어드레스(Ca)인 경우, 상기 제1 2차 열 어드레스(Ca)는 상기 제1 먹스(M1) 및 상기 제4 관통 전극(TSV4)를 경유하여 다른 셀 어레이의 열 스페어 셀로 대체되거나, 상기 제2 먹스(M2) 및 제3 패드(P3)를 경유하여 다른 셀 어레이의 열 스페어 셀로 대체되거나, 또는 상기 제3 먹스(M3) 및 상기 제2 패드(P2)를 경유하여 다른 셀 어레이의 열 스페어 셀로 대체될 수 있다. 또한, 상기 불량 셀의 행 어드레스가 상기 제1 2차 행 어드레스(Ra)인 경우, 상기 제1 2차 행 어드레스(Ra)는, 상기 제4 먹스(M4) 및 상기 제5 관통 전극(TSV5)를 경유하여 다른 셀 어레이의 행 스페어 셀로 대체되거나, 또는 상기 제5 먹스(M5) 및 상기 제1 패드(P1)를 경유하여 다른 셀 어레이의 행 스페어 셀로 대체될 수 있다. When the address of the defective cell is a secondary address (Ca to Cc, Ra, Rb), the defective cell includes first to second mats M1 to M5, first to third pads P1- P3 and fourth and fifth penetrating electrodes TSV4 and TSV5 in the first cell array CA1 and the spare cells in the other cell array stacked with the first cell array CA1. More specifically, for example, when the column address of the defective cell is the first secondary column address Ca, the first secondary column address Ca is the address of the first mux M1 and the fourth through- May be replaced by a column spare cell of another cell array via the electrode TSV4 or by a column spare cell of another cell array via the second and third pads M2 and P3, M3) and the second pad (P2). When the row address of the defective cell is the first secondary row address (Ra), the first secondary row address (Ra) is the sum of the fourth mux (M4) and the fifth through electrode (TSV5) , Or may be replaced with a row spare cell of another cell array via the fifth mux M5 and the first pad P1.

도 8은 5개의 리페어 어드레스 중 3개의 리페어 어드레스는 상단 셀 어레이로 보내고 2개의 리페어 어드레스는 하단 셀 어레이로 보낸다. 또한 3개의 리페어 어드레스는 하단 셀 어레이로부터 받고 2개의 리페어 어드레스는 상단 셀 어레이로부터 받는다. 상단 셀 어레이로 보내는 3개의 리페어 어드레스 중 1개는 모든 열 어드레스와 모든 행 어드레스들(Ca, Cb, Cc, C1, C2, C3, R1, R2, Ra, Rb)을 포함하고 있다. 도 8의 일 실시 예는 상 하단의 인접 셀 어레이와 각각 리페어 어드레스인 행 리페어 어드레스와 열 리페어 어드레스를 보내기도 하고 받기도 하여 리페어 어드레스를 서로 공유하고 상단의 인접 셀 어레이와는 모든 열 어드레스와 모든 행 어드레스들을 보내고 있어 리페어 효율을 높일 수 있다.8, three of the five repair addresses are sent to the upper cell array and the two repair addresses are sent to the lower cell array. Three repair addresses are received from the lower cell array and two repair addresses are received from the upper cell array. One of the three repair addresses sent to the upper cell array includes all column addresses and all row addresses Ca, Cb, Cc, C1, C2, C3, R1, R2, Ra, Rb. In the embodiment of FIG. 8, the row address and the column repair address, which are the repair addresses, are respectively sent to and received from the adjacent cell arrays at the upper and lower ends, and the repair addresses are shared with each other. Addresses can be sent to improve repair efficiency.

이하, 상술된 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 실시 예들이 도 9 내지 도 17를 참조하여 설명된다. 상술된 본 발명의 기술적 사상에 따른 리페어 방법은, 도 9 내지 도 17에 도시된 것에 한정되어 해석되지 않으며, 도 9 및 도 17에 도시된 리페어 방법은 본 발명의 기술적 사상에 적용된 실시 예에 해당된다. Hereinafter, embodiments of the repair method of a three-dimensional semiconductor device according to the above-described embodiment of the present invention will be described with reference to Figs. 9 to 17. The repair method according to the technical idea of the present invention described above is not interpreted to be limited to that shown in Figs. 9 to 17, and the repair method shown in Figs. 9 and 17 corresponds to the embodiment applied to the technical idea of the present invention do.

도 9는 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제1 실시 예를 설명하기 위한 도면이다. 9 is a view for explaining a first embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 9를 참조하면, 3개의 열 어드레스(1차 열 어드레스 2개, 2차 열 어드레스 1개) 및 3개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 1개)를 갖는 제1 및 제2 셀 어레이들(CA1, CA2)이 제공된다. Referring to FIG. 9, a first and a second row address having three column addresses (two primary column addresses, one secondary column address) and three row addresses (two primary row addresses and one secondary row address) Second cell arrays CA1 and CA2 are provided.

본 발명의 제1 실시 예에 따르면, 상기 제1 셀 어레이(CA1)의 불량 셀들 중에서 2개는 제1 및 제2 패드(P1, P2) 및 제1 및 제2 관통 전극(TSV1, TSV2)을 통해, 상기 제1 셀 어레이(CA1) 상에 배치된 상기 제2 셀 어레이(CA2)의 스페어 셀들(S1~S4)에 의해 리페어될 수 있다. 다시 말하면, 2개의 리페어 신호가 위로 이동되어, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀을 리페어할 수 있다. 이하, 이를 보다 상세하게 설명한다. According to the first embodiment of the present invention, two of the defective cells of the first cell array CA1 are connected to the first and second pads P1 and P2 and the first and second penetrating electrodes TSV1 and TSV2 (S1 to S4) of the second cell array (CA2) disposed on the first cell array (CA1). In other words, the two repair signals can be moved up, and two spare cells can repair defective cells of the cell array disposed below. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 및 제2 1차 열 어드레스(C1, C2)는, 제3 및 제4 먹스(M3, M4)를 통해, 제1 및 제2 열 스페어 셀(S1, S2)로 각각 리페어될 수 있다. 또한, 상기 제1 셀 어레이(CA1)의 제1 및 제2 1차 행 어드레스(R1, R2)는, 제5 및 제6 먹스(M5, M6)를 통해, 제1 및 제2 행 스페어 셀(S3, S4)로 각각 대체될 수 있다. 또한, 상기 제2 셀 어레이(CA2) 내의 제1 1차 열 어드레스(C1)은 제3 먹스(M3)를 통해 제1 열 스페어 셀(S1)로 대체될 수 있다. The first and second primary column addresses C1 and C2 of the first cell array CA1 are connected to the first and second column spare cells S1 and S2 via the third and fourth muxes M3 and M4, S2. &Lt; / RTI > The first and second primary row addresses R1 and R2 of the first cell array CA1 are connected to the first and second row spare cells M5 and M6 via the fifth and sixth muxes M5 and M6, S3, and S4, respectively. In addition, the first primary column address C1 in the second cell array CA2 may be replaced with the first column spare cell S1 through the third memory M3.

상기 제1 셀 어레이(CA1)의 2차 열 어드레스(Ca)는, 상기 제1 셀 어레이(CA1)의 제1 먹스(M1), 상기 제1 셀 어레이(CA1)의 제3 패드(P3), 상기 제2 셀 어레이(CA2)의 제2 관통 전극(TSV2), 상기 제2 셀 어레이(CA2)의 제1 노드(N1), 상기 제2 셀 어레이(CA2)의 제4 먹스(M4)를 통해, 상기 제2 셀 어레이(CA2)의 제2 열 스페어 셀(S2)로 리페어될 수 있다. The secondary column address Ca of the first cell array CA1 is connected to the first pad M1 of the first cell array CA1, the third pad P3 of the first cell array CA1, Through the second penetrating electrode TSV2 of the second cell array CA2, the first node N1 of the second cell array CA2 and the fourth mux M4 of the second cell array CA2 , And the second column spare cell S2 of the second cell array CA2.

또한, 상기 제1 셀 어레이(CA1)의 2차 행 어드레스(Ra)는, 상기 제1 셀 어레이(CA1)의 제2 먹스(M2), 상기 제1 셀 어레이(CA1)의 제2 패드(P2), 상기 제2 셀 어레이(CA2)의 제1 관통 전극(TSV1), 상기 제2 셀 어레이(CA2)의 제2 노드(N2), 상기 제2 셀 어레이(CA2)의 제5 먹스(M5)를 통해, 상기 제2 셀 어레이(CA2)의 제1 행 스페어 셀(S3)로 리페어될 수 있다.The second row address Ra of the first cell array CA1 is the same as the second row address Ra of the first cell array CA1 and the second pad M2 of the first cell array CA1 ), The first penetrating electrode TSV1 of the second cell array CA2, the second node N2 of the second cell array CA2, the fifth mux M5 of the second cell array CA2, To the first row spare cell S3 of the second cell array CA2.

상술된 본 발명의 제1 실시 예와 달리, 본 발명의 제2 실시 예에 따르면, 셀 어레이 내의 불량 셀은 위 및 아래에 배치된 셀 어레이들의 스페어 셀들에 의해 리페어될 수 있다. 이하, 도 10을 참조하여 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제2 실시 예가 설명된다. Unlike the first embodiment of the present invention described above, according to the second embodiment of the present invention, defective cells in a cell array can be repaired by spare cells of cell arrays disposed above and below. Hereinafter, a second embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention will be described with reference to FIG.

도 10은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제2 실시 예를 설명하기 위한 도면이다. 10 is a view for explaining a second embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 10을 참조하면, 3개의 열 어드레스(1차 열 어드레스 2개, 2차 열 어드레스 1개) 및 3개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 1개)를 갖는 제1 내지 제4 셀 어레이들(CA1~CA4)이 제공된다.Referring to FIG. 10, the first to third column addresses having three column addresses (two primary column addresses, one secondary column address) and three row addresses (two primary row addresses and one secondary row address) Fourth cell arrays CA1 through CA4 are provided.

본 발명의 제2 실시 예에 따르면, 상술된 본 발명의 제1 실시 예와 달리 셀 어레이 내의 불량 셀 2개는 위에 배치된 셀 어레이의 스페어 셀에 의해 리페어되고, 불량 1개는 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어될 수 있다. 구체적으로 예를 들어, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 2개는 제2 및 제3 패드(P2, P3) 및 제2 및 제3 관통 전극(TSV2, TSV3)을 통해, 상기 제2 셀 어레이(CA2) 상에 배치된 상기 제3 셀 어레이(CA3)의 스페어 셀들(S1~S4)에 의해 리페어되고, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 다른 1개는, 제1 패드(P1) 및 제1 관통 전극(TSV1)을 통해, 상기 제2 셀 어레이(CA2) 아래에 배치된 제1 셀 어레이(CA1)의 스페어 셀들에 의해 리페어될 수 있다. 다시 말하면, 2개의 리페어 신호가 위로 이동되고, 1개의 리페어 신호가 아래로 이동되어, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀을 리페어하고, 1개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀을 리페어할 수 있다. 이하, 이를 보다 상세하게 설명한다. According to the second embodiment of the present invention, unlike the first embodiment of the present invention described above, two defective cells in the cell array are repaired by the spare cells of the cell array disposed above, and one defective cell is disposed below It can be repaired by the spare cell of the cell array. Specifically, for example, two of the defective cells of the second cell array CA2 are connected through the second and third pads P2 and P3 and the second and third penetrating electrodes TSV2 and TSV3, Is repaired by spare cells (S1 to S4) of the third cell array (CA3) arranged on the two cell array (CA2), and the other one of the defective cells of the second cell array (CA2) May be repaired by the spare cells of the first cell array CA1 disposed under the second cell array CA2 through the pad P1 and the first penetrating electrode TSV1. In other words, when two repair signals are moved up and one repair signal is moved down, two spare cells repair the defective cells of the cell array disposed below, and one spare cell is transferred to the cell array It is possible to repair the defective cell of FIG. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 1차 열 어드레스(C1)는, 제4 먹스(M4)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제1 셀 어레이(CA1)의 제1 1차 행 어드레스(R1)는, 제6 먹스(M6)를 통해, 제1 행 스페어 셀(S3)로 각각 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2) 내의 제1 및 제2 1차 열 어드레스(C1, C2)는 제4 및 제5 먹스(M4, M5)를 통해 제1 및 제2 열 스페어 셀(S1, S2)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2) 내의 제1 1차 행 어드레스(R1)는 제6 먹스(M6)를 통해 제1 행 스페어 셀(S3)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3) 내의 제1 및 제2 1차 열 어드레스(C1, C2)는 제4 및 제5 먹스(M4, M5)를 통해 제1 및 제2 열 스페어 셀(S1, S2)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3) 내의 제1 및 제2 1차 행 어드레스(R1, R2)는 제6 및 제7 먹스(M6, M7)를 통해 제1 및 제2 행 스페어 셀(S3, S4)로 리페어될 수 있다. 상기 제4 셀 어레이(CA4)의 제1 1차 열 어드레스(C1)는, 제4 먹스(M4)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다.The first primary column address C1 of the first cell array CA1 may be repaired to the first column spare cell S1 through the fourth mux M4. The first primary row address R1 of the first cell array CA1 may be repaired to the first row spare cell S3 via the sixth memory M6. The first and second primary column addresses C1 and C2 in the second cell array CA2 are connected to the first and second column spare cells S1 and S2 through the fourth and fifth muxes M4 and M5, S2. &Lt; / RTI > Also, the first primary row address R1 in the second cell array CA2 may be repaired to the first row spare cell S3 via the sixth mux M6. The first and second primary column addresses C1 and C2 in the third cell array CA3 are connected to the first and second column spare cells S1 and S2 via the fourth and fifth muxes M4 and M5, S2. &Lt; / RTI > The first and second primary row addresses R1 and R2 in the third cell array CA3 are connected to the first and second row spare cells S3 and S3 through the sixth and seventh muxes M6 and M7, S4). &Lt; / RTI > The first primary column address C1 of the fourth cell array CA4 may be repaired to the first column spare cell S1 through the fourthmux M4.

상기 제3 셀 어레이(CA3) 내의 상기 2차 열 어드레스(Ca)는, 상기 제3 셀 어레이(CA3) 내의 제2 먹스(M2), 상기 제3 셀 어레이(CA3) 내의 제2 패드(P2), 상기 제4 셀 어레이(CA4) 내의 제2 관통 전극(TSV2), 상기 제4 셀 어레이(CA4) 내의 제1 노드(N1), 상기 제4 셀 어레이(CA4) 내의 제5 먹스(M5)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다. The secondary column address Ca in the third cell array CA3 is connected to the second pad M2 in the third cell array CA3 and the second pad P2 in the third cell array CA3, The second penetrating electrode TSV2 in the fourth cell array CA4, the first node N1 in the fourth cell array CA4, and the fifth mux M5 in the fourth cell array CA4, , And can be repaired to the second column spare cell S2 in the fourth cell array CA4.

또한, 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)는, 상기 제3 셀 어레이(CA3) 내의 제1 먹스(M1), 상기 제3 셀 어레이(CA3) 내의 제1 관통 전극(TSV1), 상기 제2 셀 어레이(CA2) 내의 제1 패드(P1), 상기 제2 셀 어레이(CA2) 내의 제2 노드(N2), 상기 제2 셀 어레이(CA2) 내의 제7 먹스(M7)를 경유하여, 상기 제2 셀 어레이(CA2) 내의 제2 행 스페어 셀(S4)로 리페어될 수 있다. In addition, the secondary row address Ra in the third cell array CA3 is the same as the first row address Ra in the third cell array CA3, the first penetration electrode M1 in the third cell array CA3, A first pad P1 in the second cell array CA2, a second node N2 in the second cell array CA2, a seventh mux M7 in the second cell array CA2, ) To the second row spare cell S4 in the second cell array CA2.

상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)는, 이에 대응하는 제2 행 스페어 셀(S4)이 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 구체적으로, 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)는, 상기 제2 셀 어레이(CA2) 내의 제1 먹스(M1), 상기 제2 셀 어레이(CA2) 내의 제1 관통 전극(TSV1), 상기 제1 셀 어레이(CA1) 내의 제1 패드(P1), 상기 제1 셀 어레이(CA1) 내의 제2 노드(N2), 및 상기 제1 셀 어레이(CA1) 내의 제7 먹스(M7)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제2 행 스페어 셀(S4)로 리페어될 수 있다. The second primary row address R2 in the second cell array CA2 is set such that the corresponding second row spare cell S4 is connected to the secondary row address Ra in the third cell array CA3, And can be repaired to spare cells of other cell arrays. Specifically, the second primary row address R2 in the second cell array CA2 is the same as the first primary cell address CA2 in the first cell array CA2, the second cell array CA2 in the second cell array CA2, 1 penetrating electrode TSV1, a first pad P1 in the first cell array CA1, a second node N2 in the first cell array CA1, and a second node N2 in the first cell array CA1. 7 M7 to the second row spare cell S4 in the first cell array CA1.

상술된 본 발명의 제2 실시 예와 달리, 본 발명의 제3 실시 예에 따르면, 셀 어레이 내의 불량 셀들 중 2개는 위에 배치된 셀 어레이의 스페어 셀들에 의해 리페어되고, 다른 2개는 아래에 배치된 셀 어레이의 스페어 셀들에 의해 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)는 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)의 리페어를 가능하게 하기 위하여 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)의 상기 제2 행 스페어 셀(S4)을 이용하지 않고 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)가 사용 할 수 있도록 비워 두어 대신 상기 제1 셀 어레이(CA1) 내의 상기 제2 행 스페어 셀(S4)로 리페어 한 예이다.In contrast to the second embodiment of the present invention described above, according to the third embodiment of the present invention, two of the defective cells in the cell array are repaired by the spare cells of the cell array disposed above, And can be repaired by the spare cells of the arranged cell array. Also, the second primary row address R2 in the second cell array CA2 may be set to the second cell row CA2 in order to enable repair of the secondary row address Ra in the third cell array CA3, The second row address (Ra) in the third cell array (CA3) can be used without using the second row spare cell (S4) of the second primary row address (R2) in the array And is replaced with the second row spare cell S4 in the first cell array CA1.

이와는 달리, 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)의 리페어를 상기 제4 셀 어레이(CA4) 내의 상기 제1 행 스페어 셀(S3)이나 상기 제2 행 스페어 셀(S4)로 리페어될 수도 있다. 보다 구체적으로 예를 들어, 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)는, 상기 제3 셀 어레이(CA3) 내의 상기 제3 먹스(M3), 상기 제3 셀 어레이(CA3) 내의 상기 제3 패드(P3), 상기 제4 셀 어레이(CA4) 내의 상기 제3 관통 전극(TSV3), 상기 제4 셀 어레이(CA4) 내의 상기 제3 노드(N3), 상기 제4 셀 어레이(CA4) 내의 상기 제6 먹스(M6)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 상기 제3 열 스페어 셀(S3)로 리페어되거나, 상기 제4 셀 어레이(CA4) 내의 상기 제7 먹스(M7)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 상기 제4 열 스페어 셀(S4)로 리페어될 수 있다. Alternatively, the repair of the secondary row address Ra in the third cell array CA3 may be performed in the first row spare cell S3 or the second row spare cell S4 in the fourth cell array CA4, ). &Lt; / RTI > More specifically, for example, the secondary row address (Ra) in the third cell array (CA3) is the sum of the third mux (M3) in the third cell array (CA3), the third cell array The third pad P3 in the fourth cell array CA4, the third penetrating electrode TSV3 in the fourth cell array CA4, the third node N3 in the fourth cell array CA4, (CA4) in the fourth cell array (CA4) to the third column spare cell (S3) in the fourth cell array (CA4) via the sixth mux (M6) (S4) in the fourth cell array (CA4) via the second cell array (M7).

이 실시 예는 인접 어레이의 스페어 셀을 빌려서(barrow spare cell) 간접적으로 리페어하는 시프트 리페어(shift repair) 방법의 한 예시를 보여 주고있다. 이하, 도 11을 참조하여 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제3 실시 예가 설명된다. 도 11은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제3 실시 예를 설명하기 위한 도면이다. This embodiment shows an example of a shift repair method that indirectly repairs a spare cell of a neighboring array (barrow spare cell). A third embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention will now be described with reference to FIG. 11 is a view for explaining a third embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 11을 참조하면, 3개의 열 어드레스(1차 열 어드레스 2개, 2차 열 어드레스 1개) 및 3개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 1개)를 갖고, 적층된 제1 및 제2 셀 어레이들(CA1, CA2)이 제공된다. Referring to Fig. 11, the row address generating circuit has three column addresses (two primary column addresses, one secondary column address) and three row addresses (two primary row addresses and one secondary row address) First and second cell arrays CA1 and CA2 are provided.

본 발명의 제3 실시 예에 따르면, 상술된 본 발명의 제2 실시 예와 달리, 셀 어레이 내의 불량 셀 2개는 위에 배치된 셀 어레이의 스페어 셀에 의해 리페어되고, 불량 셀 2개는 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어될 수 있다. 구체적으로 예를 들어, 상기 제1 셀 어레이(CA1)의 불량 셀들 중에서 2개는 제1 및 제3 패드(P1, P3) 및 제1 및 제3 관통 전극(TSV1, TSV3)을 통해, 상기 제1 셀 어레이(CA1) 상에 배치된 상기 제2 셀 어레이(CA2)의 스페어 셀들(S1~S4)에 의해 리페어되고, 상기 제1 셀 어레이(CA1)의 불량 셀들 중에서 다른 2개는, 제2 및 제4 관통 전극(TSV2, TSV4)를 통해, 상기 제1 셀 어레이(CA1) 아래에 배치된 제0 셀 어레이(미도시)의 스페어 셀들에 의해 리페어될 수 있다. 다시 말하면, 2개의 리페어 신호가 위로 이동되고, 2개의 리페어 신호가 아래로 이동되어, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀을 리페어하고, 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀을 리페어할 수 있다. 이하, 이를 보다 상세하게 설명한다. According to the third embodiment of the present invention, unlike the second embodiment of the present invention described above, two defective cells in the cell array are repaired by the spare cells of the cell array disposed above, And can be repaired by the spare cell of the arranged cell array. Specifically, for example, two of the defective cells of the first cell array CA1 are connected through the first and third pads P1 and P3 and the first and third penetrating electrodes TSV1 and TSV3, And the spare cells of the first cell array CA1 are repaired by spare cells S1 to S4 of the second cell array CA2 disposed on the one cell array CA1, (Not shown) arranged under the first cell array CA1 through the fourth through electrodes TSV2, TSV4, and the fourth through electrodes TSV2, TSV4. In other words, when two repair signals are moved up and two repair signals are moved down, two spare cells are repaired in the cell array disposed below, and two spare cells are repaired in the cell array It is possible to repair the defective cell of FIG. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 및 제2 1차 열 어드레스(C1, C2)는, 제5 및 제6 먹스(M5, M6)를 통해, 제1 및 제2 열 스페어 셀(S1, S2)로 각각 리페어될 수 있다. 또한, 상기 제1 셀 어레이(CA1)의 제1 및 제2 1차 행 어드레스(R1, R2)는, 제7 및 제8 먹스(M7, M8)를 통해, 제1 및 제2 행 스페어 셀(S3, S4)로 각각 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2) 내의 제1 1차 열 어드레스(C1)은 제5 먹스(M5)를 통해 제1 열 스페어 셀(S1)로 리페어될 수 있다. The first and second primary column addresses C1 and C2 of the first cell array CA1 are connected to the first and second column spare cells S1 and S2 via the fifth and sixth muxes M5 and M6, S2. &Lt; / RTI > Also, the first and second primary row addresses R1 and R2 of the first cell array CA1 are connected to the first and second row spare cells (M7 and M8) via the seventh and eighth mats M8 and M8, S3, and S4, respectively. In addition, the first primary column address C1 in the second cell array CA2 may be repaired to the first column spare cell S1 via the fifth memory M5.

상기 제1 셀 어레이(CA1)의 2차 열 어드레스(Ca)는, 상기 제1 셀 어레이(CA1)의 제4 먹스(M4), 상기 제1 셀 어레이(CA1)의 제1 패드(P1), 상기 제2 셀 어레이(CA2)의 제1 관통 전극(TSV1), 상기 제2 셀 어레이(CA2)의 제1 노드(N1), 상기 제2 셀 어레이(CA2)의 제6 먹스(M6)를 통해, 상기 제2 셀 어레이(CA2)의 제2 열 스페어 셀(S2)로 리페어될 수 있다. The secondary column address Ca of the first cell array CA1 is connected to the fourth pad M4 of the first cell array CA1 and the first pad P1 of the first cell array CA1, Through the first penetrating electrode TSV1 of the second cell array CA2, the first node N1 of the second cell array CA2 and the sixth mux M6 of the second cell array CA2 , And the second column spare cell S2 of the second cell array CA2.

또한, 상기 제1 셀 어레이(CA1)의 2차 행 어드레스(Ra)는, 상기 제1 셀 어레이(CA1)의 제3 먹스(M3), 상기 제1 셀 어레이(CA1)의 제3 패드(P3), 상기 제2 셀 어레이(CA2)의 제3 관통 전극(TSV3), 상기 제2 셀 어레이(CA2)의 제3 노드(N3), 상기 제2 셀 어레이(CA2)의 제7 먹스(M7)를 통해, 상기 제2 셀 어레이(CA2)의 제1 행 스페어 셀(S3)로 리페어될 수 있다.The second row address Ra of the first cell array CA1 is set to be the same as the third row address CA3 of the first cell array CA1 and the third pad M3 of the first cell array CA1, The third penetrating electrode TSV3 of the second cell array CA2, the third node N3 of the second cell array CA2, the seventh mux M7 of the second cell array CA2, To the first row spare cell S3 of the second cell array CA2.

도 11에 도시된 바와 같이, 하나의 셀 어레이 내에서 최대 6개의 셀에 불량이 발생하더라도, 6개의 불량 셀들이 동일한 셀 어레이의 스페어 셀 및 적층된 다른 셀 어레이의 스페어 셀을 이용하여 리페어될 수 있음을 확인할 수 있다. As shown in FIG. 11, even if defects occur in a maximum of six cells in one cell array, six defective cells can be repaired using the spare cells of the same cell array and the spare cells of the stacked other cell arrays .

본 발명의 제3 실시 예에서 설명된 것과 같이, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀을 리페어하고, 다른 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀을 리페어하되, 도 11과 다른 구조 및 연결 관계를 가질 수 있다. 이를, 도 12를 참조하여 설명한다. As described in the third embodiment of the present invention, two spare cells repair the defective cells of the cell array arranged below and the other two spare cells repair the defective cells of the cell array disposed above, 11 may have a different structure and connection relationship. This will be described with reference to FIG.

도 12는 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제4 실시 예를 설명하기 위한 도면이다. 12 is a view for explaining a fourth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 12를 참조하면, 3개의 열 어드레스(1차 열 어드레스 2개, 2차 열 어드레스 1개) 및 3개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 1개)를 갖는 제1 내지 제4 셀 어레이들(CA1~CA4)이 제공된다.Referring to FIG. 12, the first to third column addresses having three column addresses (two primary column addresses, one secondary column address) and three row addresses (two primary row addresses and one secondary row address) Fourth cell arrays CA1 through CA4 are provided.

본 발명의 제4 실시 예에 따르면, 상술된 본 발명의 제3 실시 예와 같이, 셀 어레이 내의 불량 셀 2개는 위에 배치된 셀 어레이의 스페어 셀에 의해 리페어되고, 불량 셀 2개는 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어될 수 있다. 구체적으로 예를 들어, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 2개는 제3 및 제4 패드(P3, P4) 및 제3 및 제4 관통 전극(TSV3, TSV4)을 통해, 상기 제2 셀 어레이(CA2) 상에 배치된 상기 제3 셀 어레이(CA3)의 스페어 셀들(S1~S4)에 의해 리페어되고, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 다른 2개는, 제1 및 제2 패드(P1, P2) 및 제1 및 제2 관통 전극(TSV1, TSV2)를 통해, 상기 제2 셀 어레이(CA2) 아래에 배치된 제1 셀 어레이(CA1)의 스페어 셀들(S1~S4)에 의해 리페어될 수 있다. 다시 말하면, 2개의 리페어 신호가 위로 이동되고, 2개의 리페어 신호가 아래로 이동되어, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀들을 리페어하고, 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀들을 리페어할 수 있다. 이하, 이를 보다 상세하게 설명한다.According to the fourth embodiment of the present invention, as in the third embodiment of the present invention described above, two defective cells in the cell array are repaired by the spare cells of the cell array disposed above, And can be repaired by the spare cell of the arranged cell array. Specifically, for example, two of the defective cells of the second cell array CA2 are connected to each other through the third and fourth pads P3 and P4 and the third and fourth penetrating electrodes TSV3 and TSV4, The spare cells of the second cell array CA2 are repaired by the spare cells S1 to S4 of the third cell array CA3 disposed on the two cell array CA2, And the spare cells S1 to SCn of the first cell array CA1 disposed under the second cell array CA2 through the first and second pads P1 and P2 and the first and second penetrating electrodes TSV1 and TSV2. S4. &Lt; / RTI > In other words, when two repair signals are moved up and two repair signals are moved down, two spare cells are repaired in the cell array disposed below, and two spare cells are repaired in the cell array It is possible to repair defective cells. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 및 제2 1차 열 어드레스(C1, C2)는, 제5 및 제6 먹스(M5, M6)를 통해, 제1 및 제2 열 스페어 셀(S1, S2)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2) 내의 제1 1차 열 어드레스(C1)는 제5 먹스(M5)를 통해 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2) 내의 제1 1차 행 어드레스(R1)는 제7 먹스(M7)를 통해 제1 행 스페어 셀(S3)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3) 내의 제1 1차 열 어드레스(C1)는 제5 먹스(M5)를 통해 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3) 내의 제1 및 제2 1차 행 어드레스(R1, R2)는 제7 및 제8 먹스(M7, M8)를 통해 제1 및 제2 행 스페어 셀(S3, S4)로 리페어될 수 있다. 상기 제4 셀 어레이(CA4)의 제1 1차 열 어드레스(C1)는, 제5 먹스(M5)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다.The first and second primary column addresses C1 and C2 of the first cell array CA1 are connected to the first and second column spare cells S1 and S2 via the fifth and sixth muxes M5 and M6, S2. &Lt; / RTI > Also, the first primary column address C1 in the second cell array CA2 may be repaired to the first column spare cell S1 via the fifth memory M5. Also, the first primary row address R1 in the second cell array CA2 may be repaired to the first row spare cell S3 via the seventh mux M7. Also, the first primary column address C1 in the third cell array CA3 may be repaired to the first column spare cell S1 via the fifth memory M5. The first and second primary row addresses R1 and R2 in the third cell array CA3 are connected to the first and second row spare cells S3 and S3 through seventh and eighth muxes M7 and M8, S4). &Lt; / RTI > The first primary column address C1 of the fourth cell array CA4 may be repaired to the first column spare cell S1 via the fifth memory M5.

상기 제3 셀 어레이(CA3) 내의 상기 2차 열 어드레스(Ca)는, 상기 제3 셀 어레이(CA3) 내의 제1 먹스(M1), 상기 제3 셀 어레이(CA3) 내의 제1 관통 전극(TSV1), 상기 제2 셀 어레이(CA2) 내의 제1 패드(P1), 상기 제2 셀 어레이(CA2) 내의 제1 노드(N1), 상기 제2 셀 어레이(CA2) 내의 제6 먹스(M6)를 경유하여, 상기 제2 셀 어레이(CA2) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다. The secondary column address Ca in the third cell array CA3 is connected to the first mux M1 in the third cell array CA3 and the first penetrating electrode TSV1 in the third cell array CA3 ), A first pad P1 in the second cell array CA2, a first node N1 in the second cell array CA2, and a sixth mux M6 in the second cell array CA2. Via the second cell array CA2 to the second column spare cell S2 in the second cell array CA2.

또한, 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)는, 상기 제3 셀 어레이(CA3) 내의 제2 먹스(M2), 상기 제3 셀 어레이(CA3) 내의 제2 관통 전극(TSV2), 상기 제2 셀 어레이(CA2) 내의 제2 패드(P2), 상기 제2 셀 어레이(CA2) 내의 제3 노드(N3), 상기 제2 셀 어레이(CA2) 내의 제8 먹스(M8)를 경유하여, 상기 제2 셀 어레이(CA2) 내의 제2 행 스페어 셀(S4)로 리페어될 수 있다. The secondary row address Ra in the third cell array CA3 is a sum of the second mux M2 in the third cell array CA3 and the second penetration electrode M2 in the third cell array CA3. A second pad P2 in the second cell array CA2, a third node N3 in the second cell array CA2, an eighth mux M8 in the second cell array CA2, ) To the second row spare cell S4 in the second cell array CA2.

상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 열 어드레스(C2)는, 이에 대응하는 제2 열 스페어 셀(S2)이 상기 제3 셀 어레이(CA3) 내의 상기 2차 열 어드레스(Ca)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 구체적으로, 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 열 어드레스(C2)는, 상기 제2 셀 어레이(CA2) 내의 제3 먹스(M3), 상기 제2 셀 어레이(CA2) 내의 제4 패드(P4), 상기 제3 셀 어레이(CA3) 내의 제4 관통 전극(TSV4), 상기 제3 셀 어레이(CA3) 내의 제2 노드(N2), 및 상기 제3 셀 어레이(CA3) 내의 제6 먹스(M6)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다. The second primary column address C2 in the second cell array CA2 is set so that the corresponding second column spare cell S2 is connected to the secondary column address Ca in the third cell array CA3, And can be repaired to spare cells of other cell arrays. More specifically, the second primary column address C2 in the second cell array CA2 is divided into a third group M3 in the second cell array CA2, a third group M4 in the second cell array CA2, 4 pad (P4) in the third cell array (CA3), a fourth penetrating electrode TSV4 in the third cell array CA3, a second node N2 in the third cell array CA3, 6 MUX to the second column spare cell S2 in the third cell array CA3.

또한, 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)는, 이에 대응하는 제2 행 스페어 셀(S4)이 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 구체적으로, 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)는, 상기 제2 셀 어레이(CA2) 내의 제2 먹스(M2), 상기 제2 셀 어레이(CA2) 내의 제2 관통 전극(TSV2), 상기 제1 셀 어레이(CA1) 내의 제2 패드(P2), 상기 제1 셀 어레이(CA1) 내의 제3 노드(N3), 및 상기 제1 셀 어레이(CA1) 내의 제7 먹스(M7)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제2 행 스페어 셀(S3)로 리페어될 수 있다. The second primary row address R2 in the second cell array CA2 is set so that the corresponding second row spare cell S4 is connected to the secondary row address CA2 in the third cell array CA3 Ra), and can be repaired to spare cells of other cell arrays. Specifically, the second primary row address R2 in the second cell array CA2 is the same as the second primary row address R2 in the second cell array CA2, the second primary cell row CA2 in the second cell array CA2, A second pad P2 in the first cell array CA1, a third node N3 in the first cell array CA1, and a second node N3 in the first cell array CA1. 7 may be repaired to the second row spare cell S3 in the first cell array CA1 via the MUX 7.

또한, 상기 제3 셀 어레이(CA3) 내의 상기 제2 1차 열 어드레스(C2)는, 이에 대응하는 제2 열 스페어 셀(S2)이 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 열 어드레스(C2)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제2 1차 열 어드레스(C2)는, 상기 제2 셀 어레이(CA2) 내의 제3 먹스(M3), 상기 제2 셀 어레이(CA2) 내의 제4 패드(P4), 상기 제4 셀 어레이(CA4) 내의 제4 관통 전극(TSV4), 상기 제4 셀 어레이(CA4) 내의 제2 노드(N3), 및 상기 제4 셀 어레이(CA4) 내의 제6 먹스(M6)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다. In addition, the second primary column address C2 in the third cell array CA3 is set such that the corresponding second column spare cell S2 is connected to the second primary column CA2 in the second cell array CA2, Can be used for repair of the address C2, and can be repaired to spare cells of other cell arrays. Specifically, the second primary column address C2 in the third cell array CA3 is divided into a third group M3 in the second cell array CA2, a third group M4 in the second cell array CA2, 4 pad 4 in the fourth cell array CA4, a fourth penetrating electrode TSV4 in the fourth cell array CA4, a second node N3 in the fourth cell array CA4, 6 may be repaired to the second column spare cell S2 in the fourth cell array CA4 via the sixth mux M6.

본 발명의 제4 실시 예에서 설명된 것과 같이, 셀 어레이 내의 불량 셀이 위에 혹은 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어될 때 필요에 따라 1차 열 혹은 행 어드레스가 자기 셀 어레이 내에서 리페어되지 않고, 위에 혹은 아래에 배치된 셀 어레이의 2차 열 혹은 행 어드레스가 리페어에 사용될 수 있도록 스페어 셀을 비워주는 예를 보여주고 있다. 이를 보다 상세하게 설명하면, 도 12의 모든 셀 어레이의 불량 셀의 합계는 모두 13개이며 스페어 셀은 모두 16개이다. 상기 제1 셀 어레이(CA1)에는 2개(C1, C2)의 불량 셀이 있고, 상기 제2 셀 어레이(CA2)에는 4개(C1, C2, R1, R2)의 불량 셀이 있고, 상기 제3 셀 어레이(CA3)에는 6개(Ca, C1, C2, R1, R2, Ra)의 불량 셀이 있고, 상기 제4 셀 어레이(CA4)에는 1개(C1)의 불량 셀이 있다. 만약 3차원 반도체 소자 생산 공정이 상기 제1 셀 어레이(CA1)를 적층한 뒤 불량 셀을 리페어하고 다음으로 상기 제2 셀 어레이(CA2)를 적층하고 불량 셀을 리페어하는 과정을 매 적층 과정 마다 반복한다면, 상기 제1 셀 어레이(CA1)의 상기 제1 및 제2 1차 열 어드레스(C1, C2)는 상기 제1 및 제2 1차 열 스페어 셀(S1, S2)에 의해 리페어될 수 있고, 상기 제2 셀 어레이(CA2)의 상기 제1 및 제2 1차 열 및 행 어드레스(C1, C2, R1, R2)는 상기 제1 내지 제4 열 및 행 스페어 셀(S1~S4)에 의해 리페어될 수 있고, 상기 제3 셀 어레이(CA3)의 상기 제1및 제2 1차 열 및 행 어드레스(C1, C2, R1, R2)는 제1~제4 열 및 행 스페어 셀(S1~S4)에 의해 리페어될 수 있고, 상기 2차 열 어드레스(Ca)와 상기 2차 행 어드레스(Ra)는 아직 리페어되지 않았다. 또한, 상기 제4 셀 어레이(CA4)의 상기 제1 열 어드레스(C1)는 상기 제1 1차 열 스페어 셀(S1)에 의해 리페어될 수 있다. 상기 제3 셀 어레이(CA3)의 리페어되지 않은 상기 2차 열 어드레스(Ca)와 상기 2차 행 어드레스(Ra)는 상기 제4 셀 어레이(CA4)의 스페어 셀(S1~S4)을 이용하여 리페어하거나 각각 상기 제2 셀 어레이(CA2)의 스페어 셀(S1~S4)을 이용하여 상기 제3 셀 어레이(CA3)의 리페어되지 않은 상기 2차 행 어드레스(Ra)를 리페어하고 상기 제4 셀 어레이(CA4)의 스페어 셀(S1~S4)을 이용하여 상기 제3 셀 어레이(CA3)의 리페어되지 않은 상기 2차 열 어드레스(Ca)를 리페어할 수 있다. 후자의 예를 따르면, 상기 제2 셀 어레이(CA2)의 상기 스페어 셀(S1~S4)이 모두 리페어에 사용되어 잔존된 스페어 셀이 없으므로, 상기 1차 행 어드레스(R1, R2) 중 하나를 상기 제1 셀 어레이(CA1)에서 아직 사용되지 않은 제1 및 제2 행 스페어 셀(S3, S4)을 이용하고 리페어를 하고 그 빈 자리를 이용하여 상기 제3 셀 어레이(CA3)의 리페어되지 상기 2차 행 어드레스(Ra)를 리페어할 수 있다. 이 실시 예에서는 시프트 리페어(shift repair)를 위하여 1 개의 리페어 어드레스가 사용된 예시를 보여주었고, 전술한 도 12의 본 발명의 실시 예에 따르면 3 개의 리페어 어드레스가 사용되었음을 잘 이해할 수 있다.As described in the fourth embodiment of the present invention, when a defective cell in a cell array is repaired by a spare cell of a cell array disposed above or below it, The spare cell is emptied so that the secondary column or the row address of the cell array arranged above or below it is not repaired and can be used for the repair. More specifically, the total number of defective cells in all the cell arrays in FIG. 12 is 13, and the number of spare cells is 16 in all. There are two defective cells (C1 and C2) in the first cell array CA1 and four defective cells (C1, C2, R1 and R2) in the second cell array CA2, There are six defective cells (Ca, C1, C2, R1, R2 and Ra) in the three cell array CA3 and one defective cell C1 in the fourth cell array CA4. If the three-dimensional semiconductor device manufacturing process repeats the process of stacking the first cell array CA1, repairing the defective cell, then stacking the second cell array CA2, and repairing the defective cell every stacking process The first and second primary column addresses C1 and C2 of the first cell array CA1 may be repaired by the first and second primary column spare cells S1 and S2, The first and second primary columns and row addresses (C1, C2, R1, R2) of the second cell array CA2 are repaired by the first to fourth column and row spare cells S1 to S4, And the first and second primary and column addresses (C1, C2, R1, R2) of the third cell array CA3 correspond to the first to fourth columns and the row spare cells S1 to S4, , And the secondary column address Ca and the secondary row address Ra have not yet been repaired. Also, the first column address C1 of the fourth cell array CA4 may be repaired by the first primary column spare cell S1. The secondary column address Ca and the secondary row address Ra of the third cell array CA3 that have not been repaired can be repaired using the spare cells S1 to S4 of the fourth cell array CA4, Or repair the unrepaired secondary row address Ra of the third cell array CA3 using the spare cells S1 to S4 of the second cell array CA2, It is possible to repair the non-repaired secondary column address Ca of the third cell array CA3 using the spare cells S1 to S4 of the third cell array CA4. According to the latter example, since none of the spare cells (S1 to S4) of the second cell array CA2 are used for repair and there are no spare cells, one of the primary row addresses (R1 and R2) The first and second row spare cells S3 and S4 which are not yet used in the first cell array CA1 are used for repair and the spare cells of the third cell array CA3 are not repaired, It is possible to repair the difference row address Ra. In this embodiment, one repair address is used for shift repair, and three repair addresses are used according to the embodiment of the present invention shown in FIG.

구체적으로, 상기 실시 예에서 설명된 것과 같이 현 셀 어레이(미도시, 예로 CAx)에 리페어를 필요로 하는 어드레스(미도시, 예로 Rx)가 존재하고, 바로 인접한 셀 어레이에는 아직 사용되지않은 스페어 셀이 없으나 2개의 셀 어레이 거리나 그 이상의 거리에 있는 셀 어레이(미도시, 예로 CAy)에는 리페어 가능한 스페어 셀이 있는 경우, 이 셀 어레이를 어드레스(Rx)의 리페어에 사용하기위해서는, 셀 어레이(CAy)와 바로 인접한 셀 어레이가 시프트 리페어를 실시하고 이와 같이 또 그와 인접한 셀 어레이가 시프트 리페어를 반복하여 현 셀 어레이(CAx)와 인접된 셀 어레이 까지 시프트 리페어를 반복였다면, 현 셀 어레이(CAx)와 인접한 셀 어레이에는 비워진 스페어 셀이 발생하고 이 스페어 셀을 이용하여 현 셀 어레이(CAx)의 리페어를 필요로 하는 어드레스(Rx)가 리페어될 수 있다. 이 실시 예와 같이 연속 시프트 리페어(continuous shift repair)를 통해서 바로 인접하지 않은 2개의 셀 어레이 거리나 그 이상의 거리에 있는 셀 어레이에 있는 스페어 셀을 활용하여 리페어를 가능하게 할 수 있다.Specifically, as described in the above embodiment, an address (not shown in the drawing, for example, Rx) requiring repair is present in a current cell array (not shown, for example, CAx), and a spare cell In the case where there is a repairable spare cell in a cell array (not shown in the drawing, for example, CAy) at a distance of two cell arrays or more, the cell array CAy And the immediately adjacent cell array performs the shift repair and thus the cell array adjacent thereto repeats the shift repair and repeats the shift repair to the adjacent cell array CAx and the cell array adjacent to the current cell array CAx, A vacant spare cell is generated in the adjacent cell array, and an address Rx requiring repair of the current cell array CAx is generated using the spare cell, It can be repair. As in the present embodiment, repair can be performed by utilizing spare cells in cell arrays located at distances of two cell arrays or not immediately adjacent to each other through continuous shift repair.

상기 실시 예에서, 리페어하는 시기와 리페어하는 거리와 방법에 따라 본 발명의 실시 예에 따른 3차원 반도체 소자의 구조에 맞는 여러가지 리페어기능과 방법을 지원할 수 있음을 잘 예시하고있다.In the above embodiment, it is well illustrated that various repair functions and methods according to the structure of the three-dimensional semiconductor device according to the embodiment of the present invention can be supported according to the repairing time, repairing distance and method.

본 발명의 제3 실시 예에서 설명된 것과 같이, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀을 리페어하고, 다른 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀을 리페어하되, 도 11 및 도 12와 다른 구조 및 연결 관계를 가질 수 있다. 이를, 도 13을 참조하여 설명한다. As described in the third embodiment of the present invention, two spare cells repair the defective cells of the cell array arranged below and the other two spare cells repair the defective cells of the cell array disposed above, 11 and 12, as shown in Fig. This will be described with reference to FIG.

도 13은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제5 실시 예를 설명하기 위한 도면이다. 13 is a view for explaining a fifth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 13을 참조하면, 5개의 열 어드레스(1차 열 어드레스 4개, 2차 열 어드레스 1개) 및 5개의 행 어드레스(1차 행 어드레스 4개, 2차 행 어드레스 1개)를 갖는 제1 내지 제3 셀 어레이들(CA1~CA3)이 제공된다.Referring to FIG. 13, the first to fourth column addresses having five column addresses (four primary column addresses, one secondary column address) and five row addresses (four primary row addresses and one secondary row address) Third cell arrays CA1 to CA3 are provided.

본 발명의 제5 실시 예에 따르면, 상술된 본 발명의 제3 실시 예와 같이, 셀 어레이 내의 불량 셀 2개는 위에 배치된 셀 어레이의 스페어 셀에 의해 리페어되고, 불량 셀 2개는 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어될 수 있다. 구체적으로 예를 들어, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 2개는 제1 및 제3 패드(P1, P3) 및 제1 및 제3 관통 전극(TSV1, TSV3)을 통해, 상기 제2 셀 어레이(CA2) 상에 배치된 상기 제3 셀 어레이(CA3)의 스페어 셀들(S1~S8)에 의해 리페어되고, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 다른 2개는, 제2 및 제4 관통 전극 (TSV2, TSV4)를 통해, 상기 제2 셀 어레이(CA2) 아래에 배치된 제1 셀 어레이(CA1)의 스페어 셀들(S1~S8)에 의해 리페어될 수 있다. 다시 말하면, 2개의 리페어 신호가 위로 이동되고, 2개의 리페어 신호가 아래로 이동되어, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀들을 리페어하고, 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀들을 리페어할 수 있다. 이하, 이를 보다 상세하게 설명한다.According to the fifth embodiment of the present invention, two defective cells in the cell array are repaired by the spare cells of the cell array disposed thereon, and two defective cells are disposed below the defective cells in the cell array as in the third embodiment of the present invention described above And can be repaired by the spare cell of the arranged cell array. Specifically, for example, two of the defective cells of the second cell array CA2 are connected to the first and third pads P1 and P3 through the first and third penetrating electrodes TSV1 and TSV3, (S1 to S8) of the third cell array (CA3) disposed on the two cell array (CA2), and two of the defective cells of the second cell array (CA2) are repaired by the spare cells And the spare cells S1 to S8 of the first cell array CA1 disposed under the second cell array CA2 through the fourth through electrodes TSV2 and TSV4. In other words, when two repair signals are moved up and two repair signals are moved down, two spare cells are repaired in the cell array disposed below, and two spare cells are repaired in the cell array It is possible to repair defective cells. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제5 내지 제7 먹스(M5~M7)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제1 셀 어레이(CA1)의 제1 및 제2 1차 행 어드레스(R1, R2)는, 제9 및 제10 먹스(M9, M10)를 통해, 제1 및 제2 행 스페어 셀(S5, S6)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제5 내지 제7 먹스(M5~M7)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 내지 제3 1차 열 어드레스(R1~ R3)는, 제9 내지 제11 먹스(M9~M11)를 통해, 제1 내지 제3 행 스페어 셀(S5~ S7)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제5 내지 제7 먹스(M5~M7)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제1 내지 제3 1차 열 어드레스(R1~ R3)는, 제9 내지 제11 먹스(M9~M11)를 통해, 제1 내지 제3 행 스페어 셀(S5~ S7)로 리페어될 수 있다. The first to third primary column addresses C1 to C3 of the first cell array CA1 are connected to the first to third column spare cells S1 to S3 via the fifth to seventh muxes M5 to M7, S3). &Lt; / RTI > The first and second primary row addresses R1 and R2 of the first cell array CA1 are connected to the first and second row spare cells via the ninth and tenth mips M9 and M10, S5, S6). The first to third primary column addresses C1 to C3 of the second cell array CA2 are connected to the first to third column spare cells C1 to C3 through the fifth to seventh muxes M5 to M7, S1 to S3). The first to third primary column addresses R1 to R3 of the second cell array CA2 are connected to the first to third row spare cells (M9 to M11) through the ninth to eleventh muxes M9 to M11 S5 to S7). The first to third primary column addresses C1 to C3 of the third cell array CA3 are connected to the first to third column spare cells C1 to C3 through the fifth to seventh muxes M5 to M7, S1 to S3). The first to third primary column addresses R1 to R3 of the third cell array CA3 are connected to the first to third row spare cells S5 to S7).

상기 제3 셀 어레이(CA3) 내의 상기 2차 열 어드레스(Ca)는, 상기 제3 셀 어레이(CA3) 내의 제2 먹스(M2), 상기 제3 셀 어레이(CA3) 내의 제4 관통 전극(TSV4), 상기 제2 셀 어레이(CA2) 내의 제4 패드(P4), 상기 제2 셀 어레이(CA2) 내의 제2 노드(N2), 상기 제2 셀 어레이(CA2) 내의 제8 먹스(M8)를 경유하여, 상기 제2 셀 어레이(CA2) 내의 제4 열 스페어 셀(S4)로 리페어될 수 있다. The secondary column address Ca in the third cell array CA3 is connected to the second mux M2 in the third cell array CA3 and the fourth through electrode TSV4 in the third cell array CA3 A fourth pad P4 in the second cell array CA2, a second node N2 in the second cell array CA2, and an eighth mux M8 in the second cell array CA2. To the fourth column spare cell S4 in the second cell array CA2.

또한, 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)는, 상기 제3 셀 어레이(CA3) 내의 제3 먹스(M3), 상기 제3 셀 어레이(CA3) 내의 제2 관통 전극(TSV2), 상기 제2 셀 어레이(CA2) 내의 제2 패드(P2), 상기 제2 셀 어레이(CA2) 내의 제4 노드(N4), 상기 제2 셀 어레이(CA2) 내의 제12 먹스(M12)를 경유하여, 상기 제2 셀 어레이(CA2) 내의 제4 행 스페어 셀(S8)로 리페어될 수 있다. The second row address Ra in the third cell array CA3 is a sum of the third mux M3 in the third cell array CA3 and the second penetrating electrode M3 in the third cell array CA3, A second pad P2 in the second cell array CA2, a fourth node N4 in the second cell array CA2, a twelfth mux M12 in the second cell array CA2, ) To the fourth row spare cell S8 in the second cell array CA2.

상기 제2 셀 어레이(CA2) 내의 상기 제4 1차 열 어드레스(C4)는, 이에 대응하는 제4 열 스페어 셀(S4)이 상기 제3 셀 어레이(CA3) 내의 상기 2차 열 어드레스(Ca)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제2 셀 어레이(CA2) 내의 상기 제4 1차 열 어드레스(C4)는, 상기 제2 셀 어레이(CA2) 내의 제2 먹스(M2), 상기 제2 셀 어레이(CA2) 내의 제4 관통 전극(TSV4), 상기 제1 셀 어레이(CA1) 내의 제4 패드(P4), 상기 제1 셀 어레이(CA1) 내의 제2 노드(N2), 상기 제1 셀 어레이(CA1) 내의 제8 먹스(M8)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제4 열 스페어 셀(S4)로 리페어될 수 있다. The fourth column address C4 in the second cell array CA2 is set so that the corresponding fourth column spare cell S4 is connected to the secondary column address Ca in the third cell array CA3, And can be repaired to spare cells of other cell arrays. More specifically, the fourth primary column address C4 in the second cell array CA2 is the address of the second cell array CA2 in the second cell array CA2, the second cell array CA2 in the second cell array CA2, A fourth pad P4 in the first cell array CA1, a second node N2 in the first cell array CA1, a fourth node P4 in the first cell array CA1, 8 to the fourth column spare cell S4 in the first cell array CA1 via the mux M8.

또한, 상기 제2 셀 어레이(CA2) 내의 상기 제4 1차 행 어드레스(R4)는, 이에 대응하는 제4 행 스페어 셀(S8)이 상기 제3 셀 어레이(CA3) 내의 상기 2차 행 어드레스(Ra)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제2 셀 어레이(CA2) 내의 상기 제4 1차 행 어드레스(R4)는, 상기 제2 셀 어레이(CA2) 내의 제3 먹스(M3), 상기 제2 셀 어레이(CA2) 내의 제2 관통 전극(TSV2), 상기 제1 셀 어레이(CA1) 내의 제2 패드(P2), 상기 제1 셀 어레이(CA1) 내의 제4 노드(N4), 상기 제1 셀 어레이(CA1) 내의 제11 먹스(M11)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제3 행 스페어 셀(S7)로 리페어될 수 있다.In addition, the fourth primary row address R4 in the second cell array CA2 is set so that the corresponding fourth row spare cell S8 is the secondary row address Ra), and can be repaired to spare cells of other cell arrays. More specifically, the fourth primary row address R4 in the second cell array CA2 is divided into a third group M3 in the second cell array CA2, a second group cell M3 in the second cell array CA2, The second pads P2 in the first cell array CA1, the fourth node N4 in the first cell array CA1, the second pads P2 in the first cell array CA1, 11 MUX to the third row spare cell S7 in the first cell array CA1.

본 발명의 제3 실시 예에서 설명된 것과 같이, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀을 리페어하고, 다른 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀을 리페어하되, 도 11 내지 도 13과 다른 구조 및 연결 관계를 가질 수 있다. 이를, 도 14를 참조하여 설명한다. As described in the third embodiment of the present invention, two spare cells repair the defective cells of the cell array arranged below and the other two spare cells repair the defective cells of the cell array disposed above, 11 to 13 of the present invention. This will be described with reference to FIG.

도 14는 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제6 실시 예를 설명하기 위한 도면이다. 14 is a view for explaining a sixth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 14를 참조하면, 6개의 열 어드레스(1차 열 어드레스 4개, 2차 열 어드레스 2개) 및 4개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 2개)를 갖는 제1 내지 제4 셀 어레이들(CA1~CA4)이 제공된다.Referring to FIG. 14, the first to sixth column addresses having six column addresses (four primary column addresses, two secondary column addresses) and four row addresses (two primary row addresses and two secondary row addresses) Fourth cell arrays CA1 through CA4 are provided.

본 발명의 제6 실시 예에 따르면, 상술된 본 발명의 제3 실시 예와 같이, 셀 어레이 내의 불량 셀 2개는 위에 배치된 셀 어레이의 스페어 셀에 의해 리페어되고, 불량 셀 2개는 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어될 수 있다. 구체적으로 예를 들어, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 2개는 제1 및 제3 패드(P1, P3) 및 제1 및 제3 관통 전극(TSV1, TSV3)을 통해, 상기 제2 셀 어레이(CA2) 상에 배치된 상기 제3 셀 어레이(CA3)의 스페어 셀들(S1~S6)에 의해 리페어되고, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 다른 2개는, 제2 및 제4 패드(P2, P4) 및 제2 및 제4 관통 전극(TSV2, TSV4)를 통해, 상기 제2 셀 어레이(CA2) 아래에 배치된 제1 셀 어레이(CA1)의 스페어 셀들(S1~S6)에 의해 리페어될 수 있다. 다시 말하면, 2개의 리페어 신호가 위로 이동되고, 2개의 리페어 신호가 아래로 이동되어, 2개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀들을 리페어하고, 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀들을 리페어할 수 있다. 이하, 이를 보다 상세하게 설명한다.According to the sixth embodiment of the present invention, as in the third embodiment of the present invention described above, two defective cells in the cell array are repaired by the spare cells of the cell array disposed above, And can be repaired by the spare cell of the arranged cell array. Specifically, for example, two of the defective cells of the second cell array CA2 are connected to the first and third pads P1 and P3 through the first and third penetrating electrodes TSV1 and TSV3, (S1 to S6) of the third cell array (CA3) disposed on the two cell array (CA2), and the other two of the defective cells of the second cell array (CA2) And the spare cells S1 to SC4 of the first cell array CA1 disposed under the second cell array CA2 through the fourth and fifth pads P2 and P4 and the second and fourth penetrating electrodes TSV2 and TSV4. S6). &Lt; / RTI > In other words, when two repair signals are moved up and two repair signals are moved down, two spare cells are repaired in the cell array disposed below, and two spare cells are repaired in the cell array It is possible to repair defective cells. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제5 내지 제7 먹스(M5~M7)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제1 셀 어레이(CA1)의 제1 1차 행 어드레스(R1)는, 제9 먹스(M9)를 통해, 제1 행 스페어 셀(S5)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 내지 제4 1차 열 어드레스(C1~C4)는, 제5 내지 제8 먹스(M5~M8)를 통해, 제1 내지 제4 열 스페어 셀(S1~S4)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 및 제2 1차 열 어드레스(R1, R2)는, 제9 및 제10 먹스(M9, M10)를 통해, 제1 및 제2 행 스페어 셀(S5, S6)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제5 내지 제7 먹스(M5~M7)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제1 1차 열 어드레스(R1)는, 제9 먹스(M9)를 통해, 제1 행 스페어 셀(S5)로 리페어될 수 있다. 또한, 상기 제4 셀 어레이(CA4)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제5 내지 제7 먹스(M5~M7)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제4 셀 어레이(CA4)의 제1 1차 열 어드레스(R1)는, 제9 먹스(M9)를 통해, 제1 행 스페어 셀(S5)로 리페어될 수 있다.The first to third primary column addresses C1 to C3 of the first cell array CA1 are connected to the first to third column spare cells S1 to S3 via the fifth to seventh muxes M5 to M7, S3). &Lt; / RTI > Also, the first primary row address R1 of the first cell array CA1 may be repaired to the first row spare cell S5 via the ninth multiplex M9. The first to fourth primary column addresses C 1 to C 4 of the second cell array CA 2 are connected to the first to fourth column address cells C 1 to C 4 through the fifth to eighth memory cells M 5 to M 8, S1 to S4). The first and second primary column addresses R1 and R2 of the second cell array CA2 are connected to the first and second row spare cells (M9 and M10) through the ninth and tenth mips M10 and M10, S5, S6). The first to third primary column addresses C1 to C3 of the third cell array CA3 are connected to the first to third column spare cells C1 to C3 through the fifth to seventh muxes M5 to M7, S1 to S3). In addition, the first primary column address R1 of the third cell array CA3 may be repaired to the first row spare cell S5 via the ninth multiplex M9. The first to third primary column addresses C 1 to C 3 of the fourth cell array CA 4 are connected to the first to third column spare cells C 1 to C 7 through the fifth to seventh mids M5 to M7, S1 to S3). In addition, the first primary column address R1 of the fourth cell array CA4 may be repaired to the first row spare cell S5 through the ninth mux M9.

상기 제2 셀 어레이(CA2) 내의 상기 제1 2차 열 어드레스(Ca)는, 상기 제2 셀 어레이(CA2) 내의 제2 먹스(M2), 상기 제2 셀 어레이(CA2) 내의 제4 관통 전극(TSV4), 상기 제1 셀 어레이(CA1) 내의 제4 패드(P4), 상기 제1 셀 어레이(CA1) 내의 제2 노드(N2), 상기 제1 셀 어레이(CA1) 내의 제8 먹스(M8)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제4 열 스페어 셀(S4)로 리페어될 수 있다. The first secondary column address Ca in the second cell array CA2 is connected to the second mux M2 in the second cell array CA2 and the fourth through electrode N2 in the second cell array CA2, A fourth pad P4 in the first cell array CA1, a second node N2 in the first cell array CA1, an eighth mux M8 in the first cell array CA1, ) To the fourth column spare cell S4 in the first cell array CA1.

또한, 상기 제2 셀 어레이(CA2) 내의 상기 제2 2차 열 어드레스(Cb)는, 상기 제2 셀 어레이(CA2) 내의 제1 먹스(M1), 상기 제2 셀 어레이(CA2) 내의 제3 패드(P3), 상기 제3 셀 어레이(CA3) 내의 제3 관통 전극(TSV3), 상기 제3 셀 어레이(CA3) 내의 제1 노드(N1), 상기 제3 셀 어레이(CA3) 내의 제8 먹스(M8)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제4 열 스페어 셀(S4)로 리페어될 수 있다. The second secondary column address Cb in the second cell array CA2 is the same as the first secondary cell array CA2 in the second cell array CA2, The third pads P3 in the third cell array CA3, the third penetrating electrode TSV3 in the third cell array CA3, the first node N1 in the third cell array CA3, (S4) in the third cell array (CA3) via the first cell array (M8).

또한, 상기 제2 셀 어레이(CA2) 내의 상기 제1 2차 행 어드레스(Ra)는, 상기 제2 셀 어레이(CA2) 내의 제3 먹스(M3), 상기 제2 셀 어레이(CA2) 내의 제2 관통 전극(TSV2), 상기 제1 셀 어레이(CA1) 내의 제2 패드(P2), 상기 제1 셀 어레이(CA1) 내의 제4 노드(N4), 상기 제1 셀 어레이(CA1) 내의 제10 먹스(M10)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제2 행 스페어 셀(S6)로 리페어될 수 있다.In addition, the first secondary row address Ra in the second cell array CA2 may be the third secondary cell array CA2 in the second cell array CA2, the third secondary cell array CA2 in the second cell array CA2, A second pad P2 in the first cell array CA1, a fourth node N4 in the first cell array CA1, a tenth mux in the first cell array CA1, (S6) in the first cell array (CA1) via the first cell array (M10).

또한, 상기 제2 셀 어레이(CA2) 내의 상기 제2 2차 행 어드레스(Rb)는, 상기 제2 셀 어레이(CA2) 내의 제4 먹스(M4), 상기 제2 셀 어레이(CA2) 내의 제1 패드(P1), 상기 제3 셀 어레이(CA3) 내의 제1 관통 전극(TSV1), 상기 제3 셀 어레이(CA3) 내의 제3 노드(N3), 상기 제3 셀 어레이(CA3) 내의 제10 먹스(M10)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제2 행 스페어 셀(S6)로 리페어될 수 있다.The second secondary row address Rb in the second cell array CA2 is connected to the fourth cell array CA2 in the fourth cell array CA2 and the first cell array CA2 in the second cell array CA2, The pad P1, the first penetrating electrode TSV1 in the third cell array CA3, the third node N3 in the third cell array CA3, the tenth mux in the third cell array CA3, (S6) in the third cell array (CA3) via the first cell array (M10).

상기 제3 셀 어레이(CA3) 내의 상기 제4 1차 열 어드레스(C4)는, 이에 대응하는 제4 열 스페어 셀(S4)이 상기 제2 셀 어레이(CA2) 내의 상기 제2 2차 열 어드레스(Cb)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제4 1차 열 어드레스(C4)는, 상기 제3 셀 어레이(CA3) 내의 제1 먹스(M1), 상기 제3 셀 어레이(CA3) 내의 제3 패드(P3), 상기 제4 셀 어레이(CA4) 내의 제3 관통 전극(TSV3), 상기 제4 셀 어레이(CA4) 내의 제1 노드(N1), 상기 제4 셀 어레이(CA4) 내의 제8 먹스(M8)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제4 열 스페어 셀(S4)로 리페어될 수 있다. The fourth primary column address C4 in the third cell array CA3 is set so that the corresponding fourth column spare cell S4 is connected to the second secondary column address CA2 in the second cell array CA2, Cb), and can be repaired to spare cells of other cell arrays. More specifically, the fourth primary column address C4 in the third cell array CA3 is the address of the first cell M1 in the third cell array CA3, the first cell M1 in the third cell array CA3, The third pad P3 in the fourth cell array CA4, the third penetrating electrode TSV3 in the fourth cell array CA4, the first node N1 in the fourth cell array CA4, 8 to the fourth column spare cell S4 in the fourth cell array CA4 via the mux M8.

또한, 상기 제3 셀 어레이(CA3) 내의 상기 제2 1차 행 어드레스(R2)는, 이에 대응하는 제2 행 스페어 셀(S6)이 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제2 1차 행 어드레스(R2)는, 상기 제3 셀 어레이(CA3) 내의 제4 먹스(M4), 상기 제3 셀 어레이(CA3) 내의 제1 패드(P1), 상기 제4 셀 어레이(CA4) 내의 제1 관통 전극(TSV1), 상기 제4 셀 어레이(CA4) 내의 제3 노드(N3), 상기 제4 셀 어레이(CA4) 내의 제10 먹스(M10)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제2 행 스페어 셀(S6)로 리페어될 수 있다.In addition, the second primary row address (R2) in the third cell array (CA3) is set such that the corresponding second row spare cell (S6) is connected to the second primary row Can be used for repair of the address R2, and can be repaired to spare cells of other cell arrays. More specifically, the second primary row address (R2) in the third cell array (CA3) is the same as that of the fourth cell array (CA3) in the third cell array (CA3) The first pad P1, the first penetrating electrode TSV1 in the fourth cell array CA4, the third node N3 in the fourth cell array CA4, the third node N3 in the fourth cell array CA4, 10 MUX to the second row spare cell S6 in the fourth cell array CA4.

상술된 본 발명의 실시 예들과 달리, 본 발명의 제7 실시 예에 따르면, 셀 어레이 내의 불량 셀들 중 3개는 위에 배치된 셀 어레이의 스페어 셀들에 의해 리페어되고, 다른 2개는 아래에 배치된 셀 어레이의 스페어 셀들에 의해 리페어될 수 있다. 이하, 도 15를 참조하여 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제7 실시 예가 설명된다. In contrast to the embodiments of the present invention described above, according to a seventh embodiment of the present invention, three of the defective cells in the cell array are repaired by the spare cells of the cell array disposed above, and the other two are arranged below And can be repaired by spare cells of the cell array. Hereinafter, a seventh embodiment of a repair method of a three-dimensional semiconductor device according to the embodiment of the present invention will be described with reference to FIG.

도 15는 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제7 실시 예를 설명하기 위한 도면이다. 15 is a view for explaining a seventh embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 15를 참조하면, 6개의 열 어드레스(1차 열 어드레스 3개, 2차 열 어드레스 3개) 및 4개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 2개)를 갖는 제1 내지 제4 셀 어레이들(CA1~CA4)이 제공된다.Referring to Fig. 15, the first to sixth column addresses having six column addresses (three primary column addresses, three secondary column addresses) and four row addresses (two primary row addresses and two secondary row addresses) Fourth cell arrays CA1 through CA4 are provided.

본 발명의 제7 실시 예에 따르면, 상술된 본 발명의 실시 예들과 달리, 셀 어레이 내의 불량 셀 3개는 위에 배치된 셀 어레이의 스페어 셀에 의해 리페어되고, 불량 셀 2개는 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어될 수 있다. 구체적으로 예를 들어, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 3개는 제1 내지 제3 패드(P1~P3) 및 제1 내지 제3 관통 전극(TSV1~TSV3)을 통해, 상기 제2 셀 어레이(CA1) 상에 배치된 상기 제3 셀 어레이(CA3)의 스페어 셀들(S1~S5)에 의해 리페어되고, 상기 제2 셀 어레이(CA2)의 불량 셀들 중에서 다른 2개는, 제4 및 제5 패드(P4, P5) 및 제4 및 제5 관통 전극(TSV4, TSV5)를 통해, 상기 제2 셀 어레이(CA12) 아래에 배치된 제1 셀 어레이(CA1)의 스페어 셀들(S1~S5)에 의해 리페어될 수 있다. 다시 말하면, 3개의 리페어 신호가 위로 이동되고, 2개의 리페어 신호가 아래로 이동되어, 3개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀을 리페어하고, 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀을 리페어할 수 있다. 이하, 이를 보다 상세하게 설명한다. According to the seventh embodiment of the present invention, unlike the embodiments of the present invention described above, three defective cells in the cell array are repaired by the spare cells of the cell array disposed above, and two defective cells are arranged below It can be repaired by the spare cell of the cell array. Specifically, for example, three of the defective cells of the second cell array CA2 are connected through the first to third pads P1 to P3 and the first to third penetrating electrodes TSV1 to TSV3, And the spare cells of the second cell array CA2 are repaired by spare cells S1 to S5 of the third cell array CA3 disposed on the two cell array CA1, The first cell array CA1 disposed under the second cell array CA12 through the fifth pads P4 and P5 and the fourth and fifth penetrating electrodes TSV4 and TSV5. S5. &Lt; / RTI > In other words, the three repair signals are moved upward, the two repair signals are moved down, the three spare cells repair the defective cells of the cell array arranged below, and the two spare cells are moved to the cell array It is possible to repair the defective cell of FIG. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제6 내지 제8 먹스(M6~M8)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제1 셀 어레이(CA1)의 제1 1차 행 어드레스(R1)는, 제9 먹스(M9)를 통해, 제1 행 스페어 셀(S4)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 1차 열 어드레스(C1)는, 제6 먹스(M6)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 1차 행 어드레스(R1)는, 제9 먹스(M9)를 통해, 제1 행 스페어 셀(S4)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제1 1차 열 어드레스(C1)는, 제6 먹스(M6)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제1 1차 행 어드레스(R1)는, 제9 먹스(M9)를 통해, 제1 행 스페어 셀(S4)로 리페어될 수 있다. 또한, 상기 제4 셀 어레이(CA4)의 제1 1차 열 어드레스(C1)는, 제6 먹스(M6)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제4 셀 어레이(CA4)의 제1 및 제2 1차 행 어드레스(R1, R2)는, 제9 및 제10 먹스(M9, M10)를 통해, 제1 및 제2 행 스페어 셀(S4. S5)로 리페어될 수 있다.The first to third primary column addresses C1 to C3 of the first cell array CA1 are connected to the first to third column spare cells S1 to S3 via the sixth to eighth muxes M6 to M8, S3). &Lt; / RTI > In addition, the first primary row address R1 of the first cell array CA1 may be repaired to the first row spare cell S4 via the ninth mux M9. In addition, the first primary column address C1 of the second cell array CA2 may be repaired to the first column spare cell S1 through the sixth memory M6. Also, the first primary row address R1 of the second cell array CA2 may be repaired to the first row spare cell S4 via the ninth multiplex M9. In addition, the first primary column address C1 of the third cell array CA3 may be repaired to the first column spare cell S1 via the sixth memory M6. In addition, the first primary row address R1 of the third cell array CA3 may be repaired to the first row spare cell S4 via the ninth multiplex M9. In addition, the first primary column address C1 of the fourth cell array CA4 may be repaired to the first column spare cell S1 through the sixth memory M6. The first and second primary row addresses R1 and R2 of the fourth cell array CA4 are connected to the first and second row spare cells (M9 and M10) through the ninth and tenth mats M9 and M10, S4, S5).

상기 제1 셀 어레이(CA1) 내의 상기 제2 2차 열 어드레스(Cb)는, 상기 제1 셀 어레이(CA1) 내의 제3 먹스(M3), 상기 제1 셀 어레이(CA1) 내의 제2 패드(P2), 상기 제2 셀 어레이(CA2) 내의 제2 관통 전극(TSV2), 상기 제2 셀 어레이(CA2) 내의 제2 노드(N2), 상기 제2 셀 어레이(CA2) 내의 제8 먹스(M8)를 경유하여, 상기 제2 셀 어레이(CA2) 내의 제3 열 스페어 셀(S3)로 리페어될 수 있다. The second secondary column address Cb in the first cell array CA1 is connected to the third pad M3 in the first cell array CA1 and the second pad M3 in the first cell array CA1 P2), the second penetrating electrode TSV2 in the second cell array CA2, the second node N2 in the second cell array CA2, and the eighth mux M8 in the second cell array CA2 ) To the third column spare cell S3 in the second cell array CA2.

상기 제1 셀 어레이(CA1) 내의 상기 제3 2차 열 어드레스(Cc)는, 상기 제1 셀 어레이(CA1) 내의 제2 먹스(M2), 상기 제1 셀 어레이(CA1) 내의 제3 패드(P3), 상기 제2 셀 어레이(CA2) 내의 제3 관통 전극(TSV3), 상기 제2 셀 어레이(CA2) 내의 제1 노드(N1), 상기 제2 셀 어레이(CA2) 내의 제7 먹스(M7)를 경유하여, 상기 제2 셀 어레이(CA2) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다.The third secondary column address Cc in the first cell array CA1 is connected to the second pad M2 in the first cell array CA1 and the third pad M2 in the first cell array CA1 P3 in the second cell array CA2, a third penetrating electrode TSV3 in the second cell array CA2, a first node N1 in the second cell array CA2, a seventh mux 7 in the second cell array CA2, ) To the second column spare cell S2 in the second cell array CA2.

상기 제4 셀 어레이(CA4) 내의 상기 제1 2차 행 어드레스(Ra)는, 상기 제4 셀 어레이(CA4) 내의 제4 먹스(M4), 상기 제4 셀 어레이(CA4) 내의 제5 관통 전극(TSV5), 상기 제3 셀 어레이(CA3) 내의 제5 패드(P5), 상기 제3 셀 어레이(CA3) 내의 제5 노드(N5), 상기 제3 셀 어레이(CA3) 내의 제10 먹스(M10)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제2 행 스페어 셀(S5)로 리페어될 수 있다. The first secondary row address Ra in the fourth cell array CA4 is connected to the fourth mux M4 in the fourth cell array CA4 and the fifth mux electrode M4 in the fourth cell array CA4, The fifth pad P5 in the third cell array CA3, the fifth node N5 in the third cell array CA3, the tenth mux 10 in the third cell array CA3, ) To the second row spare cell S5 in the third cell array CA3.

상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 열 어드레스(C2)는, 이에 대응하는 제2 열 스페어 셀(S2)이 상기 제1 셀 어레이(CA1) 내의 상기 제3 2차 열 어드레스(Cc)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 열 어드레스(C2)는, 상기 제2 셀 어레이(CA2) 내의 제2 먹스(M2), 상기 제2 셀 어레이(CA2) 내의 제3 패드(P3), 상기 제3 셀 어레이(CA3) 내의 제3 관통 전극(TSV3), 상기 제3 셀 어레이(CA3) 내의 제1 노드(N1), 상기 제3 셀 어레이(CA3) 내의 제7 먹스(M7)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다.The second primary column address C2 in the second cell array CA2 is set such that the corresponding second column spare cell S2 is connected to the third secondary column address CA1 in the first cell array CA1 Cc), and can be repaired to spare cells of other cell arrays. More specifically, the second primary column address (C2) in the second cell array (CA2) is the address of the second cell array (CA2) in the second cell array (CA2) The third pads P3 in the first cell array CA3, the third penetrating electrode TSV3 in the third cell array CA3, the first node N1 in the third cell array CA3, 7 can be repaired to the second column spare cell S2 in the third cell array CA3 via the seventh mux M7.

상기 제2 셀 어레이(CA2) 내의 상기 제3 1차 열 어드레스(C3)는, 이에 대응하는 제3 열 스페어 셀(S3)이 상기 제1 셀 어레이(CA1) 내의 상기 제2 2차 열 어드레스(Cb)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제2 셀 어레이(CA2) 내의 상기 제3 1차 열 어드레스(C3)는, 상기 제2 셀 어레이(CA2) 내의 제3 먹스(M3), 상기 제2 셀 어레이(CA2) 내의 제2 패드(P2), 상기 제3 셀 어레이(CA3) 내의 제2 관통 전극(TSV2), 상기 제3 셀 어레이(CA3) 내의 제2 노드(N2), 상기 제3 셀 어레이(CA3) 내의 제8 먹스(M8)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제3 열 스페어 셀(S3)로 리페어될 수 있다. The third primary column address (C3) in the second cell array (CA2) is set such that the corresponding third column spare cell (S3) is connected to the second secondary column address Cb), and can be repaired to spare cells of other cell arrays. More specifically, the third primary column address (C3) in the second cell array (CA2) is the address of the third cell array (CA2) within the second cell array (CA2) The second node P2 in the third cell array CA3, the second penetrating electrode TSV2 in the third cell array CA3, the second node N2 in the third cell array CA3, 8 to the third column spare cell S3 in the third cell array CA3 via the mux M8.

상기 제3 셀 어레이(CA3) 내의 상기 제2 1차 열 어드레스(C2)는, 이에 대응하는 제2 열 스페어 셀(S2)이 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 열 어드레스(C2)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제2 1차 열 어드레스(C2)는, 상기 제3 셀 어레이(CA3) 내의 제2 먹스(M2), 상기 제3 셀 어레이(CA3) 내의 제3 패드(P3), 상기 제4 셀 어레이(CA4) 내의 제3 관통 전극(TSV3), 상기 제4 셀 어레이(CA4) 내의 제1 노드(N1), 상기 제4 셀 어레이(CA4) 내의 제7 먹스(M7)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다. The second primary column address C2 in the third cell array CA3 is set such that the corresponding second column spare cell S2 is connected to the second primary column address CA2 in the second cell array CA2 C2), and can be repaired to spare cells of other cell arrays. More specifically, the second primary column address C2 in the third cell array CA3 is the address of the second cell array CA3 in the second cell array CA3, the second cell array CA3 in the second cell array CA3, The third pad P3 in the fourth cell array CA4, the third penetrating electrode TSV3 in the fourth cell array CA4, the first node N1 in the fourth cell array CA4, 7 can be repaired to the second column spare cell S2 in the fourth cell array CA4 via the seventh M7.

상기 제3 셀 어레이(CA3) 내의 상기 제3 1차 열 어드레스(C3)는, 이에 대응하는 제3 열 스페어 셀(S3)이 상기 제2 셀 어레이(CA2) 내의 상기 제3 1차 열 어드레스(C3)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제3 1차 열 어드레스(C3)는, 상기 제3 셀 어레이(CA3) 내의 제3 먹스(M3), 상기 제3 셀 어레이(CA3) 내의 제2 패드(P2), 상기 제4 셀 어레이(CA4) 내의 제2 관통 전극(TSV2), 상기 제4 셀 어레이(CA4) 내의 제2 노드(N2), 상기 제4 셀 어레이(CA4) 내의 제8 먹스(M8)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제3 열 스페어 셀(S3)로 리페어될 수 있다. The third primary column address (C3) in the third cell array (CA3) is set so that the corresponding third column spare cell (S3) is connected to the third primary column address in the second cell array (CA2) C3), and can be repaired to spare cells of other cell arrays. More specifically, the third primary column address (C3) in the third cell array (CA3) is connected to the third mux (M3) in the third cell array (CA3), the third cell array The second node N2 in the fourth cell array CA4, the second node N2 in the fourth cell array CA4, the second pad P2, the second penetrating electrode TSV2 in the fourth cell array CA4, 8 to the third column spare cell S3 in the fourth cell array CA4 via the mux M8.

이하, 도 16을 참조하여, 도 15에 도시된 3차원 반도체 소자의 리페어 방법의 제8 실시 예가 계속하여 설명된다. Hereinafter, with reference to Fig. 16, an eighth embodiment of the repair method of the three-dimensional semiconductor element shown in Fig. 15 will be described.

도 16은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제8 실시 예를 설명하기 위한 도면이다.16 is a view for explaining an eighth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 16을 참조하면, 도 12을 참조하여 설명된 것과 같이, 6개의 열 어드레스(1차 열 어드레스 3개, 2차 열 어드레스 3개) 및 4개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 2개)를 갖되, 연결관계가 다른 제1 내지 제4 셀 어레이들(CA1~CA4)이 제공된다.16, six column addresses (three primary column addresses, three secondary column addresses) and four row addresses (two primary row addresses, two secondary column addresses, The first to fourth cell arrays CA1 to CA4 having different connection relations are provided.

본 발명의 제8 실시 예에 따르면, 상술된 본 발명의 제7 실시 예와 같이, 셀 어레이 내의 불량 셀 3개는 위에 배치된 셀 어레이의 스페어 셀에 의해 리페어되고, 불량 셀 2개는 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어될 수 있다. 이하, 이를 보다 상세하게 설명한다.According to the eighth embodiment of the present invention, as in the seventh embodiment of the present invention described above, three defective cells in the cell array are repaired by the spare cells of the cell array disposed above, And can be repaired by the spare cell of the arranged cell array. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 및 제2 1차 열 어드레스(C1, C2)는, 제6 및 제7 먹스(M6, M7)를 통해, 제1 및 제2 열 스페어 셀(S1, S2)로 리페어될 수 있다. 또한, 상기 제1 셀 어레이(CA1)의 제1 1차 행 어드레스(R1)는, 제9 먹스(M9)를 통해, 제1 행 스페어 셀(S4)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제6 내지 제8 먹스(M6~M8)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 및 제2 1차 행 어드레스(R1, R2)는, 제9 및 제10 먹스(M9, M10)를 통해, 제1 및 제2 행 스페어 셀(S4, S5)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제3 1차 열 어드레스(C3)는, 제8 먹스(M8)를 통해, 제3 열 스페어 셀(S3)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제2 1차 행 어드레스(R2)는, 제10 먹스(M10)를 통해, 제2 행 스페어 셀(S5)로 리페어될 수 있다. 또한, 상기 제4 셀 어레이(CA4)의 제1 1차 열 어드레스(C1)는, 제6 먹스(M6)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제4 셀 어레이(CA4)의 제1 1차 행 어드레스(R1)는, 제9 먹스(M9)를 통해, 제1 행 스페어 셀(S4)로 리페어될 수 있다.The first and second primary column addresses C1 and C2 of the first cell array CA1 are connected to the first and second column address cells C1 and C2 via the sixth and seventh muxes M6 and M7, S2. &Lt; / RTI > In addition, the first primary row address R1 of the first cell array CA1 may be repaired to the first row spare cell S4 via the ninth mux M9. The first to third primary column addresses C1 to C3 of the second cell array CA2 are connected to the first to third column address cells C1 to C3 through the sixth to eighth muxes M6 to M8, S1 to S3). The first and second primary row addresses R1 and R2 of the second cell array CA2 are connected to the first and second row spare cells through the ninth and tenth mips M9 and M10, S4, S5). In addition, the third primary column address C3 of the third cell array CA3 may be repaired to the third column spare cell S3 via the eighth mux M8. In addition, the second primary row address R2 of the third cell array CA3 may be repaired to the second row spare cell S5 via the tenth mux M10. In addition, the first primary column address C1 of the fourth cell array CA4 may be repaired to the first column spare cell S1 through the sixth memory M6. In addition, the first primary row address R1 of the fourth cell array CA4 may be repaired to the first row spare cell S4 via the ninth multiplex M9.

상기 제2 셀 어레이(CA2) 내의 상기 제1 2차 열 어드레스(Ca)는, 상기 제2 셀 어레이(CA2) 내의 제3 먹스(M3), 상기 제2 셀 어레이(CA2) 내의 제2 패드(P2), 상기 제3 셀 어레이(CA3) 내의 제2 관통 전극(TSV2), 상기 제3 셀 어레이(CA3) 내의 제2 노드(N2), 상기 제3 셀 어레이(CA3) 내의 제7 먹스(M7)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다. The first secondary column address Ca in the second cell array CA2 is connected to the third pad M3 in the second cell array CA2 and the second pad M3 in the second cell array CA2 P2), a second penetrating electrode TSV2 in the third cell array CA3, a second node N2 in the third cell array CA3, a seventh mux M7 in the third cell array CA3, ) To the second column spare cell S2 in the third cell array CA3.

상기 제2 셀 어레이(CA2) 내의 상기 제2 2차 열 어드레스(Cb)는, 상기 제2 셀 어레이(CA2) 내의 제2 먹스(M2), 상기 제2 셀 어레이(CA2) 내의 제3 패드(P3), 상기 제3 셀 어레이(CA3) 내의 제3 관통 전극(TSV3), 상기 제3 셀 어레이(CA3) 내의 제1 노드(N1), 상기 제3 셀 어레이(CA3) 내의 제6 먹스(M6)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제1 열 스페어 셀(S1)로 리페어될 수 있다. The second secondary column address Cb in the second cell array CA2 is connected to the second pad M2 in the second cell array CA2 and the third pad M2 in the second cell array CA2 P3 in the third cell array CA3, a third penetrating electrode TSV3 in the third cell array CA3, a first node N1 in the third cell array CA3, a sixth mux 6 in the third cell array CA3, ) To the first column spare cell S1 in the third cell array CA3.

상기 제2 셀 어레이(CA2) 내의 상기 제3 2차 열 어드레스(Cc)는, 상기 제2 셀 어레이(CA2) 내의 제1 먹스(M1), 상기 제2 셀 어레이(CA2) 내의 제4 관통 전극(TSV4), 상기 제1 셀 어레이(CA1) 내의 제4 패드(P4), 상기 제1 셀 어레이(CA1) 내의 제3 노드(N3), 상기 제1 셀 어레이(CA1) 내의 제8 먹스(M8)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제3 열 스페어 셀(S3)로 리페어될 수 있다. The third secondary column address Cc in the second cell array CA2 is connected to the first mux M1 in the second cell array CA2 and the fourth mux electrode CA2 in the second cell array CA2, A fourth pad P4 in the first cell array CA1, a third node N3 in the first cell array CA1, an eighth mux M8 in the first cell array CA1, ) To the third column spare cell S3 in the first cell array CA1.

상기 제2 셀 어레이(CA2) 내의 상기 제1 2차 행 어드레스(Ra)는, 상기 제2 셀 어레이(CA2) 내의 제5 먹스(M5), 상기 제2 셀 어레이(CA2) 내의 제1 패드(P1), 상기 제3 셀 어레이(CA3) 내의 제1 관통 전극(TSV1), 상기 제3 셀 어레이(CA3) 내의 제4 노드(N4), 상기 제3 셀 어레이(CA3) 내의 제9 먹스(M9)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제1 행 스페어 셀(S4)로 리페어될 수 있다. The first secondary row address Ra in the second cell array CA2 is a sum of the fifth mux M5 in the second cell array CA2 and the first pad M5 in the second cell array CA2 P1, the first penetrating electrode TSV1 in the third cell array CA3, the fourth node N4 in the third cell array CA3, the ninth multiplex M9 in the third cell array CA3, ) To the first row spare cell S4 in the third cell array CA3.

상기 제2 셀 어레이(CA2) 내의 상기 제2 2차 행 어드레스(Rb)는, 상기 제2 셀 어레이(CA2) 내의 제4 먹스(M4), 상기 제2 셀 어레이(CA2) 내의 제5 관통 전극(TSV5), 상기 제1 셀 어레이(CA1) 내의 제5 패드(P5), 상기 제1 셀 어레이(CA1) 내의 제5 노드(N5), 상기 제1 셀 어레이(CA1) 내의 제10 먹스(M10)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제2 행 스페어 셀(S5)로 리페어될 수 있다. The second secondary row address Rb in the second cell array CA2 is connected to the fourth mux M4 in the second cell array CA2 and the fifth mux electrode M4 in the second cell array CA2, A fifth pad P5 in the first cell array CA1, a fifth node N5 in the first cell array CA1, a tenth mux 10 in the first cell array CA1, ) To the second row spare cell (S5) in the first cell array (CA1).

상기 제3 셀 어레이(CA3) 내의 상기 제1 1차 열 어드레스(C1)는, 이에 대응하는 제1 열 스페어 셀(S1)이 상기 제2 셀 어레이(CA2) 내의 상기 제2 2차 열 어드레스(Cb)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제1 1차 열 어드레스(C1)는, 상기 제3 셀 어레이(CA3) 내의 제2 먹스(M2), 상기 제3 셀 어레이(CA3) 내의 제3 패드(P3), 상기 제4 셀 어레이(CA4) 내의 제3 관통 전극(TSV3), 상기 제4 셀 어레이(CA4) 내의 제1 노드(N1), 상기 제4 셀 어레이(CA4) 내의 제7 먹스(M7)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다.The first primary column address C1 in the third cell array CA3 is set such that the corresponding first column spare cell S1 is the second secondary column address in the second cell array CA2 Cb), and can be repaired to spare cells of other cell arrays. More specifically, the first primary column address (C1) in the third cell array (CA3) is the same as the first column address in the third cell array (CA3) The third pad P3 in the fourth cell array CA4, the third penetrating electrode TSV3 in the fourth cell array CA4, the first node N1 in the fourth cell array CA4, 7 can be repaired to the second column spare cell S2 in the fourth cell array CA4 via the seventh M7.

상기 제3 셀 어레이(CA3) 내의 상기 제2 1차 열 어드레스(C2)는, 이에 대응하는 제2 열 스페어 셀(S2)이 상기 제2 셀 어레이(CA2) 내의 상기 제1 2차 열 어드레스(Ca)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제2 1차 열 어드레스(C2)는, 상기 제3 셀 어레이(CA3) 내의 제3 먹스(M3), 상기 제3 셀 어레이(CA3) 내의 제2 패드(P2), 상기 제4 셀 어레이(CA4) 내의 제2 관통 전극(TSV2), 상기 제4 셀 어레이(CA4) 내의 제2 노드(N2), 상기 제4 셀 어레이(CA4) 내의 제8 먹스(M8)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제3 열 스페어 셀(S3)로 리페어될 수 있다.The second primary column address (C2) in the third cell array (CA3) is set such that the corresponding second column spare cell (S2) is connected to the first secondary column address Ca), and can be repaired to spare cells of other cell arrays. More specifically, the second primary column address C2 in the third cell array CA3 is the address of the third cell M3 in the third cell array CA3, the third cell array CA3 in the third cell array CA3, The second node N2 in the fourth cell array CA4, the second node N2 in the fourth cell array CA4, the second pad P2, the second penetrating electrode TSV2 in the fourth cell array CA4, 8 to the third column spare cell S3 in the fourth cell array CA4 via the mux M8.

상기 제3 셀 어레이(CA3) 내의 상기 제1 1차 행 어드레스(R1)는, 이에 대응하는 제1 행 스페어 셀(S4)이 상기 제2 셀 어레이(CA2) 내의 상기 제1 2차 행 어드레스(Ra)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제1 1차 행 어드레스(R1)는, 상기 제3 셀 어레이(CA3) 내의 제5 먹스(M5), 상기 제3 셀 어레이(CA3) 내의 제1 패드(P1), 상기 제4 셀 어레이(CA4) 내의 제1 관통 전극(TSV1), 상기 제4 셀 어레이(CA4) 내의 제4 노드(N4), 상기 제4 셀 어레이(CA4) 내의 제10 먹스(M10)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제2 행 스페어 셀(S5)로 리페어될 수 있다.The first primary row address R1 in the third cell array CA3 is set such that the first row spare cell S4 corresponding thereto corresponds to the first secondary row address CA2 in the second cell array CA2 Ra), and can be repaired to spare cells of other cell arrays. More specifically, the first primary row address R1 in the third cell array CA3 is divided into a fifth mux M5 in the third cell array CA3, a third mux cell M3 in the third cell array CA3, The first pad P1, the first penetrating electrode TSV1 in the fourth cell array CA4, the fourth node N4 in the fourth cell array CA4, the first node P4 in the fourth cell array CA4, 10 MUX to the second row spare cell S5 in the fourth cell array CA4.

본 발명의 제7 실시 예에서 설명된 것과 같이, 3개의 스페어 셀이 아래에 배치된 셀 어레이의 불량 셀을 리페어하고, 다른 2개의 스페어 셀이 위에 배치된 셀 어레이의 불량 셀을 리페어하되, 도 15와 다른 구조 및 연결 관계를 가질 수 있다. 이를, 도 17을 참조하여 설명한다. As described in the seventh embodiment of the present invention, three spare cells repair the defective cells of the cell array arranged below and the other two spare cells repair the defective cells of the cell array disposed on the top, 15 < / RTI > This will be described with reference to FIG.

도 17은 본 발명의 실시 예에 따른 3차원 반도체 소자의 리페어 방법의 제9 실시 예를 설명하기 위한 도면이다.17 is a view for explaining a ninth embodiment of a repair method of a three-dimensional semiconductor device according to an embodiment of the present invention.

도 17을 참조하면, 도 16을 참조하여 설명된 것과 같이, 6개의 열 어드레스(1차 열 어드레스 3개, 2차 열 어드레스 3개) 및 4개의 행 어드레스(1차 행 어드레스 2개, 2차 행 어드레스 2개)를 갖되, 연결관계가 다른 제1 내지 제4 셀 어레이들(CA1~CA4)이 제공된다.17, six column addresses (three primary column addresses, three secondary column addresses) and four row addresses (two primary row addresses, two secondary column addresses, The first to fourth cell arrays CA1 to CA4 having different connection relations are provided.

본 발명의 제9 실시 예에 따르면, 상술된 본 발명의 제7 실시 예와 같이, 셀 어레이 내의 불량 셀 3개는 위에 배치된 셀 어레이의 스페어 셀에 의해 리페어되고, 불량 셀 2개는 아래에 배치된 셀 어레이의 스페어 셀에 의해 리페어되되, 도15에 도시된 것과 다른 구조 및 연결관계를 가질 수 있다. 이하, 이를 보다 상세하게 설명한다.According to the ninth embodiment of the present invention, as in the seventh embodiment of the present invention described above, three defective cells in the cell array are repaired by the spare cells of the cell array disposed above, It may be repaired by the spare cell of the arranged cell array, but may have a different structure and connection relationship from that shown in Fig. Hereinafter, this will be described in more detail.

상기 제1 셀 어레이(CA1)의 제1 1차 열 어드레스(C1)는, 제4 먹스(M4)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제1 셀 어레이(CA1)의 제1 1차 행 어드레스(R1)는, 제7 먹스(M7)를 통해, 제1 행 스페어 셀(S4)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 내지 제3 1차 열 어드레스(C1~C3)는, 제4 내지 제6 먹스(M4~M6)를 통해, 제1 내지 제3 열 스페어 셀(S1~S3)로 리페어될 수 있다. 또한, 상기 제2 셀 어레이(CA2)의 제1 1차 행 어드레스(R1)는, 제7 먹스(M7)를 통해, 제1 행 스페어 셀(S4)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제1 및 제2 1차 열 어드레스(C1, C2)는, 제4 및 제5 먹스(M4, M5)를 통해, 제1 및 제2 열 스페어 셀(S1, S2)로 리페어될 수 있다. 또한, 상기 제3 셀 어레이(CA3)의 제1 및 제2 1차 행 어드레스(R1, R2)는, 제7 및 제8 먹스(M7, M8)를 통해, 제1 및 제2 행 스페어 셀(S4, S5)로 리페어될 수 있다. 또한, 상기 제4 셀 어레이(CA4)의 제1 1차 열 어드레스(C1)는, 제4 먹스(M4)를 통해, 제1 열 스페어 셀(S1)로 리페어될 수 있다. 또한, 상기 제4 셀 어레이(CA4)의 제1 및 제2 1차 행 어드레스(R1, R2)는, 제7 및 제8 먹스(M7, M8)를 통해, 제1 및 제2 행 스페어 셀(S4, S5)로 리페어될 수 있다.The first primary column address C1 of the first cell array CA1 may be repaired to the first column spare cell S1 through the fourth mux M4. In addition, the first primary row address R1 of the first cell array CA1 may be repaired to the first row spare cell S4 via the seventh mux M7. The first to third primary column addresses C1 to C3 of the second cell array CA2 are connected to the first to third column spare cells C1 to C3 through the fourth to sixth muxes M4 to M6, S1 to S3). Also, the first primary row address R1 of the second cell array CA2 may be repaired to the first row spare cell S4 via the seventh mux M7. The first and second primary column addresses C1 and C2 of the third cell array CA3 are connected to the first and second column address cells C1 and C2 via the fourth and fifth memory cells M4 and M5, S1, < / RTI > S2). The first and second primary row addresses R1 and R2 of the third cell array CA3 are connected to the first and second row spare cells (M7 and M8) through the seventh and eighth mats M8 and M8, S4, S5). In addition, the first primary column address C1 of the fourth cell array CA4 may be repaired to the first column spare cell S1 through the fourth branch M4. In addition, the first and second primary row addresses R1 and R2 of the fourth cell array CA4 are connected to the first and second row spare cells (M7 and M8) via the seventh and eighth mats M8 and M8, S4, S5).

상기 제2 셀 어레이(CA2) 내의 상기 제1 2차 열 어드레스(Ca)는, 상기 제2 셀 어레이(CA2) 내의 제2 먹스(M2), 상기 제2 셀 어레이(CA2) 내의 제2 패드(P2), 상기 제3 셀 어레이(CA3) 내의 제2 관통 전극(TSV2), 상기 제3 셀 어레이(CA3) 내의 제3 노드(N3), 상기 제3 셀 어레이(CA3) 내의 제6 먹스(M6)를 경유하여, 상기 제3 셀 어레이(CA3) 내의 제3 열 스페어 셀(S3)로 리페어될 수 있다. The first secondary column address Ca in the second cell array CA2 is connected to the second pad M2 in the second cell array CA2 and the second pad M2 in the second cell array CA2. P2, the second penetrating electrode TSV2 in the third cell array CA3, the third node N3 in the third cell array CA3, the sixth mux 6 in the third cell array CA3, ) To the third column spare cell S3 in the third cell array CA3.

상기 제2 셀 어레이(CA2) 내의 상기 제2 2차 열 어드레스(Cb)는, 상기 제2 셀 어레이(CA2) 내의 제1 먹스(M1), 상기 제2 셀 어레이(CA2) 내의 제4 관통 전극(TSV4), 상기 제1 셀 어레이(CA1) 내의 제4 패드(P4), 상기 제1 셀 어레이(CA1) 내의 제4 노드(N4), 상기 제1 셀 어레이(CA1) 내의 제5 먹스(M5)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제2 열 스페어 셀(S2)로 리페어될 수 있다. The second secondary column address Cb in the second cell array CA2 is connected to the first mux M1 in the second cell array CA2 and the fourth mux electrode CA2 in the second cell array CA2, A fourth pad P4 in the first cell array CA1, a fourth node N4 in the first cell array CA1, a fifth pad M4 in the first cell array CA1, ) To the second column spare cell S2 in the first cell array CA1.

상기 제3 셀 어레이(CA3) 내의 상기 제1 2차 행 어드레스(Ra)는, 상기 제3 셀 어레이(CA3) 내의 제3 먹스(M3), 상기 제3 셀 어레이(CA3) 내의 제5 관통 전극(TSV5), 상기 제2 셀 어레이(CA2) 내의 제5 패드(P5), 상기 제2 셀 어레이(CA2) 내의 제7 노드(N7), 상기 제2 셀 어레이(CA2) 내의 제8 먹스(M8)를 경유하여, 상기 제2 셀 어레이(CA2) 내의 제2 행 스페어 셀(S5)로 리페어될 수 있다. The first secondary row address Ra in the third cell array CA3 is connected to the third mux M3 in the third cell array CA3 and the fifth through hole M3 in the third cell array CA3, The fifth pad P5 in the second cell array CA2, the seventh node N7 in the second cell array CA2, the eighth mux M8 in the second cell array CA2, ) To the second row spare cell S5 in the second cell array CA2.

상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)는, 이에 대응하는 제2 행 스페어 셀(S5)이 상기 제3 셀 어레이(CA3) 내의 상기 제1 2차 행 어드레스(Ra)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제2 셀 어레이(CA2) 내의 상기 제2 1차 행 어드레스(R2)는, 상기 제2 셀 어레이(CA2) 내의 제3 먹스(M3), 상기 제2 셀 어레이(CA2) 내의 제5 관통The second primary row address R2 in the second cell array CA2 is set so that the corresponding second row spare cell S5 is connected to the first secondary row address CA3 in the third cell array CA3 Ra), and can be repaired to spare cells of other cell arrays. More specifically, the second primary row address R2 in the second cell array CA2 is the sum of the third mux M3 in the second cell array CA2, the second cell array CA2 in the second cell array CA2, Fifth through

전극(TSV5), 상기 제1 셀 어레이(CA1) 내의 제5 패드(P5), 상기 제1 셀 어레이(CA1) 내의 제7 노드(N7), 상기 제1 셀 어레이(CA1) 내의 제8 먹스(M8)를 경유하여, 상기 제1 셀 어레이(CA1) 내의 제2 행 스페어 셀(S5)로 리페어될 수 있다.The fifth pad P5 in the first cell array CA1, the seventh node N7 in the first cell array CA1 and the eighth mux in the first cell array CA1, M8 in the first cell array CA1 to the second row spare cell S5 in the first cell array CA1.

상기 제3 셀 어레이(CA3) 내의 상기 제3 1차 열 어드레스(C3)는, 이에 대응하는 제3 열 스페어 셀(S3)이 상기 제2 셀 어레이(CA2) 내의 상기 제1 2차 열 어드레스(Ca)의 리페어에 사용되어, 다른 셀 어레이의 스페어 셀로 리페어될 수 있다. 보다 구체적으로, 상기 제3 셀 어레이(CA3) 내의 상기 제3 1차 열 어드레스(C3)는, 상기 제3 셀 어레이(CA3) 내의 제2 먹스(M2), 상기 제3 셀 어레이(CA3) 내의 제2 패드(P2), 상기 제4 셀 어레이(CA4) 내의 제2 관통 전극(TSV2), 상기 제4 셀 어레이(CA4) 내의 제3 노드(N3), 상기 제4 셀 어레이(CA4) 내의 제6 먹스(M6)를 경유하여, 상기 제4 셀 어레이(CA4) 내의 제3 열 스페어 셀(S3)로 리페어될 수 있다.The third primary column address (C3) in the third cell array (CA3) is set such that the corresponding third column spare cell (S3) is connected to the first secondary column address in the second cell array (CA2) Ca), and can be repaired to spare cells of other cell arrays. More specifically, the third primary column address (C3) in the third cell array (CA3) is connected to the second cell array (CA3) in the second cell array (CA3) The second pads P2, the second penetrating electrode TSV2 in the fourth cell array CA4, the third node N3 in the fourth cell array CA4, and the third node N3 in the fourth cell array CA4. 6 may be repaired to the third column spare cell S3 in the fourth cell array CA4 via the sixth mux M6.

도 18은 본 발명의 기술적 사상에 기초한 리페어 가능한 3차원 반도체 소자를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다. 18 is a block diagram briefly showing an example of an electronic system including a repairable three-dimensional semiconductor element based on the technical idea of the present invention.

도 18을 참조하면, 본 발명의 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.Referring to Figure 18, an electronic system 1100 according to an embodiment of the present invention includes a controller 1110, an input / output device 1120, a memory device 1130, an interface 1140, 1150, bus). The controller 1110, the input / output device 1120, the storage device 1130, and / or the interface 1140 may be coupled to each other via the bus 1150. The bus 1150 corresponds to a path through which data is moved.

상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 일 실시 예에 따르면, 상기 기억 장치(1130)는 상술된 본 발명의 실시 예들에 따른 리페어 가능한 3차원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. The controller 1110 may include at least one of a microprocessor, a digital signal process, a microcontroller, and logic elements capable of performing similar functions. The input / output device 1120 may include a keypad, a keyboard, a display device, and the like. The storage device 1130 may store data and / or instructions and the like. According to one embodiment, the storage device 1130 may include at least one of the repairable three-dimensional semiconductor devices according to the embodiments of the present invention described above. Further, the storage device 1130 may further include other types of semiconductor memory devices (ex, a DRAM device and / or an SRAM device, etc.).

상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램및/또는 에스램등을 더 포함할 수도 있다.The interface 1140 may perform functions to transmit data to or receive data from the communication network. The interface 1140 may be in wired or wireless form. For example, the interface 1140 may include an antenna or a wired or wireless transceiver. Although not shown, the electronic system 1100 is an operation memory for improving the operation of the controller 1110, and may further include a high-speed DRAM and / or an esram.

상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.The electronic system 1100 may be a personal digital assistant (PDA) portable computer, a web tablet, a wireless phone, a mobile phone, a digital music player a digital music player, a memory card, or any electronic device capable of transmitting and / or receiving information in a wireless environment.

도 19는 본 발명의 기술적 사상에 기초한 리페어 가능한 리페어 가능한 3차원 반도체 소자를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.19 is a block diagram schematically showing an example of a memory card including a repairable repairable three-dimensional semiconductor device based on the technical idea of the present invention.

도 19를 참조하면, 본 발명의 일 실시 예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억장치(1210)는 상술된 리페어 가능한 3차원 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(ex, 디램 장치 및/또는 에스램 장치등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.Referring to FIG. 19, a memory card 1200 according to an embodiment of the present invention includes a memory device 1210. The memory device 1210 may include at least one of the above-described repairable three-dimensional semiconductor elements. Further, the storage device 1210 may further include other types of semiconductor memory devices (ex, a DRAM device and / or an SRAM device, etc.). The memory card 1200 may include a memory controller 1220 that controls the exchange of data between the host and the storage device 1210.

상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. The memory controller 1220 may include a flushing unit 1222 that controls the overall operation of the memory card. In addition, the memory controller 1220 may include an SRAM 1221, which is used as an operation memory of the processing unit 1222. In addition, the memory controller 1220 may further include a host interface 1223 and a memory interface 1225.

상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. The host interface 1223 may include a data exchange protocol between the memory card 1200 and a host. The memory interface 1225 can connect the memory controller 1220 and the storage device 1210. Further, the memory controller 1220 may further include an error correction block 1224 (Ecc).

상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.The error correction block 1224 can detect and correct errors in data read from the storage device 1210. [ Although not shown, the memory card 1200 may further include a ROM device for storing code data for interfacing with a host. The memory card 1200 may be used as a portable data storage card. Alternatively, the memory card 1200 may be implemented as a solid state disk (SSD) capable of replacing a hard disk of a computer system.

이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the scope of the present invention is not limited to the disclosed exemplary embodiments. It will also be appreciated that many modifications and variations will be apparent to those skilled in the art without departing from the scope of the invention.

CA1~CA4: 셀 어레이
TSV: 관통 전극
M1~M12: 먹스
C1~C3: 1차 열 어드레스
R1~R3: 1차 행 어드레스
Ca~Cc: 2차 열 어드레스
Ra~Rc: 2차 행 어드레스
N1~N7: 노드
P1~P6: 패드
S1~S6: 스페어 셀CA1 to CA4: cell array
TSV: penetrating electrode
M1 ~ M12: Mux
C1 to C3: Primary column address
R1 to R3: Primary row address
Ca to Cc: Secondary column address
Ra to Rc: Secondary row address
N1 to N7: node
P1 to P6: Pads
S1 to S6: Spare cells

Claims

제1 셀 어레이(cell array), 상기 제1 셀 어레이 상의 제2 셀 어레이, 상기 제2 셀 어레이 상의 제3 셀 어레이, 및 상기 제1 내지 제3 셀 어레이를 전기적으로 연결하는 관통 전극을 포함하는 반도체 소자에 있어서,
상기 제2 셀 어레이의 불량 셀의 어드레스를 1차 어드레스(primary address) 및 2차 어드레스(secondary address)로 구분하는 단계; 및
상기 제2 셀 어레이의 상기 불량 셀의 어드레스가 상기 1차 어드레스인 경우, 상기 불량 셀은 상기 제2 셀 어레이 내의 제2 스페어 셀(spare cell)로 리페어되고, 상기 불량 셀의 어드레스가 상기 2차 어드레스인 경우, 상기 불량 셀은 상기 관통 전극을 통해 상기 제2 셀 어레이와 인접한 상기 제1 셀 어레이 내의 제1 스페어 셀 또는 제3 셀 어레이 내의 제3 스페어 셀에 의해서만 리페어되는 단계를 포함하되,
상기 제2 셀 어레이 내에 상기 불량 셀의 개수가 상기 제2 스페어 셀의 개수보다 많은 경우, 상기 불량 셀 중에서 상기 1차 어드레스를 할당받은 것의 개수가, 상기 제2 스페어 셀의 개수보다 적어, 상기 제2 셀 어레이 내에 여분의 상기 제2 스페어 셀이 제공되는 것을 포함하는 3차원 반도체 소자의 리페어 방법.
A first cell array, a second cell array on the first cell array, a third cell array on the second cell array, and a through electrode electrically connecting the first through third cell arrays, In a semiconductor device,
Dividing an address of a defective cell of the second cell array into a primary address and a secondary address; And
When the address of the defective cell in the second cell array is the primary address, the defective cell is repaired to a second spare cell in the second cell array, and the address of the defective cell is the second The defective cell is repaired only by the first spare cell in the first cell array or the third spare cell in the third cell array adjacent to the second cell array through the penetrating electrode,
When the number of defective cells in the second cell array is larger than the number of the second spare cells, the number of the defective cells allocated to the primary address is smaller than the number of the second spare cells, Wherein a redundant second spare cell is provided in a two-cell array.

제1 항에 있어서,
상기 1차 어드레스는 1차 행 어드레스(primary row address) 및 1차 열 어드레스(primary column address)로 구분되고, 상기 2차 어드레스는 2차 행 어드레스(secondary row address) 및 2차 열 어드레스(secondary column address)로 구분되고,
상기 제2 스페어 셀은, 제1 행 스페어 셀 및 제1 열 스페어 셀로 구분되고,
상기 1차 행 어드레스의 개수와 상기 제1 행 스페어 셀의 개수는 서로 동일하고, 상기 1차 열 어드레스의 개수와 상기 제1 열 스페어 셀의 개수는 서로 동일한 3차원 반도체 소자의 리페어 방법.
The method according to claim 1,
The primary address is divided into a primary row address and a primary column address and the secondary address is divided into a secondary row address and a secondary column address, address,
The second spare cell is divided into a first row spare cell and a first column spare cell,
Wherein the number of the primary row addresses and the number of the first row spare cells are equal to each other, and the number of the primary column addresses and the number of the first column spare cells are equal to each other.

삭제delete

제1 셀 어레이(cell array);
상기 제1 셀 어레이 상의 제2 셀 어레이;
상기 제2 셀 어레이 상의 제3 셀 어레이; 및
상기 제1 내지 제3 셀 어레이를 전기적으로 연결하는 관통 전극을 포함하고,
상기 제2 셀 어레이의 불량 셀은, 상기 제2 셀 어레이 내의 제2 스페어 셀에 의해 리페어 되거나, 상기 관통 전극을 통해, 상기 제2 셀 어레이와 인접한 상기 제1 셀 어레이 내의 제1 스페어 셀, 또는 제3 셀 어레이 내의 제3 스페어 셀에 의해서만 리페어되고,
상기 제2 셀 어레이 내에 상기 불량 셀의 개수가 상기 제2 스페어 셀의 개수보다 많은 경우, 상기 불량 셀 중에서 상기 제2 스페어 셀에 의해 리페어되는 불량 셀의 개수가, 상기 제2 스페어 셀의 개수보다 적어, 상기 제2 셀 어레이 내에 여분의 상기 제2 스페어 셀이 제공되는 것을 포함하는 리페어 가능한 반도체 소자.
A first cell array;
A second cell array on the first cell array;
A third cell array on the second cell array; And
And a through electrode electrically connecting the first through third cell arrays,
Wherein the defective cell of the second cell array is repaired by a second spare cell in the second cell array or through the penetrating electrode to a first spare cell in the first cell array adjacent to the second cell array, Only the third spare cell in the third cell array is repaired,
When the number of defective cells in the second cell array is larger than the number of the second spare cells, the number of defective cells to be repaired by the second spare cell out of the defective cells is larger than the number of the second spare cells And a redundant second spare cell is provided in the second cell array.

제4 항에 있어서,
상기 불량 셀 중에서, 상기 제2 스페어 셀에 의해 리페어되는 불량 셀은 1차 어드레스를 갖고,
상기 불량 셀 중에서, 상기 제1 스페어 셀 또는 제3 스페어 셀에 의해 리페어되는 불량 셀은 2차 어드레스를 갖는 것을 포함하는 리페어 가능한 반도체 소자.
5. The method of claim 4,
Out of the defective cells, the defective cells repaired by the second spare cell have a primary address,
And a defective cell which is repaired by the first spare cell or the third spare cell among the defective cells has a secondary address.

삭제delete