KR101800892B1 - Thin film transistor array substrate - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하며, 구리를 포함하는 게이트 전극, 상기 게이트 전극 상에 위치하는 유기 절연막, 상기 게이트 절연막 상에 위치하는 반도체층, 상기 반도체층과 연결된 소스 전극 및 드레인 전극 및 상기 소스 전극 및 드레인 전극 상에 위치하는 패시베이션막;을 포함하며, 상기 게이트 전극을 덮으며, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하는 배리어층을 포함할 수 있다.According to an aspect of the present invention, there is provided a thin film transistor array substrate comprising a substrate, a gate electrode disposed on the substrate, the gate electrode including copper, an organic insulating film disposed on the gate electrode, a semiconductor layer disposed on the gate insulating film, A source electrode and a drain electrode connected to the semiconductor layer, and a passivation film disposed on the source electrode and the drain electrode, the barrier layer covering the gate electrode and including at least one of an amine group and a carboxylic acid group, .
Description
본 발명은 박막트랜지스터 어레이 기판에 관한 것으로, 보다 자세하게는 구리로 이루어진 배선 상에 배리어층을 형성하여, 구리 배선과 유기 절연막의 접착력을 향상시키고, 구리 배선의 내구성을 확보할 수 있는 박막트랜지스터 어레이 기판에 관한 것이다.
The present invention relates to a thin film transistor array substrate, and more particularly, to a thin film transistor array substrate in which a barrier layer is formed on a wiring made of copper to improve adhesion between a copper wiring and an organic insulating film, .
일반적으로 액정표시장치는 액정의 광학적 이방성과 분극성질을 이용하여 구동된다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다. Generally, a liquid crystal display device is driven by using optical anisotropy and polarization properties of a liquid crystal. Since the structure of the liquid crystal is narrow and long, it has a directionality in the arrangement of molecules, and the direction of the molecular arrangement can be controlled by artificially applying an electric field to the liquid crystal. The molecular arrangement is changed, and light is refracted in the direction of molecular arrangement of the liquid crystal due to optical anisotropy, so that image information can be expressed.
현재는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소 전극이 행렬방식으로 배열된 능동행렬 액정표시장치(AM-LCD : Active Matrix LCD 이하, 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다. 상기 액정표시장치는 공통 전극이 형성된 컬러필터 기판과 화소 전극이 형성된 어레이 기판과, 상기 두 기판 사이에 개재된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통 전극과 화소 전극이 상하로 걸리는 전기장에 의해 액정을 구동하는 방식으로 투과율과 개구율 등의 특성이 우수하다. 그러나, 상하로 걸리는 전기장에 의한 액정구동은 시야각 특성이 우수하지 못한 단점을 가지고 있다. 따라서, 상기의 단점을 극복하기 위해 시야각 특성이 우수한 횡전계형 액정표시장치가 제안되었다.Currently, an active matrix liquid crystal display (AM-LCD: hereinafter referred to as a liquid crystal display) in which a thin film transistor and a pixel electrode connected to the thin film transistor are arranged in a matrix manner has excellent resolution and video realization capability It is attracting attention. The liquid crystal display device includes a color filter substrate on which a common electrode is formed, an array substrate on which pixel electrodes are formed, and a liquid crystal interposed between the two substrates. In such a liquid crystal display device, The liquid crystal is driven to have excellent properties such as transmittance and aperture ratio. However, liquid crystal driving by an electric field that is applied up and down has a drawback that the viewing angle characteristic is not excellent. Therefore, a transverse electric field type liquid crystal display device having excellent viewing angle characteristics has been proposed to overcome the above disadvantages.
도 1a는 종래 횡전계형 액정표시장치의 박막트랜지스터 어레이 기판을 나타낸 단면도이고, 도 1b는 도 1a의 A 영역을 확대한 도면이다.1A is a cross-sectional view of a conventional thin film transistor array substrate of a transverse electric field type liquid crystal display device, and FIG. 1B is an enlarged view of a region A of FIG. 1A.
도 1a를 참조하면, 기판(5) 상에 게이트 전극(10)과 게이트 절연막(15)이 형성되고, 반도체층(20)이 게이트 전극(10) 상에 형성된다. 반도체층(20)에는 소스 전극(25a)과 드레인 전극(25b)이 접속되어 스위칭 박막트랜지스터가 구성된다. 드레인 전극(25b)과 전기적으로 연결되는 화소 전극(41)이 형성되고, 소자를 보호하는 패시베이션막(30)이 형성된다. 그리고, 공통 배선(미도시)과 연결된 공통 전극(42)이 상기 화소 전극(41)과 교번하여 형성된다.1A, a
상기 패시베이션막(30)은 SiNx 또는 SiOx와 같은 무기물로 주로 형성되고 있으나, 무기물의 경우 증착 장비가 고가이고 투과율이 유기물보다는 낮은 문제점이 있다. 이러한 무기물의 단점을 극복하기 위해 유기물로 이루어진 유기 절연막이 제안되었다. 그러나, 유기 절연막은 투과율이 우수하고 형성공정이 간소한 이점이 있지만, 소스 전극, 드레인 전극 또는 게이트 전극이 구리(Cu)로 이루어진 구리 배선의 경우, 구리가 유기 절연막으로 확산되는 문제점이 있다. The
따라서, 유기 절연막과 구리 배선 간의 접착력이 저하되고 구리 배선의 내구성이 저하되는 문제점이 있다.
Accordingly, there is a problem that the adhesive force between the organic insulating film and the copper wiring is lowered and the durability of the copper wiring is lowered.
본 발명은 구리로 이루어진 배선 상에 배리어층을 형성하여, 구리 배선과 유기 절연막의 접착력을 향상시키고, 구리 배선의 내구성을 확보할 수 있는 박막트랜지스터 어레이 기판을 제공한다.
The present invention provides a thin film transistor array substrate in which a barrier layer is formed on a wiring made of copper to improve the adhesion between the copper wiring and the organic insulating film and to secure the durability of the copper wiring.
상기한 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하며, 구리를 포함하는 게이트 전극, 상기 게이트 전극 상에 위치하는 유기 절연막, 상기 게이트 절연막 상에 위치하는 반도체층, 상기 반도체층과 연결된 소스 전극 및 드레인 전극 및 상기 소스 전극 및 드레인 전극 상에 위치하는 패시베이션막;을 포함하며, 상기 게이트 전극을 덮으며, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하는 배리어층을 포함할 수 있다.According to an aspect of the present invention, there is provided a thin film transistor array substrate including a substrate, a gate electrode including copper, an organic insulating film disposed on the gate electrode, A source electrode and a drain electrode connected to the semiconductor layer, and a passivation film disposed on the source electrode and the drain electrode, wherein the passivation film covers the gate electrode, and the amine group and the carboxylic acid group And may include one or more barrier layers.
상기 배리어층은 실록산 그룹 또는 아크릴 그룹을 더 포함할 수 있다.The barrier layer may further include a siloxane group or an acrylic group.
상기 배리어층은 상기 게이트 전극과 연결된 게이트 배선을 더 덮을 수 있다.The barrier layer may further cover a gate wiring connected to the gate electrode.
상기 배리어층은 SAM(Self Assembly Monolayer)일 수 있다.The barrier layer may be a self assembly monolayer (SAM).
또한, 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 게이트 절연막, 상기 게이트 절연막 상에 위치하는 반도체층, 상기 반도체층과 연결되며, 구리를 포함하는 소스 전극 및 드레인 전극 및 상기 소스 전극 및 드레인 전극 상에 위치하는 유기 절연막을 포함하며, 상기 소스 전극 및 드레인 전극을 덮으며, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하는 배리어층을 포함할 수 있다.The thin film transistor array substrate according to an embodiment of the present invention includes a substrate, a gate electrode positioned on the substrate, a gate insulating film located on the gate electrode, a semiconductor layer located on the gate insulating film, And an organic insulating film disposed on the source electrode and the drain electrode, the source electrode and the drain electrode including copper, and covering at least one of the amine group and the carboxylic acid group The barrier layer may comprise a barrier layer.
상기 배리어층은 실록산 그룹 또는 아크릴 그룹을 더 포함할 수 있다.The barrier layer may further include a siloxane group or an acrylic group.
상기 배리어층은 상기 소스 전극과 연결된 소스 배선을 더 덮을 수 있다.The barrier layer may further cover a source wiring connected to the source electrode.
상기 배리어층은 SAM(Self Assembly Monolayer)일 수 있다.The barrier layer may be a self assembly monolayer (SAM).
또한, 본 발명의 일 실시 예에 따른 박막트랜지스터 어레이 기판은 기판, 상기 기판 상에 위치하는 게이트 전극, 상기 게이트 전극 상에 위치하는 제 1 유기 절연막, 상기 게이트 절연막 상에 위치하는 반도체층, 상기 반도체층과 연결되며, 소스 전극 및 드레인 전극 및 상기 소스 전극 및 드레인 전극 상에 위치하는 제 2 유기 절연막을 포함하며, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 구리를 포함하고, 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극을 덮으며, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하는 배리어층을 포함할 수 있다.The thin film transistor array substrate according to an embodiment of the present invention includes a substrate, a gate electrode positioned on the substrate, a first organic insulating film located on the gate electrode, a semiconductor layer located on the gate insulating film, Wherein the gate electrode, the source electrode, and the drain electrode comprise copper, and the gate electrode, the source electrode, and the drain electrode are connected to the gate electrode, the source electrode, and the drain electrode, And a barrier layer covering at least the source electrode and the drain electrode, the barrier layer including at least one of an amine group and a carboxylic acid group.
상기 배리어층은 상기 게이트 전극과 연결된 게이트 배선 및 상기 소스 전극과 연결된 소스 배선을 더 덮을 수 있다.
The barrier layer may further cover a gate wiring connected to the gate electrode and a source wiring connected to the source electrode.
본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 구리 배선 상에 유기 절연막이 형성될 경우, 구리 배선 상에 배리어층을 형성함으로써, 구리의 확산을 방지하여 구리 배선의 내구성을 향상시키고, 구리와 유기 절연막의 접착력을 향상시킬 수 있는 이점이 있다.
The thin film transistor array substrate according to the embodiment of the present invention prevents the diffusion of copper by improving the durability of the copper wiring by forming the barrier layer on the copper wiring when the organic insulating film is formed on the copper wiring, There is an advantage that the adhesion of the insulating film can be improved.
도 1a는 종래 횡전계형 액정표시장치의 박막트랜지스터 어레이 기판을 나타낸 단면도이고, 도 1b는 도 1a의 A 영역을 확대한 도면.
도 2는 본 발명의 횡전계형 액정표시장치를 나타낸 평면도.
도 3은 도 2의 I-I'에 따라 절취된 단면도.
도 4는 본 발명의 제 1 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면.
도 5는 배리어층과 구리와의 화학적 결합을 나타낸 도면.
도 6은 본 발명의 제 2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면.
도 7은 본 발명의 제 3 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면.
도 8a는 본 발명의 실시예에 따라 제작된 샘플의 유기 절연막을 SIMS 측정하여 나타난 그래프이고, 도 8b는 본 발명의 비교예에 따라 제작된 샘플의 유기 절연막을 SIMS 측정하여 나타난 그래프이며, 도 8c는 본 발명의 비교예에 따라 제작된 샘플의 SEM 사진을 나타낸 도면.
도 9a는 본 발명의 실시예에 따라 제작된 샘플을 필-오프 테스트한 사진을 나타낸 도면이고, 도 9b는 본 발명의 비교예에 따라 제작된 샘플을 필-오프 테스트한 사진을 나타낸 도면.FIG. 1A is a cross-sectional view showing a thin film transistor array substrate of a conventional lateral electric field type liquid crystal display device, and FIG. 1B is an enlarged view of a region A in FIG. 1A.
2 is a plan view of a transverse electric field type liquid crystal display device of the present invention.
3 is a cross-sectional view taken along line I-I 'of FIG. 2;
4 is a view illustrating a thin film transistor array substrate according to a first embodiment of the present invention.
5 shows the chemical bonding between the barrier layer and copper.
6 is a view showing a thin film transistor array substrate according to a second embodiment of the present invention.
7 is a view showing a thin film transistor array substrate according to a third embodiment of the present invention.
8A is a graph obtained by SIMS measurement of an organic insulating film of a sample manufactured according to an embodiment of the present invention, FIG. 8B is a graph obtained by SIMS measurement of an organic insulating film of a sample manufactured according to a comparative example of the present invention, and FIG. 8C Is a SEM photograph of a sample prepared according to a comparative example of the present invention.
FIG. 9A is a photograph showing peel-off test of a sample manufactured according to an embodiment of the present invention, and FIG. 9B is a photograph showing peel-off test of a sample manufactured according to a comparative example of the present invention. FIG.
이하, 첨부한 도면을 참조하여 본 발명의 일 실시 예들을 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 횡전계형 액정표시장치를 나타낸 평면도이고, 도 3은 도 2의 I-I'에 따라 절취된 단면도이다. 하기에서는 횡전계형 액정표시장치를 예로 들어 본 발명의 박막트랜지스터 어레이 기판에 대해 설명하기로 한다.FIG. 2 is a plan view of a transverse electric field type liquid crystal display device of the present invention, and FIG. 3 is a sectional view taken along line I-I 'of FIG. Hereinafter, the thin film transistor array substrate of the present invention will be described by taking a lateral electric field type liquid crystal display device as an example.
도 2를 참조하면, 기판(미도시) 상에 일 방향으로 연장되며 배열된 게이트 라인(103)이 위치하고, 상기 게이트 라인(103)과 교차하여 서브픽셀(P)을 정의하는 데이터 라인(107)이 위치한다. 그리고, 데이터 라인(107)과 교차하며, 게이트 라인(103)과 나란한 공통 라인(109)이 위치한다. 상기 게이트 라인(103), 데이터 라인(107) 및 공통 라인(109)의 교차에 의해 서브픽셀(P)이 정의된다.2, a
서브픽셀(P)에는 게이트 라인(103)으로부터 연장된 게이트 전극(104), 게이트 절연막(미도시), 반도체층(미도시), 데이터 라인(107)에 전기적으로 연결된 소스 전극(117), 상기 소스 전극(117)과 이격된 드레인 전극(119)으로 구성된 박막 트랜지스터(TFT)가 위치한다. A
본 도면에서 상기 박막 트랜지스터(TFT)는 채널을 이루는 영역이 'I'형태를 이루는 것을 예로 도시하였지만, 이에 한정되지 않으며, 'U'형태로도 이루어질 수 있다. 또한, 상기 박막 트랜지스터(TFT)는 게이트 라인(103)으로부터 서브픽셀(P)로 돌출된 것으로 도시하였지만, 이에 한정되지 않으며, 게이트 전극(103)이 게이트 라인(103) 그 자체로써 이루어질 수도 있다.In this figure, the channel region of the thin film transistor (TFT) is formed in an 'I' shape, but the present invention is not limited thereto. The thin film transistor TFT is shown protruding from the
서브픽셀(P) 내부에서 분기된 공통 전극(123)이 공통 라인(109)과 콘택홀(CH1)을 통해 연결된다. 그리고, 상기 분기된 공통 전극(123)에 대응하여 상기 공통 전극(123)과 교번하는 화소 전극(135)이 위치한다. 여기서, 화소 전극(135)은 박막 트랜지스터(TFT)의 드레인 전극(119)과 연결된다. The
이하, 전술한 본 발명의 횡전계형 액정표시장치의 평면 구조에 따른 단면 구조에 대해 설명하기로 한다. Hereinafter, the cross-sectional structure according to the plane structure of the above-described transverse electric field type liquid crystal display device of the present invention will be described.
도 3을 참조하면, 기판(101) 상에 일 방향으로 배열된 게이트 라인(미도시)으로부터 연장된 게이트 전극(104)이 위치한다. 게이트 전극(104) 상에 게이트 전극(104)을 절연시키는 게이트 절연막(106)이 위치하고, 게이트 절연막(106) 상에 상기 게이트 전극(104)과 대응되는 영역에 반도체층(115)이 위치한다. 반도체층(115)의 양측 단부에는 소스 전극(117)과 드레인 전극(119)이 각각 위치하여, 게이트 전극(104), 반도체층(115), 소스 전극(117) 및 드레인 전극(119)을 포함하는 박막 트랜지스터(TFT)를 구성한다.Referring to FIG. 3, a
상기 게이트 절연막(106) 상에 상기 드레인 전극(119)과 전기적으로 연결되는 화소 전극(135)이 위치하고, 소스 전극(117), 드레인 전극(119) 및 화소 전극(135)을 덮는 유기절연막(125)이 위치한다. 상기 유기절연막(125) 상에 공통 라인(미도시)과 전기적으로 연결되며, 화소 전극(135)과 교번하여 배치되는 공통 전극(123)이 위치하여, 본 발명의 박막트랜지스터 어레이 기판을 구성한다.A
그리고, 기판(101)에 대향하는 컬러필터 기판(140)이 위치한다. 컬러필터 기판(140)은 하면에 R, G, B 컬러필터(144)가 위치하고, 컬러필터(144)들 사이에 블랙 매트릭스(142)가 위치한다. 그리고, 컬러필터(144) 상에 오버코트층(145)이 위치하고, 컬러필터 기판(140)의 상부에는 정전기를 방지하기 위한 배면ITO(160)가 위치하여 컬러필터 기판(140)을 구성한다. 그리고, 기판(101)과 컬러필터 기판(140) 사이에 액정층(150)이 개재되어 횡전계형 액정표시장치를 구성한다.Then, the
한편, 본 발명의 박막트랜지스터 어레이 기판은 구리로 이루어진 금속 전극 및 배선 상에 배리어층을 더 포함할 수 있다. 이하, 본 발명의 제 1 실시 예에 따른 박막트랜지스터 어레이 기판에 대해 설명하면 다음과 같다. Meanwhile, the thin film transistor array substrate of the present invention may further include a barrier layer on the metal electrode and the wiring made of copper. Hereinafter, a thin film transistor array substrate according to a first embodiment of the present invention will be described.
도 4는 본 발명의 제 1 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면으로, 도 2의 Ⅱ-Ⅱ'에 따라 절취된 단면도이고, 도 5는 배리어층과 구리와의 화학적 결합을 나타낸 도면이다.4 is a cross-sectional view taken along line II-II 'of FIG. 2, and FIG. 5 is a view showing chemical bonding between a barrier layer and copper according to a first embodiment of the present invention .
도 4를 참조하면, 본 발명의 제 1 실시 예에 따른 박막트랜지스터 어레이 기판(200)은 기판(201) 상에 게이트 전극(204)과, 게이트 배선인 게이트 라인(203) 및 공통 라인(미도시)이 위치한다. 게이트 라인(203)과 게이트 전극(204)은 저저항의 특성을 갖는 구리(Cu) 또는 구리를 포함하는 합금으로 이루어진다. 4, the thin film
상게 게이트 라인(203)과 게이트 전극(204) 상에 이들을 절연시키는 유기 절연막(206)이 위치한다. 유기 절연막(206)은 아크릴 수지, 폴리이미드 수지 등의 유기물로 이루어진 절연막으로 공정이 간소화하고 투과율이 우수한 물질이다.An organic insulating
본 발명의 제 1 실시 예에서는 게이트 라인(203) 및 게이트 전극(204)을 덮는 배리어층(210)이 위치한다. 배리어층(210)은 구리로 이루어진 게이트 라인(203) 및 게이트 전극(204)으로부터 유기 절연막(206)으로 구리가 확산되는 것을 방지하는 역할을 하는 것으로, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하는 고분자 화합물로 이루어진다. 또한, 배리어층(210)은 1 내지 100nm의 두께로 이루어질 수 있다. In the first embodiment of the present invention, the
배리어층(210)은 SAM(Self assembly monolayer)으로 구리 표면에 아민 그룹 또는 카르복실산 그룹의 고분자 화합물을 사용하여, 딥 코팅(Dip coating), 스핀코팅(Spin coating), 스프레이 코팅(Spray coating), 프린팅 (Printing 등의 모든 용액 공정을 이용하여 형성할 수 있다. 특히, 배리어층(210)은 전자가 풍부한 아민(-NH) 그룹 또는 카르복실산(-C-OH) 그룹을 포함하고 있어 구리와 화학적 결합을 손쉽게 형성할 수 있다. 즉, 도 5의 (a) 및 (b)에 도시된 바와 같이, 아민 그룹과 카르복실산 그룹을 포함하는 고분자 화합물이 구리와 결합하게 된다.The
이러한 배리어층(210)은 전자가 매우 풍부한 친핵성(nucleophilic)을 가지고 있어 전이금속의 특성을 지닌 구리의 경우 전자를 매우 잘 받아들이므로, 고분자-구리의 화학흡착(chemisorption) 형태의 결합(binding)을 형성하여, 구리로 이루어진 게이트 라인(203) 및 게이트 전극(204)과의 접착력을 향상시킬 수 있다. Since the
이에 따라, 도 5의 (c)에 도시된 바와 같이, 구리가 배리어층(210)으로 확산될 경우, 전자를 잘 받아들이는 구리의 특성에 따라 전자가 풍부한 고분자와의 킬레이트 결합으로 인해 트랩되는 효과를 나타내게 되고, 그 결과 트랩된 구리가 시드(seed)로 작용하여 추가로 확산되는 구리와의 결합을 통해 구리 확산을 방지하게 된다. 여기서, 도 5의 (c)에 도시된 R은 실록산 그룹 또는 아크릴 그룹일 수 있으며, 배리어층(210)은 실록산 그룹 또는 아크릴 그룹을 더 포함할 수 있다.Accordingly, when copper is diffused into the
한편, 상기 유기 절연막(206) 상에 반도체층(215)이 위치한다. 반도체층(215)은 비정질 실리콘, 비정질 실리콘을 결정화한 다결정 실리콘으로 이루어질 수 있다. 반도체층(215) 상에 반도체층(215)과 전기적으로 연결되는 소스 전극(217) 및 드레인 전극(219)이 위치하고, 소스 배선인 데이터 라인(207)이 위치한다. 소스 전극(217) 및 드레인 전극(219)은 알루미늄(Al), 알루미늄 합금(AlNd), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo) 등의 저저항 금속으로 이루어질 수 있다. On the other hand, the
그리고, 상기 소스 전극(217), 드레인 전극(219) 및 데이터 라인(207)을 덮는 패시베이션막(225)이 위치한다. 패시베이션막(225)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 이루어질 수 있다. A
상기와 같이, 본 발명의 제 1 실시 예에 따른 박막트랜지스터 어레이 기판은 구리를 포함하는 게이트 전극 및 게이트 배선 상에 유기 절연막이 형성될 경우, 게이트 전극 및 게이트 배선 상에 배리어층을 형성함으로써, 구리의 확산을 방지하여 구리 배선의 내구성을 향상시키고, 구리와 유기 절연막의 접착력을 향상시킬 수 있는 이점이 있다.As described above, in the thin film transistor array substrate according to the first embodiment of the present invention, when an organic insulating film is formed on the gate electrode including copper and the gate wiring, a barrier layer is formed on the gate electrode and the gate wiring, It is possible to improve the durability of the copper wiring and to improve the adhesion between the copper and the organic insulating film.
도 6은 본 발명의 제 2 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면이다. 하기에서는 전술한 제 1 실시 예와 동일한 구성에 대해서 그 설명을 간략히 한다.6 is a view illustrating a thin film transistor array substrate according to a second embodiment of the present invention. In the following, the same configuration as that of the first embodiment described above will be briefly described.
도 6을 참조하면, 본 발명의 제 2 실시 예에 따른 박막트랜지스터 어레이 기판(300)은 기판(301) 상에 게이트 전극(304), 게이트 라인(303) 및 공통 라인(미도시)이 위치한다. 게이트 라인(303)과 게이트 전극(304)은 알루미늄(Al), 알루미늄 합금(AlNd), 티타늄(Ti), 크롬(Cr), 몰리브덴(Mo) 등의 저저항 금속으로 이루어진다.6, a thin film
상게 게이트 라인(303)과 게이트 전극(304) 상에 이들을 절연시키는 게이트 절연막(306)이 위치한다. 게이트 절연막(306)은 산화실리콘(SiOx) 또는 질화실리콘(SiNx)으로 이루어진다.A
상기 게이트 절연막(306) 상에 반도체층(315)이 위치하고, 반도체층(315) 상에 반도체층(315)과 전기적으로 연결되는 소스 전극(317) 및 드레인 전극(319)이 위치하고 이들과 이격되는 위치에 소스 배선인 데이터 라인(307)이 위치한다. 소스 전극(317), 드레인 전극(319) 및 데이터 라인(307)은 저저항의 특성을 갖는 구리(Cu) 또는 구리를 포함하는 합금으로 이루어진다. A
상기 소스 전극(317), 드레인 전극(319) 및 데이터 라인(307) 상에 이들을 절연시키는 유기 절연막(325)이 위치한다. 유기 절연막(325)은 아크릴 수지, 폴리이미드 수지 등의 유기물로 이루어진 절연막으로 공정이 간소화하고 투과율이 우수한 물질이다.An organic insulating
본 발명의 제 2 실시 예에서는 소스 전극(317), 드레인 전극(319) 및 데이터 라인(307)을 덮는 배리어층(320)이 위치한다. 배리어층(320)은 구리로 이루어진 소스 전극(317), 드레인 전극(319) 및 데이터 라인(307)으로부터 유기 절연막(325)으로 구리가 확산되는 것을 방지하는 역할을 하는 것으로, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하는 고분자 화합물로 이루어진다. 또한, 배리어층(320)은 1 내지 100nm의 두께로 이루어질 수 있으며, 실록산 그룹 또는 아크릴 그룹을 더 포함할 수 있다. 본 제 2 실시 예의 배리어층(320)은 전술한 제 1 실시 예의 배리어층과 동일한 구성을 갖는 것으로 자세한 설명은 생략하기로 한다.In the second embodiment of the present invention, the
상기와 같이, 본 발명의 제 2 실시 예에 따른 박막트랜지스터 어레이 기판은 구리를 포함하는 소스 전극과 드레인 전극 및 소스 배선 상에 유기 절연막이 형성될 경우, 소스 전극과 드레인 전극 및 소스 배선 상에 배리어층을 형성함으로써, 구리의 확산을 방지하여 구리 배선의 내구성을 향상시키고, 구리와 유기 절연막의 접착력을 향상시킬 수 있는 이점이 있다.As described above, in the thin film transistor array substrate according to the second embodiment of the present invention, when an organic insulating film is formed on the source electrode, the drain electrode, and the source wiring including copper, the barrier is formed on the source electrode, Layer is formed, diffusion of copper can be prevented, durability of the copper wiring can be improved, and adhesion of copper and the organic insulating film can be improved.
도 7은 본 발명의 제 3 실시 예에 따른 박막트랜지스터 어레이 기판을 나타낸 도면이다. 하기에서는 전술한 제 1 및 제 2 실시 예와 동일한 구성에 대해서 그 설명을 간략히 한다.7 is a view illustrating a thin film transistor array substrate according to a third embodiment of the present invention. In the following, the same configurations as those of the above-described first and second embodiments will be briefly described.
도 7을 참조하면, 본 발명의 제 3 실시 예에 따른 박막트랜지스터 어레이 기판(400)은 기판(401) 상에 게이트 전극(404)과, 게이트 배선인 게이트 라인(403) 및 공통 라인(미도시)이 위치한다. 게이트 라인(403)과 게이트 전극(404)은 저저항의 특성을 갖는 구리(Cu) 또는 구리를 포함하는 합금으로 이루어진다. 7, the thin film
상게 게이트 라인(403)과 게이트 전극(404) 상에 이들을 절연시키는 제 1 유기 절연막(406)이 위치한다. 제 1 유기 절연막(406)은 아크릴 수지, 폴리이미드 수지 등의 유기물로 이루어진 절연막으로 공정이 간소화하고 투과율이 우수한 물질이다.A first organic insulating
본 발명의 제 3 실시 예에서는 게이트 라인(403) 및 게이트 전극(404)을 덮는 제 1 배리어층(410)이 위치한다. 제 1 배리어층(410)은 구리로 이루어진 게이트 라인(403) 및 게이트 전극(404)으로부터 제 1 유기 절연막(406)으로 구리가 확산되는 것을 방지하는 역할을 하는 것으로, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하는 고분자 화합물로 이루어진다. 또한, 제 1 배리어층(410)은 1 내지 100nm의 두께로 이루어질 수 있으며, 실록산 그룹 또는 아크릴 그룹을 더 포함할 수 있다. In the third embodiment of the present invention, the
그리고, 제 1 유기 절연막(406) 상에 반도체층(415)이 위치하고, 반도체층(415) 상에 반도체층(415)과 전기적으로 연결되는 소스 전극(417) 및 드레인 전극(419)이 위치하고 이들과 이격되는 위치에 소스 배선인 데이터 라인(407)이 위치한다. 소스 전극(417), 드레인 전극(419) 및 데이터 라인(407)은 저저항의 특성을 갖는 구리(Cu) 또는 구리를 포함하는 합금으로 이루어진다. A
상기 소스 전극(417), 드레인 전극(419) 및 데이터 라인(407) 상에 이들을 절연시키는 제 2 유기 절연막(425)이 위치한다. 제 2 유기 절연막(425)은 제 1 유기 절연막(406)과 동일한 물질로 이루어진다. A second organic insulating
그리고, 소스 전극(417), 드레인 전극(419) 및 데이터 라인(407)을 덮는 제 2 배리어층(420)이 위치한다. 제 2 배리어층(420)은 구리로 이루어진 소스 전극(417), 드레인 전극(419) 및 데이터 라인(407)으로부터 제 2 유기 절연막(425)으로 구리가 확산되는 것을 방지하는 역할을 하는 것으로, 전술한 제 1 배리어층(410)과 동일한 물질로 이루어진다. A
상기와 같이, 본 발명의 제 3 실시 예에 따른 박막트랜지스터 어레이 기판은 구리를 포함하는 게이트 전극, 게이트 배선, 소스 전극, 드레인 전극 및 소스 배선 상에 각각 유기 절연막이 형성될 경우, 게이트 전극, 게이트 배선, 소스 전극, 드레인 전극 및 소스 배선 상에 각각 배리어층을 형성함으로써, 구리의 확산을 방지하여 구리 배선의 내구성을 향상시키고, 구리와 유기 절연막의 접착력을 향상시킬 수 있는 이점이 있다.As described above, when the organic insulating film is formed on the gate electrode including the copper, the gate wiring, the source electrode, the drain electrode, and the source wiring, the thin film transistor array substrate according to the third embodiment of the present invention includes a gate electrode, The barrier layer is formed on each of the wiring, the source electrode, the drain electrode and the source wiring so as to prevent diffusion of copper to improve the durability of the copper wiring and to improve the adhesion between the copper and the organic insulating film.
이하, 본 발명의 박막트랜지스터 어레이 기판에 관하여 하기 비교예 및 실시예에서 상술하기로 한다. 다만, 하기의 실시예는 본 발명을 예시하는 것일 뿐 본 발명이 하기 실시예에 한정되는 것은 아니다.
Hereinafter, the thin film transistor array substrate of the present invention will be described in detail in the following Comparative Examples and Examples. However, the following examples are illustrative of the present invention, but the present invention is not limited to the following examples.
실시예Example
기판 상에 구리로 이루어진 박막을 형성하고, 구리 박막을 덮는 SAM 배리어층을 형성한 후, 상기 SAM 배리어층 상에 유기 절연막을 도포하여 샘플을 제작하였다.
A thin film made of copper was formed on the substrate, and a SAM barrier layer covering the copper thin film was formed. Then, an organic insulating film was coated on the SAM barrier layer to prepare a sample.
비교예Comparative Example
SAM 배리어층을 형성하지 않고, 전술한 실시예와 동일한 조건 하에 샘플을 제작하였다.
A sample was prepared under the same conditions as in the above-described example without forming the SAM barrier layer.
전술한 실시예 및 비교예에 따라 제작된 샘플의 유기 절연막을 SIMS 측정하여 도 8a 및 도 8b에 나타내었고, 비교예에 따라 제작된 샘플의 SEM 사진을 찍어 도 8c에 나타내었다. 그리고, 실시예에 및 비교예에 따라 제작된 샘플을 필-오프(peel-off) 테스트하여 도 9a 및 도 9b에 나타내었다. (여기서, 필-오프 테스트란, 유기 절연막 상에 가로 10줄, 세로 10줄의 칼집을 내어 100칸 정사각형을 만든 후, 테이프를 부착 및 제거하여 남아있는 칸의 개수를 세어 접착력을 테스트하는 방법이다.)8A and 8B show SIMS measurement of the organic insulating film of the samples prepared according to the above-described examples and comparative examples, and SEM photographs of the samples prepared according to the comparative examples are shown in FIG. 8C. The peel-off test of samples prepared according to the examples and comparative examples is shown in Figs. 9A and 9B. (Here, the peel-off test is a method of testing a bonding force by forming a square of 100 squares by laying a 10-line and 10-line sheath on an organic insulating film, attaching and removing the tape, and counting the number of remaining squares .)
도 8a를 참조하면, 본 발명의 실시예에 따라 제작된 샘플의 경우, 유기 절연막 내에서 구리 산화에 따른 CuO, Cu2O Peak가 확인되지 않았으나, 도 8b를 참조하면, 비교예의 경우 유기 절연막 내에서 구리 산화가 발생하여 CuO, Cu2O Peak을 확인 할 수 있었고, 도 8c의 SEM 사진에서처럼 구리 산화가 발생한 것을 확인할 수 있었다.Referring to FIG. 8A, CuO and Cu 2 O peaks due to copper oxidation are not observed in the organic insulating film according to the embodiment of the present invention. However, referring to FIG. 8B, CuO and Cu 2 O peaks can be confirmed by the occurrence of copper oxidation, and copper oxidation can be confirmed as shown in the SEM photograph of FIG. 8C.
또한, 도 9a를 참조하면, 필-오프 테스트에 따라 본 발명의 실시예에 따라 제작된 샘플의 경우, 유기 절연막이 벗겨지는 현상이 나타나지 않았으나, 도 9b를 참조하면, 비교예의 경우, 유기 절연막이 벗겨지는 현상이 나타난 것을 확인할 수 있다. 그리고, 실시예의 경우 필-오프 테스트에서 남아있는 칸의 개수가 100개이나, 비교예의 경우 남아있는 칸의 개수가 23개인 것을 확인할 수 있었다.9A, in the case of the sample manufactured according to the embodiment of the present invention according to the peel-off test, the organic insulating film does not peel off. Referring to FIG. 9B, in the comparative example, And the peeling phenomenon appears. In the case of the embodiment, the number of remaining cells in the peel-off test is 100, but in the case of the comparative example, the number of remaining cells is 23.
상기와 같이, 본 발명의 실시 예에 따른 박막트랜지스터 어레이 기판은 구리 배선 상에 유기 절연막이 형성될 경우, 구리 배선 상에 배리어층을 형성함으로써, 구리의 확산을 방지하여 구리 배선의 내구성을 향상시키고, 구리와 유기 절연막의 접착력을 향상시킬 수 있는 이점이 있다.As described above, in the thin film transistor array substrate according to the embodiment of the present invention, when the organic insulating film is formed on the copper wiring, the barrier layer is formed on the copper wiring to prevent diffusion of copper to improve the durability of the copper wiring , The adhesion between copper and the organic insulating film can be improved.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.
Claims (10)
상기 기판 상에 위치하며, 구리를 포함하는 게이트 전극;
상기 게이트 전극 상에 위치하는 유기 절연막;
상기 유기 절연막 상에 위치하는 반도체층;
상기 반도체층과 연결된 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극 상에 위치하는 패시베이션막;을 포함하며,
상기 게이트전극과 상기 유기 절연막 사이에 형성되어 상기 게이트 전극을 덮으며, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하고, 실록산 그룹 또는 아크릴 그룹을 포함하는 배리어층을 포함하는 박막트랜지스터 어레이 기판.
Board;
A gate electrode located on the substrate, the gate electrode comprising copper;
An organic insulating film on the gate electrode;
A semiconductor layer disposed on the organic insulating layer;
A source electrode and a drain electrode connected to the semiconductor layer; And
And a passivation film located on the source electrode and the drain electrode,
And a barrier layer formed between the gate electrode and the organic insulating film and covering the gate electrode, the barrier layer comprising at least one of an amine group and a carboxylic acid group, the barrier layer including a siloxane group or an acrylic group.
상기 배리어층은 상기 게이트 전극과 연결된 게이트 배선을 더 덮는 박막트랜지스터 어레이 기판.
The method according to claim 1,
Wherein the barrier layer further covers a gate wiring connected to the gate electrode.
상기 배리어층은 SAM(Self Assembly Monolayer)인 박막트랜지스터 어레이 기판.
The method according to claim 1,
Wherein the barrier layer is a SAM (Self Assembly Monolayer).
상기 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 게이트 절연막;
상기 게이트 절연막 상에 위치하는 반도체층;
상기 반도체층과 연결되며, 구리를 포함하는 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극 상에 위치하는 유기 절연막;을 포함하며,
상기 소스 전극 및 드레인 전극과 상기 유기 절연막 사이에 형성되어 상기 소스 전극 및 드레인 전극을 덮으며, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하고 실록산 그룹 또는 아크릴 그룹을 포함하는 배리어층을 포함하는 박막트랜지스터 어레이 기판.
Board;
A gate electrode disposed on the substrate;
A gate insulating film disposed on the gate electrode;
A semiconductor layer located on the gate insulating film;
A source electrode and a drain electrode connected to the semiconductor layer and including copper; And
And an organic insulating layer disposed on the source electrode and the drain electrode,
And a barrier layer formed between the source electrode and the drain electrode and the organic insulating layer to cover the source and drain electrodes, the barrier layer including at least one of an amine group and a carboxylic acid group and including a siloxane group or an acrylic group Thin film transistor array substrate.
상기 배리어층은 상기 소스 전극과 연결된 소스 배선을 더 덮는 박막트랜지스터 어레이 기판.
6. The method of claim 5,
Wherein the barrier layer further covers a source wiring connected to the source electrode.
상기 배리어층은 SAM(Self Assembly Monolayer)인 박막트랜지스터 어레이 기판.
6. The method of claim 5,
Wherein the barrier layer is a SAM (Self Assembly Monolayer).
상기 기판 상에 위치하는 게이트 전극;
상기 게이트 전극 상에 위치하는 제 1 유기 절연막;
상기 제 1 유기 절연막 상에 위치하는 반도체층;
상기 반도체층과 연결되며, 소스 전극 및 드레인 전극; 및
상기 소스 전극 및 드레인 전극 상에 위치하는 제 2 유기 절연막;을 포함하며,
상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극은 구리를 포함하고,
상기 게이트 전극과 상기 제 1 유기 절연막 사이에 형성되어 상기 게이트 전극을 덮고, 상기 소스 전극 및 드레인 전극과 상기 제2 유기 절연막 사이에 형성되어 상기 소스 전극 및 상기 드레인 전극을 덮으며, 아민 그룹 및 카르복실산 그룹 중 하나 이상을 포함하고 실록산 그룹 또는 아크릴 그룹을 포함하는 배리어층을 포함하는 박막트랜지스터 어레이 기판.
Board;
A gate electrode disposed on the substrate;
A first organic insulating film located on the gate electrode;
A semiconductor layer disposed on the first organic insulating layer;
A source electrode and a drain electrode connected to the semiconductor layer; And
And a second organic insulating film located on the source electrode and the drain electrode,
Wherein the gate electrode, the source electrode, and the drain electrode comprise copper,
A gate insulating film formed on the gate electrode and the first organic insulating film to cover the gate electrode; a gate insulating film formed on the gate insulating film to cover the source electrode and the drain electrode; And a barrier layer comprising at least one of the polymeric acid groups and siloxane groups or acrylic groups.
상기 배리어층은 상기 게이트 전극과 연결된 게이트 배선 및 상기 소스 전극과 연결된 소스 배선을 더 덮는 박막트랜지스터 어레이 기판.10. The method of claim 9,
Wherein the barrier layer further covers a gate wiring connected to the gate electrode and a source wiring connected to the source electrode.
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