KR101790438B1 - Semiconductor device with low resistivity contact and method of fabricating the same - Google Patents

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Abstract

The present invention relates to a semiconductor element having a low resistance contact for high integration and high performance thereof, and a manufacturing method thereof. The semiconductor element according to an embodiment of the present invention comprises: a substrate having a semiconductor structure; an interlayer insertion film comprising selenium (Se) formed on a semiconductor structure; and a metal-containing conductive film formed on the interlayer insertion film to provide an electrode.

Description

저저항 콘택을 갖는 반도체 소자 및 이의 제조 방법{Semiconductor device with low resistivity contact and method of fabricating the same}Field of the Invention [0001] The present invention relates to a semiconductor device having a low-resistance contact and a method of fabricating the same.

본 발명은 반도체 기술에 관한 것으로서, 더욱 상세하게는, 저저항 콘택을 갖는 반도체 소자 및 이의 제조 방법에 관한 것이다.The present invention relates to semiconductor technology, and more particularly, to a semiconductor device having a low-resistance contact and a method of manufacturing the same.

반도체 소자는, 개인 컴퓨터, 휴대 전화, 디지털 카메라, 태블릿 및 다수의 다른 전자 장치와 같은 전자 장치의 메모리 소자 또는 논리 소자에 사용될 수 있다. 상기 반도체 소자는 일반적으로 반도체 기판 상에 적어도 하나 이상의 반도체층, 도전층, 절연층, 유전체층, 또는 정보 기록을 위한 가변 저항층과 같은 메모리층을 형성하고, 이들 층들을 포함하는 적층 구조를 패터닝함으로써 제공된다.Semiconductor devices can be used in memory devices or logic devices in electronic devices such as personal computers, cell phones, digital cameras, tablets and many other electronic devices. The semiconductor device is generally formed by forming a memory layer such as at least one semiconductor layer, a conductive layer, an insulating layer, a dielectric layer, or a variable resistance layer for information recording on a semiconductor substrate, and patterning a lamination structure including these layers / RTI >

최근, 전자 장치의 경박 단소화 및 저전력 요구에 부응하여 반도체 소자의 고집적화 및 고성능화에 대한 요구가 증대되고 있다. 그 일환으로서, 축소된 디자인룰을 갖는 트랜지스터의 성능을 향상시키는 다양한 방법들이 제안되고 있다. 예를 들면, 평면형의 트랜지스터의 채널을 트렌치 구조 또는 핀 구조로 형성하는 것이 있다. 또 다른 접근으로서, 트랜지스터 자체를 2 차원이 아닌 3 차원 배열을 시킴으로써, 집적회로의 트랜지스터들을 서로 더 가깝게 위치시킬 수 있다. 이로써, 트랜지스터들 사이의 배선 길이가 감소되고 그에 따른 신호 지연이 감소되어 동작 속도가 향상될 수 있다. 2. Description of the Related Art In recent years, there has been an increasing demand for high integration and high performance of semiconductor devices in response to light weight shortening and low power consumption of electronic devices. As a part of this, various methods for improving the performance of a transistor having a reduced design rule have been proposed. For example, a channel of a planar transistor may be formed in a trench structure or a fin structure. As another approach, by placing the transistors themselves in a three dimensional array rather than a two dimensional array, the transistors of the integrated circuit can be positioned closer together. As a result, the wiring length between the transistors can be reduced, and accordingly, the signal delay can be reduced, so that the operation speed can be improved.

그러나, 전술한 노력에도 불구하고, 집적 회로의 스케일 다운에서 반도체 영역과 전극 사이의 콘택 저항 성분이 집적 회로의 성능을 좌우하는 가장 큰 요인으로 작용하고 있다.However, in spite of the aforementioned efforts, the contact resistance component between the semiconductor region and the electrode in the scale-down of the integrated circuit is the most important factor that determines the performance of the integrated circuit.

본 발명이 해결하고자 하는 과제는 반도체 소자의 고집적화 및 고성능화를 위한 저저항 콘택을 제공하는 것이다.A problem to be solved by the present invention is to provide a low-resistance contact for high integration and high performance of semiconductor devices.

또한, 본 발명이 해결하고자 하는 다른 과제는, 전술한 이점을 갖는 저저항 콘택을 갖는 반도체 소자의 제조 방법을 제공하는 것이다.Another problem to be solved by the present invention is to provide a method of manufacturing a semiconductor device having a low-resistance contact having the above-described advantages.

본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 반도체 구조를 갖는 기판을 제공하는 단계; 상기 반도체 구조 상에 셀레늄(Se)을 포함하는 층간 삽입막을 형성하는 단계; 및 상기 층간 삽입막 상에 전극용 금속 함유 도전막을 형성하는 단계를 포함한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes: providing a substrate having a semiconductor structure; Forming an interlayer insulator film comprising selenium (Se) on the semiconductor structure; And forming a metal-containing conductive film for the electrode on the interlayer insulating film.

상기 반도체 구조는 인 도핑된 실리콘 애피택셜층을 포함할 수 있다. 일 실시예에서, 상기 금속 함유 도전막은 티타늄을 포함할 수 있다. 또한, 상기 반도체 구조와 상기 금속 함유 도전막 사이의 반응을 유도하기 위해 열처리를 수행하는 단계를 더 포함할 수 있다.The semiconductor structure may comprise a phosphorous doped silicon epitaxial layer. In one embodiment, the metal containing conductive film may comprise titanium. The method may further include performing a heat treatment to induce a reaction between the semiconductor structure and the metal-containing conductive film.

상기 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 실리콘을 포함하는 반도체 구조를 갖는 기판을 제공하는 단계; 상기 반도체 구조 상에 셀레늄(Se)을 포함하는 층간 삽입막을 형성하는 단계; 및 상기 층간막 상에 전극을 제공하기 위해, 티타늄을 함유하는 금속 함유 도전막을 형성하는 단계를 포함할 수 있다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: providing a substrate having a semiconductor structure including silicon; Forming an interlayer insulator film comprising selenium (Se) on the semiconductor structure; And forming a metal-containing conductive film containing titanium to provide an electrode on the interlayer film.

일 실시예에서는, 상기 금속 함유 도전막이 형성된 상기 기판을 열처리하여, 상기 반도체 구조의 실리콘과 상기 금속 함유 도전막의 티타늄 사이의 실리사이드화를 수행하는 단계를 더 포함할 수 있다.In one embodiment, the method may further include heat-treating the substrate on which the metal-containing conductive film is formed to perform silicidation between the silicon of the semiconductor structure and titanium of the metal-containing conductive film.

상기 층간 삽입막의 산화 방지를 위해, 상기 층간 삽입막을 형성하는 단계와 상기 금속 함유 도전막을 형성하는 단계는 동일 진공 챔버 내에서 인시츄로 연속 수행될 수 있다. 일 실시예에서, 상기 반도체 구조는 인(P)이 인시츄 도핑된 실리콘 애피택셜층을 포함할 수 있다.In order to prevent oxidation of the interlayer insulating film, the step of forming the interlayer insulating film and the step of forming the metal-containing conductive film may be successively performed in situ in the same vacuum chamber. In one embodiment, the semiconductor structure may comprise a Si-doped silicon epitaxial layer of phosphorus (P).

상기 또 다른 기술적 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 반도체 구조를 갖는 기판; 상기 반도체 구조 상에 형성된 셀레늄(Se)을 포함하는 층간 삽입막; 및 상기 층간 삽입막 상에 형성되어 전극을 제공하기 위한 금속 함유 도전막을 포함할 수 있다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a substrate having a semiconductor structure; An interlayer insulator film comprising selenium (Se) formed on the semiconductor structure; And a metal-containing conductive film formed on the interlayer insulating film to provide an electrode.

일 실시예에서, 상기 반도체 구조는 인(P) 도핑된 실리콘 애피택셜층을 포함할 수 있다. 또한, 상기 층간 삽입막의 두께는 0 Å 초과 40 Å 이하의 범위 내일 수 있다. 일 실시예에서, 상기 금속 함유 도전막은 티타늄을 포함할 수 있고, 상기 층간 삽입막과 상기 반도체 구조의 계면에 티타늄 실리사이드층을 더 포함할 수 있다.In one embodiment, the semiconductor structure may comprise a phosphorous (P) doped silicon epitaxial layer. The thickness of the interlayer insulating film may be within a range of more than 0 Å and less than 40 Å. In one embodiment, the metal containing conductive film may comprise titanium, and may further comprise a titanium silicide layer at the interface of the interlayer insulator film and the semiconductor structure.

상기 반도체 구조는 트랜지스터의 소오스/드레인 영역 또는 다이오드의 캐소드/애노드 영역을 포함할 수 있다.
The semiconductor structure may include a source / drain region of the transistor or a cathode / anode region of the diode.

본 발명의 실시예에 따르면, 셀레늄을 포함하는 층간 삽입막에 의해 반도체 구조의 구성 원소와 전극용 금속 함유 도전막의 구성 원소의 선택적 확산을 유도하여 반도체 구조와 금속 함유 도전막 사이의 반응 화합물층의 위치를 조절할 수 있다. 상기 반도체 구조가 실리콘을 함유하고 상기 금속 함유 도전막이 티타늄을 포함하는 경우, 이의 반응 화합물인 티타늄 실리사이드층은 상기 층간 삽입막의 하지에 형성되고, 반도체 구조에 도핑된 불순물의 확산도 방지하여 불순물 프로파일이 열화되지 않고, 낮은 쇼트키 장벽 특성에 의한 저자항 콘택을 구현할 수 있다. 또한, 층간 삽입막의 두께 제어를 통하여, 상기 반응 화합물층의 형성을 위한 지배적인 확산종의 결정, 도핑된 불순물의 확산 거동 및 전극용 금속 함유 도전층의 표면 모폴로지를 조절하거나 개선할 수 있다.According to the embodiment of the present invention, selective diffusion of the constituent elements of the semiconductor structure and the constituent elements of the metal-containing conductive film for electrodes is induced by the interlayer inserting film containing selenium, so that the position of the reactive compound layer between the semiconductor structure and the metal- Can be adjusted. When the semiconductor structure contains silicon and the metal-containing conductive film contains titanium, the titanium silicide layer, which is a reaction compound thereof, is formed at the bottom of the interlayer insulating film and prevents diffusion of doped impurities into the semiconductor structure, It is possible to realize the authors' contact by the low Schottky barrier property without deteriorating. Also, by controlling the thickness of the interlayer insulating film, it is possible to control or improve the dominant diffusion species for forming the reactive compound layer, the diffusion behavior of the doped impurities, and the surface morphology of the metal-containing conductive layer for electrodes.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2c는 도 1의 제조 방법에 따른 각 단계의 결과물들을 도시하는 단면도들이다.
도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 소자의 층간 삽입막의 선택적 장벽층으로서의 기능을 설명하기 위한 모식도이며, 도 3d는 층긴 삽입막이 없는 비교예에 따른 반도체 소자의 실리사이드화 반응을 설명하는 모식도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 단면 사진 이미지이며, 도 4b는 층간 삽입막이 없는 비교예에 따른 반도체 소자의 단면 사진 이미지이다.
도 5a는 도 4a의 반도체 소자의 불순물 원소(P) 및 실리콘의 농도 프로파일을 나타내는 EDS (energy dispersive X-ray spectroscopy)의 분석 결과를 나타내는 그래프이며, 도 5b는 도 4b의 반도체 소자의 불순물 원소(P) 및 실리콘의 농도 프로파일을 나타내는 EDS의 분석 결과를 나타내는 그래프이다.
도 6은 본 발명의 실시예에 따른 반도체 소자의 콘택 저항의 측정 결과와 층간 삽입막이 없는 비교예에 따른 반도체 소자의 콘택 저항의 측정 결과를 도시하는 그래프이다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 표면 모폴로지를 원자력 현미경 분석(atomic force microscopy)을 통해 얻어진 결과를 나타내는 막대 그래프이다.1 is a flowchart illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIGS. 2A to 2C are cross-sectional views showing the results of the respective steps according to the manufacturing method of FIG.
FIGS. 3A to 3C are schematic views for explaining a function as an optional barrier layer of an interlayer insulator of a semiconductor device according to an embodiment of the present invention. FIG. 3D is a schematic view for explaining a silicidation reaction of a semiconductor device according to a comparative example It is a schematic diagram to explain.
4A is a cross-sectional photograph of a semiconductor device according to an embodiment of the present invention, and FIG. 4B is a cross-sectional photograph image of a semiconductor device according to a comparative example without an interlayer insulating film.
FIG. 5A is a graph showing an analysis result of EDS (energy dispersive X-ray spectroscopy) showing a concentration profile of the impurity element P and silicon of the semiconductor device of FIG. 4A, FIG. 5B is a graph showing the results of analysis of the impurity element P) and the concentration profile of silicon.
6 is a graph showing a result of measurement of the contact resistance of the semiconductor device according to the embodiment of the present invention and a measurement result of the contact resistance of the semiconductor device according to the comparative example without the interlayer inserting film.
7 is a bar graph showing the result obtained by atomic force microscopy of the surface morphology of a semiconductor device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.

또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the drawings, the thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals refer to the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise "and / or" comprising "when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.

본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역 또는 부분을 다른 영역 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, and / or portions, these elements, components, regions, and / or portions should not be limited by these terms. It is self-evident. These terms are only used to distinguish one member, component, region or portion from another region or portion. Accordingly, the first member, component, region or portion described below may refer to a second member, component, region or portion without departing from the teachings of the present invention.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명된다. 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 부재 또는 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다.
Embodiments of the present invention will now be described with reference to the drawings schematically illustrating ideal embodiments of the present invention. In the drawings, for example, the size and shape of the members may be exaggerated for convenience and clarity of explanation, and in actual implementation, variations of the illustrated shape may be expected. Accordingly, the embodiments of the present invention should not be construed as being limited to the specific shapes of members or regions illustrated herein.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이며, 도 2a 내지 도 2c는 도 1의 제조 방법에 따른 각 단계의 결과물들을 도시하는 단면도들이다.FIG. 1 is a flow chart for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, and FIGS. 2A to 2C are cross-sectional views showing the results of each step according to the manufacturing method of FIG.

도 1과 함께 도 2a를 참조하면, 반도체 소자의 제조를 위하여, 반도체 구조(15)를 포함하는 기판이 제공된다(S10). 기판(10)은, 실리콘, 실리콘-온-절연체(SOI) 또는 실리콘-온-사파이어(SOS)과 같은 기저 구조체일 수 있다. 다른 예로서, 기판(10)은, 상기 기저 구조체 또는 비반도성 재료, 예를 들면, 절연체 또는 도전체로 형성된 다른 종류의 기저 구조체 상에 형성된 반도체 층, 도핑되거나 도핑되지 않은 반도체층 및 변형된 반도체 층일 수도 있다. 상기 반도체란 용어는 실리콘계 재료에 한정되지 않으며, 탄소 나노 튜브 또는 그래핀과 같은 탄소계 재료, 폴리머, 또는 실리콘-게르마늄, 게르마늄 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료, Ⅱ-Ⅵ족 반도체 재료 또는 혼합 반도체 재료를 지칭한다. Referring to FIG. 2A together with FIG. 1, a substrate including a semiconductor structure 15 is provided for manufacturing a semiconductor device (S10). The substrate 10 may be a base structure such as silicon, silicon-on-insulator (SOI), or silicon-on-sapphire (SOS). As another example, the substrate 10 may include a semiconductor layer formed on the base structure or a non-conductive material, for example, another type of underlying structure formed of an insulator or a conductor, a doped or undoped semiconductor layer, It is possible. The term semiconductor is not limited to a silicon-based material but may be a III-V semiconductor material such as a carbon-based material such as carbon nanotubes or graphene, a polymer or a silicon-germanium, germanium and gallium- VI semiconductor materials or mixed semiconductor materials.

반도체 구조(15)는, 기판(10)의 표면을 포함하는 일부 영역이거나 기판(10) 상에 형성된 반도체 재료로 이루어진 구조체일 수 있다. 예를 들면, 반도체 구조(15)는, 트랜지스터의 소오스/드레인 영역 또는 다이오드의 캐소드/에미터 영역일 수 있으며, 본 발명이 이에 한정되는 것은 아니다. 일 실시예에서, 반도체 구조(15)는, 고집적 논리 소자를 구성하는 pMOSFET (Metal-Oxide-Semiconductor-Field-Effect-Transistor) 및 nMOSFET 소자들을 포함하는 CMOS 소자들의 소오스들 및/또는 드레인들일 수 있다.
The semiconductor structure 15 may be a part of a region including the surface of the substrate 10 or a structure made of a semiconductor material formed on the substrate 10. [ For example, the semiconductor structure 15 may be a source / drain region of a transistor or a cathode / emitter region of a diode, and the present invention is not limited thereto. In one embodiment, the semiconductor structure 15 may be the sources and / or drains of the CMOS devices comprising pMOSFETs and nMOSFET devices that make up the highly integrated logic device (e. G., Metal-oxide-semiconductor-field-effect-transistor) .

일 실시예에서, 반도체 구조(15)는, 고속 반도체 소자를 위한 애피택셜 성장된 실리콘 결정층(이하, 실리콘 애피택셜층)일 수 있다. 또한, 상기 실리콘 애피택셜층은 인(P)과 같은 Ⅴ족 불순물 또는 붕소와 같은 Ⅲ족 불순물이 도핑된 도전층일 수 있으며, 바람직하게는, 인 도핑된 실리콘 애피택셜층이다. In one embodiment, the semiconductor structure 15 may be an epitaxially grown silicon crystal layer (hereinafter referred to as a silicon epitaxial layer) for a high-speed semiconductor device. The silicon-based contact layer may be a Group V impurity such as phosphorus (P) or a conductive layer doped with a Group III impurity such as boron, and is preferably a phosphorus-doped silicon epoxidized layer.

일부 실시예에서, 불순물인 인(P)은, 실리콘 애피택셜층의 성장과 함께 인시츄 도핑될 수 있다. 예를 들면, 인(P)의 도핑 농도는 약 1021×㎝-3의 고농도일 수 있다. 그러나, 이는 예시적이며, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 인(P)의 도핑 농도는 예를 들어, 1021×㎝-3보다 작은 수 1020×㎝-3이거나, 이보다 더 큰 1022×㎝-3 이상일 수 있다.In some embodiments, the impurity phosphorous (P) may be in situ doped with the growth of the silicon epitaxial layer. For example, the doping concentration of phosphorus (P) may be a high concentration of about 10 21 x cm -3 . However, this is illustrative and the present invention is not limited thereto. For example, the doping concentration (P), for example, 10 or 21 × 20 × 10 ㎝ -3 small number ㎝ than -3, than this may be equal to or greater than the larger 10 22 × ㎝ -3.

일부 실시예에서는, 반도체 구조(15) 상에 형성된 자연 산화막을 제거하기 위한 식각 공정이 수행될 수 있다. 상기 자연 산화막은, 예를 들면, 100 (D.I. water): 1(HF)의 농도를 갖는 불산(HF)을 이용한 식각 공정을 통하여 제거될 수 있다.In some embodiments, an etch process to remove the native oxide film formed on the semiconductor structure 15 may be performed. The natural oxide film can be removed through an etching process using hydrofluoric acid (HF) having a concentration of, for example, 100 (DI water): 1 (HF).

도 1과 함께 도 2b를 참조하면, 후속하여, 기판(10)의 반도체 구조(15) 상에 층간 삽입막(20)이 형성된다(S20). 층간 삽입막(20)은 셀레늄(Se)을 포함할 수 있다. 셀레늄(Se)은 실리콘에 대해 낮은 고용도를 갖기 때문에 하지의 반도체 구조(15)로부터 유래되어 층간 삽입막(20)의 상부 상에 후속 형성되는 금속 함유 도전막(도 2c의 20 참조)으로 확산되는 실리콘에 대하여 확산 장벽막으로 기능함과 동시에 금속 함유 도전막(20)의 금속 원소는 반도체 구조(15)쪽으로 투과시키는 선택적 확산 장벽막으로서 기능한다. 층간 삽입막(20)은, 스퍼터링과 같은 물리기상증착, 또는 상기 금속 원소를 함유하는 전구체 화합물을 이용한 화학기상증착 또는 원자층 증착에 의해 반도체 구조(15) 상에 형성될 수 있다. 바람직하게는, 셀레늄을 포함하는 층간 삽입막(20)은 스퍼터링에 의해 형성될 수 있다. Referring to FIG. 2B together with FIG. 1, an interlayer insulator film 20 is formed on the semiconductor structure 15 of the substrate 10 (S20). The interlayer inserting film 20 may include selenium (Se). Since selenium (Se) has a low solubility in silicon, it diffuses into the metal-containing conductive film (see 20 in Fig. 2C) which is subsequently formed on the upper part of the interlayer insulating film 20 from the underlying semiconductor structure 15 And the metal element of the metal-containing conductive film 20 functions as a selective diffusion barrier film which permeates to the semiconductor structure 15 side. The interlayer insulator film 20 may be formed on the semiconductor structure 15 by physical vapor deposition such as sputtering, or chemical vapor deposition or atomic layer deposition using a precursor compound containing the metal element. Preferably, the interlayer inserting film 20 comprising selenium can be formed by sputtering.

일 실시예에서, 층간 삽입막(20)의 두께는 0 Å 보다 크고 40 Å 이하일 수 있다. 층간 삽입막(20)의 두께가 증가할수록 실리콘의 확산 장벽막으로 기능함이 확인된다. 1 또는 2 원자층 레벨의 두께를 갖는 층간 삽입막(20)이라도 균일한 두께의 층상 구조를 가질 수만 있다면 선택적 확산 장벽막으로서 기능할 수 있다. 실제 2.5 nm 내지 3 nm의 초박막에서도 저항 개선의 효과가 나타난다. 층간 삽입막(20)의 두께가 40 Å 초과할 경우, 금속 원소의 확산이 어려워 후속하는 금속 함유 도전막(30)과 반도체 구조(15) 사이의 저저항 콘택을 형성하기 위한 반응, 예를 들면, 실리사이드화 반응이 일어나지 않으며, 이로써 콘택의 저항 관련 거동이 불량해진다.In one embodiment, the thickness of the interlayer insulator film 20 may be greater than 0 angstrom and less than 40 angstroms. As the thickness of the interlayer insulating film 20 is increased, it is confirmed that it functions as a silicon diffusion barrier film. The interlayer insulating film 20 having a thickness of 1 or 2 atomic layers can function as a selective diffusion barrier film as long as it has a layered structure of uniform thickness. The effect of improving the resistance is shown even in an ultra-thin film of 2.5 nm to 3 nm in actuality. When the thickness of the interlayer insulating film 20 is more than 40 ANGSTROM, the diffusion of the metal element is difficult and the reaction for forming the low resistance contact between the subsequent metal-containing conductive film 30 and the semiconductor structure 15, for example, , The silicidation reaction does not occur, and the resistance-related behavior of the contact becomes poor.

도 1과 함께 도 2c를 참조하면, 층간 삽입막(20) 상에 금속 함유 도전막(30)이 형성될 수 있다(S30). 층간 삽입막(20)의 셀레늄이 산소에 노출되는 경우, 상기 셀레늄은 쉽게 산화되고, 셀레늄 산화막은 선택적 장벽 기능을 열화시킬 수 있으므로 이의 억제가 요구된다. 따라서, 일 실시예에서, 금속 함유 도전막(30)은, 층간 삽입막(20)의 형성 후, 층간 삽입막(20)의 대기 노출을 방지하기 위해 동일 층간 삽입막(20)이 형성된 진공 챔버 내에서 인시츄로 형성될 수 있다. 이 경우, 금속 함유 도전막(30)과 층간 삽입막(20)은 동일한 박막 형성 공정을 통해 형성될 수 있다. 예를 들면, 금속 함유 도전막(30)과 층간 삽입막(20)은 모두 스퍼터링을 통해 형성될 수 있다.  Referring to FIG. 2C together with FIG. 1, a metal-containing conductive film 30 may be formed on the interlayer insulating film 20 (S30). When selenium in the interlayer insulating film 20 is exposed to oxygen, the selenium is easily oxidized, and the selenium oxide film may deteriorate the selective barrier function, and therefore, suppression thereof is required. Therefore, in one embodiment, the metal-containing conductive film 30 is formed so as to prevent the interlayer inserting film 20 from being exposed to the atmosphere after the interlayer inserting film 20 is formed, In situ. ≪ / RTI > In this case, the metal-containing conductive film 30 and the interlayer-inserting film 20 can be formed through the same thin film forming process. For example, both the metal-containing conductive film 30 and the interlayer-inserting film 20 can be formed through sputtering.

금속 함유 도전막(30)은, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 몰리브데늄(Mo), 백금(Pt), 이리듐(Ir), 지르코늄(Zr), 및 아연(Zn) 중 어느 하나, 이의 도전성 질화물(예를 들면, TiN, TaN, MoN), 또는 이의 도전성 산화물(예를 들면, TiON 또는 IrO2)일 수 있다. 바람직하게는, 금속 함유 도전막(30)은 저저항 및 낮은 쇼트키 장벽 특성을 갖는 티타늄 또는 티타늄 질화막이다. 상기 티타늄 또는 티타늄 질화막은 반도체 구조의 실리콘 원소에 의한 실리사이드화가 용이하고, 티타늄 실리사이드는 낮은 쇼트키 장벽을 가지므로 저저항 콘택을 형성하기에 효과적이다.The metal-containing conductive film 30 may be formed of a metal such as tungsten (W), titanium (Ti), tantalum (Ta), molybdenum (Mo), platinum (Pt), iridium (Ir), zirconium (Zr) ) one, thereof conductive nitride (e.g., TiN, TaN, MoN), or a conductive oxide (e.g., TiON, or IrO 2) of may be. Preferably, the metal-containing conductive film 30 is a titanium or titanium nitride film having a low resistance and a low Schottky barrier property. The titanium or titanium nitride film is easily silicided by a silicon element of the semiconductor structure, and the titanium silicide is effective for forming a low-resistance contact since it has a low Schottky barrier.

후속하여, 금속 함유 도전막(30)과 하지의 반도체 구조(15) 사이의 반응을 유도하기 위해 열처리가 수행될 수 있다(S40). 상기 열처리를 통하여 금속 함유 도전막(30)은 반도체 구조(15)와 반응하여 금속 실리사이드를 포함하는 저저항 콘택을 갖는 반도체 소자(100)가 형성할 수 있다. 상기 열처리는 급속 열처리일 수 있으며, 약 750 ℃ 내지 950 ℃의 온도에서 약 30 초 정도 수행될 수 있다. 상기 열처리 온도 및 시간은 예시적일 뿐 본 발명이 이에 한정되는 것은 아니다.
Subsequently, a heat treatment may be performed to induce a reaction between the metal-containing conductive film 30 and the underlying semiconductor structure 15 (S40). Through the heat treatment, the metal-containing conductive film 30 may react with the semiconductor structure 15 to form the semiconductor device 100 having a low-resistance contact including the metal silicide. The heat treatment may be rapid thermal annealing, and may be performed at a temperature of about 750 ° C to 950 ° C for about 30 seconds. The heat treatment temperature and time are illustrative only and the present invention is not limited thereto.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 반도체 소자(100)의 층간 삽입막(20)의 선택적 장벽층으로서의 기능을 설명하기 위한 모식도이며, 도 3d는 층긴 삽입막이 없는 비교예에 따른 반도체 소자(100')의 실리사이드화 반응을 설명하는 모식도이다.3A to 3C are schematic diagrams for explaining a function as an optional barrier layer of the interlayer inserting film 20 of the semiconductor device 100 according to an embodiment of the present invention, Is a schematic view illustrating the silicidation reaction of the semiconductor element 100 '.

도 3a를 참조하면, 층간 삽입막(20)은 반도체 구조(15)로부터 금속 함유 도전막(30)으로의 실리콘 확산은 방지하고, 금속 함유 도전막(30)으로부터 반도체 구조(15)로의 금속 원소의 확산(화살표 k로 나타냄)을 허용한다. 금속 함유 도전막(30)이 티타늄 금속막 또는 티타늄 질화막이고, 반도체 구조(15)가 실리콘 애피택셜층인 경우, 기판(10)의 열처리 공정을 통해, 금속 함유 도전막(30)의 티타늄 원소가 반도체 구조(15) 쪽으로 확산될 수 있다. 그러나, 반도체 구조(15)로부터 금속 함유 도전막(30) 쪽으로의 실리콘 원소의 확산은 층간 삽입막의 낮은 실리콘 용해도로 인하여 저지될 수 있다. 또한, 상기 실리콘 원소와 함께 반도체 구조(15) 내에 도핑된 불순물 원소, 예를 들면, 인(P)의 확산도 저지되어 금속 원소와 실리콘의 화합물인 실리사이드층 근처의 불순물 농도가 유지됨으로써 저저항 콘택을 구현할 수 있게 된다.3A, the interlayer insulator film 20 prevents diffusion of silicon from the semiconductor structure 15 into the metal-containing conductive film 30 and prevents diffusion of the metal element 30 from the metal-containing conductive film 30 to the semiconductor structure 15. [ (Denoted by arrow k). When the metal-containing conductive film 30 is a titanium metal film or a titanium nitride film and the semiconductor structure 15 is a silicon epitaxial layer, the titanium element of the metal-containing conductive film 30 Can be diffused toward the semiconductor structure 15. However, diffusion of the silicon element from the semiconductor structure 15 toward the metal-containing conductive film 30 can be prevented by the low silicon solubility of the interlayer insulator film. In addition, diffusion of a dopant element doped in the semiconductor structure 15, for example, phosphorus (P) is also prevented in the semiconductor structure 15 together with the silicon element to maintain the impurity concentration near the silicide layer, which is a compound of the metal element and silicon, . ≪ / RTI >

도 3b를 참조하면, 층간 삽입막(20)과 반도체 구조(15)의 계면에, 금속 함유 도전막(30)으로부터 확산된 금속 이온과 반도체 구조(15) 사이의 반응 화합물, 예를 들면, 금속 실리사이드의 핵 생성(N)이 개시된다. 열처리 동안, 핵 생성(N)된 반응 화합물은 성장하여, 도 3c에 도시된 것과 같이 반응 화합물층(15), 예를 들면, 금속 실리사이드층, 예를 들면, TiSix(여기서 X ≤ 2 임)을 형성할 수 있다. 반응 화합물층(15)은 선택적 확산 장벽막인 층간 삽입막(20)의 아래쪽에 형성되고, 반응 화합물층(15) 주변의 도핑된 불순물의 농도 희석을 방지함으로써 저저항 콘택을 확보한다.3B, a reaction compound between the metal ions diffused from the metal-containing conductive film 30 and the semiconductor structure 15, for example, a metal (for example, a metal), is formed on the interface between the interlayer insulating film 20 and the semiconductor structure 15. [ Nucleation (N) of the silicide is disclosed. During the heat treatment, the nucleated (N) reacted compound is grown to form a reactive compound layer 15, such as a metal silicide layer, such as TiSi x , where X < 2, . The reactive compound layer 15 is formed under the interlayer inserting film 20, which is a selective diffusion barrier film, to secure a low-resistance contact by preventing concentration dilution of doped impurities around the reactive compound layer 15.

이와 달리, 도 3d를 참조하면, 층간 삽입막이 없는 반도체 소자(100')에서는 지배적인 확산종인 실리콘이 화살표 K'로 나타낸 것과 같이 반도체 구조(15)로부터 금속 함유 도전막(30)쪽으로 확산되어, 금속 실리사이드층이 반도체 구조(15)의 위쪽으로 형성된다. 상기 실리콘의 확산과 함께 도핑된 불순물도 금속 함유 도전막(30)쪽으로 이동하는 불순물의 재배치가 일어날 수 있으며, 이러한 현상에 의해 불순물 농도의 열화가 발생하고 저항의 증가가 일어난다.
3D, silicon as a dominant diffusion species diffuses from the semiconductor structure 15 toward the metal-containing conductive film 30 as indicated by the arrow K 'in the semiconductor device 100' having no interlayer insulating film, A metal silicide layer is formed over the semiconductor structure 15. Along with the diffusion of the silicon, the doped impurities may also be rearranged to move toward the metal-containing conductive film 30. This phenomenon causes deterioration of the impurity concentration and increases resistance.

도 4a는 본 발명의 일 실시예에 따른 반도체 소자의 단면 사진 이미지이며, 도 4b는 층간 삽입막이 없는 비교예에 따른 반도체 소자의 단면 사진 이미지이다.4A is a cross-sectional photograph of a semiconductor device according to an embodiment of the present invention, and FIG. 4B is a cross-sectional photograph image of a semiconductor device according to a comparative example without an interlayer insulating film.

도 4a를 참조하면, 기판은 (100) 배향을 갖는 실리콘 기판이고, 반도체 구조는 인 도핑된 애피택셜 실리콘층(Si:P)이다. 금속 함유 도전막은 티타늄 질화막(TiN)이며, 셀레늄을 포함하는 층간 삽입막(Se)에 의해 층간 삽입막(Se)의 하지에 금속 실리사이드층(TiSi2)가 형성됨을 알 수 있다. 이와 달리, 도 4b를 참조하면, 반도체 구조인 인(P) 도핑된 실리콘(Si:P)의 초기 막 구조의 상부 표면 부근에 금속 실리사이드층(TiSi2)이 형성된다.
Referring to FIG. 4A, the substrate is a silicon substrate with a (100) orientation and the semiconductor structure is a phosphorus doped epitaxial silicon layer (Si: P). The metal-containing conductive film is a titanium nitride film (TiN), and it can be seen that the metal silicide layer (TiSi 2 ) is formed at the bottom of the interlayer insulating film Se by the interlayer insulating film Se containing selenium. Alternatively, referring to FIG. 4B, a metal silicide layer (TiSi 2 ) is formed near the top surface of the initial film structure of phosphorous (P) doped silicon (Si: P), which is a semiconductor structure.

도 5a는 도 4a의 반도체 소자의 불순물 원소(P) 및 실리콘의 농도 프로파일을 나타내는 EDS (energy dispersive X-ray spectroscopy)의 분석 결과를 나타내는 그래프이며, 도 5b는 도 4b의 반도체 소자의 불순물 원소(P) 및 실리콘의 농도 프로파일을 나타내는 EDS의 분석 결과를 나타내는 그래프이다.FIG. 5A is a graph showing an analysis result of EDS (energy dispersive X-ray spectroscopy) showing a concentration profile of the impurity element P and silicon of the semiconductor device of FIG. 4A, FIG. 5B is a graph showing the results of analysis of the impurity element P) and the concentration profile of silicon.

도 5a를 참조하면, 셀레늄(Se)을 포함하는 층간 삽입막에 의해 불순물인 인(P)이 실리사이드층(TiSi2) 쪽으로 확산되는 것이 억제되고, 실리사이드층이 층간 삽입막(Se) 아래에 형성됨을 알 수 있다. 이에 의해 높은 인(P) 도핑 농도가 실리사이드층(TiSi2)과 반도체 구조(Si:P)의 계면(interface)에서 유지되어 저저항의 콘택이 형성될 수 있다. 그러나, 도 5b를 참조하면, 불순물 인(P)이 실리사이드층(TiSi2)쪽으로 확산되어 반도체 구조(Si:P)와 실리사이드층(TiSi2) 사이의 계면(interface)에서 불순물의 도핑 농도가 저하되는 것을 알 수 있다. 이것은 도 6에 도시된 것과 같이 콘택 저항의 증가를 초래한다.
5A, phosphorus (P) which is an impurity is prevented from diffusing toward the silicide layer (TiSi 2 ) by the interlayer inserting film including selenium (Se), and the silicide layer is formed below the interlayer inserting film Se . Thereby, a high phosphorus (P) doping concentration can be maintained at the interface of the silicide layer (TiSi 2 ) and the semiconductor structure (Si: P), so that a low-resistance contact can be formed. However, Referring to Figure 5b, an impurity of phosphorus (P) is a silicide layer (TiSi 2) is diffused into the semiconductor structure (Si: P) and the silicide layer (TiSi 2) The doping concentration of the impurity is reduced at the interface (interface) between the . This results in an increase in the contact resistance as shown in Fig.

도 6은 본 발명의 실시예에 따른 반도체 소자의 콘택 저항의 측정 결과(직선 C1)와 층간 삽입막이 없는 비교예에 따른 반도체 소자의 콘택 저항의 측정 결과(직선 C2)를 도시하는 그래프이다. 6 is a graph showing a measurement result (straight line C2) of the contact resistance of the semiconductor device according to the comparative example without the interlaminar inserting film and the measurement result (straight line C1) of the contact resistance of the semiconductor device according to the embodiment of the present invention.

도 6을 참조하면, 도핑된 인(P)의 농도가 증가할수록 콘택 저항은 감소되며, 본 발명의 실시예에 따르는 경우, 콘택 저항이 층간 삽입막이 없는 경우에 비하여 수 101 내지 수 102 배로 감소되는 것을 확인할 수 있다.
Referring to Figure 6, increasing the concentration of phosphorus (P) doped contact resistance is reduced, if according to an embodiment of the invention, the fold 10 1 to 10 2 in relation to when the contact resistance is not film intercalated , Respectively.

도 7은 본 발명의 실시예에 따른 반도체 소자의 표면 모폴로지를 원자력 현미경 분석(atomic force microscopy)을 통해 얻어진 결과를 나타내는 막대 그래프이다. AFM-1은 도 1의 단계 S10에서 형성된 반도체 구조인 인(P)이 인시츄 도핑된 실리콘 애피택셜층의 표면 모폴로지의 특성이며, AFM-2는 실리사이드화 반응을 유도하기 위한 단계 S40의 열처리를 수행한 후의 금속 함유 도전막의 표면 모폴로지 특성이다. 또한, 막대 그래프에서 A1은 층간 삽입막이 없는 비교예에 따른 샘플의 측정 결과이며, A2는 층간 삽입막을 갖는 본 발명의 실시예에 따른 샘플의 측정 결과이다. 7 is a bar graph showing the result obtained by atomic force microscopy of the surface morphology of a semiconductor device according to an embodiment of the present invention. AFM-1 is a characteristic of the surface morphology of the Si-doped silicon epitaxial layer of phosphorous (P), which is a semiconductor structure formed in step S10 of FIG. 1, and AFM-2 is a heat treatment of step S40 for inducing a silicidation reaction And the surface morphology of the metal-containing conductive film after the surface treatment. In the bar graph, A1 is the measurement result of the sample according to the comparative example without the interlayer inserting film, and A2 is the measurement result of the sample according to the embodiment of the present invention having the interlayer inserting film.

도 7을 참조하면, 그래프에 도시된 결과는 아래 표 1과 같이 요약될 수 있으며, 층간 삽입막의 선택적 확상 장벽 효과는 열처리 후의 전극용 금속 함유 도전막의 표면 모폴로지를 약 31.84%로 향상시키는 이점을 얻을 수 있다. 이러한 표면 모폴로지 특성의 향상은 스케일링 다운되는 반도체 소자의 신뢰성을 더욱 향상시킬 수 있다. Referring to FIG. 7, the results shown in the graphs can be summarized as shown in Table 1 below, and the selective barrier effect of the interlayer insulating film has the advantage of improving the surface morphology of the metal-containing conductive film for electrodes after heat treatment to about 31.84% . Such improvement of the surface morphology characteristic can further improve the reliability of the semiconductor device scaled down.

RMS(nm)RMS (nm) AFM-1AFM-1 AFM-2AFM-2 비교예Comparative Example 1.7821.782 0.7600.760 실시예Example 1.8171.817 0.5180.518 차이(%)Difference(%) 2.302.30 31.8431.84

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be clear to those who have knowledge.

Claims (14)

불순물 원소를 포함하는 반도체 구조를 갖는 기판을 제공하는 단계;
상기 반도체 구조 상에 셀레늄(Se)만으로 이루어진 층간 삽입막을 형성하는 단계;
상기 층간 삽입막 상에 전극용 금속 함유 도전막을 형성하는 단계; 및
상기 금속 함유 도전막이 형성된 상기 기판을 열처리하여, 상기 반도체 구조와 상기 금속 함유 도전막 사이의 금속 실리사이드화를 수행하는 단계를 포함하며,
상기 층간 삽입막은 상기 반도체 구조 내의 불순물 원소가 상기 전극용 금속 함유 도전막으로 확산되는 것을 방지하며, 상기 전극용 금속 함유 도전막의 상기 금속이 상기 층간 삽입막을 투과하여, 상기 층간 삽입막의 하부에 상기 금속 실리사이드화가 되도록 선택적 확산 장벽막으로 기능하는 반도체 소자의 제조 방법.Providing a substrate having a semiconductor structure comprising an impurity element;
Forming an interlayer insulator film made of selenium (Se) only on the semiconductor structure;
Forming a metal-containing conductive film for the electrode on the interlayer inserting film; And
Conducting heat treatment of the substrate on which the metal-containing conductive film is formed to perform metal silicidation between the semiconductor structure and the metal-containing conductive film,
Wherein the interlayer insulating film prevents the impurity element in the semiconductor structure from diffusing into the electrode-containing metal conductive film, and the metal of the metal-containing conductive film for electrode penetrates the interlayer insulating film, And functioning as a selective diffusion barrier film to become silicide. 제 1 항에 있어서,
상기 반도체 구조는 인 도핑된 실리콘 애피택셜층을 포함하는 반도체 소자의 제조 방법.The method according to claim 1,
Wherein the semiconductor structure comprises a phosphorous doped silicon epitaxial layer. 제 1 항에 있어서,
상기 금속 함유 도전막은 티타늄을 포함하는 반도체 소자의 제조 방법.The method according to claim 1,
Wherein the metal-containing conductive film comprises titanium. 제 1 항에 있어서,
상기 반도체 구조와 상기 금속 함유 도전막 사이의 반응을 유도하기 위해 열처리를 수행하는 단계를 더 포함하는 반도체 소자의 제조 방법.The method according to claim 1,
Further comprising performing a heat treatment to induce a reaction between the semiconductor structure and the metal-containing conductive film. 실리콘을 포함하는 반도체 구조를 갖는 기판을 제공하는 단계;
상기 반도체 구조 상에 셀레늄(Se)만으로 이루어진 층간 삽입막을 형성하는 단계;
상기 층간 삽입막 상에 전극을 제공하기 위해, 티타늄 함유 도전막을 형성하는 단계; 및
상기 티타늄 함유 도전막이 형성된 상기 기판을 열처리하여, 상기 반도체 구조의 실리콘과 상기 티타늄 함유 도전막의 티타늄 사이의 실리사이드화를 수행하는 단계를 포함하며,
상기 층간 삽입막은 상기 반도체 구조 내의 상기 실리콘이 상기 티타늄 함유 도전막으로 확산되는 것을 방지하며, 상기 티타늄 함유 도전막의 상기 티타늄이 상기 층간 삽입막을 투과하여, 상기 층간 삽입막의 하부에 상기 티타늄 실리사이드화가 되도록 선택적 확산 장벽막으로 기능하는 반도체 소자의 제조 방법.Providing a substrate having a semiconductor structure comprising silicon;
Forming an interlayer insulator film made of selenium (Se) only on the semiconductor structure;
Forming a titanium-containing conductive film to provide an electrode on the interlayer insulating film; And
Conducting the silicidation between the silicon of the semiconductor structure and the titanium of the titanium-containing conductive film by heat-treating the substrate on which the titanium-containing conductive film is formed,
Wherein the interlayer insulator film prevents the silicon in the semiconductor structure from diffusing into the titanium containing conductive film and the titanium of the titanium containing conductive film is selectively permeable to the interlayer insulator film so as to be formed into the titanium silicide film under the interlayer insulator film. A method for manufacturing a semiconductor device which functions as a diffusion barrier film. 삭제delete 제 5 항에 있어서,
상기 층간 삽입막의 산화 방지를 위해, 상기 층간 삽입막을 형성하는 단계와 상기 티타늄 함유 도전막을 형성하는 단계는 동일 진공 챔버 내에서 인시츄로 연속 수행되는 반도체 소자의 제조 방법.6. The method of claim 5,
Wherein the step of forming the interlayer insulating film and the step of forming the titanium-containing conductive film are successively performed in situ in the same vacuum chamber so as to prevent oxidation of the interlayer insulating film. 제 5 항에 있어서,
상기 반도체 구조는 인(P)이 인시츄 도핑된 실리콘 애피택셜층을 포함하는 반도체 소자의 제조 방법.6. The method of claim 5,
Wherein the semiconductor structure comprises a heavily doped silicon epitaxial layer of phosphorous (P). 실리콘을 포함하는 반도체 구조를 갖는 기판;
상기 반도체 구조 상에 형성된 셀레늄(Se)만으로 이루어진 층간 삽입막;
상기 층간 삽입막 상에 형성되어 전극을 제공하기 위한 금속 함유 도전막; 및
상기 층간 삽입막과 상기 반도체 구조의 계면에 형성된 금속 실리사이드층을 포함하며,
상기 층간 삽입막은 상기 반도체 구조 내의 상기 실리콘이 상기 금속 함유 도전막으로 확산되는 것을 방지하며, 상기 금속 함유 도전막의 상기 금속이 상기 층간 삽입막을 투과하여, 상기 층간 삽입막의 하부에 상기 금속 실리사이드층을 형성하도록 선택적 확산 장벽막으로 기능하는 반도체 소자. A substrate having a semiconductor structure comprising silicon;
An interlayer inserting film formed only of selenium (Se) formed on the semiconductor structure;
A metal-containing conductive film formed on the interlayer insulating film to provide an electrode; And
And a metal silicide layer formed at the interface of the interlayer insulator film and the semiconductor structure,
The interlayer insulating film prevents diffusion of the silicon in the semiconductor structure into the metal containing conductive film, and the metal of the metal containing conductive film penetrates the interlayer insulating film to form the metal silicide layer under the interlayer insulating film Wherein the active layer functions as a selective diffusion barrier film. 제 9 항에 있어서,
상기 반도체 구조는 인(P) 도핑된 실리콘 애피택셜층을 포함하는 반도체 소자.10. The method of claim 9,
Wherein the semiconductor structure comprises a phosphorous (P) doped silicon epitaxial layer. 제 9 항에 있어서,
상기 층간 삽입막의 두께는 0 Å 초과 40 Å 이하의 범위 내인 반도체 소자.10. The method of claim 9,
Wherein the thickness of the interlayer insulating film is in a range of more than 0 Å and not more than 40 Å. 제 9 항에 있어서,
상기 금속 함유 도전막은 티타늄을 포함하는 반도체 소자.10. The method of claim 9,
Wherein the metal-containing conductive film comprises titanium. 삭제delete 제 9 항에 있어서,
상기 반도체 구조는 트랜지스터의 소오스/드레인 영역 또는 다이오드의 캐소드/애노드 영역을 포함하는 반도체 소자.10. The method of claim 9,
Wherein the semiconductor structure comprises a source / drain region of the transistor or a cathode / anode region of the diode.
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