KR101784522B1 - Data communication apparatus of multi-master and display device using the same - Google Patents

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Abstract

본 발명은 멀티 마스터의 데이터 통신 방법과 이를 이용한 표시장치에 관한 것으로, 마스터 디바이스들 중 어느 하나의 마스터 디바이스는 제어권을 갖는 리드 모드로 동작하여 슬레이브 디바이스들 중 어느 하나를 직접 억세스한다. 상기 마스터 디바이스들 중에서 상기 제어권을 갖는 마스터 디바이스를 제외한 하나 이상의 마스터 디바이스는 상기 제어권을 갖는 마스터 디바이스가 리드 모드로 동작하는 동안, 상기 제어권이 없는 모니터 모드로 동작한다. 상기 마스터 디바이스들은 상기 모니터 모드에서 상기 직렬 데이터 버스를 통해 전송되는 데이터를 저장함으로써 상기 제어권을 갖는 마스터 디바이스가 억세스하고 있는 슬레이브 디바이스의 데이터를 저장한다. The present invention relates to a data communication method of a multimaster and a display device using the same, wherein a master device of one of the master devices operates in a read mode having a control right to directly access any one of the slave devices. One or more master devices, excluding the master device having the control right, among the master devices operate in a monitor mode without the control right while the master device having the control right operates in the read mode. The master devices store data transmitted through the serial data bus in the monitor mode, thereby storing data of a slave device accessed by the master device having the control right.

Description

멀티 마스터의 데이터 통신 장치와 이를 이용한 표시장치{DATA COMMUNICATION APPARATUS OF MULTI-MASTER AND DISPLAY DEVICE USING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a data communication apparatus,

본 발명은 I2C 통신에서 지원되는 멀티 마스터의 데이터 통신 방법과 이를 이용한 표시장치에 관한 것이다.
The present invention relates to a multi-master data communication method supported by I 2 C communication and a display device using the method.

I2C 통신은 필립스 사에 의해 1980 년대 초반에 개발되어 정보 통신 기술 분야에서 광범위하게 이용되고 있다. I2C 통신은 풀업 저항이 연결된 직렬 데이터(Sereial Data)와 직렬 클럭(Serial Clock)을 포함한 두 개의 양 방향 오픈 컬레 라인들을 사용하여 마스터 디바이스와 슬레이브 디바이스의 양 방향 통신을 저비용으로 가능하게 한다.I 2 C communication was developed by Philips in the early 1980s and is widely used in the field of information and communication technology. I 2 C communication enables bi-directional communication between master device and slave device at low cost by using two bidirectional open culle lines including serial data (Sereial Data) and serial clock (serial clock) with pull-up resistor connected.

I2C 프로토콜은 멀티 마스터의 데이터 통신 방법을 지원한다. 멀티 마스터의 데이터 통신을 위하여, 다수의 마스터 디바이스(Master device)(2, 4, 6)는 도 1과 같이 슬레이브 디바이스(Slave device)(8)에 직렬 데이터 버스(SDA)와 직렬 클럭 버스(SCL)를 통해 공통으로 연결된다. 이 경우에, 다수의 마스터 디바이스들(2, 4, 6)과 슬레이브 디바이스(8)이 양방향 통신 채널을 공유하므로 마스터 디바이스들(2, 4, 6) 간에 I2C 채널 점유권이 충돌되지 않아야 한다. 따라서, I2C 프로토콜에 따르면, 마스터 디바이스들 채널 점유권을 갖는 중 어느 하나가 슬레이브 디바이스를 억세스할 수 있으며, 채널 점유권이 없는 다른 마스터 디바이스들은 슬레이브 디바이스를 억세스할 수 없다. The I 2 C protocol supports multi-master data communication methods. A plurality of master devices 2, 4 and 6 are connected to a slave device 8 via a serial data bus SDA and a serial clock bus SCL ). In this case, since the plurality of master devices 2, 4, 6 and the slave device 8 share a bidirectional communication channel, the I 2 C channel ownership should not be collided between the master devices 2, 4, 6 . Therefore, according to the I 2 C protocol, any one of the master devices having channel ownership can access the slave device, and other master devices without channel ownership can not access the slave device.

I2C 통신 기반의 멀티 마스터의 데이터 통신 방법은 마스터 디바이스들(2, 4, 6) 모두가 하나의 슬레이브 디바이스(8)에 저장된 데이터를 억세스할 때 도 1 및 도 2와 같이 마스터 디바이스 A(2)가 채널 점유권을 획득하여 슬레이브 디바이스(8)에 저장된 데이터 억세스를 완료한 후에 리드 돈 플래그(Read done flag, ROF)를 하이 로직 레벨로 반전시킨다. 마스터 디바이스 A(2)가 슬레이브 디바이스(8)의 데이터를 억세스하는 동안, 마스터 디바이스 B(4) 및 마스터 디바이스 C(6)는 앞단 마스터 디바이스로 입력되는 리드 돈 플래그(ROF)의 로우 로직 레벨에 응답하여 채널 점유권 없이 대기한다. 마스터 디바이스 B(4)는 마스터 디바이스A (2)로부터 입력된 하이 로직 레벨의 리드 돈 플래그(ROF)에 따라 채널 점유권을 획득하여 슬레이브 디바이스(8)의 데이터를 억세스하고 데이터 억세스 완료 후에 마스터 디바이스 C(6)에 입력되는 리드 돈 플래그의 로직 레벨을 하이 로직 레벨로 반전한다. 이어서, 마스터 디바이스 C(6)는 마스터 디바이스B (4)로부터 입력된 하이 로직 레벨의 리드 돈 플래그(ROF)에 따라 채널 점유권을 획득하여 슬레이브 디바이스(8)의 데이터를 억세스한다. The I 2 C communication based multi-master data communication method is a method in which all the master devices 2, 4, and 6 access the data stored in one slave device 8, as shown in FIGS. 1 and 2, 2 completes the data access stored in the slave device 8 after acquiring the channel occupation rights and inverts the read done flag (ROF) to a high logic level. While the master device A (2) is accessing the data of the slave device 8, the master device B (4) and the master device C (6) are connected to the low logic level of the read money flag In response, it waits without the right of channel acquisition. The master device B 4 acquires the channel occupancy rights according to the read-money flag ROF of the high logic level inputted from the master device A 2 and accesses the data of the slave device 8, And inverts the logic level of the read money flag input to the register 6 to a high logic level. Subsequently, the master device C (6) acquires the channel occupancy right according to the read logic flag (ROF) of the high logic level input from the master device B (4) and accesses the data of the slave device 8.

도 1 및 도 2에서 "VDD"는 마스터 디바이스 A(A)에 슬레이브 데이터 제어권을 부여하기 위한 리드 돈 플랙 신호로 입력되는 하이 로직의 구동 전압이다. "RESET"은 모든 마스터 디바이스들(2, 4, 6)을 초기화하는 리셋신호이다. In Fig. 1 and Fig. 2, "VDD" is a drive voltage of a high logic which is inputted as a lead-in flag signal for granting slave data control right to the master device A (A). "RESET" is a reset signal for initializing all the master devices 2, 4, 6.

종래의 I2C 통신 기반의 멀티 마스터의 데이터 통신 방법은 하나의 마스터 디바이스가 슬레이브 데이터를 억세스하는데 필요한 시간을 'T'라 하고, 통신 채널을 공유하는 마스터 디바이스들의 개수를 'N(N은 2 이상의 자연수)'이라 할 때 N 개의 마스터 디바이스들이 슬레이브 데이터를 억세스하는데 필요한 시간은 T×N 만큼 길어진다.
In a conventional multi-master data communication method based on I 2 C communication, the time required for one master device to access the slave data is denoted by T, the number of master devices sharing the communication channel is denoted by N Quot; natural number) ", the time required for the N master devices to access the slave data becomes longer by TxN.

본 발명은 다수의 마스터 디바이스가 슬레이브 디바이스를 억세스하는데 필요한 시간을 줄일 수 있는 멀티 마스터의 데이터 통신 장치와 이를 이용한 표시장치를 제공한다.
The present invention provides a multi-master data communication apparatus and a display apparatus using the same, which can reduce the time required for a plurality of master devices to access a slave device.

본 발명의 멀티 마스터의 데이터 통신 장치는 직렬 데이터 버스 및 직렬 클럭 버스를 통해 공통으로 연결된 다수의 마스터 디바이스 및 하나 이상의 슬레이브 디바이스를 포함한다. The multi-master data communication device of the present invention includes a plurality of master devices and one or more slave devices connected in common via a serial data bus and a serial clock bus.

상기 마스터 디바이스들 중 어느 하나의 마스터 디바이스는 제어권을 갖는 리드 모드로 동작하여 상기 슬레이브 디바이스들 중 어느 하나를 직접 억세스한다. One of the master devices operates in a read mode having control, and directly accesses any one of the slave devices.

상기 마스터 디바이스들 중에서 상기 제어권을 갖는 마스터 디바이스를 제외한 하나 이상의 마스터 디바이스는 상기 제어권을 갖는 마스터 디바이스가 리드 모드로 동작하는 동안, 상기 제어권이 없는 모니터 모드로 동작한다. One or more master devices, excluding the master device having the control right, among the master devices operate in a monitor mode without the control right while the master device having the control right operates in the read mode.

상기 마스터 디바이스들은 상기 모니터 모드에서 상기 직렬 데이터 버스를 통해 전송되는 데이터를 저장함으로써 상기 제어권을 갖는 마스터 디바이스가 억세스하고 있는 슬레이브 디바이스의 데이터를 저장한다. The master devices store data transmitted through the serial data bus in the monitor mode, thereby storing data of a slave device accessed by the master device having the control right.

상기 마스터 디바이스들 각각은 리드 돈 인 신호(Read_done_in)를 입력 받고, 리드 돈 아웃 신호(Read_done_out)를 출력하며, 상기 리드 돈 인 신호가 하이 로직 레벨일 때 상기 리드 모드로 동작한다. 반면에, 상기 마스터 디바이스들 각각은 상기 리드 돈 인 신호가 로우 로직 레벨일 때 상기 모니터 모드로 동작한다. Each of the master devices receives a read-in signal (Read_done_in), outputs a read-out signal (Read_done_out), and operates in the read mode when the read-in signal is at a high logic level. On the other hand, each of the master devices operates in the monitor mode when the signal that is the lead is low logic level.

상기 마스터 디바이스들 각각은 상기 리드 모드와 상기 모니터 모드에서 데이터 저장을 완료하면 체크섬 체크를 통해 저장된 데이터의 오류 여부를 판정한다. 상기 마스터 디바이스들 각각은 상기 체크섬 체크에서 저장된 데이터의 무결성이 확인되고 상기 리드 돈 인 신호가 하이 로직 레벨이면 상기 리드 돈 아웃 신호를 하이 로직 레벨로 출력한다. 상기 마스터 디바이스들 각각은 상기 체크섬 체크에서 저장된 데이터에서 오류가 발견되고 상기 리드 돈 인 신호가 하이 로직 레벨이면 상기 리드 모드로 동작한다. Upon completion of data storage in the read mode and the monitor mode, each of the master devices determines whether the stored data is erroneous through a checksum check. Each of the master devices checks the integrity of the data stored in the checksum check and outputs the read donout signal to a high logic level if the read don't signal is a high logical level. Each of the master devices operates in the read mode if an error is found in the data stored in the checksum check and the signal indicating the lead is high logic level.

본 발명의 표시장치는 상기 표시패널의 데이터라인에 데이터전압을 공급하는 다수의 TMIC들(Timer controller merged Integrated Circuit); 및 직렬 데이터 버스 및 직렬 클럭 버스를 통해 공통으로 연결된 상기 TMIC들과 공통으로 연결된 하나 이상의 EEPROM(Electrically Erasable Programmable Read-Only Memory)을 포함한다. The display device of the present invention includes: a plurality of TMICs (Timer controller merged Integrated Circuits) for supplying data voltages to the data lines of the display panel; And one or more EEPROMs (Electrically Erasable Programmable Read-Only Memory) connected in common with the TMICs commonly connected through a serial data bus and a serial clock bus.

상기 TMIC들 각각은 타이밍 제어신호를 발생하는 타이밍 콘트롤러 회로와, 디지털 비디오 데이터를 상기 데이터 전압으로 변하는 데이터 구동회로를 내장한다. Each of the TMICs includes a timing controller circuit for generating a timing control signal and a data driving circuit for converting digital video data into the data voltage.

상기 TMIC들 중 어느 하나는 제어권을 갖는 마스터 디바이스로서 리드 모드로 동작하여 상기 EEPROM 중 어느 하나를 직접 억세스한다.One of the TMICs is a master device having a control right, and operates in a read mode to directly access any one of the EEPROMs.

상기 TMIC들 중에서 상기 제어권을 갖는 TMIC를 제외한 하나 이상의 TMIC는 상기 제어권을 갖는 TMIC가 리드 모드로 동작하는 동안, 상기 제어권이 없는 마스터 디바이스로서 모니터 모드로 동작한다. One or more TMICs other than the TMIC having the control right among the TMICs operate in the monitor mode as the master device without the control right, while the TMIC having the control right operates in the read mode.

상기 TMIC들은 상기 모니터 모드에서 상기 직렬 데이터 버스를 통해 전송되는 데이터를 저장함으로써 상기 제어권을 갖는 TMIC가 억세스하고 있는 상기 EEPROM의 데이터를 저장한다.
The TMICs store data transmitted through the serial data bus in the monitor mode, thereby storing data of the EEPROM accessed by the TMIC having the control right.

본 발명의 멀티 마스터의 데이터 통신 장치는 제어권을 갖는 마스터 디바이스가 슬레이브 디바이스를 직접 억세스하는 동안 제어권을 갖지 않는 마스터 디바이스들이 그 슬레이브 디바이스의 데이터를 저장하도록 허용한다. 그 결과, 본 발명은 다수의 마스터 디바이스가 슬레이브 디바이스를 억세스하는데 필요한 시간을 줄일 수 있다. 나아가, 본 발명의 표시장치는 TMIC들과 EEPROM을 상기 멀티 마스터의 데이터 통신 장치로 구현하여 TMIC들의 EEPROM 데이터 억세스와 저장에 필요한 시간을 대폭 줄일 수 있다.
The data communication apparatus of the present invention allows the master devices having the control right to store data of the slave devices while the master device having the control right directly accesses the slave devices. As a result, the present invention can reduce the time required for a plurality of master devices to access the slave device. Furthermore, the display device of the present invention can implement TMICs and EEPROM in the multi-master data communication device, thereby greatly reducing the time required for EEPROM data access and storage of the TMICs.

도 1은 멀티 마스터의 데이터 억세스 방법에서 마스터 디바이스들과 슬레이브 디바이스의 채널 연결을 보여 주는 도면이다.
도 2는 종래의 멀티 마스터의 데이터 억세스 방법을 보여 주는 파형도이다.
도 3은 본 발명의 실시예에 따른 멀티 마스터와 슬레이브 통신 장치를 보여 주는 도면이다.
도 4는 도 3에 도시된 마스터 디바이스들의 회로 구성을 보여 주는 블록도이다.
도 5는 도 4에 도시된 유한 스테이트 머신의 동작 상태를 보여 주는 상태도이다.
도 6은 도 4에 도시된 마스터 디바이스들의 구동 신호와 동작 모드를 보여 주는 파형도이다.
도 7은 본 발명의 실시예에 따른 표시장치를 나타내는 블록도이다. 1 is a diagram showing channel connections between master devices and slave devices in a data access method of a multi-master.
2 is a waveform diagram showing a conventional multi-master data access method.
3 is a diagram illustrating a multi-master and slave communication apparatus according to an embodiment of the present invention.
4 is a block diagram showing a circuit configuration of the master devices shown in FIG.
5 is a state diagram showing the operation state of the finite state machine shown in FIG.
6 is a waveform diagram showing a driving signal and an operation mode of the master devices shown in FIG.
7 is a block diagram showing a display device according to an embodiment of the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 3을 참조하면, 본 발명의 실시예에 따른 멀티 마스터와 슬레이브 통신 장치는 다수의 마스터 디바이스(101~103), 하나 이상의 슬레이브 디바이스(201, 202), 마스터 디바이스들(101~103)과 슬레이브 디바이스(201, 202)에 연결된 직렬 데이터 버스(SDA) 및 직렬 클럭 버스(SCL) 등을 포함한다. 직렬 데이터 버스(SDA)과 직렬 클럭 버스(SCL)에는 도시하지 않은 풀업 저항이 연결된다. 3, a multi-master and slave communication apparatus according to an embodiment of the present invention includes a plurality of master devices 101 to 103, one or more slave devices 201 and 202, master devices 101 to 103, A serial data bus (SDA) and a serial clock bus (SCL) connected to the devices 201 and 202, and the like. A pull-up resistor (not shown) is connected to the serial data bus SDA and the serial clock bus SCL.

마스터 디바이스들(101~103)은 리드 돈 플랙 전송 라인을 통해 종속적으로 접속된다. 마스터 디바이스들(101~103)은 앞단 마스터 디바이스로부터 리드 돈 플랙(ROR)을 입력 받고, 리드 돈 플랙(ROF)을 다음 단 마스터 디바이스으로 전송한다. 마스터 디바이스들(101~103)의 채널 점유권과 동작 모드는 리드 돈 플랙(ROF)의 로직 레벨에 따라 결정된다. 이하에서, 앞단 마스터 디바이스로부터 입력되는 리드 돈 플랙(ROF)을 리드 돈 인 신호(Read_done_in)로 정의하고, 다음 단 마스터 디바이스로 출력되는 리드 돈 플랙(ROF)을 리드 돈 아웃 신호(Read_done_out)로 정의한다. The master devices 101 to 103 are connected in a dependent manner via a lead-free flag transmission line. The master devices 101 to 103 receive the read-only flags (ROR) from the preceding master device and transfer the read-only flags (ROF) to the next-stage master device. The channel occupancy and the operation mode of the master devices 101 to 103 are determined according to the logic level of the readoff flag (ROF). Hereinafter, a lead money flag (ROF) input from the master device at the front end is defined as a read-only signal (Read_done_in), and a lead money flag (ROF) output to the next stage master device is defined as a lead money out signal (Read_done_out) do.

하이 로직 레벨의 리드 돈 인 신호(Read_done_in)를 입력받는 마스터 디바이스는 원하는 슬레이브 디바이스(201, 202)에 데이터를 직접 요청할 수 있는 채널 점유권을 가진다. 채널 점유권을 가지는 마스터 디바이스는 리드 모드(read mode)로 동작한다. 리드 모드에서 마스터 디바이스들(101~103)은 디바이스 어드레스와 디바이스 식별코드(ID)를 직렬 데이터 버스(SDA)를 통해 전송하여 자신이 원하는 타겟 슬레이브 디바이스의 데이터를 직접 억세스하여 저장한다. 채널 점유권을 갖는 마스터 디바이스의 데이터 억세스가 진행 중이면, 그 마스터 디바이스는 채널 점유권을 유지하기 위하여 리드 돈 아웃 신호(Read_done_out)의 로직 레벨을 로우 로직 레벨로 유지한다. 채널 점유권을 갖는 마스터 디바이스의 데이터 억세스가 종료되면, 그 마스터 디바이스는 채널 점유권을 다른 마스터 디바이스에 부여하기 위하여 리드 돈 아웃 신호(Read_done_out)의 로직 레벨을 하이 로직 레벨로 반전한다.The master device receiving the signal (Read_done_in) having a high logic level of readout has a channel right to request data directly to the desired slave devices 201 and 202. The master device having the channel holding right operates in the read mode. In the read mode, the master devices 101 to 103 directly access the target slave device data by transmitting the device address and the device identification code (ID) through the serial data bus SDA. If the data access of the master device having channel occupancy rights is in progress, the master device maintains the logic level of the read-out signal (Read_done_out) at a low logic level in order to maintain the channel occupancy. When the data access of the master device having channel occupancy is terminated, the master device inverts the logic level of the read-out signal (Read_done_out) to a high logic level in order to give the channel mastering right to another master device.

로우 로직 레벨의 리드 돈 인 신호(Read_done_in)를 입력받는 마스터 디바이스는 채널 점유권이 없으므로 원하는 슬레이브 디바이스(201, 202)에 데이터를 직접 요청할 수 없다. 채널 점유권이 없는 마스터 디바이스는 모니터 모드(monitor mode)로 동작한다. 모니터 모드에서 마스터 디바이스들(101~103)은 직렬 데이터 버스(SDA)를 통해 전송되는 디바이스 어드레스와 디바이스 식별코드(ID)를 체크(check)한다. 그리고 모니터 모드에서 마스터 디바이스들(101~103)은 디바이스 어드레스와 디바이스 식별코드(ID)의 체크 결과, 채널 점유권을 갖는 마스터 디바이스에 의해 억세스되는 슬레이브 디바이스가 자신이 원하는 타겟 디바이스와 일치하면 그 슬레이브 디바이스로부터 직렬 데이터 버스(SDA)를 통해 전송되는 데이터를 저장한다.The master device receiving the read-in signal (Read_done_in) at the low logic level can not directly request data to the desired slave devices 201 and 202 since the master device does not have the right of channel ownership. A master device that does not have channel occupancy rights operates in monitor mode. In the monitor mode, the master devices 101 to 103 check the device address and the device identification code (ID) transmitted through the serial data bus SDA. In the monitor mode, when the slave device accessed by the master device having the channel occupation rights matches the target device desired by the master device (101-103) as a result of the check of the device address and the device identification code (ID) Lt; RTI ID = 0.0 > (SDA). ≪ / RTI >

마스터 디바이스들(101~103)은 데이터 저장 완료 후에 체크섬 체크를 통해 슬레이브 디바이스(201, 202)로부터 읽어 들인 데이터의 합과 체크섬 바이트(checksum byte) 비교한다. 마스터 디바이스들(101~103)은 체크섬 체크를 통해 데이터의 오류 여부를 검증하고 오류를 정정한다.The master devices 101 to 103 compare the checksum byte with the sum of the data read from the slave devices 201 and 202 through the checksum check after completion of data storage. The master devices 101 to 103 check whether the data is erroneous by checking the checksum and correct the error.

슬레이브 디바이스(201, 202)은 제어권을 갖는 마스터 디바이스의 데이터 요청시 그 마스터 디바이스로부터 수신되는 디바이스 어드레스와 디바이스 식별코드(ID)를 미리 저장한 자신의 어드레스와 식별코드와 비교한다. 슬레이브 디바이스(201, 202)는 제어권을 갖는 마스터 디바이스로부터 수신된 디바이스 어드레스와 디바이스 식별코드(ID)가 자신의 어드레스와 식별코드와 일치하면 승인 코드(ACK)를 직렬 데이터 버스(SDA)를 통해 마스터 디바이스들(101~103)에 전송하여 데이터 억세스를 허용한다. 슬레이브 디바이스(201, 202)의 데이터가 억세스되는 동안, 슬레이브 디바이스(201, 202)는 직렬 클럭 버스(SCA)를 마스터 디바이스들(101~103)로부터 수신하여, 그 직렬 클럭에 동기되는 데이터를 직렬 데이터 버스(SDA)를 통해 마스터 디바이스들(101~103)로 전송한다. 슬레이브 디바이스(201, 202)는 EEPROM(Electrically Erasable Programmable Read-Only Memory)일 수 있다. The slave devices 201 and 202 compares the device address and the device identification code (ID) received from the master device when requesting data from the master device having the control right with its own address and an identification code stored in advance. When the device address and the device identification code (ID) received from the master device having the control right coincide with their own address and the identification code, the slave devices 201 and 202 transmit the acknowledge code (ACK) via the serial data bus To the devices 101 to 103 to allow data access. While the data of the slave devices 201 and 202 are being accessed, the slave devices 201 and 202 receive the serial clock bus SCA from the master devices 101 to 103, To the master devices 101 to 103 via the data bus SDA. The slave devices 201 and 202 may be an EEPROM (Electrically Erasable Programmable Read-Only Memory).

마스터 디바이스들(101~103) 각각은 도 4와 같이 I2C 마스터 콘트롤러(61), 레지스터(62), 유한 스테이트 머신(Finite state machine, FSM)(63), 체크섬 처리부(64), AND 게이트(65) 등을 포함한다. Each of the master devices 101 to 103 includes an I 2 C master controller 61, a register 62, a finite state machine (FSM) 63, a checksum processing unit 64, (65), and the like.

I2C 마스터 콘트롤러(61)는 I2C 프로토콜에 기초하여 디바이스 어드레스, 디바이스 식별 코드 등의 데이터를 직렬 데이터 버스(SDA)를 통해 전송하고, 직렬 데이터 버스(SDA)를 통해 승인 코드(ACK)를 수신하여 그 결과를 유한 스테이트 머신(63)에 공급한다. 또한, I2C 마스터 콘트롤러(61)는 직렬 데이터 버스(SDA)를 통해 전송되는 데이터 비트와 동기되는 직렬 클럭을 직렬 클럭 버스(SCA)를 통해 전송한다. The I 2 C master controller 61 transmits data such as a device address and a device identification code via the serial data bus SDA based on the I 2 C protocol and transmits an acknowledge code ACK through the serial data bus SDA, And supplies the result to the finite state machine 63. In addition, the I 2 C master controller 61 transmits a serial clock synchronized with a data bit transmitted through a serial data bus (SDA) through a serial clock bus (SCA).

유한 스테이트 머신(63)은 이웃한 다른 마스터 디바이스로부터 리드 돈 인 신호(Read_done_in)를 수신하고, AND 게이트(65)로부터 출력되는 리드 돈 아웃 신호(Read_done_out)를 수신한다. 또한, 유한 스테이트 머신(63)은 I2C 마스터 콘트롤러(61)로부터 데이터 억세스/저장 완료 정보를 입력 받고 체크섬 처리부(64)의 출력 신호를 입력받는다. 유한 스테이트 머신(63)은 리드 돈 인 신호(Read_done_in), 리드 돈 아웃 신호(Read_done_out), 데이터 억세스/저장 완료 정보, 체크섬 체크 결과에 따라 도 5 및 도 6과 같이 마스터 디바이스들(101~103)의 동작 상태를 제어한다.The finite state machine 63 receives the read-out signal (Read_done_in) from the neighboring master device and receives the read-out signal (Read_done_out) from the AND gate 65. [ The finite state machine 63 receives the data access / storage completion information from the I 2 C master controller 61 and receives the output signal of the checksum processing unit 64. 5 and 6, the finite state machine 63 generates master devices 101 to 103 according to the read-in signal (Read_done_in), the read-out signal (Read_done_out), the data access / As shown in FIG.

체크섬 처리부(64)는 슬레이브 디바이스(201, 202)로부터 읽어들인 데이터와 체크섬 바이트를 레지스터(62)에 저장된 데이터의 합과 비교하는 체크섬 체크를 처리한다. 체크섬 처리부(64)는 체크섬 체크 결과, 레지스터(62)에 저장된 데이터의 무결성이 확인되면(checksum pass) 하이 로직 레벨 신호를 출력하는 반면에, 레지스터(62)에 저장된 데이터에 오류가 발견되면 로우 로직 레벨 신호를 출력한다.The checksum processing unit 64 processes a checksum check for comparing the data read from the slave devices 201 and 202 and the checksum byte with the sum of the data stored in the register 62. The checksum processing unit 64 outputs a high logic level signal when the checksum pass of the data stored in the register 62 is confirmed as a result of the checksum check. On the other hand, if an error is found in the data stored in the register 62, Level signal.

AND 게이트(65)는 리드 돈 인 신호(Read_done_in)가 하이 로직 레벨이고 체크섬 처리부(64)의 출력이 하이 로직 레벨일 때에 하이 로직 레벨의 리드 돈 아웃 신호(Read_done_out)를 출력하고, 그 이외의 경우에 로우 로직 레벨의 리드 돈 아웃 신호(Read_done_out)을 출력한다. The AND gate 65 outputs the read-out signal Read_done_out of the high logic level when the read-in signal Read_done_in is at the high logic level and the output of the checksum processing unit 64 is at the high logic level, And outputs a read-out signal (Read_done_out) at a low logic level.

레지스터(62)는 I2C 마스터 콘트롤러(61)로부터 수신된 데이터를 저장하고, I2C 마스터 콘트롤러(61)와 체크섬 처리부(64)의 요청시에 저장된 데이터에 대한 I2C 마스터 콘트롤러(61)와 체크섬 처리부(64)의 억세스를 허용한다.Register 62 is I 2 storing data received from the C master controller 61 and, I 2 C master controller 61 and the request data I 2 C master controller (61 to store in the checksum processing section 64 And the checksum processing unit 64 are permitted.

도 5는 도 4에 도시된 유한 스테이트 머신(63)의 동작 상태를 보여 주는 상태도이다. 도 6은 도 4에 도시된 마스터 디바이스들(101~103)의 구동 신호와 동작 모드를 보여 주는 파형도이다. FIG. 5 is a state diagram showing the operation state of the finite state machine 63 shown in FIG. 6 is a waveform diagram showing driving signals and operation modes of the master devices 101 to 103 shown in FIG.

도 5 및 도 6을 참조하면, 마스터 디바이스들(101~103)은 리셋 전압(RESET)이 인가될 때 초기화된다.(S0) 마스터 디바이스 A(101)는 리셋 전압(RESET)과 거의 동시에 입력되는 구동 전압(VDD)을 리드 돈 인 신호(Read_done_in)로서 입력받아 제어권을 갖는다.5 and 6, master devices 101 to 103 are initialized when a reset voltage RESET is applied. (S0) Master device A101 is inputted almost simultaneously with a reset voltage RESET And receives the driving voltage VDD as the read-out signal Read_done_in and has the control right.

제어권을 갖는 마스터 디바이스 A(101)는 상태 변경을 위하여 설정된 소정의 지연 시간 이후에 리드 모드로 동작하여 디바이스 어드레스와 디바이스 식별코드를 직렬 데이터 버스(SDA)를 통해 전송하여 슬레이브 디바이스(201, 202) 중 어느 하나를 억세스한다. 마스터 디바이스 A(101)는 데이터를 억세스하는 동안 리드 돈 아웃 신호(Read_done_out)의 레벨을 로우 로직 레벨로 유지한다.(S1 및 S2) 마스터 디바이스 A(101)는 구동 전압(VDD)이 구동 전압(VDD)이 로직 레벨로 반전되면 모니터 모드로 동작한다.The master device A 101 having the control right operates in the read mode after a predetermined delay time set for the state change and transmits the device address and the device identification code via the serial data bus SDA to the slave devices 201 and 202, Or the like. The master device A 101 maintains the level of the read-out signal Read_done_out at a low logic level during the access of the data. (S1 and S2) The master device A101 determines that the driving voltage VDD is lower than the driving voltage VDD) is inverted to logic level, it operates in monitor mode.

마스터 디바이스 B 및 C(102, 103)는 마스터 디바이스 A(101)가 슬레이브 디바이스(201, 202)를 억세스하는 동안 로우 로직 레벨의 리드 돈 아웃 신호(Read_done_out)에 응답하여 모니터 모드로 동작한다. 마스터 디바이스 B 및 C(102, 103)는 디바이스 어드레스와 디바이스 식별코드를 체크하여 마스터 디바이스 A(101)에 의해 억세스하는 슬레이브 디바이스(201, 202)가 자신이 억세스하고자 하는 슬레이브 디바이스(201, 202)로 확인되면, 직렬 데이터 버스(SDA)를 통해 슬레이브 디바이스(201, 202)의 데이터를 저장한다. 마스터 디바이스 B 및 C(102, 103)는 모니터 모드로 동작하여 슬레이브 디바이스(201, 202)의 데이터를 저장하는 동안 리드 돈 아웃 신호(Read_done_out)의 레벨을 로우 로직 레벨로 유지한다.(S3 및 S4) 마스터 디바이스 B(102)는 마스터 디바이스 A(101)로부터 입력되는 리드 돈 인 신호(Read_done_in)가 하이 로직 레벨로 반전되면, S1 단계로 이행하여 제어권을 가지며 슬레이브 디바이스(201, 202) 중 원하는 슬레이브 디바이스의 데이터를 억세스한다. 마찬가지로, 마스터 디바이스 C(103)는 마스터 디바이스 B(102)로부터 입력되는 리드 돈 인 신호(Read_done_in)가 하이 로직 레벨로 반전되면, S1 단계로 이행하여 제어권을 가지며 슬레이브 디바이스(201, 202) 중 원하는 슬레이브 디바이스의 데이터를 억세스한다. The master devices B and C 102 and 103 operate in the monitor mode in response to the read-out signal (Read_done_out) at the low logic level while the master device A 101 accesses the slave devices 201 and 202. The master devices B and C 102 and 103 check the device address and the device identification code and determine that the slave devices 201 and 202 accessing by the master device A101 are slave devices 201 and 202, The data of the slave devices 201 and 202 is stored via the serial data bus SDA. The master devices B and C 102 and 103 operate in the monitor mode to maintain the level of the read-out signal Read_done_out at a low logic level while storing data of the slave devices 201 and 202. (S3 and S4 ) When the read-in signal (Read_done_in) input from the master device A101 is inverted to a high logic level, the master device B102 proceeds to step S1 to have the control right, and the slave device 201, Access the device data. Similarly, when the read-in signal (Read_done_in) input from the master device B 102 is inverted to the high logic level, the master device C 103 proceeds to step S 1 to control the slave devices 201 and 202 Access the data of the slave device.

도 6과 같이, 마스터 디바이스들(101~103) 중 어느 하나는 제어권을 갖고 억세스 모드(S1, S2)로 동작하여 슬레이브 디바이스(201, 202)를 직접 억세스하여 슬레이브 데이터를 저장한다. 이와 동시에, 제어권을 갖지 않는 다른 마스터 디바이스들(101~103)은 모니터 모드(S3 및 S4)로 동작하여 직렬 데이터 버스(SDA)를 통해 전송되는 슬레이브 디바이스(201, 202)의 데이터를 저장한다. As shown in FIG. 6, any one of the master devices 101 to 103 operates in the access mode (S1, S2) with the control right and directly accesses the slave devices 201, 202 to store the slave data. At the same time, the other master devices 101 to 103, which do not have control, operate in the monitor mode (S3 and S4) and store data of the slave devices 201 and 202 transmitted via the serial data bus (SDA).

따라서, 본 발명의 멀티 마스터의 데이터 통신 장치는 도 2 및 도 6의 비교에서 명백하게 알 수 있는 바와 같이 종래 기술에 비하여 마스터 디바이스들(101~103)이 슬레이브 디바이스(201, 202)의 데이터를 저장하는데 필요한 시간을 대폭 줄일 수 있다. 예를 들어, 본 발명의 멀티 마스터의 데이터 억세스 장치는 N 개의 마스터 디바이스들이 슬레이브 데이터를 저장하는데 필요한 시간을 하나의 마스터 디바이스가 슬레이브 데이터를 억세하는 시간 T으로 줄일 수 있으므로 종래 기술에 비하여 N 개의 마스트 디바이스들의 슬레이브 데이터 저장에 필요한 시간을 1/N 만큼 줄일 수 있다.Therefore, the multi-master data communication apparatus of the present invention is capable of storing the data of the slave devices 201 and 202, as compared with the prior art, The time required for the operation can be greatly reduced. For example, the multi-master data access device of the present invention can reduce the time required for the N master devices to store the slave data to the time T during which one master device constrains the slave data, The time required for storing the slave data of the devices can be reduced by 1 / N.

마스터 디바이스들(101~103)은 억세스 모드에서 슬레이브 디바이스(201, 202)의 억세스를 완료하여 원하는 데이터의 저장을 완료하거나, 모니터 모드에서 슬레이브 디바이스(201, 202)의 데이터 저장을 완료하면, 상태 변경을 위하여 설정된 소정의 지연 시간 후에 아이들 상태(idle state)로 동작한다.(S5, S6) 마스터 디바이스들(101~103)은 아이들 상태에서 체크섬 체크를 통해 저장된 데이터의 무결성을 확인한다.When the master devices 101 to 103 complete the access of the slave devices 201 and 202 in the access mode and complete the storage of the desired data or the data storage of the slave devices 201 and 202 in the monitor mode, (S5, S6) The master devices 101 to 103 check the integrity of the stored data through a checksum check in the idle state.

마스터 디바이스들(101~103)은 체크섬 체크에서 레지스터(62)에 저장된 데이터에 오류가 발견되면(checksum fail), 리드 돈 인 신호(Read_done_in)를 체크하여 리드 돈 인 신호(Read_done_in)가 하이 로직 레벨이면 S1으로 이행하고, 리드 돈 인 신호(Read_done_in)가 로우 로직 레벨이면 S3로 이행한다.(S7) 마스터 디바이스들(101~103)은 체크섬 체크에서 레지스터에 저장된 데이터의 무결성이 확인되고 리드 돈 인 신호(Read_done_in)가 하이 로직 레벨이면 리드 돈 아웃 신호(Read_done_out)를 하이 로직 레벨로 출력한다. 또한, 마스터 디바이스들(101~103)은 체크섬 체크에서 레지스터에 저장된 데이터에서 오류가 발견되고 리드 돈 인 신호(Read_done_in)가 하이 로직 레벨이면 S1 단계로 이행하여 리드 모드로 동작한다. The master devices 101 to 103 check the read data signal Read_done_in to check if the read data signal Read_done_in is in the high logic level (S7) The master devices 101 to 103 check the integrity of the data stored in the register in the checksum check, and if the read data (Read_done_in) is the low logic level, If the signal (Read_done_in) is a high logic level, the readout signal (Read_done_out) is outputted as a high logic level. If an error is found in the data stored in the register in the checksum check and the read-in signal (Read_done_in) is at the high logic level, the master devices 101 to 103 then proceed to step S1 and operate in the read mode.

전술한 멀티 마스터의 데이터 통신 장치는 표시장치에 적용될 수 있다. The above-described multi-master data communication device can be applied to a display device.

본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시소자로 구현될 수 있다. 이하의 실시예에서, 액정표시소자를 중심으로 설명하지만 본 발명의 표시장치는 액정표시소자에 한정되지 않는다는 것에 주의하여야 한다. The display device of the present invention can be applied to a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting display , OLED), or the like. In the following embodiments, the liquid crystal display element will be mainly described, but it should be noted that the display apparatus of the present invention is not limited to the liquid crystal display element.

도 7은 본 발명의 실시예에 따른 표시장치를 나타내는 블록도이다. 7 is a block diagram showing a display device according to an embodiment of the present invention.

도 7을 참조하면, 본 발명의 표시장치는 액정표시패널(10), TMIC(Timer controller merged Integrated Circuit)(301~303), 게이트 구동회로(20), EEPROM(200) 등을 포함한다. Referring to FIG. 7, the display device of the present invention includes a liquid crystal display panel 10, a timer controller merged integrated circuit (TMIC) 301 to 303, a gate driving circuit 20, an EEPROM 200, and the like.

액정표시패널(10)은 TFT 어레이 기판과 컬러필터 어레이 기판 사이에 형성된 액정층을 포함한다. 액정표시패널(10)은 데이터라인들과 게이트라인들의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 액정표시패널(10)의 TFT 어레이 기판에는 TFT 어레이가 형성된다. TFT 어레이는 데이터라인들, 게이트라인들, 데이터라인들과 게이트라인들의 교차부에 형성된 TFT들, TFT 각각에 접속된 화소전극, 및 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들의 액정은 화소전극과 공통전극 사이의 전계에 의해 구동된다. 액정표시패널(10)의 컬러필터 어레이 기판에는 컬러필터 어레이가 형성된다. 컬러필터 어레이는 블랙 매트릭스, 컬러필터, 공통전극 등을 포함한다. TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광필름이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. The liquid crystal display panel 10 includes a liquid crystal layer formed between the TFT array substrate and the color filter array substrate. The liquid crystal display panel 10 includes pixels arranged in a matrix form by an intersection structure of data lines and gate lines. On the TFT array substrate of the liquid crystal display panel 10, a TFT array is formed. The TFT array includes data lines, gate lines, TFTs formed at intersections of data lines and gate lines, pixel electrodes connected to TFTs, and storage capacitors (Cst). The liquid crystal of the pixels is driven by the electric field between the pixel electrode and the common electrode. On the color filter array substrate of the liquid crystal display panel 10, a color filter array is formed. The color filter array includes a black matrix, a color filter, a common electrode, and the like. On each of the TFT array substrate and the color filter array substrate, an alignment film for attaching a polarizing film and setting a pre-tilt angle of the liquid crystal is formed.

액정표시패널(10)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나 IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛과 백라이트 구동회로가 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal display panel 10 is implemented by a vertical electric field driving method such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode or a horizontal electric field driving method such as IPS (In Plane Switching) mode and FFS (Fringe Field Switching) . The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit and a backlight driving circuit are required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

TMIC들(301~303) 각각에는 타이밍 콘트롤러 회로와 데이터 구동회로가 집적된다. TMIC들(301~303) 각각의 타이밍 콘트롤러 회로는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(CLK) 등의 타이밍신호를 호스트 시스템(50)으로부터 입력 받아 그 타이밍 신호에 기초하여 데이터 구동회로의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호를 발생한다. 또한, TMIC들(301~303) 중 적어도 어느 하나의 타이밍 콘트롤러 회로는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 메인 클럭(CLK) 등의 타이밍신호를 호스트 시스템(50)으로부터 입력 받아 그 타이밍 신호에 기초하여 게이트 구동회로(20)의 동작 타이밍을 제어하기 위한 게이트 데이터 타이밍 제어신호를 발생한다. In each of the TMICs 301 to 303, a timing controller circuit and a data driving circuit are integrated. The timing controller circuit of each of the TMICs 301 to 303 supplies a timing signal such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE and a main clock CLK to the host system 50, And generates a data timing control signal for controlling the operation timing of the data driving circuit based on the timing signal. The timing controller circuit of at least one of the TMICs 301 to 303 outputs a timing signal such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, and a main clock CLK And generates a gate data timing control signal for controlling the operation timing of the gate drive circuit 20 based on the timing signal received from the host system 50.

데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 소스 출력 인에이블신호(SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 TMIC들(301~303) 내에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 TMIC들(301~303)로부터 출력되는 데이터전압의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 차지 쉐어링 타이밍과 데이터 출력 타이밍을 제어한다. The data timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), a source output enable signal (SOE), and the like. The source start pulse SSP controls the data sampling start timing of the data driving circuit. The source sampling clock SSC is a clock signal for controlling sampling timing of data in the TMICs 301 to 303. The polarity control signal POL controls the polarity of the data voltage output from the TMICs 301-303. The source output enable signal SOE controls the charge sharing timing and data output timing.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 시프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동회로(20)의 스타트 동작 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 시프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 구동회로(20)의 출력 타이밍을 제어한다.The gate timing control signal includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP controls the timing of the start operation of the gate drive circuit 20. [ The gate shift clock GSC is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output timing of the gate drive circuit 20. [

TMIC들(301~303) 각각의 데이터 구동회로는 호스트 시스템(50)으로부터 수신된 디지털 비디오 데이터를 정극성 감마보상전압으로 변환하여 정극성 데이터전압을 발생하고 디지털 비디오 데이터를 부극성 감마보상전압으로 변환하여 부극성 데이터전압을 발생한다. TMIC들(301~303) 각각의 데이터 구동회로는 정극성/부극성 데이터전압을 액정표시패널(10)의 데이터라인들로 출력한다. TMIC들(301~303)은 도 7과 같이 FPC(Flexable printed circuit)(30)에 실장되어 TAB(Tape Automated Bonding) 공정으로 소스 인쇄회로보드(Source Printed Circuit Board)(40)와 액정표시패널(10)의 TFT 어레이 기판에 접합되거나, COG(Chip On Glass) 공정이나 액정표시패널(10)의 TFT 어레이 기판 상에 접합될 수 있다. The data driving circuit of each of the TMICs 301 to 303 converts the digital video data received from the host system 50 into the positive gamma compensation voltage to generate the positive data voltage and the digital video data to the negative gamma compensation voltage And generates a negative data voltage. The data driving circuit of each of the TMICs 301 to 303 outputs the positive / negative polarity data voltage to the data lines of the liquid crystal display panel 10. [ The TMICs 301 to 303 are mounted on an FPC (Flexible Printed Circuit) 30 as shown in FIG. 7 and are connected to a source printed circuit board 40 and a liquid crystal display panel 10), or may be bonded onto a TFT array substrate of a COG (Chip On Glass) process or a liquid crystal display panel 10. [

호스트 시스템(50)은 외부 비디오 소스 예를 들면, 셋톱박스(Set-top Box), TV 시스템, 폰 시스템(Phone system), DVD 플레이어(Player), 블루레이 플레이어(Blue-ray Player), 개인용 컴퓨터(PC), 홈 시어터 시스템(Home theater Syteme) 등의 비디오 소스에 접속된다. 호스트 시스템은 스케일러(scaler)를 포함한 시스템 온 칩(System on Chip, SoC)을 포함하여 외부 비디오 소스로부터의 그래픽 데이터를 액정표시패널(10)에 표시하기에 적합한 해상도로 변환하여 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 TMIC들(301~303)에 전송한다. 또한, 호스트 시스템(50)은 LVDS 인터페이스, TMDS 인터페이스 등의 인터페이스를 통해 입력 영상과 동기되는 타이밍신호들(Vsync, Hsync, DE, CLK)을 TMIC들(301~303)에 전송한다.The host system 50 may be an external video source such as a set-top box, a TV system, a phone system, a DVD player, a Blu-ray player, (PC), and a home theater system (Home Theater System). The host system includes a system on chip (SoC) including a scaler to convert the graphic data from an external video source into a resolution suitable for display on the liquid crystal display panel 10 and output a Low Voltage Differential Signaling) interface, and a TMDS (Transition Minimized Differential Signaling) interface to the TMICs 301 to 303. Also, the host system 50 transmits the timing signals (Vsync, Hsync, DE, CLK) synchronized with the input image to the TMICs 301 to 303 through the interfaces such as the LVDS interface and the TMDS interface.

게이트 구동회로(20)는 TMIC들(301~303) 중 적어도 어느 하나로부터 입력되는 게이트 타이밍 제어신호에 응답하여 정극성/부극성 데이터전압에 동기되는 게이트펄스를 게이트라인들에 순차적으로 공급한다. 게이트 구동회로는 레벨 시프터(Level shifter)와 시프트 레지스터(Shift register)를 포함한다. 게이트 구동회로(20)는 TAB 공정으로 액정표시패널(10)의 게이트라인들에 접속될 수 있다. 시프트 레지스터는 GIP(Gate In Panel) 공정으로 액정표시패널(10)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 이 경우에, 레벨 시프터는 타이밍 콘트롤러(TCON)와 함께 콘트롤 보드 또는 소스 인쇄회로보드(40) 상에 형성되어 스타트 펄스와 클럭신호들을 TFT 어레이 기판에 GIP 회로로 형성된 시프트 레지스터에 공급한다.In response to a gate timing control signal input from at least one of the TMICs 301 to 303, the gate drive circuit 20 sequentially supplies gate pulses to the gate lines synchronized with the positive / negative data voltages. The gate driving circuit includes a level shifter and a shift register. The gate drive circuit 20 may be connected to the gate lines of the liquid crystal display panel 10 by a TAB process. The shift register can be formed directly on the TFT array substrate of the liquid crystal display panel 10 by a GIP (Gate In Panel) process. In this case, the level shifter is formed on the control board or the source printed circuit board 40 together with the timing controller TCON, and supplies the start pulse and the clock signals to the shift register formed by the GIP circuit on the TFT array substrate.

EEPROM(200)은 TMIC들(301~303)에서 데이터 타이밍 제어신호와 게이트 타이밍 제어신호를 생성하기 위하여 필요한 타이밍 정보들을 저장하고 있다. 또한, EEPROM(200)은 액정의 응답 특성 향상을 위한 룩업 테이블, 디지털 감마 보정을 위한 룩업 테이블, 다이나믹 콘트라스트 향상을 위한 룩업 테이블, 로컬 디밍을 위한 화소 데이터 보상 룩업 테이블 등 화질 향상에 필요한 룩업 테이블과, 그 외 화질 향상 알고리즘에 필요한 데이터들을 저장한다. The EEPROM 200 stores timing information necessary for generating a data timing control signal and a gate timing control signal in the TMICs 301 to 303. [ In addition, the EEPROM 200 includes a lookup table necessary for image quality improvement such as a lookup table for improving the response characteristics of liquid crystal, a lookup table for digital gamma correction, a lookup table for improving dynamic contrast, a pixel data compensation lookup table for local dimming, , And data necessary for other image quality enhancement algorithms.

TMIC들(301~303)과 EEPRONM(200)은 도 3과 같이 직렬 데이터 버스(SDA) 및 직렬 클럭 버스(SCA)를 통해 공통으로 연결된다. TMIC들(301~303)은 도 4 내지 도 6과 같이 동작하는 마스터 디바이스들(101~103)로 동작하고, EEPROM(200)은 슬레이브 디바이스(201, 202) 중 어느 하나로 동작한다. 제1 TMIC(301)는 마스터 디바이스 A(101)로 동작하고, 제2 TMIC(302)는 마스터 디바이스 B(102)로 동작할 수 있다. 제3 TMIC(303)는 마스터 디바이스 C(103)로 동작한다. 따라서, TMIC들(301~303)은 그 중 어느 하나가 억세스 모드로 동자할 때 다른 TMIC들이 모니터 모드로 동작하여 동시에 EEPROM(200)에 저장된 타이밍 정보, 화질 향상 룩업 테이블 등의 슬레이브 데이터를 저장할 수 있다. The TMICs 301 to 303 and the EEPRONM 200 are connected in common via a serial data bus (SDA) and a serial clock bus (SCA) as shown in FIG. The TMICs 301 to 303 operate as master devices 101 to 103 operating as shown in FIGS. 4 to 6 and the EEPROM 200 operates as any of the slave devices 201 and 202. The first TMIC 301 operates as the master device A 101 and the second TMIC 302 operates as the master device B 102. [ The third TMIC 303 operates as the master device C 103. Therefore, when one of the TMICs 301 to 303 operates in the access mode, other TMICs operate in the monitor mode and simultaneously store the slave data such as the timing information and the image quality lookup table stored in the EEPROM 200 have.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

101~103 : 마스터 디바이스
201, 202 : 슬레이브 디바이스101 to 103: Master device
201, 202: Slave device

Claims (4)

직렬 데이터 버스 및 직렬 클럭 버스를 통해 공통으로 연결된 다수의 마스터 디바이스 및 하나 이상의 슬레이브 디바이스를 포함하고,
상기 마스터 디바이스들 중 어느 하나의 마스터 디바이스는 제어권을 갖는 리드 모드로 동작하여 상기 슬레이브 디바이스들 중 어느 하나를 직접 억세스하고,
상기 마스터 디바이스들 중에서 상기 제어권을 갖는 마스터 디바이스를 제외한 하나 이상의 마스터 디바이스는 상기 제어권을 갖는 마스터 디바이스가 리드 모드로 동작하는 동안, 상기 제어권이 없는 모니터 모드로 동작하며,
상기 마스터 디바이스들은 상기 모니터 모드에서 상기 직렬 데이터 버스를 통해 전송되는 데이터를 저장함으로써 상기 제어권을 갖는 마스터 디바이스가 억세스하고 있는 슬레이브 디바이스의 데이터를 저장하는 것을 특징으로 하는 멀티 마스터의 데이터 통신 장치.
A plurality of master devices and one or more slave devices connected in common via a serial data bus and a serial clock bus,
Wherein one of the master devices operates in a read mode having a control right to directly access any one of the slave devices,
Wherein at least one of the master devices, except for the master device having the control right, operates in a monitor mode having no control right while the master device having the control right operates in the read mode,
Wherein the master devices store data transmitted through the serial data bus in the monitor mode, thereby storing data of a slave device accessed by the master device having the control right.
제 1 항에 있어서,
상기 마스터 디바이스들 각각은,
리드 돈 인 신호(Read_done_in)를 입력 받고, 리드 돈 아웃 신호(Read_done_out)를 출력하며,
상기 리드 돈 인 신호가 하이 로직 레벨일 때 상기 리드 모드로 동작하는 반면,
상기 리드 돈 인 신호가 로우 로직 레벨일 때 상기 모니터 모드로 동작하는 것을 특징으로 하는 멀티 마스터의 데이터 통신 장치.
The method according to claim 1,
Wherein each of the master devices comprises:
Receives a read-in signal (Read_done_in), outputs a read-out signal (Read_done_out)
While the lead-in signal is at the high logic level, it operates in the lead mode,
Wherein the monitor mode operates in the monitor mode when the signal being the lead signal is at a low logic level.
제 2 항에 있어서,
상기 마스터 디바이스들 각각은,
상기 리드 모드와 상기 모니터 모드에서 데이터 저장을 완료하면 체크섬 체크를 통해 저장된 데이터의 오류 여부를 판정하고,
상기 체크섬 체크에서 저장된 데이터의 무결성이 확인되고 상기 리드 돈 인 신호가 하이 로직 레벨이면 상기 리드 돈 아웃 신호를 하이 로직 레벨로 출력하고,
상기 체크섬 체크에서 저장된 데이터에서 오류가 발견되고 상기 리드 돈 인 신호가 하이 로직 레벨이면 상기 리드 모드로 동작하는 것을 특징으로 하는 멀티 마스터의 데이터 통신 장치.
3. The method of claim 2,
Wherein each of the master devices comprises:
When the data storage is completed in the read mode and the monitor mode,
Outputting the read donout signal to a high logic level if the integrity of the stored data is verified in the checksum check and the read don'ton signal is at a high logic level,
Wherein when the error is found in the data stored in the checksum check and the signal indicating the read money is at a high logic level, the data communication apparatus operates in the read mode.
표시패널;
상기 표시패널의 데이터라인에 데이터전압을 공급하는 다수의 TMIC들(Timer controller merged Integrated Circuit); 및
직렬 데이터 버스 및 직렬 클럭 버스를 통해 공통으로 연결된 상기 TMIC들과 공통으로 연결된 하나 이상의 EEPROM(Electrically Erasable Programmable Read-Only Memory)을 포함하고,
상기 TMIC들 각각은 타이밍 제어신호를 발생하는 타이밍 콘트롤러 회로와, 디지털 비디오 데이터를 상기 데이터 전압으로 변하는 데이터 구동회로를 내장하고,
상기 TMIC들 중 어느 하나는 제어권을 갖는 마스터 디바이스로서 리드 모드로 동작하여 상기 EEPROM 중 어느 하나를 직접 억세스하고,
상기 TMIC들 중에서 상기 제어권을 갖는 TMIC를 제외한 하나 이상의 TMIC는 상기 제어권을 갖는 TMIC가 리드 모드로 동작하는 동안, 상기 제어권이 없는 마스터 디바이스로서 모니터 모드로 동작하며,
상기 TMIC들은 상기 모니터 모드에서 상기 직렬 데이터 버스를 통해 전송되는 데이터를 저장함으로써 상기 제어권을 갖는 TMIC가 억세스하고 있는 상기 EEPROM의 데이터를 저장하는 것을 특징으로 하는 표시장치. Display panel;
A plurality of TMICs (Timer controller merged Integrated Circuits) for supplying data voltages to the data lines of the display panel; And
At least one EEPROM (Electrically Erasable Programmable Read-Only Memory) connected in common with the TMICs connected in common via a serial data bus and a serial clock bus,
Each of the TMICs includes a timing controller circuit for generating a timing control signal and a data driving circuit for converting the digital video data into the data voltage,
Wherein one of the TMICs is a master device having a control right and operates in a read mode to directly access any one of the EEPROMs,
One or more TMICs other than the TMIC having the control right among the TMICs operate in the monitor mode as the master device without the control right while the TMIC having the control right operates in the read mode,
Wherein the TMICs store data transmitted through the serial data bus in the monitor mode, thereby storing data of the EEPROM accessed by the TMIC having the control right.
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