KR101773619B1 - 반도체칩을 위한 복합 기판 - Google Patents

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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

반도체칩(6)을 위한 복합 기판(1)이 제공된다. 복합 기판(1)은 반도체 물질을 함유한 제1덮개층(2), 제2덮개층(4), 및 상기 제1덮개층(2)과 제2덮개층(4)사이에 배치된 코어층(3)을 포함하고, 코어층(3)은 덮개층들(2, 4)보다 큰 열 팽창계수를 가진다. 또한, 이와 같은 복합 기판(1)을 포함한 광전 반도체칩(6)이 제공된다.

Description

반도체칩을 위한 복합 기판{COMPOSITE SUBSTRATE FOR A SEMICONDUCTOR CHIP}
성장 기판 또는 캐리어 기판으로서 반도체칩의 반도체 층시퀀스가 적층되기에 적합한 복합 기판이 제공된다.
본 특허 출원은 독일 특허 출원 10 2008 057348.5 및 10 2009 007625.5의 우선권을 청구하고, 그 공개 내용은 참조로 포함된다.
갈륨질화물계 반도체 층시퀀스의 성장을 위해 예를 들면 규소 기판이 성장 기판으로서 사용될 수 있다. 이때, 규소(실온에서 2.6 * 10-6/K)와 GaN(실온에서 4.2 * 10-6/K)의 서로 상이한 열 팽창 계수에 의해 성장 동안 및 성장 이후에 반도체 층시퀀스 및 성장 기판의 휨이 야기될 수 있다. 그 결과 반도체 층 시퀀스의 결정 품질이 비균일하고, 반도체 층시퀀스에서 균열 형성 위험이 증가한다. 반도체 층시퀀스를 규소 소재의 대체 기판에 재본딩하는 경우에도 동일한 문제가 발생할 수 있다.
이러한 문제를 방지하기 위한 처리법은 성장 온도에서 반도체 층시퀀스의 압축 응력 성장을 가능하게 하는 완충 구조를 사용하는 것까지 이어지는데, 이로써 실온으로 냉각할 때 서로 다른 열 팽창 계수에 의해 압축 응력이 보상될 수 있고, 반도체 층시퀀스의 낮은 인장 응력만이 형성된다. 완충 구조는 예를 들면 AlN/AlGaN/GaN의 층시퀀스로 형성될 수 있다. 그러나, 특히 이와 같은 완충 구조를 가진 반도체 층시퀀스의 단점은 완성된 반도체칩에서 수직 및 래터럴 전류 전도도가 감소한다는 것이다.
따라서 본 발명의 과제는 전기적 특성이 개선된 반도체칩을 구현하는 복합 기판을 제공하는 것이다.
이러한 과제는 특허청구범위 제1항 또는 특허청구범위 제2항에 따른 복합 기판에 의하여 해결된다.
또한, 본 발명의 과제는 전기적 특성이 개선된 광전 반도체칩을 제공하는 것이다.
이러한 과제는 특허청구범위 제13항 또는 특허청구범위 제14항에 따른 광전 반도체칩에 의하여 해결된다.
복합 기판 및 광전 반도체칩의 유리한 형성예 및 발전예는 각각의 종속항에 제공된다.
바람직한 실시예에 따르면, 복합 기판은 반도체 물질을 함유한 제1덮개층, 제2덮개층 및 제1덮개층과 제2덮개층 사이에 배치된 코어층을 포함하고, 코어층은 덮개층들보다 큰 열 팽창 계수를 가진다.
복합 기판의 층들은 유리하게도 상호간에 물질간의 결합 및 형상 맞춤 방식으로 결합한다. 본 발명은 덮개층과 상이한 열 팽창 계수를 가진 코어층을 포함하는 복합 기판의 경우 합산에서 얻어질 수 있는 열 팽창 계수는 제1덮개층의 물질로 이루어진 기판에 비해 반도체 층시퀀스의 열 팽창 계수에 더욱 양호하게 맞춰진다는 기본 생각을 기초로 한다.
반도체 층시퀀스가 종래에 사용된 성장 기판 또는 캐리어 기판보다 큰 열 팽창 계수를 가진다면, 기판이 코어층을 구비하고, 상기 코어층이 종래 성장 기판 또는 캐리어 기판보다 큰 열 팽창 계수를 가지는 것이 유리한데, 이로써 종래 성장 기판 또는 캐리어 기판보다 반도체 층시퀀스의 열 팽창 계수에 더욱 양호하게 맞춰진 복합 기판이 얻어진다.
그러나, 반도체 층시퀀스가 종래에 사용된 성장 기판 또는 캐리어 기판보다 작은 열 팽창 계수를 가지는 경우도 고려할 수 있다. 이 경우, 성장 기판 또는 캐리어 기판은 유리하게도 코어층을 구비하고, 상기 코어층은 종래 성장 기판 또는 캐리어 기판보다 작은 열 팽창 계수를 가짐으로써, 마찬가지로 종래 성장 기판 또는 캐리어 기판보다 반도체 층시퀀스의 열 팽창 계수에 더욱 양호하게 맞춰진 복합 기판이 얻어진다.
복합 기판의 바람직한 형성예에 따르면, 덮개층 및 코어층은 공융 화합물에 의해 접합된다. 유리하게는, 공융 화합물은 복합 기판의 안정적 열 거동을 보장함으로써, 반도체 층시퀀스의 성장 또는 재본딩 시, 그리고 실온에서 냉각할 때에도 복합 기판의 손상을 우려하지 않아도 된다.
특히, 공융 화합물은 반도체 층시퀀스의 성장 또는 재본딩 시 발생하는 온도보다 큰 공융 온도를 포함한다. 바람직하게는, 공융 화합물은 1100℃보다 큰 공융 온도를 가진다. 이러한 점은, 특히 반도체 층시퀀스의 성장 시 지배적인 성장 온도와 관련하여 유리하며, 성장 온도는 1200℃까지 이를 수 있다.
복합 기판의 바람직한 발전예에서, 반도체 물질을 함유한 제1덮개층은 반도체칩의 반도체 층시퀀스의 성장을 위한 성장층이다. 따라서, 제1덮개층에 의해, 반도체 층시퀀스에서 필요한 원거리 질서가 성립될 수 있다. 유리하게는, 반도체 층시퀀스의 성장을 위해 적합한 제1덮개층의 선택에 의해 팽창 거동이 자동적으로 확정되지 않는다. 오히려, 코어층의 적합한 선택에 의해 복합 기판의 팽창 거동이 개선될 수 있다.
제1덮개층을 위해 적합한 물질은 특히 규소이다. 이와 같은 덮개층 상에, 유리하게는 GaN계 반도체 층시퀀스가 성장될 수 있다. 규소의 전기적 및 열적 특성에 의해, 이러한 물질은 박막 반도체칩을 위한 대체 기판으로서 적합하다.
바람직하게는, 코어층은 금속 또는 금속 화합물을 포함한다. 일반적으로, 금속 또는 금속 화합물은 반도체 물질보다 큰 열 팽창 계수를 가진다. 따라서, 금속 또는 금속 화합물을 함유한 코어층, 및 반도체 물질을 함유한 덮개층을 포함하는 복합 기판에서는 전체적으로, 제1덮개층의 열 팽창 계수보다 큰 열 팽창 계수가 얻어질 수 있다.
유리한 변형예에 따르면, 코어층을 위해, 전이금속군에 속하는 금속, 특히 내화금속(refractory metal)이 사용된다. 예를 들면, 코어층은 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈륨, 크롬, 몰리브덴, 텅스텐, 루테늄, 레늄, 오스뮴, 이리듐, 티타늄, 철, 코발트, 스칸듐, 이트륨, 에르븀, 툴륨, 루테튬, 테르븀, 디스프로슘 또는 홀뮴을 포함할 수 있다. 이러한 물질은 한편으로는 공융 화합물의 높은 온도 안정성과 관련한 요건을 충족할 수 있다. 다른 한편으로는, 이러한 물질은 상대적으로 낮은 증기압을 가짐으로써, 반도체 층시퀀스의 원하지 않는 도핑을 방지할 수 있다.
유리하게는, 제2덮개층은 제1덮개층에 상응하는 열 팽창 계수를 가진다. 이러한 방식으로, 복합 기판의 휨이 방지될 수 있다. 서로 상이한 열 팽창 계수를 가지는 제1덮개층 및 코어층만 사용되면, 이는 복금속과 동일하며, 복합 기판의 휨을 야기할 수 있다.
바람직하게는, 제2덮개층은 반도체 물질 또는 세라믹 물질을 포함한다. 더욱 바람직하게는, 제2덮개층은 규소, 규소카바이드 또는 알루미늄질화물을 포함한다.
바람직한 실시예에 따르면, 복합 기판은 덮개층보다 큰 열 팽창 계수를 가진다. 이러한 점은, 반도체 층시퀀스의 성장을 위해 제공된 제1덮개층이 반도체 층시퀀스보다 작은 열 팽창 계수를 가지는 경우에 유리하다. 복합 기판은, 제1덮개층의 물질로만 형성된 성장 기판에 비해, 전체적으로 반도체 층시퀀스에 열적으로 더욱 양호하게 맞춰진다.
대안적 실시예에 따르면, 복합 기판은 덮개층보다 작은 열 팽창 계수를 가진다. 이러한 점은, 특히, 반도체 층시퀀스의 성장을 위해 제공된 제1덮개층이 반도체 층시퀀스보다 큰 열 팽창 계수를 가지는 경우에 유리하다. 복합 기판은 전체적으로, 제1덮개층의 물질로만 형성된 성장 기판에 비해 반도체 층시퀀스에 열적으로 더욱 양호하게 맞춰진다.
복합 기판은 특정한 수의 덮개층 또는 코어층에 확정되지 않는다. 특히, 제2덮개층에는 코어층을 등지는 측에 적어도 하나의 추가 코어층 및 적어도 하나의 추가 덮개층이 후속할 수 있다.
광전 반도체칩의 바람직한 실시예는 앞서 언급한 형성예에 상응하는 복합 기판, 및 복합 기판의 제1덮개층 상에 배치되면서 상기 제1덮개층보다 큰 열 팽창 계수를 가진 반도체 층시퀀스를 포함한다.
바람직하게는, 복합 기판은 코어층을 포함하고, 코어층의 열 팽창 계수는 제1덮개층의 열 팽창 계수보다 크므로, 복합 기판은 전체적으로 제1덮개층보다 큰 열 팽창 계수를 가지고, 따라서, 반도체 층시퀀스가 제1덮개층보다 큰 열 팽창 계수를 가지는 경우에, 제1덮개층의 물질로만 형성된 기판에 비해 상기 복합 기판이 상기 반도체 층시퀀스에 열적으로 더욱 양호하게 맞춰진다.
그러나, 반도체 층시퀀스가 제1덮개층보다 작은 열 팽창 계수를 가지면, 유리하게도 제1덮개층보다 작은 열 팽창 계수를 가진 복합 기판이 사용된다. 특히, 이와 같은 광전 반도체칩은 앞서 언급한 형성예에 상응하는 복합 기판, 및 복합 기판의 제1덮개층 상에 배치된 반도체 층시퀀스를 포함하고, 상기 반도체 층시퀀스는 제1덮개층보다 작은 열 팽창 계수를 가진다.
반도체칩의 바람직한 형성예에 따르면, 반도체 층시퀀스 및 복합 기판의 열 팽창 계수의 차는 반도체 층시퀀스 및 제1덮개층의 열 팽창 계수의 차보다 적다.
반도체 층시퀀스는 복합 기판의 제1덮개층 상에 성장할 수 있다. 또는, 반도체 층시퀀스는 복합 기판과 상이한 성장 기판 상에 성장할 수 있다. 바람직하게는, 사용된 성장 기판은 반도체 층시퀀스로부터 제거되거나 적어도 상당히 얇아져 있다. 그 대신, 반도체 층시퀀스는 대용적으로 복합 기판 상에 배치된다. 이러한 방식으로 제조된 반도체칩은 박막 반도체칩이라고도 한다. 박막 반도체칩은 람베르시안 표면 이미터에 가까우며, 투광기에 응용되기에 매우 적합하다.
바람직하게는, 반도체칩의 반도체 층시퀀스는 질화물계 반도체 물질을 포함한다. 이는, 반도체 층시퀀스 또는 상기 층시퀀스의 적어도 하나의 층이 특히 AlnGamIn1-n-mN을 포함하고, 이때 0≤n≤1, 0≤m≤1, n+m≤1임을 의미한다. 이때, 상기 물질은 상기 수식에 따라 수학적으로 정확한 조성을 반드시 포함할 필요는 없다. 오히려 AlnGamIn1-n-mN 물질의 특징적 물리적 성질을 실질적으로 변경하지 않는 하나 이상의 도펀트 및 추가 성분을 포함할 수 있다. 그러나, 결정 격자의 핵심 성분(Al, Ga, In, N)만은 비록 이들이 미량의 다른 성분으로 일부 대체될 수 있다고 하더라도 상기 수식에 포함되는 것이 간단하다.
바람직한 변형예에 따르면, 광전 반도체칩은 복사 방출 반도체칩이다. 복사 생성을 위해 반도체칩은 pn접합을 구비한 활성 영역을 포함한다. pn접합은 가장 간단한 경우 서로 직접 접한 p형 반도체층과 n형 반도체층을 이용하여 형성될 수 있다. 바람직하게는, p형층과 n형층 사이에 고유의 복사 생성 구조가, 가령 도핑되거나 도핑되지 않은 양자 구조의 형태로 형성된다. 양자 구조는 단일양자우물구조(SQW, single quantum well) 또는 다중양자우물구조(MQW, multiple quantum well) 또는 양자선 또는 양자점 구조로서 형성될 수 있다. 활성 영역은 특히 이종 구조를 포함한다.
다른 이점 및 유리한 형성예는 도 1 내지 8과 관련한 이하의 설명으로부터 도출된다.
도 1은 본 발명에 따른 복합 기판의 사시도이다.
도 2 내지 4는 다양한 물질계의 상태도이다.
도 5 내지 7은 다양한 물질계의 열 팽창 계수의 온도 종속도를 나타내는 그래프이다.
도 8은 본 발명에 따른 광전 반도체칩의 개략적 횡단면도이다.
실시예 및 도면에서 동일하거나 동일한 효과를 가진 구성요소는 동일한 참조번호를 가진다.
도 1은 복합 기판(1)의 바람직한 실시예를 도시한다. 복합 기판(1)은 제1덮개층(2), 코어층(3) 및 제2덮개층(4)을 포함한다. 코어층(3)은 두 덮개층들(2, 4) 사이에 배치된다. 바람직하게는, 제1덮개층은 반도체 물질을 함유한다. 또한, 코어층(3)은 덮개층들(2, 4)보다 큰 열 팽창 계수를 가질 수 있다. 특히, 덮개층들(2, 4)은 규소를 함유하는 반면, 코어층(3)은 금속을 함유한다.
예를 들면, 덮개층들(2, 4)은 규소 디스크로 형성될 수 있다. 코어층(3)을 위해 금속 박판이 사용될 수 있다. 비용 효과적인 변형예는 특히 탄탈륨 또는 몰리브덴으로 이루어진 박판을 나타낸다. 그 외에, 이러한 물질은 규소 디스크와 안정적인 결합을 이룬다.
복합 기판(1)의 제조를 위해, 박판은 두 규소 디스크사이에 놓이고, 이러한 규소 디스크와 함께 압축된다. 바람직하게는, 압축은 0.1 MPa와 1 MPa 사이의 범위의 압력에서 실시된다. 유리한 압축 시간은 최종 온도에서 1초와 5분 사이이다. 또한, 압축 시의 지배적인 온도는, 특히 공융 온도를 초과한다.
그러나, 결합물을 접합하기 위해, 용융물 형성과 결부된 공융 온도에 도달할 필요는 없다. 오히려, 확산 공정 및 규화물 형성에 의해, 더 낮은 온도에서도 원하는 지속적 결합이 야기될 수 있다. 바람직하게는, 접합 온도는 반도체 층시퀀스의 성장 또는 재본딩 시 발생하는 최고 성장 온도 또는 본딩 온도이다. 이를 통해, 규소 디스크가 인장 응력 발생에 따라 손상될 위험은 감소할 수 있다. 또한, 접합 압력은 접합 온도가 공융 온도를 초과하는 경우보다 더 높게 선택된다. 접합 압력은 특히 1 MPa 내지 100 MPa의 범위를 가진다. 또한, 바람직하게는 접합 시간은 연장되고 5분과 500분 사이이다.
바람직하게는, 압축 공정은 아르곤, 질소 또는 다른 희귀가스로 이루어진 비활성 가스 분위기에서 실시된다. 압축 전에 기압은 20 mbar 미만으로 떨어질 수 있다.
유리하게는, 규소 디스크 및 금속 박판의 표면은 압축 전에 세정된다. 이때, 표면에서 코팅물, 특히 산화물층이 제거된다.
세정은 결합물의 압축 전에 습식 화학적 방법 또는 건식 화학적 방법에 의해 실시될 수 있다. 규소 디스크 및 금속 박판은 함께 또는 따로 가공될 수 있다.
또는, 세정은 접합 공정 동안 시작될 수 있다. 예를 들면, 수소를 첨가하여 표면 환원을 촉진하는 분위기가 발생할 수 있다. 이때, 수소 취성화가 발생하지 않도록 유의한다. 또한, 초크랄스키-규소 대신 구역 용융(zone melting)-규소를 선택함으로써, 규소에서의 잔여 산화물의 용해도가 현저히 증가할 수 있다.
도 2에 도시된 상태도는 2성분 체계 Si-Mo의 온도 거동을 도시한다. 세로축에는 온도(T [℃])가 표시된다. 하측의 가로축에는 규소비율에 따라 2성분 체계 Si-Mo에서의 몰리브덴 및 규소의 질량비(A [%])가 표시된다. 상측의 가로축에는 규소 비율에 따라 2성분 체계 Si-Mo에서의 몰리브덴 및 규소의 질량분율(W [%])이 표시된다.
L로 표시된 영역에서 화합물은 유동적이다. 고형 공융 화합물은 규소가 1400℃로 가열될 때 얻어질 수 있다(A = 98.3% 참조). 이때, 압력하에 고형 MoSi2가 형성된다. 유리하게는, 공융 온도가 1400℃인 이러한 화합물은 통상적 성장 온도 및 본딩 온도에 비해 안정적이다.
도 2와 관련하여 설명된 2성분 체계 Si-Mo와 유사한 온도 거동은 2성분 체계 Si-Ta에서도 나타난다(도 3 참조). 여기서도, 규소가 1400℃가 가열될 때 고형 공융 화합물이 얻어질 수 있다(A = 99% 참조). 압력하에 고형 TaSi2가 형성된다. 이 화합물은 공융 온도가 1400℃이다.
Si-Mo의 경우뿐만 아니라 Si-Ta의 경우에서도 각각의 금속에 의한 오염 위험은 상대적으로 낮다. Mo의 증기압은 1592℃일 때 10-8 Torr에 불과하며, Ta의 증기압은 1957℃일 때 마찬가지로 10-8 Torr에 불과하기 때문이다.
도 4에 도시된 2성분 체계 Si-Ti의 경우 다른 거동을 보인다. 이때, 고형의 TiSi2를 형성하기 위해 규소는 1330℃로 가열되어야 하긴 하다. 물론, 증기압은 이미 1227℃일 때 10-6 Torr이다. 따라서, 이러한 2성분 체계에서의 오염 위험은 Si-Mo 또는 Si-Ta의 경우보다 크다.
요약하면, 2성분 체계 Si-Mo, Si-Ta, Si-Ti는 통상적 성장 온도 및 본딩 온도를 초과하는 높은 공융 온도때문에 본 발명에 따른 복합 기판에 사용되기에 적합하다고 할 수 있다. 이에 상응하여, 복합 기판은 규소로 된 제1 및 제2덮개층을 포함하고, 몰리브덴, 탄탈륨 또는 티타늄으로 된 코어층을 포함할 수 있다.
도 5의 그래프로부터 물질 GaN, Si, Ta, Mo를 위한 열 팽창 계수 α[10-6/K]의 온도 종속성이 추론된다. 도시된 온도 범위 300℃≤T≤1500℃에서 GaN은 Si보다 현저히 큰 열 팽창 계수(α)를 가진다. Ta는 다시 GaN보다 현저히 더 큰 열 팽창 계수(α)를 가진다. 이에 반해, Mo의 열 팽창 계수(α)는 GaN의 열 팽창 계수(α)에 적어도 부분적으로 근접하며, 즉 Ta의 팽창 거동보다 Mo의 팽창 거동이 GaN의 팽창 거동에 더 유사하다.
이러한 인식은 도 6 내지 8의 그래프에 반영된다. 이러한 그래프에서 다양한 복합 기판을 위한 열 팽창 계수(α)가 도시되어 있고, 도시된 곡선은 모의실험결과이다.
도 6의 경우에, 복합 기판은 Si 소재의 제1 및 제2덮개층으로 구성되고, 상기 덮개층 각각의 두께는 500 ㎛이다. 코어층은 Mo를 함유하고, 이때 두께는 50 ㎛, 100 ㎛, 200 ㎛ 또는 300 ㎛이다. 코어층의 두께에 따라 복합 기판을 위해 다양한 열 팽창 계수(α)가 얻어진다. 열 팽창 계수(α)가 온도(T) 증가와 함께 증가한다는 점은 공통적이다. 또한, 도 6에서는, 온도가 더 높을 때 복합 기판의 열 팽창 계수(α)는 코어층의 두께가 증가할수록 점점 더 GaN의 열 팽창 계수(α)에 근접해진다는 것을 알 수 있다. 이러한 점은, 복합 기판의 팽창 거동이 코어층의 두께가 증가할수록 코어층에 의해 더 결정되고, 덮개층에 의해서는 덜 결정된다는 것을 시사할 수 있다. 도 5의 그래프와 관련하여 이미 설명한 바와 같이, Mo의 온도 거동은 GaN의 온도 거동에 상대적으로 근접하므로, Mo 소재의 코어층을 포함한 복합 기판에서 얻어질 수 있는 온도 거동은 GaN 온도 거동에 상대적으로 근접한다.
Mo 소재의 코어층을 포함한 복합 기판에 비해, Ta 소재의 코어층을 포함한 복합 기판의 온도 거동은 GaN의 온도 거동과 훨씬 더 상이하다(도 7 참조). 도 7의 기초가 되는 복합 기판은 각각 500 ㎛ 두께이면서 Si 소재의 제1 및 제2덮개층, 그리고 Ta 소재의 코어층을 포함하며, 코어층의 두께는 50 ㎛, 100 ㎛, 200 ㎛ 또는 300 ㎛이다. 또한, 도 7에서, 온도가 더 높을 때 복합 기판의 열 팽창 계수(α)는 코어층의 두께가 증가할수록 점점 더 GaN의 열 팽창 계수에 근접하고, 이는 복합 기판의 팽창 거동이 코어층의 두께가 증가할수록 코어층에 의해 결정되는 경우가 더 많아지고, 덮개층에 의해 결정되는 경우는 더 줄어든다는 것을 시사할 수 있다.
도 8은 도 1에 도시된 복합 기판(1) 및 복합 기판(1)의 제1덮개층(2) 상에 배치된 반도체 층시퀀스(5)를 포함하는 광전 반도체칩(6)을 도시한다. 반도체 층시퀀스(5)는 제1덮개층(2) 상에 성장하거나 박막 공정에서 대용적으로 복합 기판(1)의 제1덮개층(2) 상에 적층될 수 있다.
반도체 층시퀀스(5)는 제1도전형의 영역(5A) 및 제2도전형의 영역(5B)을 포함하고, 이때 두 영역(5A, 5B) 사이에 활성 영역(5C)이 형성된다. 활성 영역(5C)에서 바람직하게는 복사가 생성된다. 유리하게는, 반도체 층시퀀스(5)는 질화물계 반도체 물질을 함유한다.
유리하게는, 복합 기판(1)은 제1덮개층(2)의 물질로만 구성된 기판의 경우보다 반도체 층시퀀스(5)의 열 팽창 계수에 더 양호하게 맞춰지는 열 팽창 계수를 가진다.
복합 기판(1)의 팽창 거동이 개선됨에 따라, 반도체 층시퀀스(5)의 결정 품질이 더 균일하게 얻어질 수 있다. 또한, 반도체 층시퀀스(5)에서 균열 형성 위험이 감소할 수 있다. 그 결과, 완충 구조가 생략될 수 있고, 이는 다시 반도체칩(6)에서 수직 및 래터럴 전류 전도도에 긍정적으로 작용한다.
본 발명은 실시예에 의거한 설명에 의하여 한정되지 않는다. 오히려, 본 발명은 각각의 새로운 특징 및 특징들의 각 조합을 포함하고, 이러한 점은 특히, 이러한 특징 또는 이러한 조합이 그 자체로 명백하게 특허청구범위 또는 실시예에 제공되지 않더라도, 특허청구범위에서의 특징들의 각 조합을 포괄한다.

Claims (16)

  1. 반도체칩(6)을 위한 복합 기판(1)에 있어서,
    반도체 물질을 함유한 제1덮개층(2),
    제2덮개층(4) 및
    상기 제1덮개층(2)과 제2덮개층(4) 사이에 배치된 코어층(3)을 포함하며, 상기 코어층(3)은 상기 덮개층들(2, 4)보다 큰 열 팽창 계수를 가지며 금속 또는 금속 화합물을 포함하며,
    상기 덮개층들(2, 4)과 상기 코어층(3)은 공융 화합물에 의해 접합되는 것을 특징으로 하는 복합 기판(1).
  2. 반도체칩(6)을 위한 복합 기판(1)에 있어서,
    규소를 함유한 제1덮개층(2),
    규소를 함유한 제2덮개층(4), 및
    상기 제1덮개층(2)과 제2덮개층(4) 사이에 배치된 코어층(3)을 포함하고, 상기 코어층(3)은 상기 덮개층들(2, 4)보다 큰 열 팽창 계수를 가지며 금속 또는 금속 화합물을 포함하고,
    상기 덮개층들(2, 4)과 상기 코어층(3)은 규화물들의 형성을 통해 접합되는 것을 특징으로 하는 복합 기판(1).
  3. 제 1 항에 있어서,
    상기 제2덮개층(4)은 반도체 물질 또는 세라믹 물질을 함유한 것을 특징으로 하는 복합 기판(1).
  4. 제 1 항에 있어서,
    상기 제2덮개층(4)은 Si, SiC 또는 AlN을 포함하는 것을 특징으로 하는 복합 기판(1).
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제2덮개층(4)에는 상기 코어층(3)을 등지는 측에 적어도 하나의 추가 코어층 및 적어도 하나의 추가 덮개층이 후속하는 것을 특징으로 하는 복합 기판(1).
  6. 제 1 항에 있어서,
    상기 공융 화합물은 1100℃보다 큰 공융 온도를 가지는 것을 특징으로 하는 복합 기판(1).
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 코어층(3)은 금속층인 것을 특징으로 하는 복합 기판(1).
  8. 제 1 항에 있어서,
    상기 제1덮개층(2)은 규소를 포함하는 것을 특징으로 하는 복합 기판(1).
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 코어층(3)은 지르코늄, 하프늄, 바나듐, 니오븀, 탄탈륨, 크롬, 몰리브덴, 텅스텐, 루테늄, 레늄, 오스뮴, 이리듐, 티타늄, 철, 코발트, 스칸듐, 이트륨, 에르븀, 툴륨, 루테튬, 테르븀, 디스프로슘, 홀뮴 중 적어도 하나의 물질을 포함하는 것을 특징으로 하는 복합 기판(1).
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 복합 기판은 상기 덮개층들(2, 4)보다 큰 열 팽창 계수를 가지는 것을 특징으로 하는 복합 기판(1).
  11. 광전 반도체칩(6)에 있어서,
    제 1 항 또는 제 2 항에 따른 복합 기판(1),
    상기 복합 기판(1)의 제1덮개층(2) 상에 배치되며 상기 제1덮개층(2)보다 큰 열 팽창 계수를 가지는 반도체 층시퀀스(5)를 포함하는 것을 특징으로 하는 광전 반도체칩(6).
  12. 제 11 항에 있어서,
    상기 반도체 층시퀀스(5) 및 상기 복합 기판(1)의 열 팽창 계수의 차는 상기 반도체 층시퀀스(5) 및 상기 제1덮개층(2)의 열 팽창 계수의 차보다 적은 것을 특징으로 하는 광전 반도체칩(6).
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