KR101763007B1 - 반도체 디바이스 구조물 및 그 제조 방법 - Google Patents

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Abstract

반도체 디바이스 구조물을 형성하기 위한 방법의 실시예가 제공된다. 이 방법은 반도체 기판 위에 게이트 스택을 형성하는 단계 및 게이트 스택의 측벽 위에 밀봉 구조물을 형성하는 단계를 포함한다. 이 방법은 또한 반도체 구조물, 밀봉 구조물 및 게이트 스택 위에 더미 차폐 층(dummy shielding layer)을 형성하는 단계를 포함한다. 이 방법은 추가로 반도체 기판에 소스 및 드레인 영역들을 형성하기 위해 더미 차폐 층 상에서 이온 주입 프로세스를 수행하는 단계를 포함한다. 또한, 이 방법은 소스 및 드레인 영역들이 형성된 이후 더미 차폐 층을 제거하는 단계를 포함한다.

Description

반도체 디바이스 구조물 및 그 제조 방법{SEMICONDUCTOR DEVICE STRUCTURE AND METHOD OF MANUFACTURING THE SAME}
반도체 집적 회로(IC) 산업은 빠른 성장을 경험하여 왔다. IC 물질들 및 설계에서의 기술적 진보들은 IC들의 세대들을 생성하였다. 각각의 세대는 이전의 세대보다 더 작고 더 복잡한 회로들을 갖는다.
IC 진화의 과정에서, 기능적 밀도(즉, 칩 영역 당 상호연결된 디바이스들의 수)는 일반적으로 증가한 반면에, 지오메트리 크기(즉, 제작 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 연관된 비용들을 낮춤으로써 이익들을 제공한다.
그러나 이들 진보들은 IC들을 프로세싱 및 제조하는 복잡도를 증가시켰다. 피처 크기들이 계속 감소하기 때문에, 제조 프로세스들은 계속 수행하기 더 어려워지고 있다. 그러므로, 더욱 더 작은 크기들을 갖는 신뢰할 수 있는 반도체 디바이스들을 형성하는 것이 과제이다.
몇몇 실시예들에 따라, 반도체 디바이스 구조물을 형성하기 위한 방법의 실시예가 제공된다. 이 방법은 반도체 기판 위에 게이트 스택을 형성하는 단계 및 게이트 스택의 측벽 위에 밀봉 구조물을 형성하는 단계를 포함한다. 이 방법은 또한 반도체 구조물, 밀봉 구조물 및 게이트 스택 위에 더미 차폐 층을 형성하는 단계를 포함한다. 이 방법은 추가로 반도체 기판에 소스 및 드레인 영역들을 형성하기 위해 더미 차폐 층 상에서 이온 주입 프로세스를 수행하는 단계를 포함한다. 또한, 이 방법은 소스 및 드레인 영역들이 형성된 이후 더미 차폐 층을 제거하는 단계를 포함한다.
몇몇 실시예들에 따라, 반도체 디바이스 구조물을 형성하기 위한 방법이 제공된다. 이 방법은 반도체 기판 위에 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계 및 제 1 게이트 스택 및 제 2 게이트 스택의 측벽들 위에 밀봉 구조물들을 각각 형성하는 단계를 포함한다. 이 방법은 또한 밀봉 구조물 위에 더미 차폐 층을 형성하는 단계를 포함한다. 이 방법은 추가로 반도체 기판에 그리고 제 1 게이트 스택 및 제 2 게이트 스택의 대향하는 측들 상에 각각 제 1 소스 및 드레인 영역들 및 제 2 소스 및 드레인 영역들을 순차적으로 형성하도록 더미 차폐 층 상에서 이온 주입 프로세스들을 순차적으로 수행하는 단계를 포함한다. 또한 이 방법은 제 1 소스 및 드레인 영역들 및 제 2 소스 및 드레인 영역들이 형성된 이후 더미 차폐 층을 제거하는 단계를 포함한다.
몇몇 실시예들에 따라, 반도체 디바이스 구조물이 제공된다. 이 반도체 디바이스 구조물은 반도체 기판 및 반도체 기판 위의 게이트 스택을 포함한다. 이 반도체 디바이스 구조물은 또한 게이트 스택의 측벽들 위의 밀봉 구조물을 포함하고, 밀봉 구조물 대 게이트 스택의 폭 비(width ratio)는 약 0.05 내지 약 0.7의 범위에 있다. 이 반도체 디바이스 구조물은 추가로 반도체 기판, 게이트 스택 및 밀봉 구조물 위의 에칭 스탑 층을 포함한다. 에칭 스탑 층은 밀봉 구조물과 직접 접촉한다.
예시적인 실시예들 및 그의 이점들의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 행해지는 다음의 설명에 대한 참조가 이루어진다.
도 1a 내지 도 1h는 몇몇 실시예들에 따라 반도체 디바이스 구조물을 형성하기 위한 프로세스의 다양한 스테이지들의 단면도들이다.
도 2는 몇몇 실시예들에 따라 반도체 디바이스 구조물의 단면도이다.
도 3은 몇몇 실시예들에 따라 반도체 디바이스 구조물의 단면도이다.
본 개시의 다양한 실시예들의 제조 및 이용은 아래에서 상세히 논의된다. 그러나 다양한 실시예들이 매우 다양한 특정한 맥락들에서 실현될 수 있다는 것이 인지되어야 한다. 논의된 특정한 실시예들은 단지 예시적이며 본 개시의 범위를 제한하지 않는다.
다음의 개시는 본 개시의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예들을 제공한다는 것이 이해될 것이다. 컴포넌트들 및 배열들의 특정한 예들이 본 개시를 단순하게 하기 위해 아래에서 설명된다. 이들은 물론 단지 예들이 뿐이며, 제한하는 것으로 의도되지 않는다. 또한, 이어지는 설명에서 제 2 프로세스 이전의 제 1 프로세스의 수행은 제 2 프로세스가 제 1 프로세스 직후 수행되는 실시예들을 포함할 수 있고 부가적인 프로세스들이 제 1 및 제 2 프로세스들 사이에 수행될 수 있는 실시예들을 또한 포함할 수 있다. 다양한 피처들이 단순함 및 명료함을 위해 상이한 축적으로 임의로 그려질 수 있다. 또한, 이어지는 설명에서 제 2 피처 위의 또는 그 상의 제 1 피처의 형성은 제 1 및 제 2 피처들이 직접 접촉하는 실시예들을 포함할 수 있고, 제 1 및 제 2 피처들이 직접 접촉하지 않을 수 있도록 제 1 및 제 2 피처들 사이에 부가적인 피처들이 형성될 수 있는 실시예들을 또한 포함할 수 있다.
실시예들의 몇몇 변동들이 설명된다. 다양한 도면들 및 예시적인 실시예들 전체에 걸쳐서, 유사한 참조 번호들이 유사한 엘리먼트들을 지정하기 위해 이용된다. 부가적인 동작들이 방법 이전에, 그 중간에, 및 그 이후에 제공될 수 있고 설명된 동작들 중 일부는 방법의 다른 실시예들을 위해 대체되거나 제거될 수 있다.
도 1a 내지 1h는 몇몇 실시예들에 따라, 반도체 디바이스 구조물을 형성하기 위한 프로세스의 다양한 스테이지들의 단면도들이다. 도 1a에서 도시된 바와 같이, 반도체 기판(100)이 제공된다. 몇몇 실시예들에서, 반도체 기판(100)은 반도체 웨이퍼(이를 테면, 실리콘 웨이퍼) 또는 반도체 웨이퍼의 부분이다. 몇몇 실시예들에서, 반도체 기판(100)은 단결정, 다결정 또는 비정질 구조의 실리콘 또는 게르마늄을 포함하는 원소 반도체 물질이다. 몇몇 다른 실시예들에서, 반도체 기판(100)은 실리콘 탄화물, 게르마늄 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물과 같은 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP와 같은 합금 반도체 또는 이들의 결합을 포함한다. 몇몇 실시예들에서, 반도체 기판(100)은 다중-층 반도체들, 절연체 상의 반도체(semiconductor on insulator; SOI)(이를 테면, 절연체 상의 실리콘 또는 절연체 상의 게르마늄), 또는 이들의 결합을 포함한다.
몇몇 실시예들에서, 격리 구조물들(102)이 반도체 기판(100)에 다양한 활성 영역들을 정의하기 위해 반도체 기판(100)에 형성된다. 격리 구조물들(102)은 서로로부터 이웃 디바이스들(예를 들어, 트랜지스터들)을 전기적으로 격리한다. 격리 구조물들(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 글래스(fluoride-doped silicate glass; FSG), 저-K 유전체 물질, 다른 적합한 물질들 또는 이들의 결합을 포함한다. 격리 구조물들(102)은 반도체의 로컬 산화(local oxidation of semiconductor; LOCOS), 얕은 트랜치 격리(shallow trench isolation ;STI) 등과 같은 격리 기술을 이용함으로써 형성될 수 있다. 몇몇 실시예들에서, 격리 구조물들(102)의 형성은 포토리소그라피 프로세스에 의해 반도체 기판(100)을 패터닝하는 것, (예를 들어, 건식 에칭, 습식 에칭, 플라즈마 에칭 프로세스 또는 이들의 결합을 이용함으로써) 반도체 기판(100)에 트랜치를 에칭하는 것, 및 (예를 들어, 화학 기상 증착 프로세스를 이용함으로써) 유전체 물질로 트랜치를 충전하는 것을 포함한다. 몇몇 실시예들에서, 충전된 트랜치는 실리콘 질화물 또는 실리콘 산화물로 충전된 열 산화물 라이너 층과 같은 다중-층 구조를 갖는다.
몇몇 실시예들에서, P-웰 영역(12P) 및 N-웰 영역(12N)이 도 1a에서 도시된 바와 같이 반도체 기판(100)에 순차적으로 형성된다. 몇몇 실시예들에서, 별개의 이온 주입 프로세스들이 P-웰 영역(12P) 및 N-웰 영역(12N)을 각각 형성하기 위해 수행된다. 2개의 상이한 주입 마스크 층들을 이용함으로써, P-웰 영역(12P) 및 N-웰 영역(12N)은 상이한 이온 주입 프로세스들에서 순차적으로 형성된다.
몇몇 실시예들에서, 제 1 주입 마스크 층(도시되지 않음)이 반도체 기판(100)의 제 1 부분을 커버하는데 이용된다. 제 1 주입 마스크 층은 반도체 기판(100)의 다른 부분을 노출하는 개구를 갖는다. 몇몇 실시예들에서, 제 1 주입 마스크 층은 패터닝된 포토레지스트 층이다. 몇몇 다른 실시예들에서, 제 1 주입 마스크 층은 실리콘 질화물 층과 같은 패터닝된 유전체 층이다. 그 후, 제 1 이온 주입 프로세스는 P-웰 영역(12P)과 같은 웰 영역을 형성하기 위해 반도체 기판(100)의 노출된 부분 상에서 수행된다. 예를 들어, P-타입 도펀트들이 P-웰 영역(12P)을 형성하기 위해 반도체 기판(100)의 노출된 부분내로 주입된다. 제 1 주입 마스크 층이 이어서 제거된다.
그 후, 제 2 주입 마스크 층(도시되지 않음)은 몇몇 실시예들에서, P-웰 영역(12P)을 커버하는데 이용된다. 제 2 주입 마스크 층은 제 1 주입 마스크 층에 의해 이전에 커버된 반도체 기판(100)의 부분을 노출하는 개구를 갖는다. 몇몇 실시예들에서, 제 2 주입 마스크 층은 패터닝된 포토레지스트 층이다. 몇몇 다른 실시예들에서, 제 2 주입 마스크 층은 실리콘 질화물 층과 같은 패터닝된 유전체 층이다. 그 후, 제 2 이온 주입 프로세스는 N-웰 영역(12N)과 같은 웰 영역을 형성하도록 수행된다. 예를 들어, N-타입 도펀트들은 N-웰 영역(12N)을 형성하기 위해 반도체 기판(100)의 노출된 부분 내로 주입된다.
그 후, 어닐링 프로세스는 몇몇 실시예들에서, 주입된 도펀트들을 드라이빙(drive)하도록 수행된다. 몇몇 다른 실시예들에서, N-웰 영역(12N)이 P-웰 영역(12P) 이전에 수행된다. 몇몇 다른 실시예들에서, P-웰 영역은 반도체 기판(100)이 P-타입 반도체 기판인 경우 형성되지 않는다. 몇몇 다른 실시예들에서, N-웰 영역은 반도체 기판(100)이 N-타입 반도체 기판인 경우 형성되지 않는다.
도 1a에서 도시된 바와 같이, 몇몇 실시예들에 따라 반도체 기판(100) 위에 게이트 스택들이 형성된다. 도면을 단순하게 하기 위해, 단지 2개의 게이트 스택들(10a 및 10b)만이 도시된다. 반도체 디바이스 구조물은 더 적은 또는 더 많은 게이트 스택들을 포함할 수 있다. 게이트 스택들(10a 및 10b) 각각은 게이트 유전체 층(104) 및 도 1a에서 도시된 게이트 전극들(106a 및 106b)과 같은 게이트 전극을 포함한다. 몇몇 실시예들에서, 게이트 유전체 층(104)은 실리콘 산화물, 실리콘 산질화물, 고 유전율 물질(고-k 물질), 또는 이들의 결합으로 이루어진다. 고 유전율 물질은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 다른 적합한 고-k 유전체 물질들, 또는 이들의 결합을 포함할 수 있다. 고-k 물질은 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속-산화물들, 전이 금속-질화물들, 전이 금속-실리케이트들, 금속들의 산질화물들, 금속 알루미늄산염들, 지르코늄 실리케이트, 지르코늄 알루미늄산염, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2―Al2O3) 합금, 다른 적합한 물질들 또는 이들의 결합을 또한 포함할 수 있다.
몇몇 실시예들에서, 게이트 유전체 층(104)은 원자층 증착(atomic layer deposition; ALD), 화학 기상 증착(chemical vapor deposition; CVD), 물리 기상 증착(physical vapor deposition; PVD), 원격 플라즈마 CVD(remote plasma CVD; RPCVD), 플라즈마 강화 CVD(plasma enhanced CVD; PECVD), 금속 유기 CVD(metal organic CVD; MOCVD), 스퍼터링, 도금, 다른 응용 가능한 프로세스들 또는 이들의 결합과 같은 적합한 프로세스에 의해 증착된다.
그 후, 금속 전극 층이 게이트 유전체 층(104) 위에 증착된다. 몇몇 실시예들에서, 게이트 전극층은 폴리실리콘으로 이루어지며, 예를 들어, CVD 프로세스 또는 다른 적합한 프로세스들을 이용함으로써 형성된다.
그 후, 게이트 유전체 층(104) 및 게이트 전극 층은 예를 들어, 게이트 스택들(10a 및 10b)을 포함하는 게이트 스택들을 형성하도록 포토리소그라피 프로세스 및 에칭 프로세스를 이용함으로써 패터닝된다. 게이트 전극 층은 이에 따라 도 1a에서 도시된 바와 같이 게이트 전극들(106a 및 106b)을 포함하는 다수의 게이트 전극들이 되도록 패터닝된다.
그 후, 밀봉 구조물들(108a 및 108b)과 같은 하나 이상의 밀봉 구조물들이 몇몇 실시예들에 따라 도 1a에서 도시된 바와 같이 게이트 스택들(10a 및 10b)의 측벽들 위에 형성된다. 밀봉 구조물들(108a 및 108b)은 후속 프로세스 동작들이 수행될 때 손상으로부터 게이트 스택들(10a 및 10b)을 보호하는데 이용될 수 있다. 몇몇 실시예들에서, 밀봉 구조물들(108a 및 108b)은 유전체 물질로 이루어진다. 유전체 물질은 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 다른 적합한 물질들, 또는 이들의 결합을 포함한다. 몇몇 실시예들에서, 밀봉 층은 CVD 프로세스와 같은 적합한 프로세스를 이용함으로써 게이트 스택들(10a 및 10b) 및 반도체 기판(100) 위에 증착된다. 그 후, 건식 에칭 프로세스와 같은 에칭 프로세스가 밀봉 층을 부분적으로 제거하기 위해 수행된다. 게이트 스택들(10a 및 10b)의 대향하는 측벽들 상에 남아있는 밀봉 층은 밀봉 구조물들(108a 및 108b)을 형성한다.
그 후, 도핑된 영역들(110a 및 110b)이 몇몇 실시예들에 따라 도 1a에서 도시된 바와 같이 반도체 기판(100)에 형성된다. 별개의 이온 주입 프로세스들이 도핑된 영역들(110a 및 110b)을 순차적으로 형성하기 위해 수행된다. 몇몇 실시예들에서 주입 마스크 층(도시되지 않음)이 N-웰 영역(12N)을 커버하는데 이용된다. 그 후, 주입 프로세스는 도핑된 영역들(110a)을 형성하기 위해 주입 마스크로서 게이트 스택(10a)을 이용하여 또한 수행된다. 몇몇 실시예들에서, N-타입 도펀트들은 도핑된 영역들(110a)을 형성하도록 P-웰 영역(12P) 내로 주입된다. 유사하게, 도핑된 영역들(110b)은 다른 주입 프로세스를 이용하여 N-웰 영역(12N)에 형성된다. 다른 주입 마스크 층(도시되지 않음)이 또한 도핑된 영역들(110b)의 형성을 원조하는데 이용된다. 그러므로 P-타입 도펀트들은 P-웰 영역(12P) 내로 주입됨 없이, 도핑된 영역들(110b)을 형성하도록 N-웰 영역(12N) 내로 주입된다.
도핑된 영역들(110a 및 110b)은 각각 반도체 기판(100)에 그리고 게이트 스택들(10a 및 10b)의 대향하는 측벽들 상에 있다. 몇몇 실시예들에서, 도핑된 영역들(110a)의 부분은 게이트 스택(10a) 근처에 그리고 밀봉 구조물들(108a) 아래에 있다. 몇몇 실시예들에서 도핑된 영역(110a)은 저농도-도핑된 소스/드레인 영역(LDS/D 영역)으로서 역할한다. 몇몇 실시예들에서, 도핑된 영역들(110b)의 부분은 게이트 스택(10b) 근처에 그리고 밀봉 구조물들(108b) 아래에 있다. 몇몇 실시예들에서 도핑된 영역(110b)은 LDS/D 영역으로서 역할한다. 몇몇 실시예들에서, 주입 프로세스는, 형성된 도핑된 영역들(110a 및 110b)이 각각 게이트 스택들(10a 및 10b) 아래에서 연장하도록 경사각으로 수행된다.
도 1b에서 도시된 바와 같이, 반도체 기판(100)의 부분은 몇몇 실시예들에 따라 반도체 기판(100)에 리세스들(111)을 형성하도록 제거된다. 도 1b에서 도시된 바와 같이, 리세스들(111)은 반도체 기판(100)의 표면으로부터 N-웰 영역(12N) 내로 연장한다. 도 1b에서 도시된 바와 같이, 도핑된 영역들(110b)은 부분적으로 제거된다. 몇몇 실시예들에 따라, 도핑된 영역들(110b)은 리세스들(111) 간에 있다. 몇몇 실시예들에서, 포토리소그라피 프로세스 및 에칭 프로세스가 리세스들(111)을 형성하도록 수행된다. 본 개시의 실시예들은 다수의 변동들을 갖는다. 몇몇 실시예들에서, 리세스들(111)은 도핑된 영역들(110b)이 형성되기 이전에 형성된다.
도 1c에서 도시된 바와 같이, 소스/드레인 스트레서들(112)이 몇몇 실시예들에 따라 리세스들(111) 내에 에피택셜적으로 성장되거나 형성된다. 소스/드레인 스트레서들(112)은 몇몇 실시예들에 따라 SiGe 또는 다른 적합한 물질들을 포함한다. 몇몇 실시예들에서, 소스/드레인 스트레서들(112)은 캐리어 이동성을 증가시키도록 게이트 스택(10b) 아래의 채널 영역에 스트레스를 제공하는데 이용된다. 몇몇 실시예들에서, 소스/드레인 스트레서들(112)은 그의 성장 또는 형성 동안 동시에 도핑된다. 대안적으로, 후속 주입 프로세스는 소스/드레인 스트레서들(112)의 성장 또는 형성에 이어 소스/드레인 스트레서들(112)을 도핑하도록 수행된다. 몇몇 실시예들에서, 그러나, 소스/드레인 스트레서들(112)은 형성되지 않는다. 리세스들(111)이 형성되지 않는다.
도 1d에서 도시된 바와 같이, 더미 차폐 층(204)이 몇몇 실시예들에 따라 반도체 기판(100), 밀봉 구조물들(108a 및 108b) 및 게이트 스택들(10a 및 10b) 위에 증착된다. 몇몇 실시예들에서, 더미 차폐 층(204)은 후속 주입 프로세스를 위한 일시적 메인 스페이서로서 기능한다.
몇몇 실시예들에서 따라 더미 차폐 층(204)은 포토레지스트 물질로 이루어진다. 포토레지스트 물질은 탄소, 수소 및 산소의 혼합물, 다른 적합한 물질들 또는 이들의 결합을 포함할 수 있다. 몇몇 다른 실시예들에서, 더미 차폐 층(204)은 광감성 폴리머를 포함한다. 광감성 폴리머는 폴리(메틸)메타크릴레이트(PMMA), 아크릴 수지, 메타크릴산염 수지, 하이브리드 타입 수지, 다른 적합한 광감성 폴리머들 또는 이들의 결합을 포함할 수 있다. 몇몇 실시예들에서, 더미 차폐 층(204)은 술포늄 염, 디아조메탄(diazomethane), 또는 다른 적합한 광산 생성기(photo acid generator)와 같은 광산 생성기를 포함한다. 몇몇 실시예들에서, 더미 차폐 층(204)은 세틸트리메틸 암모늄 수산화물(cetyltrimethyl ammonium hydroxide)을 포함한다.
몇몇 실시예들에서, 더미 차폐 층(204)은 스핀-온 프로세스, CVD 프로세스, 다른 응용 가능한 프로세스들 또는 이들의 결합을 이용하여 증착된다. 더미 차폐 층(204)의 두께는 요건들에 따라 조정될 수 있다. 몇몇 실시예들에서, 더미 차폐 층(204)의 두께는 약 5nm 내지 약 20nm의 범위에 있다. 몇몇 다른 실시예들에서, 더미 차폐 층(204)의 두께는 약 7nm 내지 약 15nm의 범위에 있다.
몇몇 실시예들에서, 반사-방지 유전체(anti-reflection dielectric; ARD) 층(202)이 더미 차폐 층(204)을 증착하기 이전에 증착된다. 몇몇 실시예들에서, ARD 층(202)은 실리콘 질화물, 티타늄 질화물, 다른 응용 가능한 물질들 또는 이들의 결합으로 이루어진다. 몇몇 실시예들에서, ARD 층(202)은 약 10 Å 내지 약 50 Å의 범위의 두께를 갖는다. 그러나 몇몇 다른 실시예들에서, ARD 층(202)은 필요가 없거나 형성되지 않는다.
도 1e에서 도시된 바와 같이, 주입 프로세스는 몇몇 실시예들에 따라 반도체 기판(100)에 도핑된 영역(116)을 형성하도록 수행된다. 더미 차폐 층(204)은 주입 마스크로서 기능한다. 그러므로 도핑된 영역(116)(예를 들어, S/D 영역)은 도핑된 영역(110a)(예를 들어, LDS/D 영역)에 가까이 형성된다. 몇몇 실시예들에서, N-타입 도펀트들이 도핑된 영역(116)을 형성하도록 주입된다. 몇몇 실시예들에서, 주입 마스크 층(도시되지 않음)은 N-타입 도펀트들이 소스/드레인 스트레서들(112)내로 주입되지 않는다는 것을 보장하기 위해 이용된다. 도핑된 영역들(116)이 형성된 이후 주입 마스크 층이 제거된다. 몇몇 실시예들에서, 도핑된 영역(116)은 중하게-도핑된 소스/드레인 영역(S/D 영역)이다. 주입 프로세스가 S/D 영역 상에서 수행된 이후, 고속 열 프로세스(rapid thermal process; RTP)와 같은 어닐링 프로세스는 S/D 영역에 실리콘의 결정 구조를 복원하고 S/D 영역 내의 도펀트들을 활성화하도록 수행될 수 있다. 도 1e에서 도시된 바와 같이, 도핑된 영역(116)은 몇몇 실시예들에서, 밀봉 구조물(108a)에 의해 커버되지 않는다.
몇몇 실시예들에서, 다른 주입 프로세스가 적합한 도펀트들로 소스/드레인 스트레서들(112)을 도핑하도록 수행된다. 몇몇 실시예들에서, P-타입 도펀트들이 소스/드레인 스트레서들(112) 내로 주입된다. 그 결과, 소스/드레인 영역들(112')은 도 1e에서 도시된 바와 같이 게이트 스택(10b)의 대향하는 측들 상에 형성된다. 소스 및 드레인 영역들(112')을 형성하기 위한 주입 프로세스는 도핑된 영역(116)의 형성 이전에 또는 이후에 수행될 수 있다. 유사하게, 주입 마스크 층(도시되지 않음)은 도펀트들이 적합한 위치들 내로 주입되는 것을 보장하는데 이용될 수 있다.
도 1f에서 도시된 바와 같이, 몇몇 실시예들에 따라, 더미 차폐 층(204) 및 ARD 층(202)(형성된 경우)이 제거된다. 몇몇 실시예들에서, 더미 차폐 층(204)이 완전히 제거된다. 몇몇 실시예들에서, 더미 차폐 층(204)은 포토레지스트 물질로 이루어진다. 그러므로, 더미 차폐 층(204)은 애싱(ashing) 프로세스 또는 스트리핑 프로세스를 이용하여 쉽게 제거될 수 있다. 몇몇 실시예에서, 더미 차폐 층(204)은 일시적인 메인 스페이서로서 작동하고 쉽게 제거된다. 몇몇 실시예들에서, 더미 차폐 층(204)이 제거된 이후, 어떠한 영역도 더미 차폐 층(204)(일시적인 메인 스페이서)에 의해 점유되지 않는다. 그 결과, 접촉 랜딩 영역(contact landing area)이 증가된다. 몇몇 실시예에서, 유전체 층을 형성하고 메인 스페이서를 형성하기 위한 프로파일을 조심스럽게 에칭하고 튜닝하는 것이 필수적이지 않다. 프로세스 시간 및 비용은 상당히 감소된다. 게이트 스택들의 패턴들을 설계할 때, 몇몇 실시예들에 따라, 메인 스페이서들을 형성하기 위한 영역들을 정의하는 것이 필수적이지 않다. 보다 빽빽한 패턴들이 설계될 수 있다. 게이트 스택들 간의 피치들이 감소될 수 있다.
그 후, 에칭 스탑 층(217)이 몇몇 실시예들에 따라 도 1g에서 도시된 바와 같이, 반도체 기판(100), 게이트 스택들(10a 및 10b) 및 밀봉 구조물들(108a 및 108b) 위에 증착된다. 에칭 스탑 층(217)은 몇몇 실시예들에서 실리콘 질화물 층을 포함한다. 몇몇 실시예들에서, 에칭 스탑 층(217)은 반도체 기판(100) 위에 컨포멀하게(conformally) 증착된다. 몇몇 실시예들에서, 에칭 스탑 층(217)은 CVD 프로세스와 같은 적합한 프로세스를 이용함으로써 형성된다. 몇몇 실시예들에서, 에칭 스탑 층(217)은 게이트 스택들 하의 채널 영역들에서 캐리어 이동성을 증가시키는 스트레서 층으로서 또한 역할하여, 이렇게 형성된 반도체 디바이스의 동작을 개선한다.
도 1g에서 도시된 바와 같이, 에칭 스탑 층(217)은 몇몇 실시예들에 따라 밀봉 구조물들(108a 및 108b)과 직접 접촉한다. 몇몇 실시예들에서, 밀봉 구조물(108a 또는 108b)과 에칭 스탑 층(217) 간에 중간 층이나 메인 스페이서가 없다. 몇몇 실시예들에서, 밀봉 구조물(108a 또는 108b)의 전체 외측 표면은 에칭 스탑 층(217)과 직접 접촉한다.
그 후, 절연층(219)이 몇몇 실시예들에 따라 도 1g에서 도시된 바와 같이 에칭 스탑 층(217) 위에 증착된다. 몇몇 실시예들에서, 절연층(219)은 적합한 유전체 물질로 이루어진다. 적합한 유전체 물질은 실리콘 산화물, 실리콘 산질화물, 보로실리케이트 유리(borosilicate glass; BSG), 포스포릭 실리케이트 유리(phosphoric silicate glass; PSG), 보로포스포실리케이트 유리(borophosphosilicate glass; BPSG), 플루오르화된 실리케이트 유리(fluorinated silicate glass; FSG), 저-k 물질, 다공성 유전체 물질, 다른 응용 가능한 물질들, 또는 이들의 결합을 포함할 수 있다. CVD 프로세스, HDPCVD 프로세스, 스핀-온 프로세스, 스퍼터링 프로세스 또는 이들의 결합과 같은 적합한 프로세스가 몇몇 실시예들에 따라 절연 층(219)을 형성하도록 수행된다.
몇몇 실시예들에서, 평탄화 프로세스가 절연 층(219)을 가늘게 하도록 수행된다. 평탄화 프로세스 이후, 절연 층(219)은 후속 프로세스 동작들을 용이하게 하도록 실질적으로 평면 표면을 갖는다. 평탄화 프로세스는 예를 들어, 화학 기계적 폴리싱(chemical mechanical polishing; CMP) 프로세스를 포함한다. 몇몇 실시예들에서, 하나 이상의 금속 게이트 대체 프로세스가 게이트 전극들(106a 및/또는 106b)을 적합한 금속 물질들로 대체하도록 후속적으로 수행된다. 그러나 본 개시의 실시예들은 이것으로 제한되지 않는다. 몇몇 다른 실시예들에서, 게이트 전극들(106a 및 106b)은 대체되지 않는다. 몇몇 다른 실시예들에서, 게이트 전극들(106a 및 106b) 중 하나가 대체되지 않는다.
절연 층(219)의 평탄화 이후, 더미 게이트 전극들로서 역할하는 게이트 전극들(106a 및 106b)은 몇몇 실시예들에 따라 도 1g에서 도시된 바와 같이 개구들(118a 및 118b)을 형성하도록 제거된다. 몇몇 실시예들에서, 에칭 프로세스가 게이트 전극들(106a 및 106b)을 동시에 제거하도록 수행된다. 몇몇 다른 실시예들에서, 게이트 전극들(106a 및 106b)은 상이한 에칭 프로세스들에서 별개로 제거된다.
몇몇 실시예들에서, 게이트 전극들(106a 및 106b)은 습식 에칭 프로세스를 이용하여 제거된다. 예를 들어, NH4OH 용액을 함유하는 에칭 용액, 희석-HF, 다른 적합한 에칭 용액 또는 이들의 결합이 이용될 수 있다. 몇몇 실시예들에서, 게이트 전극들(106a 및 106b)은 건식 에칭 프로세스를 이용하여 제거된다. 예시적인 에천트들은 불소 및/또는 염소 기반 에천트들을 포함한다.
도 1h에서 도시된 바와 같이, 게이트 전극들(120a 및 120b)이 몇몇 실시예들에 따라 개구들(118a 및 118b)에 순차적으로 형성된다. 금속 게이트 전극들(120a 및 120b) 각각은 몇몇 실시예들에서 일함수 층(들) 및 게이트 전극 층을 포함한다. 게이트 전극 층은 일함수 층(들)과 게이트 전극 층에 커플링된 후속적으로 형성된 접촉 간에 전기적 연결을 제공하는데 이용된다. 몇몇 실시예들에서, 게이트 전극 층은 적합한 금속 물질로 이루어진다. 적합한 금속 물질은 알루미늄, 텅스텐, 금속, 백금, 코발트, 다른 적합한 금속 물질들, 이들의 합금 또는 이들의 결합을 포함할 수 있다.
일함수 층(들)은 개선된 문턱 전압을 포함해서 디바이스 성능을 강화하기 위해 트랜지스터들에 원하는 일함수를 제공한다. NMOS 트랜지스터를 형성하는 실시예들에서, 일함수 층(들)은 디바이스에 적합한 일함수 값을 제공할 수 있는 N-타입 금속일 수 있다. 일함수 값은 예를 들어, 약 4.5eV 이하이다. n-타입 금속은 금속, 금속 탄화물, 금속 질화물, 또는 이들의 결합을 포함할 수 있다. 예를 들어, N-타입 금속은 탄탈륨, 탄탈륨 질화물, 또는 이들의 결합을 포함한다. 몇몇 실시예들에서, 금속 게이트 전극(120a)은 N-타입 금속을 포함한다.
한편, PMOS 트랜지스터를 형성하는 실시예들에서, 일함수 층(들)은 디바이스에 적합한 일함수 값을 제공할 수 있는 P-타입 금속일 수 있다. 일함수 값은 예를 들어, 약 4.8eV 이상이다. P-타입 금속은 금속, 금속 탄화물, 금속 질화물, 다른 적합한 물질들, 또는 이들의 결합을 포함할 수 있다. 예를 들어, P-타입 금속은 티타늄, 티타늄 질화물, 다른 적합한 물질들 또는 이들의 결합을 포함한다. 몇몇 실시예들에서, 금속 게이트 전극(120b)은 P-타입 금속을 포함한다.
일함수 층(들)은 또한 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 금속 탄화물들(예를 들어, 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 알루미늄 탄화물), 알루미나이드, 루테늄, 팔라듐, 백금, 코발트, 니켈, 전도성 금속 산화물들 또는 이들의 결합으로 이루어질 수 있다.
몇몇 실시예들에서, 금속 게이트 전극(120a)은 금속 게이트 전극(120b) 이전에 형성된다. 몇몇 실시예들에서, 마스크 층(도시되지 않음)은 금속 게이트 전극(120)이 개구(118a)에 형성되고 개구(118b)에 형성되지 않는다는 것을 보장하기 위해 개구(118b)를 커버 및/또는 충전하도록 형성된다. 마스크 층은 또한 차단 층으로서 지칭될 수 있다. 몇몇 실시예들에서, 마스크 층은 폴리 실리콘, 비정질 실리콘, 실리콘 질화물, 실리콘 산화물, 스핀-온 글라스, 다른 적합한 물질들 또는 이들의 결합으로 이루어진다.
몇몇 실시예들에서, 하드 마스크 물질은 개구들(118a 및 118b)을 과충전(overfill)하도록 절연 층(219) 위에 증착된다. 그 후, 평탄화 프로세스가 개구들(118a 및 118b) 외부의 하드 마스크 물질을 제거하도록 수행된다. 몇몇 실시예들에서, 마스크 엘리먼트(도시되지 않음)는 개구(118b)에 남아있는 하드 마스크 물질을 커버하도록 형성되어서, 개구(118a)에 남아있는 하드 마스크 물질이 노출되게 된다. 마스크 엘리먼트는 몇몇 실시예들에서 패터닝된 포토레지스트 층이다. 그 후, 개구(118a)의 하드 마스크 물질은 몇몇 실시예들에 따라 적합한 에천트를 이용함으로써 제거된다. 마스크 엘리먼트가 이어서 제거된다. 그 결과, 개구(118b)에 남아있는 하드 마스크 물질은 몇몇 실시예들에서 개구(118b)를 커버 및/또는 충전하는 마스크 층을 형성한다. 몇몇 실시예들에서, 마스크 층은 금속 게이트 전극(120)이 개구(118a)에 형성되고 개구(118b)에 형성되지 않는다는 것을 보장하기 위해 이용된다.
몇몇 실시예들에서, 일함수 층(들)(이를 테면, N-타입 금속)은 적합한 증착 프로세스를 이용함으로써 절연 층(219) 및 개구(118a)의 측벽들 및 하부들 위에 증착된다. 적합한 증착 프로세스는 PVD 프로세스, 도금 프로세스, CVD 프로세스, 다른 응용 가능한 프로세스들, 또는 이들의 결합을 포함할 수 있다. 그 후, 게이트 전극 층은 예를 들어, PVD 프로세스, 도금 프로세스, CVD 프로세스 등을 이용함으로써 일함수 층(들) 위에 증착된다. 게이트 전극 층 및 일함수 층(들)은 이어서 개구(118a) 외부의 부분들을 제거하도록 패터닝된다. 몇몇 실시예들에서, CMP 프로세스와 같은 평탄화 프로세스가 개구(118a) 외부의 부분들을 제거하도록 수행된다. 그 결과, 금속 게이트 전극(120a)이 형성된다. 그 후, 개구(118b)를 커버 및/또는 충전하는 마스크 층이 제거된다.
그 후, 금속 게이트 전극(120b)이 몇몇 실시예들에 따라 도 1h에서 도시된 바와 같이 개구(118b)에 형성된다. 일함수 층(들)(이를 테면, P-타입 금속) 및 게이트 전극 층이 개구(118b)를 충전하도록 후속적으로 형성되고 금속 게이트 전극(120b)을 형성하도록 패터닝된다. 그러나 본 개시의 실시예들을 이것으로 제한되지 않는다는 것이 인지되어야 한다. 몇몇 다른 실시예들에서, 금속 게이트 전극(120b)은 금속 게이트 전극(120a) 이전에 형성된다.
본 개시의 실시예들은 다수의 변동들을 갖는다. 위에서 언급된 바와 같이, 게이트 전극들(106a 및 106b)은 상이한 에칭 프로세스들에서 별개로 제거될 수 있다. 몇몇 실시예들에서, 게이트 전극(106a)은 제 1 에칭 프로세스에서 제거되고, 게이트 전극(106b)은 마스크 층(도시되지 않음)에 의해 커버되고 남아있게 된다. 그 후, 금속 게이트 전극(120a)이 개구(118a)에 형성된다. 게이트 전극(106b)은 금속 게이트 전극(120a)이 형성된 이후 제거된다. 그 후, 금속 게이트 전극(120b)이 개구(118b)에 형성된다.
몇몇 다른 실시예들에서, 제 1 대체 프로세스가 게이트 전극(106b)을 금속 게이트 전극(120b)으로 대체하도록 수행된다. 그 후, 제 2 대체 프로세스가 게이트 전극(106a)을 금속 게이트 전극(120b)으로 대체하도록 수행된다.
도 1h에서 도시된 바와 같이, 게이트 스택(10a)은 두께 또는 폭(W1)을 갖는다. 몇몇 실시예들에서, 폭(W1)은 약 10nm 내지 약 40nm의 범위에 있다. 도 1h에서 도시된 바와 같이, 밀봉 구조물들(108a)은 몇몇 실시예들에서 약 5nm 내지 약 15nm의 범위의 두께 또는 폭(W2)을 갖는다. 몇몇 다른 실시예들에서, 폭(W2)은 약 7nm 내지 약 10nm의 범위에 있다. 몇몇 실시예들에서, 폭(W2)은 밀봉 구조물(108a)의 하부 부분의 폭이다.
몇몇 실시예들에서, 게이트 스택(10a)의 폭(W1)은 밀봉 구조물(108a)의 폭(W2)보다 크다. 몇몇 실시예들에서, 밀봉 구조물(108a) 대 게이트 스택(10a)의 폭 비(W2/W1)는 약 0.05 내지 약 0.7의 범위에 있다. 몇몇 다른 실시예들에서, 폭 비(W2/W1)는 약 0.1 내지 약 0.5의 범위에 있다.
위에서 언급된 바와 같이, 더미 차폐 층(204)은 일시적인 메인 스페이서로서 이용되고, S/D 영역들이 형성된 이후 제거된다. 접촉 랜딩을 위해 이용되는 영역은 어떠한 메인 스페이서에 의해서도 점유되지 않는다. 그 결과, 접촉 랜딩 영역이 증가된다. 도 1h에서 도시된 바와 같이, 접촉 랜딩 영역은 실질적으로 폭(W3)과 동일하다. 몇몇 실시예들에서, 폭(W3)은 밀봉 구조물(108a)의 하위 표면으로부터 격리 구조물(102)의 외측 에지까지 측정된다. 몇몇 실시예들에서, 폭(W3)은 약 20nm 내지 약 50nm의 범위에 있다. 몇몇 다른 실시예들에서, 폭(W3)은 약 30nm 내지 약 40nm의 범위에 있다. 그러므로 어떠한 메인 스페이서도 접촉 랜딩 영역을 점유하지 않기 때문에 더 큰 접촉 랜딩 영역 위에 접촉을 형성하는 것이 더 쉽다. 성능 및 수율은 이에 따라 개선된다.
도 1h에서 도시된 바와 같이, 반도체 디바이스 구조물은 게이트간 피치(P)를 갖는다. 어떠한 공간도 메인 스페이서 또는 일시적인 메인 스페이서(제거된 더미 차폐 층(204))에 의해 점유되지 않기 때문에, 게이트간 피치(P)는 메인 스페이서들을 갖는 다른 반도체 디바이스 구조물들에 비해 감소된다. 몇몇 다른 실시예들에서, 게이트간 피치(P)는 약 30nm 내지 약 90nm의 범위에 있다. 몇몇 다른 실시예들에서, 게이트간 피치(P)는 약 40nm 내지 약 70nm의 범위에 있다.
금속 게이트 전극들(120a 및 120b)은 각각 몇몇 실시예들에 따라 도 1h에서 도시된 바와 같이 밀봉 구조물들(108a 및 108b)과 직접 접촉한다. 예를 들어, 밀봉 구조물들(108a 및 108b)은 각각 금속 게이트 전극들(120a 및 120b)의 일함수 층들과 직접 접촉한다. 그러나 몇몇 다른 실시예들에서, 금속 게이트 전극과 밀봉 구존 간에는 아래에서 보다 상세히 설명되는 다른 층이 있다.
도 2는 몇몇 실시예들에 따라 반도체 디바이스 구조물의 단면도이다. 몇몇 실시예들에서, 게이트 유전체 층(104)이 또한 다른 게이트 유전체 층(들)으로 대체된다. 도 2에서 도시된 바와 같이, 게이트 유전체 층들(304a 및 304b)은 몇몇 실시예들에 따라 게이트 유전체 층(104)을 대체하기 위해 개구들(118a 및 118b)의 하부들 및 측벽들 위에 순차적으로 형성된다. 몇몇 다른 실시예들에서, 게이트 유전체 층들(304a 및 304b)은 동일한 유전체 층으로부터 패터닝된다. 이들 경우에서, 게이트 유전체 층들(304a 및 304b)의 물질들은 동일하다. 몇몇 실시예들에서, 게이트 유전체 층들(304a 및 304b)이 형성된 이후, 마스크 층(도시되지 않음)이 금속 게이트 전극들(120a 및 120b)의 후속 형성을 원조하기 위해 개구들(118a 및 118b) 중 하나를 커버 및/또는 충전하도록 형성된다. 도 1h에서 도시된 실시예들과 유사하게, 금속 게이트 전극들(120a 및 120b)이 순차적으로 형성된다.
게이트 유전체 층들(304a 및 304b)은 고 유전율 물질(고-k 물질)을 포함할 수 있다. 고-k 물질은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 다른 적합한 고-k 유전체 물질들 또는 이들의 결합을 포함할 수 있다. 고-k 물질은 추가로 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속-산화물들, 전이 금속-질화물들, 전이 금속-실리케이트들, 금속들의 산질화물들, 금속 알루미늄산염들, 지르코늄 실리케이트, 지르코늄 알루미늄산염, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2―Al2O3) 합금, 다른 적합한 물질들, 또는 이들의 결합을 포함할 수 있다.
도 2에서 도시된 바와 같이, 금속 게이트 전극(120a 또는 120b)은 몇몇 실시예들에 따라 밀봉 구조물(108a 또는 108b)에 직접 접촉하지 않는다. 게이트 유전체 층(304a)(또는 304b)은 밀봉 구조물(108a)(또는 108b)로부터 금속 게이트 전극(120a)(또는 120b)을 분리한다. 몇몇 실시예들에서, LDS/D 영역들(이를 테면, 도핑된 영역들(110a 및 110b))의 부분들은 밀봉 구조물들(108a 및 108b)에 의해 각각 커버된다.
본 개시의 실시예들은 다수의 변동들을 갖는다. 예를 들어, LDS/D 영역(이를 테면, 도핑된 영역(110a 또는 110b))은 밀봉 구조물에 의해 커버되는 것으로 제한되지 않는다. 도 3은 몇몇 실시예들에 따른 반도체 디바이스 구조물의 단면도이다. 도 3에서 도시된 바와 같이, LDS/D 영역(이를 테면 도핑된 영역(110a 또는 110b))의 종지부 및 밀봉 구조물(이를 테면, 밀봉 구조물(108a 또는 108b))의 외측 표면은 몇몇 실시예들에 따라 서로 정렬되거나 실질적으로 정렬된다. 몇몇 실시예들에서, LDS/D 영역(이를 테면, 도핑된 영역(110a 또는 110b))은 밀봉 구조물(108a 또는 108b)에 의해 커버되지 않거나 밀봉 구조물(108a 또는 108b) 하에서 연장하지 않는다.
반도체 디바이스 구조물을 형성하기 위한 실시예들이 제공된다. 포토레지스트 층과 같은 더미 차폐 층이 반도체 디바이스 구조물의 소스 및 드레인 영역들(예를 들어, 중하게 도핑된 소스 및 드레인 영역들)을 형성하기 위한 주입 프로세스를 원조하기 위해 일시적인 메인 스페이서로서 이용된다. 더미 차폐 층은 그 후 반도체 디바이스 구조물의 게이트 스택들 위에 어떠한 메인 스페이서들도 남아있지 않게 되도록 쉽게 제거될 수 있다. 그러므로, 게이트간 피치가 감소되고 접촉 랜딩 영역이 증가된다. 유전체 층을 형성하고 메인 스페이서를 형성하기 위한 프로파일을 조심스럽게 에칭하고 튜닝하는 것이 필수적이지 않기 때문에, 프로세스 시간 및 비용이 상당히 감소된다. 반도체 디바이스 구조물의 수율 및 신뢰도가 이에 따라 개선된다.
실시예들 및 그의 이점들이 상세히 설명되었지만, 다양한 변경들, 교체들 및 변형들이 첨부된 청구항들에 의해 정의되는 바와 같은 실시예들의 사상 및 범위로부터 벗어남 없이 그 내에서 이루어질 수 있다는 것이 이해되어야 한다. 또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 기계, 제조, 물질의 구성(composition of matter), 수단, 방법들 및 단계들의 특정한 실시예들로 제한되도록 의도되지 않는다. 본 개시로부터 당업자가 쉽게 인지할 바와 같이, 본 명세서에서 설명된 대응하는 실시예들과 실질적으로 동일한 결과를 달성하거나 실질적으로 동일한 기능을 수행하는, 현재 존재하거나 추후에 개발될 프로세스들, 기계들, 제조, 물질의 구성, 수단, 방법들 또는 단계들은 본 개시에 따라 활용될 수 있다. 이에 따라, 첨부된 청구항들은 이러한 프로세스들, 기계들, 제조, 물질의 구성, 수단, 방법들 또는 단계들을 본 발명의 범위 내에 포함하도록 의도된다. 또한, 각각의 청구항은 별개의 실시예, 및 다양한 청구항들의 결합을 구성하며, 실시예들은 본 개시의 범위 내에 있다.

Claims (10)

  1. 반도체 디바이스 구조물을 형성하기 위한 방법에 있어서,
    반도체 기판 위에 게이트 스택을 형성하는 단계;
    상기 게이트 스택의 측벽 위에 밀봉(sealing) 구조물을 형성하는 단계;
    상기 반도체 기판, 상기 밀봉 구조물 및 상기 게이트 스택 위에 더미 차폐 층(dummy shielding layer)을 형성하는 단계;
    상기 반도체 기판에 소스 및 드레인 영역들을 형성하기 위해 상기 더미 차폐 층 상에서 이온 주입 프로세스를 수행하는 단계; 및
    상기 소스 및 드레인 영역들이 형성된 이후에, 상기 소스 및 드레인 영역들 상에 더미 차폐 층이 남아있지 않도록 상기 더미 차폐 층을 제거하는 단계
    를 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  2. 제 1 항에 있어서,
    상기 더미 차폐 층은 포토레지스트 물질을 포함하는 것인, 반도체 디바이스 구조물을 형성하기 위한 방법.
  3. 제 2 항에 있어서,
    상기 더미 차폐 층이 형성되기 이전에, 상기 반도체 기판, 상기 밀봉 구조물 및 상기 게이트 스택 위에 반사-방지 유전체(anti-reflection dielectric; ARD) 층을 형성하는 단계를 더 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  4. 제 3 항에 있어서,
    상기 더미 차폐 층을 제거한 이후에, 상기 ARD 층을 제거하는 단계를 더 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 밀봉 구조물이 형성된 이후에 그리고 상기 더미 차폐 층이 형성되기 이전에, 상기 반도체 기판에 저농도 도핑된 소스 및 드레인(lightly doped source and drain; LDS/D) 영역을 형성하는 단계를 더 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 더미 차폐 층을 제거한 이후에, 상기 반도체 기판, 상기 밀봉 구조물 및 상기 게이트 스택 위에 에칭 스탑 층(etch stop layer)을 형성하는 단계를 더 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 더미 차폐 층은 완전히 제거되는 것인, 반도체 디바이스 구조물을 형성하기 위한 방법.
  8. 제 1 항에 있어서,
    상기 더미 차폐 층을 제거한 이후에, 상기 게이트 스택의 게이트 전극을 금속 게이트 전극으로 대체하는 단계를 더 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  9. 반도체 디바이스 구조물을 형성하기 위한 방법에 있어서,
    반도체 기판 위에 제 1 게이트 스택 및 제 2 게이트 스택을 형성하는 단계;
    상기 제 1 게이트 스택 및 상기 제 2 게이트 스택의 측벽들 위에 밀봉 구조물들을 각각 형성하는 단계;
    상기 밀봉 구조물들 위에 더미 차폐 층을 형성하는 단계;
    상기 반도체 기판에 그리고 상기 제 1 게이트 스택 및 상기 제 2 게이트 스택의 대향하는 측들 상에 각각 제 1 소스 및 드레인 영역들과 제 2 소스 및 드레인 영역들을 순차적으로 형성하도록 상기 더미 차폐 층 상에서 이온 주입 프로세스들을 순차적으로 수행하는 단계; 및
    상기 제 1 소스 및 드레인 영역들과 상기 제 2 소스 및 드레인 영역들이 형성된 이후에, 상기 소스 및 드레인 영역들 상에 더미 차폐 층이 남아있지 않도록 상기 더미 차폐 층을 제거하는 단계
    를 포함하는, 반도체 디바이스 구조물을 형성하기 위한 방법.
  10. 반도체 디바이스 구조물에 있어,
    반도체 기판;
    상기 반도체 기판 위의 게이트 스택;
    상기 게이트 스택의 측벽 위의 밀봉 구조물;
    상기 반도체 기판, 상기 게이트 스택 및 상기 밀봉 구조물 위의 에칭 스탑 층 - 상기 에칭 스탑 층은 상기 밀봉 구조물과 직접 접촉함 - ;
    상기 반도체 기판 내에 있고, 상기 게이트 스택에 인접하며, 제1 도펀트(dopant) 농도로 도핑된 제1 소스/드레인 영역; 및
    상기 반도체 기판 내에 있고, 상기 제1 소스/드레인 영역에 인접하며, 제2 도펀트 농도로 도핑된 제2 소스/드레인 영역을 포함하고,
    상기 밀봉 구조물은 상기 제2 소스/드레인 영역을 덮지 않고, 상기 제1 도펀트 농도는 상기 제2 도펀트 농도보다 낮은 것인, 반도체 디바이스 구조물.
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