KR101761188B1 - semiconductor memory device and method of controlling the same - Google Patents

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KR101761188B1 KR1020100089397A KR20100089397A KR101761188B1 KR 101761188 B1 KR101761188 B1 KR 101761188B1 KR 1020100089397 A KR1020100089397 A KR 1020100089397A KR 20100089397 A KR20100089397 A KR 20100089397A KR 101761188 B1 KR101761188 B1 KR 101761188B1
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Abstract

반도체 메모리 장치는 메모리 어레이, 어드레스 제어부 및 로직 회로를 포함한다. 상기 메모리 어레이는 제1 뱅크 블록과 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비한다. 상기 어드레스 제어부는 상기 메모리 어레이를 액세스한다. 상기 로직 회로는 커맨드 및 어드레스 신호에 기초하여 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 공통으로 동작되도록 하고 제2 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 개별적으로 동작되도록 상기 어드레스 제어부를 제어하는 로직 회로를 포함한다.The semiconductor memory device includes a memory array, an address controller, and a logic circuit. The memory array includes a plurality of banks divided into a first bank block and a second bank block. The address control unit accesses the memory array. Wherein the logic circuit causes the first bank block and the second bank block to operate in common in a first operation mode and the first bank block and the second bank block in a second operation mode based on a command and an address signal, And a logic circuit for controlling the address controller to be operated individually.

Description

반도체 메모리 장치 및 이의 제어 방법{semiconductor memory device and method of controlling the same}Description SEMICONDUCTOR MEMORY DEVICE AND METHOD OF CONTROLLING THE SAME

본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 메모리 장치 및 이의 제어 방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a semiconductor memory device and a control method thereof.

DRAM과 같은 반도체 메모리 장치는 메모리 컨트롤러의 제어에 따른 여러 가지 동작을 수행하게 된다. 근래의 멀티 미디어 디바이스에서 처리되는 데이터의 양은 점점 더 많아지고 또한 데이터 처리 속도는 점점 더 빨라질 것이 요구되고 있다. 이러한 반도체 메모리 장치의 동작 속도가 증가함에 따라 반도체 메모리 장치의 메모리 셀과 같은 코어에는 점점 더 빈번한 액세스가 요구된다.A semiconductor memory device such as a DRAM performs various operations according to the control of the memory controller. The amount of data to be processed in modern multimedia devices is increasing and data processing speed is increasingly required. As the operating speed of such a semiconductor memory device increases, more and more frequent accesses are required to the core, such as the memory cells of the semiconductor memory device.

본 발명의 일 목적은 칼럼 액세스 주파수 한계를 해결할 수 있는 반도체 메모리 장치를 제공하는데 있다.It is an object of the present invention to provide a semiconductor memory device capable of solving a column access frequency limitation.

본 발명의 다른 목적은 상기 반도체 메모리 장치의 제어 방법을 제공하는데 있다.It is another object of the present invention to provide a method of controlling the semiconductor memory device.

상기 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 어레이, 어드레스 제어부 및 로직 회로를 포함한다. 상기 메모리 어레이는 제1 뱅크 블록과 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비한다. 상기 어드레스 제어부는 상기 메모리 어레이를 액세스한다. 상기 로직 회로는 커맨드 및 어드레스 신호에 기초하여 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 공통으로 동작되도록 하고 제2 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 개별적으로 동작되도록 상기 어드레스 제어부를 제어하는 로직 회로를 포함한다.According to an aspect of the present invention, there is provided a semiconductor memory device including a memory array, an address controller, and a logic circuit. The memory array includes a plurality of banks divided into a first bank block and a second bank block. The address control unit accesses the memory array. Wherein the logic circuit causes the first bank block and the second bank block to operate in common in a first operation mode and the first bank block and the second bank block in a second operation mode based on a command and an address signal, And a logic circuit for controlling the address controller to be operated individually.

실시예에 있어서, 상기 로직 회로는 상기 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 상기 어드레스 신호로부터 디코딩된 동일한 내부 어드레스 신호를 수신하여 상기 커맨드가 지시하는 동작을 수행하도록 상기 어드레스 제어부를 제어할 수 있다.In one embodiment, the logic circuit is configured to receive the same internal address signal decoded from the address signal in the first bank block and the second bank block in the first mode of operation and to perform an operation indicated by the command The address control unit can be controlled.

실시예에 있어서, 상기 로직 회로는 상기 제2 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 상기 어드레스 신호로부터 디코딩된 개별적인 제1 및 제2 내부 어드레스 신호를 수신하여 상기 커맨드가 지시하는 동작을 수행하도록 상기 어드레스 제어부를 제어할 수 있다.In an embodiment, the logic circuit is configured such that in the second mode of operation, the first bank block and the second bank block receive respective first and second internal address signals decoded from the address signal, And to control the address control unit to perform an operation.

실시예에 있어서, 상기 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록은 상기 커맨드 및 상기 어드레스 신호에 응답하여 적어도 두 개의 뱅크 그룹들로 분할되어 각 그룹 단위로 액세스 가능한 그룹 모드 및 각각의 뱅크 단위로 액세스 가능한 비 그룹 모드 중에서 동일한 하나의 모드로 동작할 수 있다.In one embodiment, in the first operation mode, the first bank block and the second bank block are divided into at least two bank groups in response to the command and the address signal, It is possible to operate in the same one of the non-group modes accessible in each bank unit.

상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 상기 그룹 모드로 동작할 때 동일한 그룹에 포함되는 뱅크들에 대한 연속적인 커맨드는 시간적 갭을 가지고 활성화될 수 있다.When the first bank block and the second bank block operate in the group mode, consecutive commands for the banks included in the same group can be activated with a temporal gap.

상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 상기 그룹 모드로 동작할 때 서로 다른 그룹에 포함되는 뱅크들에 대한 연속적인 커맨드는 갭리스(gapless)로 활성화될 수 있다.When the first bank block and the second bank block operate in the group mode, consecutive commands for the banks included in different groups may be activated in a gapless manner.

실시예에 있어서, 상기 로직 회로는 상기 커맨드를 디코딩하여 모드 레지스터 셋(Mode register set; 이항 MRS) 커맨드를 제공하는 커맨드 디코더 및 상기 MRS 커맨드 및 상기 어드레스 신호에 응답하여 상기 어드레스 제어부를 제어하기 위한 제 1 모드 제어 신호와 제2 모드 제어 신호를 생성하는 모드 레지스터를 포함할 수 있다.In an embodiment, the logic circuit comprises a command decoder for decoding the command and providing a mode register set (Binary MRS) command, and a controller for controlling the address controller in response to the MRS command and the address signal 1 mode control signal and a second mode control signal.

상기 제1 모드 제어 신호는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록의 동작 모드를 지정하고, 상기 제2 모드 제어 신호는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록의 그룹 모드를 지정할 수 있다. The first mode control signal designates an operation mode of the first bank block and the second bank block and the second mode control signal designates a group mode of the first bank block and the second bank block .

실시예에 있어서, 상기 제1 뱅크 블록과 상기 제2 뱅크 블록 중 적어도 하나의 뱅크 블록이 적어도 두 개의 뱅크를 포함하는 그룹 단위로 액세스 가능한 그룹 모드로 동작할 때의 제1 칼럼 액세스 시간은 상기 제1 뱅크 블록과 상기 제2 뱅크 블록 중 적어도 하나의 뱅크 블록이 각 뱅크 단위로 액세스 가능한 비 그룹 모드로 동작할 때의 제2 칼럼 액세스 시간보다 적어도 두 배 이상일 수 있다.In one embodiment, the first column access time when at least one bank block among the first bank block and the second bank block operates in a group mode accessible in a group unit including at least two banks, At least two times greater than the second column access time when at least one of the one bank block and the second bank block operates in a non-group mode accessible in each bank unit.

상기 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 제어 방법에서는 메모리 셀 어레이를 각각 복수의 뱅크들을 구비하는 제1 뱅크 블록과 제2 뱅크 블록으로 구분한다. 커맨드 및 어드레스 신호에 기초하여 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록을 공통으로 액세스한다. 상기 커맨드 및 상기 어드레스 신호에 기초하여 제2 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록을 개별적으로 액세스한다.According to an aspect of the present invention, a method for controlling a semiconductor memory device includes dividing a memory cell array into a first bank block and a second bank block each having a plurality of banks. The first bank block and the second bank block are accessed in common in the first operation mode based on the command and the address signal. And the first bank block and the second bank block are individually accessed in the second operation mode based on the command and the address signal.

본 발명의 실시예들에 따르면 동작 모드에 따라 뱅크 블록들을 개별적으로 그룹화하여 칼럼 액세스의 주파수 한계 문제를 해결할 수 있다.According to embodiments of the present invention, it is possible to solve the frequency limitation problem of column access by separately grouping the bank blocks according to the operation mode.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 도 1의 메모리 어레이와 어드레스 제어부의 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 MRS 커맨드를 나타낸다.
도 4 및 도 5는 동작 모드에 따른 도 1의 뱅크 블록들의 동작을 나타낸다.
도 6은 제1 및 제2 모드 제어 신호에 따른 도 1의 뱅크 블록들의 동작을 나타낸다.
도 7은 도 1의 반도체 메모리 장치의 어드레스 쌍들을 나타내는 표이다.
도 8은 저장 가능한 용량(density)에 따른 도 1의 반도체 메모리 장치의 어드레싱 스킴을 나타내는 표이다.
도 9는 저장 가능한 용량에 따른 뱅크 그룹들을 나타내는 표이다.
도 10은 본 발명의 일 실시예에 따른 도 1의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 12 내지 도 15는 본 발명의 실시예들에 따른 메모리 모듈의 예들을 나타내는 도면이다.1 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.
2 is a block diagram showing the configuration of the memory array and the address control unit of FIG.
3 shows an MRS command according to an embodiment of the present invention.
Figures 4 and 5 illustrate the operation of the bank blocks of Figure 1 according to the operating mode.
FIG. 6 shows the operation of the bank blocks of FIG. 1 according to the first and second mode control signals.
7 is a table showing address pairs of the semiconductor memory device of FIG.
8 is a table showing the addressing scheme of the semiconductor memory device of Fig. 1 according to the storable capacity.
9 is a table showing bank groups according to the storable capacity.
10 is a timing chart showing the operation of the semiconductor memory device of FIG. 1 according to an embodiment of the present invention.
11 is a block diagram illustrating a memory system in accordance with one embodiment of the present invention.
12 to 15 are views showing examples of a memory module according to embodiments of the present invention.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.For the embodiments of the invention disclosed herein, specific structural and functional descriptions are set forth for the purpose of describing an embodiment of the invention only, and it is to be understood that the embodiments of the invention may be practiced in various forms, The present invention should not be construed as limited to the embodiments described in Figs.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Similar reference numerals have been used for the components in describing each drawing.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprise", "having", and the like are intended to specify the presence of stated features, integers, steps, operations, elements, components, or combinations thereof, , Steps, operations, components, parts, or combinations thereof, as a matter of principle.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same or similar reference numerals are used for the same constituent elements in the drawings and redundant explanations for the same constituent elements are omitted.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.1 is a block diagram illustrating a semiconductor memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(10)는 로직 회로(100), 어드레스 레지스터(200), 어드레스 제어부(400), 메모리 어레이(300) 및 입/출력 회로(50)를 포함하여 구성될 수 있다.1, a semiconductor memory device 10 according to an embodiment of the present invention includes a logic circuit 100, an address register 200, an address control unit 400, a memory array 300, and an input / output circuit 50).

로직 회로(100)는 복수의 제어 신호들(20, /CS, /WE, /CAS, /RAS) 및 어드레스 신호(30, A0~A12, BA0~BA3)를 수신하고 수신된 제어 신호들(/CS, /WE, /CAS, /RAS)이 나타내는 커맨드 및 어드레스 신호(A0~A12, BA0~BA3)에 기초하여 메모리 어레이(300)를 액세스하는 어드레스 제어부(400)를 제어한다. 메모리 어레이(300)는 도 2를 참조하여 후술하는 바와 같이 제1 뱅크 블록(310)과 제2 뱅크 블록(320)을 포함한다. 제1 뱅크 블록(310)은 복수의 뱅크들(311~318)로 구성되고, 제2 뱅크 블록(320)도 복수의 뱅크들(321~328)로 구성된다. 로직 회로(100)는 커맨드 및 어드레스 신호(A0~A12, BA0~BA3)에 기초하여 제1 동작 모드에서는 제1 뱅크 블록(310)과 제2 뱅크 블록(320)이 공통으로 동작되도록 하고, 제2 동작 모드에서는 제1 뱅크 블록(310)과 제2 뱅크 블록(320)이 개별적으로 동작되도록 어드레스 제어부(400)를 제어한다. 또한 로직 회로(100)는 클럭 인에이블 신호(/CKE), 클럭 신호(CK) 및 반전 클럭 신호(/CK)를 수신할 수 있다.The logic circuit 100 receives a plurality of control signals 20, / CS, / WE, / CAS, / RAS and address signals 30, A0 to A12, BA0 to BA3, The address control unit 400 accesses the memory array 300 based on the command and address signals A0 to A12 and BA0 to BA3 indicated by the address signals CS, / WE, / CAS and / RAS. The memory array 300 includes a first bank block 310 and a second bank block 320 as described below with reference to FIG. The first bank block 310 includes a plurality of banks 311 to 318 and the second bank block 320 includes a plurality of banks 321 to 328. The logic circuit 100 causes the first bank block 310 and the second bank block 320 to operate in common in the first operation mode based on the command and address signals A0 to A12 and BA0 to BA3, In the second operation mode, the address controller 400 is controlled so that the first bank block 310 and the second bank block 320 are individually operated. The logic circuit 100 may also receive a clock enable signal / CKE, a clock signal CK, and an inverted clock signal / CK.

어드레스 레지스터(200)는 어드레스 신호(30)를 수신하고 수신된 어드레스 신호(A0~A12, BA0~BA3)를 클럭 신호(CK) 또는 반전 클럭 신호(/CK)에 동기하여 로직 회로(100)와 어드레스 제어부(400)에 제공한다.The address register 200 receives the address signal 30 and outputs the received address signals A0 to A12 and BA0 to BA3 to the logic circuit 100 in synchronism with the clock signal CK or the inverted clock signal / To the address control unit (400).

입/출력 회로(50)는 메모리 어레이(300)에 데이터(DQ)를 제공하거나 메모리 어레이(300)로부터 데이터(DQ)를 제공받아 외부로 제공한다.The input / output circuit 50 provides the data DQ to the memory array 300 or the data DQ from the memory array 300 to the outside.

로직 회로(100)는 커맨드 디코더(110) 및 모드 레지스터(120)를 포함한다. 커맨드 디코더(110)는 복수의 제어 신호들(20, /CS, /WE, /CAS, /RAS)이 나타내는 커맨드를 디코딩하여 모드 레지스터 셋(Mode register set; MRS) 커맨드(MRS CMD)를 모드 레지스터(120)에 제공한다. 모드 레지스터(120)는 커맨드 디코더(110)로부터 제공받은 MRS 커맨드(MRS CMD)에 응답하여 모드 제어 신호들(MCS1, MCS2)을 어드레스 제어부(400)에 출력한다, 여기서 제1 모드 제어 신호(MCS1)는 도 2의 제1 뱅크 블록(310)과 제2 뱅크 블록(320)의 동작 모드에 관련될 수 있고, 제2 모드 제어 신호(MCS2)는 도 2의 제1 뱅크 블록(310)과 제2 뱅크 블록(320) 각각의 그룹 모드와 비그룹 모드와 관련될 수 있다.The logic circuit 100 includes a command decoder 110 and a mode register 120. The command decoder 110 decodes a command represented by a plurality of control signals 20, / CS, / WE, / CAS and / RAS and outputs a mode register set (MRS) (120). The mode register 120 outputs the mode control signals MCS1 and MCS2 to the address control unit 400 in response to the MRS command MRS CMD supplied from the command decoder 110. Here, May be related to the operation mode of the first bank block 310 and the second bank block 320 of FIG. 2 and the second mode control signal MCS2 may be related to the operation mode of the first bank block 310 and the second bank block 320 of FIG. May be associated with the group mode and the non-group mode of each of the two bank blocks 320.

도 2는 도 1의 메모리 어레이와 어드레스 제어부의 구성을 나타내는 블록도이다.2 is a block diagram showing the configuration of the memory array and the address control unit of FIG.

도 2를 참조하면, 메모리 어레이(300)는 제1 뱅크 블록(310) 및 제2 뱅크 블록(320)을 포함한다. 제1 뱅크 블록(310)은 복수의 뱅크들(311~318)로 구성되고 제2 뱅크 블록(320)은 복수의 뱅크들(321~322)로 구성될 수 있다. 도 2에서는 메모리 어레이(300)가 모두 16개의 뱅크들로 구성되어 제1 뱅크 블록(310) 및 제2 뱅크 블록(320)이 각각 8개의 뱅크들을 포함하는 것으로 도시되었지만, 다른 실시예에서는 저장 가능한 데이터의 용량에 따라 메모리 어레이(300)는 8개의 뱅크로 구성될 수 있다. 이 경우에 제1 뱅크 블록(310) 및 제2 뱅크 블록(320)이 각각 4개의 뱅크들로 구성될 수 있다.Referring to FIG. 2, the memory array 300 includes a first bank block 310 and a second bank block 320. The first bank block 310 may include a plurality of banks 311 to 318 and the second bank block 320 may include a plurality of banks 321 to 322. In FIG. 2, although the memory array 300 is formed of sixteen banks, and the first bank block 310 and the second bank block 320 are each shown to include eight banks, in another embodiment, Depending on the capacity of the data, the memory array 300 may be composed of eight banks. In this case, the first bank block 310 and the second bank block 320 may each be constituted by four banks.

어드레스 제어부(400)는 어드레스 디코더(410), 어드레스 멀티플렉서(420) 및 디코더부(430)를 포함할 수 있다. 디코더부(430)는 제1 로우 디코더(431), 제1 칼럼 디코더(432), 제2 로우 디코더(433), 제2 칼럼 디코더(433), 제1 뱅크 디코더(435) 및 제2 뱅크 디코더(436)를 포함할 수 있다. 제1 로우 디코더(431), 제1 칼럼 디코더(432) 및 제1 뱅크 디코더(435)는 제1 뱅크 블록(310)을 액세스하고, 제2 로우 디코더(433), 제2 칼럼 디코더(433) 및 제2 뱅크 디코더(436)는 제2 뱅크 블록(320)을 액세스한다.The address control unit 400 may include an address decoder 410, an address multiplexer 420, and a decoder unit 430. The decoder unit 430 includes a first row decoder 431, a first column decoder 432, a second row decoder 433, a second column decoder 433, a first bank decoder 435, Lt; RTI ID = 0.0 > 436 < / RTI > The first row decoder 431, the first column decoder 432 and the first bank decoder 435 access the first bank block 310 and the second row decoder 433, the second column decoder 433, And the second bank decoder 436 access the second bank block 320.

어드레스 디코더(410)는 도 1의 어드레스 레지스터(200)로부터 제공되는 어드레스 신호(A0~A12, BA0~BA3)를 디코딩하여 내부 어드레스(IADD)로 제공한다. 어드레스 멀티플렉서(420)는 제1 및 제2 모드 제어 신호들(MCS1, MCS2)에 응답하여 내부 어드레스(IADD)를 멀티플렉싱하여 로우 어드레스(RADD), 칼럼 어드레스(CADD) 및 뱅크 어드레스(BADD)를 어드레스부(430)에 제공한다.The address decoder 410 decodes the address signals A0 to A12 and BA0 to BA3 provided from the address register 200 of FIG. 1 and provides them as an internal address IADD. The address multiplexer 420 multiplexes the internal address IADD in response to the first and second mode control signals MCS1 and MCS2 and supplies the row address RADD, the column address CADD, and the bank address BADD to the address (430).

보다 상세하게는, 제1 모드 제어 신호(MCS1)가 제1 동작 모드(non-thread mode)를 나타낼 때는 제1 로우 디코더(431) 및 제2 로우 디코더(433)에는 동일한 로우 어드레스가 제공되고, 제1 칼럼 디코더(432) 및 제2 칼럼 디코더(434)에는 동일한 칼럼 어드레스가 제공된다. 또한 제1 모드 제어 신호(MCS2)가 제2 동작 모드(thread mode)를 나타낼 때는 제1 로우 디코더(431) 및 제2 로우 디코더(433)에는 개별적인 로우 어드레스가 제공되고 제1 칼럼 디코더(432) 및 제2 칼럼 디코더(434)에도 개별적인 칼럼 어드레스가 제공된다. 또한 제2 모드 제어 신호(MCS2)가 그룹 모드를 나타내는 경우 제1 뱅크 디코더(435)는 뱅크 어드레스(BADD)에 응답하여 제1 뱅크 블록(310)을 그룹 모드에서 동작하도록 하고, 제1 뱅크 디코더(435)는 뱅크 어드레스(BADD)에 응답하여 제1 뱅크 블록(310)을 그룹 모드에서 동작하도록 한다.More specifically, when the first mode control signal MCS1 indicates the first non-thread mode, the first row decoder 431 and the second row decoder 433 are provided with the same row address, The first column decoder 432 and the second column decoder 434 are provided with the same column address. When the first mode control signal MCS2 indicates a second mode of operation, a first row decoder 431 and a second row decoder 433 are provided with separate row addresses and a first column decoder 432, And the second column decoder 434 are also provided with separate column addresses. When the second mode control signal MCS2 indicates the group mode, the first bank decoder 435 causes the first bank block 310 to operate in the group mode in response to the bank address BADD, The third bank block 435 causes the first bank block 310 to operate in the group mode in response to the bank address BADD.

도 3은 본 발명의 일 실시예에 따른 MRS 커맨드를 나타낸다.3 shows an MRS command according to an embodiment of the present invention.

일반적으로 MRS 커맨드는 A0~A12의 어드레스 코드 부분과 BA0~BA3의 뱅크 어드레스 코드 부분으로 구분된다. 여기서 BA0~BA3의 뱅크 어드레스 코드 부분은 MRS의 모드를 지정하는 부분이다. 또한 A0~A12의 어드레스 코드 부분은 BA0~BA3의 뱅크 어드레스 코드 부분에 의하여 정해지는 모드의 동작 코드(Operational Code)를 지정하는 부분이다. 본 발명의 실시예에 따른 MRS 커맨드에서는 어드레스 코드(A12)의 논리 레벨에 의하여 제1 동작 모드 또는 제2 동작 모드가 결정되고, 어드레스 코드들(A11~A10)에 의하여 그룹 모드 또는 비그룹모드가 결정될 수 있다. 또한 어드레스 코드들(A9~A0)에 의하여 다른 여러 가지 동작 모드(예를 들어 셀프 리프레쉬, 내부 클럭, RDQS 모드 등)를 지정할 수 있다.In general, the MRS command is divided into an address code portion of A0 to A12 and a bank address code portion of BA0 to BA3. Here, the bank address code portion of BA0 to BA3 designates the mode of the MRS. The address code portion of A0 to A12 is a portion for specifying an operation code (Operational Code) of the mode determined by the bank address code portion of BA0 to BA3. In the MRS command according to the embodiment of the present invention, the first operation mode or the second operation mode is determined by the logic level of the address code A12, and the group mode or the non-group mode is selected by the address codes A11 to A10 Can be determined. In addition, various other operation modes (for example, self refresh, internal clock, RDQS mode, etc.) can be designated by the address codes A9 to A0.

예를 들어, 어드레스 코드(A12)가 로직 로우 레벨인 경우에는 제1 모드 제어 신호(MCS1)가 제1 동작 모드를 지정하게 되고, 어드레스 코드(A12)가 로직 하이 레벨인 경우에는 제1 모드 제어 신호(MCS2)가 제2 동작 모드를 지정하게 된다. 어드레스 코드(A11)가 로직 로우 레벨인 경우에는 어드레스 코드(A10)의 논리 레벨에 상관없이 이는 뱅크들의 비그룹 모드를 지정하게 되고, 어드레스 코드(A11)가 하이 레벨인 경우에는 이는 뱅크들의 그룹 모드를 지정하게 된다. 이 때. 어드레스 코드(A10)의 논리 레벨에 따라 서로 다른 그룹에 속하는 뱅크들 사이의 연속되는 커맨드의 액세스 사이의 갭(gap) 이 결정될 수 있다.For example, when the address code A12 is at the logic low level, the first mode control signal MCS1 designates the first operation mode. When the address code A12 is at the logic high level, the first mode control The signal MCS2 designates the second operation mode. When the address code A11 is at a logic low level, it specifies the non-group mode of the banks regardless of the logic level of the address code A10. When the address code A11 is at the high level, . At this time. A gap between accesses of consecutive commands among the banks belonging to different groups can be determined according to the logic level of the address code A10.

도 4 및 도 5는 동작 모드에 따른 도 1의 뱅크 블록들의 동작을 나타낸다.Figures 4 and 5 illustrate the operation of the bank blocks of Figure 1 according to the operating mode.

도 4는 제1 모드 제어 신호(MCS1)가 제1 동작 모드를 나타낼 때의 뱅크 블록들(310, 320)의 동작을 나타낸다.4 shows the operation of the bank blocks 310 and 320 when the first mode control signal MCS1 indicates the first operation mode.

도 4를 참조하면, 어드레스 코드(A12)가 로우 레벨이어서 제1 모드 제어 신호(MCS1)가 제1 동작 모드를 나타내는 경우에는, 제1 로우 디코더(431) 및 제2 로우 디코더(433)에는 동일한 로우 어드레스(RADD)가 인가되고, 제1 칼럼 디코더(432) 및 제2 칼럼 디코더(434)에는 동일한 칼럼 어드레스(CADD)가 인가되어 제1 뱅크 블록(310) 및 제2 뱅크 블록(320)의 동일한 위치에 데이터(DQ)가 기입되거나 제1 뱅크 블록(310) 및 제2 뱅크 블록(320)의 동일한 위치로부터 데이터(DQ)가 독출된다. 이 때 제2 모드 제어 신호(MS)에 따라 제1 뱅크 블록(310)과 제2 뱅크 블록(320)은 공통으로 비그룹모드 또는 그룹모드로 동작하게 된다.Referring to FIG. 4, when the first mode control signal MCS1 indicates the first operation mode since the address code A12 is low level, the first row decoder 431 and the second row decoder 433 have the same The same column address CADD is applied to the first column decoder 432 and the second column decoder 434 so that the first bank block 310 and the second bank block 320 The data DQ is written to the same position or the data DQ is read from the same position of the first bank block 310 and the second bank block 320. At this time, the first bank block 310 and the second bank block 320 operate in a non-group mode or a group mode in common according to the second mode control signal MS.

도 5는 제1 모드 제어 신호(MCS1)가 제2 동작 모드를 나타낼 때의 뱅크 블록들(310, 320)의 동작을 나타낸다.5 shows the operation of the bank blocks 310 and 320 when the first mode control signal MCS1 indicates the second operation mode.

도 5를 참조하면, 어드레스 코드(A12)가 하이 레벨이어서 제1 모드 제어 신호(MCS2)가 제2 동작 모드를 나타내는 경우에는, 제1 로우 디코더(431)에는 제1 로우 어드레스(RADD1)가 입력되고, 제2 로우 디코더(433)에는 제2 로우 어드레스(RADD2)가 입력된다. 또한 제1 칼럼 디코더(432)에는 제1 칼럼 어드레스(CADD1)가 입력되고, 제2 칼럼 디코더(434)에는 제2 칼럼 어드레스(CADD2)가 입력된다. 그리하여 제1 뱅크 블록(310) 및 제2 뱅크 블록(320)의 다른 위치에 각각 데이터(DQ1, DQ2)가 기입되거나 제1 뱅크 블록(310) 및 제2 뱅크 블록(320)의 다른 위치로부터 각각 데이터(DQ1, DQ2)가 독출된다. 이 때 제2 모드 제어 신호(MS)에 따라 제1 뱅크 블록(310)과 제2 뱅크 블록(320)은 각각 개별적으로 그룹모드 또는 비그룹 모드 중 어느 하나로 동작하게 된다. 예를 들어, 제1 뱅크 블록(310)과 제2 뱅크 블록(320)이 각각 비그룹 모드로 동작하거나 그룹 모드로 동작할 수 있다. 또한 제1 뱅크 블록(310)과 제2 뱅크 블록(320) 중 어느 하나는 그룹 모드로 동작하고 다른 하나는 비그룹 모드로 동작할 수 있다.5, when the first mode control signal MCS2 indicates the second operation mode since the address code A12 is high level, the first row address RADD1 is input to the first row decoder 431 And the second row address RADD2 is input to the second row decoder 433. [ A first column address CADD1 is input to the first column decoder 432 and a second column address CADD2 is input to the second column decoder 434. [ The data DQ1 and DQ2 are written to the first bank block 310 and the second bank block 320 at different positions or the data DQ1 and DQ2 are written from the other positions of the first bank block 310 and the second bank block 320, Data DQ1 and DQ2 are read out. At this time, the first bank block 310 and the second bank block 320 operate individually in either a group mode or a non-group mode according to the second mode control signal MS. For example, the first bank block 310 and the second bank block 320 may operate in a non-group mode or a group mode, respectively. Also, any one of the first bank block 310 and the second bank block 320 may operate in a group mode and the other may operate in a non-group mode.

도 6은 제1 및 제2 모드 제어 신호에 따른 도 1의 뱅크 블록들의 동작을 나타낸다.FIG. 6 shows the operation of the bank blocks of FIG. 1 according to the first and second mode control signals.

도 6에서 제1 모드 제어 신호(MCS1)는 제 2 동작 모드(thread mode)를 나타내어 제1 뱅크 블록(310)과 제2 뱅크 블록(320)이 개별적으로 동작하는 경우이다. 제1 뱅크 블록(310)에 해당하는 제2 모드 제어 신호(MCS2)는 그룹 모드를 나타내어 제1 뱅크 블록(310)의 뱅크들(311~318)은 뱅크들(311, 312)이 제1 그룹(GPA)을 형성하고, 그룹들(313, 314)이 제2 그룹(GPB)을 형성하고, 그룹들(315, 316)이 제3 그룹(GPC)을 형성하고, 그룹들(317, 318)이 제4 그룹(GPC)을 형성하게 된다. 이 때 제2 뱅크 블록(320)에 해당하는 제2 모드 제어 신호(MCS2)는 비그룹 모드를 나타내어 제2 뱅크 블록(320)의 뱅크들(321~328)은 비그룹 모드에서 동작하게 된다. 즉 1 모드 제어 신호(MCS1)는 제 2 동작 모드(thread mode)를 나타내는 경우, 제 2 모드 제어 신호(MCS2)에 의하여 제1 뱅크 블록(310)과 제2 뱅크 블록(320)의 동작이 개별적으로 제어될 수 있다.In FIG. 6, the first mode control signal MCS1 indicates a second operation mode (thread mode), and the first bank block 310 and the second bank block 320 operate separately. The second mode control signal MCS2 corresponding to the first bank block 310 indicates a group mode so that the banks 311 to 318 of the first bank block 310 are connected to the first group (GPA), groups 313 and 314 form a second group GPB, groups 315 and 316 form a third group GPC, groups 317 and 318 form a third group GPC, To form the fourth group (GPC). At this time, the second mode control signal MCS2 corresponding to the second bank block 320 indicates the non-group mode, and the banks 321 to 328 of the second bank block 320 operate in the non-group mode. That is, when the one mode control signal MCS1 indicates the second operation mode, the operations of the first bank block 310 and the second bank block 320 are individually controlled by the second mode control signal MCS2 Lt; / RTI >

즉 제1 모드 제어 신호(MCS1)는 하나의 비트로 구성될 수 있고, 제2 모드 제어 신호(MCS2)는 2 비트로 구성될 수 있다. 다음의 표는 제1 모드 제어 신호(MCS1)와 제2 모드 제어 신호(MCS2)의 각 비트를 나타낸다.That is, the first mode control signal MCS1 may be composed of one bit, and the second mode control signal MCS2 may be composed of two bits. The following table shows each bit of the first mode control signal MCS1 and the second mode control signal MCS2.

[표][table]

Figure 112010059292664-pat00001
Figure 112010059292664-pat00001

즉 제1 모드 제어 신호(MCS1)가 로직 로우 레벨이어서 제1 동작 모드를 나타내는 경우에는 제2 모드 제어 신호(MCS2)의 두 비트는 서로 동일한 로직 레벨을 갖게 되어 제1 뱅크 블록(310)과 제2 뱅크 블록(320)은 동시에 그룹 모드로 동작하거나 비그룹 모드로 동작하게 된다. 또한 제1 모드 제어 신호(MCS2)가 로직 하이 레벨이어서 제2 동작 모드를 나타내는 경우에는 제2 모드 제어 신호(MCS2)의 두 비트는 서로 동일한 로직 레벨을 갖거나 서로 다른 로직 레벨을 갖을 수 있다. 제1 모드 제어 신호(MCS2)가 로직 하이 레벨이어서 제2 동작 모드를 나타내는 경우에 제2 모드 제어 신호(MCS2)의 두 비트가 서로 다른 로직 레벨을 갖는 경우에는 도 6과 같이 제1 뱅크 블록(310)은 그룹 모드에서 동작하고 제2 뱅크 블록(320)은 비그룹 모드에서 동작할 수 있다.That is, when the first mode control signal MCS1 indicates a first operation mode because the first mode control signal MCS1 is at a logic low level, the two bits of the second mode control signal MCS2 have the same logic level, The two bank blocks 320 operate simultaneously in the group mode or in the non-group mode. Also, when the first mode control signal MCS2 is at a logic high level to indicate the second operation mode, the two bits of the second mode control signal MCS2 may have the same logic level or may have different logic levels. When the first mode control signal MCS2 is at a logic high level to indicate the second operation mode and the two bits of the second mode control signal MCS2 have different logic levels, the first bank block 310 may operate in the group mode and the second bank block 320 may operate in the non-group mode.

도 7은 도 1의 반도체 메모리 장치의 어드레스 쌍들을 나타내는 표이다.7 is a table showing address pairs of the semiconductor memory device of FIG.

도 7을 참조하면, 도 1의 반도체 메모리 장치에는 클럭 신호(CK)와 반전 클럭 신호(/CK)가 수신되는데 클럭 신호(CK)의 상승 에지에서 어드레스 신호들(BA3~BA0, A12~A8)이 수신되고, 반전 클럭 신호(/CK)의 상승 에지에서 어드레스 신호들(A3, A4, A5, A2, RFU, A6, A0, A1, A7)이 각각 어드레스 신호들(BA3~BA0, A12~A8) 각각과 동일한 핀을 통하여 수신된다. 따라서 필요로 하는 핀의 개수를 감소시킬 수 있다.1, a clock signal CK and an inverted clock signal / CK are received. The address signals BA3 to BA0 and A12 to A8 at the rising edge of the clock signal CK are supplied to the semiconductor memory device of FIG. The address signals A3, A4, A5, A2, RFU, A6, A0, A1 and A7 are applied to the address signals BA3 to BA0 and A12 to A8 at the rising edge of the inverted clock signal / ) Through the same pin. Therefore, the number of pins required can be reduced.

도 8은 저장 가능한 용량(density)에 따른 도 1의 반도체 메모리 장치의 어드레싱 스킴을 나타내는 표이다.8 is a table showing the addressing scheme of the semiconductor memory device of Fig. 1 according to the storable capacity.

도 8을 참조하면, 512M의 용량에서는 어드레스 신호(BA0~BA2)가 뱅크 어드레스(BADD)로 사용되고, 1G 및 2G 용량에서는 어드레스 신호(BA0~BA3)가 뱅크 어드레스(BADD)로 사용됨을 알 수 있다. 또한 512M, 1G 및 2G 용량에서 각각 X32 모드와 X16 모드에서 사용되는 로우 어드레스(RADD)와 칼럼 어드레스(CADD)를 알 수 있다.Referring to FIG. 8, it is understood that the address signals BA0 to BA2 are used as the bank address BADD in the capacity of 512M, and the address signals BA0 to BA3 are used as the bank address BADD in the 1G and 2G capacitors . In addition, the row address (RADD) and the column address (CADD) used in the X32 mode and the X16 mode can be known from 512M, 1G and 2G capacitors, respectively.

도 9는 저장 가능한 용량에 따른 뱅크 그룹들을 나타내는 표이다.9 is a table showing bank groups according to the storable capacity.

도 9를 참조하면, 512M의 용량에서는 뱅크 어드레스(BA0~BA2)에 의하여 8개의 뱅크가 각각 2 개씩 모두 4개의 뱅크 그룹들(GPA. GPB, GPC, GPD)로 구분됨을 알 수 있다. 또한 1G의 용량과 2G의 용량에서는 뱅크 어드레스(BA0~BA3)에 의하여 16개의 뱅크가 각각 4 개씩 모두 4개의 뱅크 그룹들(GPA. GPB, GPC, GPD)로 구분됨을 알 수 있다.Referring to FIG. 9, it can be seen that, in the capacity of 512M, two banks of eight banks are divided into four bank groups (GPA, GPB, GPC and GPD) by bank addresses BA0 to BA2. Also, in the capacity of 1G and the capacity of 2G, it can be seen that four banks of fourteen banks are divided into four bank groups (GPA, GPB, GPC, and GPD) by the bank addresses BA0 to BA3.

도 10은 본 발명의 일 실시예에 따른 도 1의 반도체 메모리 장치의 동작을 나타내는 타이밍도이다.10 is a timing chart showing the operation of the semiconductor memory device of FIG. 1 according to an embodiment of the present invention.

이하 도 1 내지 도 6 및 도 10을 참조하여 도 1의 반도체 메모리 장치(10)의 동작을 상세히 설명한다. 도 10에서는 주로 제2 뱅크 블록(320)이 비그룹 모드에서 동작하고 제1 뱅크 블록(310)이 그룹모드에서 동작하는 경우를 설명한다. 도 10에서 참조번호(510)는 제2 뱅크 블록(320)이 비그룹 모드에서 동작할 때와 관련되고, 참조번호(520)는 제1 뱅크 블록(310)이 그룹 모드에서 동작할 때와 관련된다. 도 10에서는 그룹 모드와 비그룹 모드를 설명하기 위한 신호들만을 도시하였고 다른 신호들(예를 들어 액티브 커맨드 프리차지 커맨드)은 도시하지 않았다.The operation of the semiconductor memory device 10 of FIG. 1 will now be described in detail with reference to FIGS. 1 to 6 and 10. FIG. 10, the case where the second bank block 320 operates in the non-group mode and the first bank block 310 operates in the group mode will be mainly described. Reference numeral 510 in FIG. 10 relates to when the second bank block 320 operates in the non-group mode, reference numeral 520 refers to when the first bank block 310 operates in the group mode do. In FIG. 10, only signals for explaining the group mode and the non-group mode are shown and other signals (for example, active command precharge command) are not shown.

도 10을 참조하면, 제2 모드 제어 신호(MCS2)가 비그룹 모드를 나타내어 제2 뱅크 블록(320)이 비그룹 모드에서 동작할 때, 시간(T0)에 뱅크(321)에 대한 독출 커맨드(RD, 511)가 활성화되고 이에 따라 뱅크(321)에 속하는 비트 라인들을 활성화하기 위한 칼럼 선택 신호(CSL, 513)가 활성화되고, 활성화된 칼럼 선택 신호(CSL, 513)에 응답하여 시간 동안(T1~T2)에 뱅크(321)로부터 데이터(DQ)가 독출된다. 일정한 시간 경과 후(클럭 신호(CK)의 한 주기가 지나고)에 시간(T2)에 뱅크(322)에 대한 독출 커맨드(RD, 512)가 활성화되고, 이에 따라 뱅크(322)에 속하는 비트 라인들을 활성화하기 위한 칼럼 선택 신호(CSL, 514)가 활성화된다. 활성화된 칼럼 선택 신호(CSL, 514)에 응답하여 시간 동안(T3, T4) 뱅크(322)로부터 데이터(DQ)가 독출된다. 비그룹 모드에서 각 뱅크에 속하는 데이터를 독출하기 위한 칼럼 선택 신호(CSL)의 주기는 클럭 신호(CK)의 두 배가 되는 것을 알 수 있다.10, when the second mode control signal MCS2 indicates the non-group mode and the second bank block 320 operates in the non-group mode, a read command for the bank 321 at time T0 The column select signal CSL 513 for activating the bit lines belonging to the bank 321 is activated and the column select signal CSL 513 is activated for a time T1 The data DQ is read from the bank 321. [ The read command RD 512 for the bank 322 is activated at a time T2 after a certain period of time has elapsed (one cycle of the clock signal CK has passed), and thus the bit lines belonging to the bank 322 The column selection signal CSL 514 for activation is activated. Data DQ is read from bank 322 for a period of time (T3, T4) in response to the activated column select signal CSL 514. It can be seen that the period of the column selection signal CSL for reading data belonging to each bank in the non-group mode is twice the clock signal CK.

다시 도 10을 참조하면, 제2 모드 제어 신호(MCS2)가 그룹 모드를 나타내어 제1 뱅크 블록(310)이 그룹 모드에서 동작할 때, 시간(T0)에 제1 뱅크 그룹(GPA)에 대한 독출 커맨드(RDA)가 활성화되고, 이에 따라 제1 뱅크 그룹(GPA)에 속하는 비트라인들을 활성화하기 위한 칼럼 선택 신호(CSL1, 521)가 활성화된다. 활성화된 칼럼 선택 신호(CSL1, 521)에 응답하여 시간동안(T2~T3), 제1 뱅크 그룹(GPA)으로부터 데이터(DQ)가 독출된다. 다음에 시간(T2)에 제2 뱅크 그룹(GPB)에 대한 독출 커맨드(RDB)가 활성화되고, 이에 따라 제2 뱅크 그룹(GPB)에 속하는 비트라인들을 활성화하기 위한 칼럼 선택 신호(CSL2, 523)가 활성화된다. 활성화된 칼럼 선택 신호(CSL2, 523)에 응답하여 시간동안(T5~T6), 제2 뱅크 그룹(GPB)으로부터 데이터(DQ)가 독출된다. 다음에 시간(T4)에 다시 제1 뱅크 그룹(GPA)에 대한 독출 커맨드(RDA)가 활성화되고, 이에 따라 제1 뱅크 그룹(GPA)에 속하는 비트라인들을 활성화하기 위한 칼럼 선택 신호(CSL1, 522)가 활성화된다. 활성화된 칼럼 선택 신호(CSL1, 522)에 응답하여 시간동안(T6~T7), 제1 뱅크 그룹(GPA)으로부터 데이터(DQ)가 독출된다. 그룹 모드에서 각 뱅크 그룹에 속하는 데이터를 독출하기 위한 칼럼 선택 신호(CSL1, CSL2)의 주기는 클럭 신호(CK)의 네 배가 되는 것을 알 수 있다. 따라서 그룹 모드에서의 칼럼 선택 신호의 주기는 비그룹 모드에서의 칼럼 선택 신호의 주기의 두 배가 된다.Referring again to FIG. 10, when the second mode control signal MCS2 indicates the group mode and the first bank block 310 operates in the group mode, the first bank group GPA is read at time T0 The command RDA is activated so that the column selection signals CSL1 and 521 for activating the bit lines belonging to the first bank group GPA are activated. Data DQ is read out from the first bank group GPA for a period of time (T2 to T3) in response to the activated column selection signal CSL1, 521. Next, at time T2, the read command RDB for the second bank group GPB is activated, whereby the column select signals CSL2 and 523 for activating the bit lines belonging to the second bank group GPB, Is activated. Data DQ is read out from the second bank group GPB for a period of time (T5 to T6) in response to the activated column selection signals CSL2 and 523. Next, the read command RDA for the first bank group GPA is activated again at time T4, and the column selection signals CSL1 and 522 for activating the bit lines belonging to the first bank group GPA Is activated. Data DQ is read out from the first bank group GPA for a period of time (T6 to T7) in response to the activated column selection signals CSL1 and 522. [ It can be seen that the period of the column selection signals CSL1 and CSL2 for reading data belonging to each bank group in the group mode becomes four times the clock signal CK. Therefore, the period of the column selection signal in the group mode is twice the period of the column selection signal in the non-group mode.

또한 동일한 뱅크 그룹(도 10에서 제1 뱅크 그룹(GPA))에 대한 커맨드는 연속적으로(갭(gap) 없이) 활성화될 수 없고, 다른 뱅크 그룹(도 10에서 제1 뱅크 그룹(GPA)와 제2 뱅크 그룹(GPB))에 대한 커맨드는 연속적으로 활성화될 수 있음을 알 수 있다. 따라서 뱅크 블록(320)이 그룹 모드에서 동작하는 경우의 칼럼 선택 신호(CSL)의 주기가 비그룹 모두에서 동작하는 경우보다 길어지기 된다. 칼럼 선택 신호(CSL)의 주기가 증가한다는 것은 칼럼 액세스 동작에 대한 타이밍 마진(timing margin)의 증가를 의미하므로, 비그룹 모드의 동작에서 발생할 수 있는 주파수 한계(frequency limit)를 해결할 수 있다.In addition, the command for the same bank group (the first bank group GPA in Fig. 10) can not be activated continuously (without gap), and the other bank groups (the first bank group GPA in Fig. The two bank groups (GPB)) can be activated continuously. Therefore, the period of the column selection signal CSL when the bank block 320 operates in the group mode is longer than that in the case where the period of the column selection signal CSL operates in all the non-groups. The increase in the period of the column selection signal CSL means an increase in the timing margin for the column access operation, so that the frequency limit that can occur in the operation of the non-group mode can be solved.

도 10의 타이밍도는 도 6과 같이 제1 모드 제어 신호(MCS1)가 제2 동작 모드(thread mode)를 나타내고, 제1 뱅크 블록(310)은 제2 모드 제어 신호(MCS2)에 의하여 그룹 모드에서 동작하고 제2 뱅크 블록(320)은 제2 모드 제어 신호(MCS2)에 의하여 비그룹 모드에서 동작할 때에 해당할 수 있다.10, the first mode control signal MCS1 indicates a second mode of operation (thread mode), and the first bank block 310 indicates a second mode control signal MCS2 indicating a group mode And the second bank block 320 may operate when operating in the non-group mode by the second mode control signal MCS2.

도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.11 is a block diagram illustrating a memory system in accordance with one embodiment of the present invention.

도 11을 참조하면, 메모리 시스템(600)은 메모리 컨트롤러(610) 및 반도체 메모리 장치(700)를 포함한다.Referring to FIG. 11, the memory system 600 includes a memory controller 610 and a semiconductor memory device 700.

메모리 컨트롤러(610)는 커맨드(CMD), 어드레스 신호(ADD) 및 클럭 신호(CK)와 반전 클럭 신호(/CK)를 반도체 메모리 장치(700)에 제공하여 반도체 메모리 장치(700)를 제어한다. 반도체 메모리 장치(700)는 메모리 컨트롤러(610)의 제어에 따른 동작을 수행하고 메모리 컨트롤러(610)와 데이터(DQ)를 교환한다.The memory controller 610 controls the semiconductor memory device 700 by providing the semiconductor memory device 700 with the command CMD, the address signal ADD and the clock signal CK and the inverted clock signal / CK. The semiconductor memory device 700 performs an operation under the control of the memory controller 610 and exchanges data DQ with the memory controller 610.

반도체 메모리 장치(700)는 로직 회로(710), 어드레스부(720) 및 메모리 어레이(720)를 포함할 수 있다. 메모리 어레이(720)는 제1 뱅크 블록과 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비한다. 로직 회로(710)는 커맨드(CMD) 및 어드레스 신호(ADD)에 기초하여 제1 동작 모드에서는 제1 뱅크 블록과 제2 뱅크 블록이 공통으로 동작되도록 하고, 제2 동작 모드에서는 제1 뱅크 블록과 제2 뱅크 블록이 개별적으로 동작되도록 어드레스부(720)를 제어할 수 있다. 도 11의 반도체 메모리 장치(700)는 도 1의 메모리 장치(10)를 채용할 수 있다. 따라서 어드레스 제어부(720)는 도2와 마찬가지로 어드레스 디코더, 어드레스 멀티플렉서 및 어드레스부를 포함하여 제1 및 제2 모드 제어 신호에 따라 제1 뱅크 블록과 제2 뱅크 블록의 동작을 제어할 수 있다.The semiconductor memory device 700 may include a logic circuit 710, an address portion 720, and a memory array 720. The memory array 720 includes a plurality of banks divided into a first bank block and a second bank block. The logic circuit 710 causes the first bank block and the second bank block to operate in common in the first operation mode and the first bank block and the second bank block in the second operation mode based on the command CMD and the address signal ADD, The address unit 720 can be controlled so that the second bank blocks are individually operated. The semiconductor memory device 700 of FIG. 11 can employ the memory device 10 of FIG. Accordingly, the address control unit 720 may include an address decoder, an address multiplexer, and an address unit to control operations of the first bank block and the second bank block according to the first and second mode control signals, as in FIG.

도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 메모리 장치의 제어 방법을 설명한다.A control method of a memory device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 2. FIG.

반도체 메모리 장치(10)의 제어 방법에서는 메모리 셀 어레이(300)를 각각 복수의 뱅크들을 구비하는 제1 뱅크 블록(310)과 제2 뱅크 블록(320)으로 구분한다. 제1 뱅크 블록(310)과 제2 뱅크 블록(320)의 구분은 어드레스 신호(A0~A12, BA0~BA3)에 기초하여 수행될 수 있다. 커맨드 및 어드레스 신호(A0~A12, BA0~BA3)에 기초하여 제1 동작 모드에서는 제1 뱅크 블록(310)과 제2 뱅크 블록(320)을 공통으로 액세스한다. 커맨드 및 어드레스 신호(A0~A12, BA0~BA3)에 기초하여 제2 동작 모드에서는 제1 뱅크 블록(310)과 제2 뱅크 블록(320)을 개별적으로 액세스한다. 제1 뱅크 블록(310)과 제2 뱅크 블록(320)은 제1 동작 모드에서는 공통으로 그룹 모드 또는 비그룹 모드로 동작한다. 제1 뱅크 블록(310)과 제2 뱅크 블록(320)은 제2 동작 모드에서는 개별적으로 그룹 모드 또는 비그룹 모드로 동작한다.In the control method of the semiconductor memory device 10, the memory cell array 300 is divided into a first bank block 310 and a second bank block 320 each having a plurality of banks. The division of the first bank block 310 and the second bank block 320 can be performed based on the address signals A0 to A12 and BA0 to BA3. The first bank block 310 and the second bank block 320 are commonly accessed in the first operation mode based on the command and address signals A0 to A12 and BA0 to BA3. The first bank block 310 and the second bank block 320 are individually accessed in the second operation mode based on the command and address signals A0 to A12 and BA0 to BA3. The first bank block 310 and the second bank block 320 operate in the group mode or the non-group mode in common in the first operation mode. The first bank block 310 and the second bank block 320 operate separately in a group mode or a non-group mode in the second operation mode.

도 12 내지 도 15는 본 발명의 실시예들에 따른 메모리 모듈의 예들을 나타내는 도면이다.12 to 15 are views showing examples of a memory module according to embodiments of the present invention.

도 12를 참조하면, 메모리 모듈(800)은 UDIMM(Unbuffered Dual In-line Memory module)일 수 있다. 메모리 모듈(800)은 각각이 데이터(DQ)를 외부와 주고받는 복수의 반도체 메모리 장치들(810, 820)을 포함할 수 있다. 반도체 메모리 장치들(810)은 제1 커맨드/어드레스 전송선들(CA1)에 트리 구조로 연결될 수 있고, 반도체 메모리 장치들(820)은 제2 커맨드/어드레스 전송선들(CA2)에 트리 구조로 연결될 수 있다. 반도체 메모리 장치들(810, 820)은 각각 도 1 내지 도 6에서와 제1 뱅크 블록 및 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비하는 메모리 어레이와 어드레스 제어부 및 로직 회로를 포함할 수 있다. 반도체 메모리 장치들(810)은 제1 커맨드/어드레스 전송선들(CA1)을 통하여 해당 커맨드 및 어드레스 신호를 수신하여 반도체 메모리 장치들(810)에 포함되는 제1 뱅크 블록 및 제2 뱅크 블록이 제 1 동작 모드 또는 제2 동작 모드에서 동작하도록 할 수 있다. 반도체 메모리 장치들(820)은 제2 커맨드/어드레스 전송선들(CA2)을 통하여 해당 커맨드 및 어드레스 신호를 수신하여 반도체 메모리 장치들(820)에 포함되는 제1 뱅크 블록 및 제2 뱅크 블록이 제 1 동작 모드 또는 제2 동작 모드에서 동작하도록 할 수 있다. 제1 커맨드/어드레스 전송선(CA1)과 제2 커맨드/어드레스 전송선(CA2)이 분리되어 있으므로 반도체 메모리 장치들(810)과 반도체 메모리 장치들(820)은 서로 다른 모드에서 동작할 수 있다.Referring to FIG. 12, the memory module 800 may be an unbuffered dual in-line memory module (UDIMM). The memory module 800 may include a plurality of semiconductor memory devices 810 and 820, each of which receives data DQ externally. Semiconductor memory devices 810 may be connected in a tree structure to first command / address transmission lines CA1 and semiconductor memory devices 820 may be connected in a tree structure to second command / address transmission lines CA2. have. The semiconductor memory devices 810 and 820 may include a memory array, an address controller, and a logic circuit, each having a plurality of banks divided into first bank blocks and second bank blocks in FIGS. 1 to 6, respectively. The semiconductor memory devices 810 receive the corresponding command and address signal through the first command / address transmission lines CA1 and the first bank block and the second bank block included in the semiconductor memory devices 810 are connected to the first The operation mode or the second operation mode. The semiconductor memory devices 820 receive the corresponding command and address signal through the second command / address transmission lines CA2 and the first bank block and the second bank block included in the semiconductor memory devices 820 are connected to the first The operation mode or the second operation mode. The semiconductor memory devices 810 and semiconductor memory devices 820 can operate in different modes since the first command / address transmission line CA1 and the second command / address transmission line CA2 are separated.

도 13을 참조하면, 메모리 모듈(900)은 UDIMM(Unbuffered Dual In-line Memory module)일 수 있다. 메모리 모듈(800)은 각각이 데이터(DQ)를 외부와 주고받는 복수의 반도체 메모리 장치들(910) 및 커맨드/어드레스 전송선(CA)의 일단에 연결된 모듈 종단 저항부(920)를 포함할 수 있다. 반도체 메모리 장치들(910)은 커맨드/어드레스 전송선(CA)은 반도체 메모리 장치들(910)과 플라이-바이 데이지 체인 방식(fly-by daisy chain) 방식으로 연결될 수 있다. 반도체 메모리 장치들(910)은 각각 도 1 내지 도 6에서와 같이 제1 뱅크 블록 및 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비하는 메모리 어레이와 어드레스 제어부 및 로직 회로를 포함하여 커맨드 및 어드레스 신호에 기초하여 제1 동작 모드 또는 제2 동작 모드에서 동작할 수 있다.Referring to FIG. 13, the memory module 900 may be an unbuffered dual in-line memory module (UDIMM). The memory module 800 may include a plurality of semiconductor memory devices 910 each receiving data DQ externally and a module termination resistor portion 920 connected to one end of the command / address transmission line CA . The semiconductor memory devices 910 may be connected in a fly-by-daisy chain manner to the semiconductor memory devices 910 via a command / address transmission line CA. Semiconductor memory devices 910 each include a memory array having a plurality of banks divided into a first bank block and a second bank block, an address controller and a logic circuit, as shown in FIGS. 1 to 6, Or in a second mode of operation.

도 14를 참조하면, 메모리 모듈(1000)은 RDIMM(Registered Dual In-line Memory Module)일 수 있다. 메모리 모듈(1000)은 각각이 데이터(DQ)를 외부와 주고받는 복수의 반도체 메모리 장치들(1020, 1030), 커맨드/어드레스 전송선들(CA)에 연결되고 상기 반도체 메모리 장치들(1020, 1030)에 커맨드/어드레스 신호를 제공하는 커맨드/어드레스 레지스터(1010) 및 커맨드/어드레스 전송선들(CA)의 양단에 연결된 모듈 종단 저항부들(1040, 1050)을 포함할 수 있다. 커맨드/어드레스 레지스터(1710)는 반도체 메모리 장치들(1020, 1030)과 데이지-체인 방식으로 연결될 수 있다. 반도체 메모리 장치들(1020, 1030)은 각각 도 1 내지 도 6에서와 같이 제1 뱅크 블록 및 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비하는 메모리 어레이와 어드레스 제어부 및 로직 회로를 포함하여 커맨드 및 어드레스 신호에 기초하여 제1 동작 모드 또는 제2 동작 모드에서 동작할 수 있다.Referring to FIG. 14, the memory module 1000 may be a Registered Dual In-line Memory Module (RDIMM). The memory module 1000 is connected to the plurality of semiconductor memory devices 1020 and 1030 and the command / address transmission lines CA which receive data DQ externally and is connected to the semiconductor memory devices 1020 and 1030, A command / address register 1010 for providing command / address signals to the command / address transmission lines CA and module termination resistors 1040 and 1050 connected to both ends of the command / address transmission lines CA. The command / address register 1710 may be daisy-chained with the semiconductor memory devices 1020 and 1030. Semiconductor memory devices 1020 and 1030 each include a memory array having a plurality of banks divided into a first bank block and a second bank block as shown in FIGS. 1 to 6, an address controller, and a logic circuit, And may operate in the first operation mode or the second operation mode based on the address signal.

도 15를 참조하면, 메모리 모듈(1100)은 RDIMM(Registered Dual In-line Memory Module)일 수 있다. 메모리 모듈(1100)은 각각이 데이터(DQ)를 외부와 주고받는 복수의 반도체 메모리 장치들(1120, 1130), 커맨드/어드레스 전송선들(CA)에 연결되고 상기 반도체 메모리 장치들(1120, 1130)에 커맨드/어드레스 신호를 제공하는 커맨드/어드레스 레지스터(1010) 및 커맨드/어드레스 전송선들(CA)의 일단 연결된 모듈 종단 저항부(1140)을 포함할 수 있다. 커맨드/어드레스 레지스터(1720)는 반도체 메모리 장치들(1120, 1130)과 플라이 바이 데이지-체인 방식으로 연결될 수 있다. 반도체 메모리 장치들(1120, 1130)은 각각 도 1 내지 도 6에서와 같이 제1 뱅크 블록 및 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비하는 메모리 어레이와 어드레스 제어부 및 로직 회로를 포함하여 커맨드 및 어드레스 신호에 기초하여 제1 동작 모드 또는 제2 동작 모드에서 동작할 수 있다.Referring to FIG. 15, the memory module 1100 may be a Registered Dual In-line Memory Module (RDIMM). The memory module 1100 is connected to the plurality of semiconductor memory devices 1120 and 1130 and the command / address transmission lines CA which receive data DQ from the outside and each of the semiconductor memory devices 1120 and 1130, A command / address register 1010 that provides a command / address signal to the command / address transmission lines CA and a module termination resistance portion 1140 that is connected to one end of the command / address transmission lines CA. The command / address register 1720 may be connected to the semiconductor memory devices 1120 and 1130 in a fly-by-daisy-chain manner. Semiconductor memory devices 1120 and 1130 each include a memory array having a plurality of banks divided into a first bank block and a second bank block as shown in FIGS. 1 to 6, an address controller, and a logic circuit, And may operate in the first operation mode or the second operation mode based on the address signal.

본 발명의 실시예들에 따른 반도체 메모리 장치에서는 동작 모드에 따라 뱅크 블록들을 개별적으로 그룹화하여 칼럼 액세스의 주파수 한계 문제를 해결할 수 있으므로 고속의 메모리 장치 및 메모리 시스템에 적용될 수 있다.The semiconductor memory device according to the embodiments of the present invention can solve the frequency limitation problem of column access by individually grouping the bank blocks according to the operation mode, and thus can be applied to high-speed memory devices and memory systems.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the preferred embodiments of the present invention have been disclosed for illustrative purposes, those skilled in the art will appreciate that various modifications, additions and substitutions are possible, without departing from the scope and spirit of the invention as disclosed in the accompanying claims. It will be understood that the invention may be modified and varied without departing from the scope of the invention.

Claims (10)

제1 뱅크 블록과 제2 뱅크 블록으로 구분되는 복수의 뱅크들을 구비하는 메모리 어레이; 및
상기 메모리 어레이를 액세스하기 위한 어드레스 제어부; 및
커맨드 및 어드레스 신호에 기초하여 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 공통으로 동작되도록 하고 제2 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 개별적으로 동작되도록 상기 어드레스 제어부를 제어하는 로직 회로를 포함하고,
상기 로직 회로는
상기 커맨드를 디코딩하여 모드 레지스터 셋(Mode register set; 이하 MRS) 커맨드를 제공하는 커맨드 디코더; 및
상기 MRS 커맨드 및 상기 어드레스 신호에 응답하여 상기 어드레스 제어부를 제어하기 위한 제 1 모드 제어 신호와 제2 모드 제어 신호를 생성하는 모드 레지스터를 포함하는 반도체 메모리 장치.A memory array having a plurality of banks divided into a first bank block and a second bank block; And
An address control unit for accessing the memory array; And
The first bank block and the second bank block are operated in common in the first operation mode and the first bank block and the second bank block are operated separately in the second operation mode based on the command and the address signal And a logic circuit for controlling the address control section,
The logic circuit
A command decoder for decoding the command and providing a mode register set (MRS) command; And
And a mode register for generating a first mode control signal and a second mode control signal for controlling the address control unit in response to the MRS command and the address signal. 제1항에 있어서, 상기 로직 회로는,
상기 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 상기 어드레스 신호로부터 디코딩된 동일한 내부 어드레스 신호를 수신하여 상기 커맨드가 지시하는 동작을 수행하도록 상기 어드레스 제어부를 제어하는 것을 특징으로 하는 반도체 메모리 장치.2. The integrated circuit of claim 1,
And in the first operation mode, the first bank block and the second bank block receive the same internal address signal decoded from the address signal, and control the address control unit to perform an operation indicated by the command Semiconductor memory device. 제1항에 있어서, 상기 로직 회로는,
상기 제2 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 상기 어드레스 신호로부터 디코딩된 개별적인 제1 및 제2 내부 어드레스 신호를 수신하여 상기 커맨드가 지시하는 동작을 수행하도록 상기 어드레스 제어부를 제어하는 것을 특징으로 하는 반도체 메모리 장치.2. The integrated circuit of claim 1,
In the second operation mode, the first bank block and the second bank block receive respective first and second internal address signals decoded from the address signal and control the address control section to perform an operation indicated by the command And the semiconductor memory device. 제1항에 있어서, 상기 제1 동작 모드에서는,
상기 제1 뱅크 블록과 상기 제2 뱅크 블록은 상기 커맨드 및 상기 어드레스 신호에 응답하여 적어도 두 개의 뱅크 그룹들로 분할되어 각 그룹 단위로 액세스 가능한 그룹 모드 및 각각의 뱅크 단위로 액세스 가능한 비 그룹 모드 중에서 동일한 하나의 모드로 동작하는 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1, wherein, in the first operation mode,
Wherein the first bank block and the second bank block are divided into at least two bank groups in response to the command and the address signal and are accessible in each group unit and in a non-group mode accessible in each bank unit And operates in the same one mode. 제4항에 있어서,
상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 상기 그룹 모드로 동작할 때 동일한 그룹에 포함되는 뱅크들에 대한 연속적인 커맨드는 시간적 갭을 가지고 활성화되는 것을 특징으로 하는 반도체 메모리 장치.5. The method of claim 4,
Wherein when the first bank block and the second bank block operate in the group mode, consecutive commands for the banks included in the same group are activated with a temporal gap. 제4항에 있어서,
상기 제1 뱅크 블록과 상기 제2 뱅크 블록이 상기 그룹 모드로 동작할 때 서로 다른 그룹에 포함되는 뱅크들에 대한 연속적인 커맨드는 갭리스(gapless)로 활성화되는 것을 특징으로 하는 반도체 메모리 장치.5. The method of claim 4,
Wherein when the first bank block and the second bank block operate in the group mode, consecutive commands for the banks included in different groups are activated in a gapless manner. 삭제delete 제1항에 있어서, 상기 제1 모드 제어 신호는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록의 동작 모드를 지정하고, 상기 제2 모드 제어 신호는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록의 그룹 모드를 지정하는 것을 특징으로 하는 반도체 메모리 장치.The method of claim 1, wherein the first mode control signal specifies an operation mode of the first bank block and the second bank block, and the second mode control signal specifies an operation mode of the first bank block and the second bank block And the group mode is designated. 제1항에 있어서,
상기 제1 뱅크 블록과 상기 제2 뱅크 블록 중 적어도 하나의 뱅크 블록이 적어도 두 개의 뱅크를 포함하는 그룹 단위로 액세스 가능한 그룹 모드로 동작할 때의 제1 칼럼 액세스 시간은 상기 제1 뱅크 블록과 상기 제2 뱅크 블록 중 적어도 하나의 뱅크 블록이 각 뱅크 단위로 액세스 가능한 비 그룹 모드로 동작할 때의 제2 칼럼 액세스 시간보다 적어도 두 배 이상인 것을 특징으로 하는 반도체 메모리 장치.The method according to claim 1,
Wherein the first column access time when at least one bank block of the first bank block and the second bank block operates in a group mode accessible in a group unit including at least two banks, Wherein at least one bank block of the second bank block is at least twice as large as the second column access time when operating in a non-group mode accessible in each bank unit. 메모리 셀 어레이를 각각 복수의 뱅크들을 구비하는 제1 뱅크 블록과 제2 뱅크 블록으로 구분하는 단계;
커맨드 및 어드레스 신호에 기초하여 제1 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록을 공통으로 액세스하는 단계; 및
상기 커맨드 및 상기 어드레스 신호에 기초하여 제2 동작 모드에서는 상기 제1 뱅크 블록과 상기 제2 뱅크 블록을 개별적으로 액세스하는 단계를 포함하고,
상기 제1 뱅크 블록과 상기 제2 뱅크 블록 중 적어도 하나의 뱅크 블록이 적어도 두 개의 뱅크를 포함하는 그룹 단위로 액세스 가능한 그룹 모드로 동작할 때의 제1 칼럼 액세스 시간은 상기 제1 뱅크 블록과 상기 제2 뱅크 블록 중 적어도 하나의 뱅크 블록이 각 뱅크 단위로 액세스 가능한 비 그룹 모드로 동작할 때의 제2 칼럼 액세스 시간보다 적어도 두 배 이상인 반도체 메모리 장치의 제어 방법.Dividing a memory cell array into a first bank block and a second bank block each having a plurality of banks;
Accessing the first bank block and the second bank block in common in a first operation mode based on a command and an address signal; And
And separately accessing the first bank block and the second bank block in a second operation mode based on the command and the address signal,
Wherein the first column access time when at least one bank block of the first bank block and the second bank block operates in a group mode accessible in a group unit including at least two banks, Wherein at least one bank block of the second bank block is at least twice as large as the second column access time when operating in a non-group mode accessible in each bank unit.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9396771B2 (en) 2012-05-07 2016-07-19 Samsung Electronics Co., Ltd. Memory device for performing multi-core access to bank groups
KR101984902B1 (en) 2012-09-14 2019-05-31 삼성전자 주식회사 EMBEDDED MULTIMEDIA CARD(eMMC) USING UNIDIRECTIONAL RETURN CLOCK SIGNAL, HOST FOR CONTROLLING THE eMMC, AND METHOD FOR OPERATING eMMC SYSTEM INCLUDING THE eMMC AND THE HOST
KR102118214B1 (en) 2013-08-16 2020-06-02 에스케이하이닉스 주식회사 Semiconductor device and semiconductor system
KR20150040058A (en) 2013-10-04 2015-04-14 에스케이하이닉스 주식회사 Semiconductor integrated circuit
KR102100984B1 (en) * 2013-11-19 2020-04-14 에스케이하이닉스 주식회사 Method for detecting phase and phase detecting system
US9818462B1 (en) * 2017-01-19 2017-11-14 Micron Technology, Inc. Apparatuses and methods for providing internal clock signals of different clock frequencies in a memory device
KR102371264B1 (en) * 2017-04-21 2022-03-07 에스케이하이닉스 주식회사 Memory system
KR102513454B1 (en) * 2018-02-28 2023-03-24 에스케이하이닉스 주식회사 Semiconductor device
US10372330B1 (en) 2018-06-28 2019-08-06 Micron Technology, Inc. Apparatuses and methods for configurable memory array bank architectures
KR20230046355A (en) 2021-09-29 2023-04-06 삼성전자주식회사 High resolution phase correcting circuit and phase interpolating device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040230767A1 (en) * 2000-08-31 2004-11-18 International Business Machines Corporation Low cost and high ras mirrored memory

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100618870B1 (en) * 2004-10-23 2006-08-31 삼성전자주식회사 A method for data training
KR100861308B1 (en) * 2007-06-29 2008-10-01 주식회사 하이닉스반도체 On die termination device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040230767A1 (en) * 2000-08-31 2004-11-18 International Business Machines Corporation Low cost and high ras mirrored memory

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