KR101755624B1 - Method for manufacturing solar cell - Google Patents

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Abstract

본 발명은 태양 전지의 제조 방법에 관한 것이다. 상기 태양 전지의 제조 방법은 제1 도전형의 반도체 기판 위에 제1 도전형과 반대인 제2 도전형의 불순물을 포함하는 제1 불순물부와 제1 도전형의 불순물을 포함하는 제2 불순물부를 형성하는 단계; 제1 및 제2 불순물부 위에 마스크층을 형성하는 단계; 마스크층의 일부분을 식각하여 제1 및 제2 불순물부의 일부분을 노출시켜 마스크층을 패턴하는 단계; 마스크층의 패턴을 이용하여 노출된 제1 및 제2 불순물부의 일부분을 식각하여 제1 및 제2 불순물부를 분리하는 트렌치 영역을 형성하는 제1 식각 단계; 그리고 제1 불순물부와 연결되는 제1 전극과 제2 불순물부와 연결되는 제2 전극을 형성하는 단계를 포함할 수 있다.The present invention relates to a method of manufacturing a solar cell. The manufacturing method of the solar cell includes forming a first impurity portion including a second conductivity type impurity opposite to the first conductivity type on the first conductivity type semiconductor substrate and a second impurity portion including an impurity of the first conductivity type ; Forming a mask layer on the first and second impurity regions; Etching a portion of the mask layer to expose a portion of the first and second impurity portions to pattern the mask layer; A first etching step of etching a portion of the exposed first and second impurity regions using the pattern of the mask layer to form a trench region separating the first and second impurity regions; And forming a first electrode connected to the first impurity region and a second electrode connected to the second impurity region.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}[0001] METHOD FOR MANUFACTURING SOLAR CELL [0002]

본 발명은 태양 전지의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a solar cell.

최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고, 이에 따라 태양 에너지로부터 전기 에너지를 생성하는 태양 전지가 주목 받고 있다.Recently, as the exhaustion of existing energy resources such as petroleum and coal is predicted, interest in alternative energy to replace them is increasing, and thus solar cells generating electric energy from solar energy are attracting attention.

일반적인 실리콘 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)을 가지는 반도체로 이루어진 기판(substrate) 및 에미터부(emitter layer), 그리고 반도체 기판과 에미터부 에 각각 연결된 전극을 구비한다. 이때, 반도체 기판과 에미터부의 계면에는 p-n 접합이 형성된다.A typical silicon solar cell has a substrate and an emitter layer made of semiconductors having different conductive types such as p-type and n-type, and electrodes connected to the semiconductor substrate and the emitter, respectively. At this time, a p-n junction is formed at the interface between the semiconductor substrate and the emitter portion.

이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공 쌍이 생성되고, 생성된 전자-정공 쌍은 광기전력 효과(photovoltaic effect)에 의해 전하인 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체 쪽으로, 예를 들어 에미터부와 반도체 기판 쪽으로 각각 이동하고, 반도체 기판과 에미터부와 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.When light is incident on the solar cell, a plurality of electron-hole pairs are generated in the semiconductor, and the generated electron-hole pairs are separated into electrons and holes which are charged by the photovoltaic effect, For example, toward the emitter portion and the semiconductor substrate, and is collected by the electrodes electrically connected to the semiconductor substrate and the emitter portion, and these electrodes are connected by electric wires to obtain electric power.

하지만, 이 경우, 빛이 입사되지 않은 반도체 기판의 면뿐만 아니라 빛이 입사되는 면, 즉, 입사면에 형성된 에미터부 위에도 전극에 위치하므로, 빛의 입사 면적이 감소하여 태양 전지의 효율이 떨어진다.However, in this case, not only the surface of the semiconductor substrate on which light is not incident but also the surface of the electrode on which the light is incident, that is, the emitter portion formed on the incident surface, the incident area of the light decreases and the efficiency of the solar cell deteriorates.

따라서 빛의 입사 면적을 증가시키기 위해, 전자와 정공을 수집하는 전극을 모두 반도체 기판의 후면에 위치시킨 후면 전극형 구조(back contact)의 태양 전지가 개발되어 있다.Therefore, in order to increase the incidence area of light, a solar cell having a back contact type in which both electrodes for collecting electrons and holes are placed on the back surface of a semiconductor substrate has been developed.

후면 전극형 구조의 태양 전지에 있어서, 반도체 기판의 후면에 형성된 에미터부와 후면 전계부가 이격되어 형성되지 않는 경우 에미터부와 후면 전계부 사이에 전류의 이동이 발생하는 버팅(butting) 현상이 발생하여 전극에 의해 각각 수집되는 전자와 정공의 수가 감소하여 광전 변환 효율이 감소하고 이로 인해 태양 전지의 효율이 감소할 수 있다.In the back electrode type solar cell, if the emitter portion formed on the back surface of the semiconductor substrate and the back electric field portion are not formed apart, a butting phenomenon occurs in which a current is transferred between the emitter portion and the back surface electric portion The number of electrons and holes collected by the electrodes decreases, thereby decreasing the photoelectric conversion efficiency, thereby reducing the efficiency of the solar cell.

따라서, 에미터부가 인접한 후면 전게부의 간섭을 받지 않고 독자적으로 그 주어진 기능을 수행할 수 있도록 에미터부와 후면 전계부를 전기적 및 구조적으로 서로 분리시키는 기술이 필요하다.Therefore, there is a need for a technique for electrically and structurally separating the emitter portion and the rear surface electric portion from each other so that the emitter portion can perform its given function independently without being interfered by the adjacent rear surface portion.

본 발명이 이루고자 하는 기술적 과제는 태양 전지의 효율을 향상시키기 위한 것이다.The technical problem to be solved by the present invention is to improve the efficiency of a solar cell.

본 발명의 한 특징에 따른 태양 전지의 제조 방법은 제1 도전형의 반도체 기판 위에 제1 도전형과 반대인 제2 도전형의 불순물을 포함하는 제1 불순물부와 제1 도전형의 불순물을 포함하는 제2 불순물부를 형성하는 단계; 제1 및 제2 불순물부 위에 마스크층을 형성하는 단계; 마스크층의 일부분을 식각하여 제1 및 제2 불순물부의 일부분을 노출시켜 마스크층을 패턴하는 단계; 마스크층의 패턴을 이용하여 노출된 제1 및 제2 불순물부의 일부분을 식각하여 제1 및 제2 불순물부를 분리하는 트렌치 영역을 형성하는 제1 식각 단계; 그리고 제1 불순물부와 연결되는 제1 전극과 제2 불순물부와 연결되는 제2 전극을 형성하는 단계를 포함할 수 있다.A method of manufacturing a solar cell according to one aspect of the present invention includes forming a first impurity region including a second conductivity type impurity opposite to the first conductivity type on a first conductivity type semiconductor substrate and an impurity of the first conductivity type To form a second impurity region; Forming a mask layer on the first and second impurity regions; Etching a portion of the mask layer to expose a portion of the first and second impurity portions to pattern the mask layer; A first etching step of etching a portion of the exposed first and second impurity regions using the pattern of the mask layer to form a trench region separating the first and second impurity regions; And forming a first electrode connected to the first impurity region and a second electrode connected to the second impurity region.

이때, 트렌치 영역의 폭은 제1 및 제2 불순물부의 폭보다 작은 즉, 트렌치 영역의 폭은 최소 10㎛ 이상일 수 있다.At this time, the width of the trench region may be smaller than the width of the first and second impurity regions, that is, the width of the trench region may be at least 10 탆 or more.

또한, 마스크층을 패턴하는 단계는 레이저 빔을 이용하여 선택적으로 균일한 폭을 갖는 트렌치 영역을 형성하고, 제1 식각 단계는 습식 식각법을 이용하여 제1 및 제2 불순물부를 분리하여 트렌치 영역을 형성할 수 있다.In addition, the step of patterning the mask layer may include forming a trench region selectively having a uniform width by using a laser beam. In the first etching step, the first and second impurity regions are separated using a wet etching method to form a trench region .

습식 식각법을 이용하여 트렌치 영역 및 반도체 기판을 동시에 식각하여 식각하여 반도체 기판의 전체면을 텍스처링 표면으로 형성할 수 있다. 이때, 패턴화된 마스크층은 텍스처링 표면을 갖지 않을 수 있다. The entire surface of the semiconductor substrate can be formed as a textured surface by simultaneously etching and etching the trench region and the semiconductor substrate by wet etching. At this time, the patterned mask layer may not have a textured surface.

패턴화된 마스크층을 제외한 트렌치 영역 및 반도체 기판의 전면은 텍스처링 표면을 갖는 태양 전지의 제조 방법.Wherein the trench region except the patterned mask layer and the front surface of the semiconductor substrate have a textured surface.

한편, 제1 및 제2 불순물부를 형성하는 단계 이전에, 반도체 기판 위에 보호층을 형성하는 단계를 더 포함할 수 있다.On the other hand, before the step of forming the first and second impurity portions, the method may further include forming a protective layer on the semiconductor substrate.

본 발명의 특징에 따르면, 후면 전극형 구조를 갖는 태양 전지에 있어서, 레이저 빔의 조사에 의해 패턴화된 마스크층을 습식 식각하여 제1 및 제2 불순물층을 분리하는 트렌치 영역을 형성함으로써, 트렌치 영역에 의해 제1 및 제2 불순물층 사이에서 버팅 현상이 방지되어 태양 전지의 효율이 증가할 수 있다.According to a feature of the present invention, in a solar cell having a rear electrode type structure, by forming a trench region for wet etching the mask layer patterned by irradiation of a laser beam to separate the first and second impurity layers, The butting phenomenon can be prevented between the first and second impurity layers by the region, and the efficiency of the solar cell can be increased.

그리고, 트렌치 영역이 제1 및 제2 불순물층의 폭에 상관없이 균일한 폭을 가짐으로써, 반도체 기판과 후면 전극간의 접촉 저항을 낮추고 전자와 정공의 재결합을 감소시킬 수 있다. 이에 따라, 태양 전지의 효율이 증가 할 수 있다.Since the trench region has a uniform width irrespective of the widths of the first and second impurity layers, the contact resistance between the semiconductor substrate and the back electrode can be lowered and the recombination of electrons and holes can be reduced. Thus, the efficiency of the solar cell can be increased.

도 1은 본 발명의 일실시예에 따른 태양 전지를 설명하기 위한 도면이다.
도 2는 도 1에 도시한 태양 전지를 II-II선을 따라 잘라 도시한 단면도이다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 태양 전지의 제조 방법을 순차적으로 도시한 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 태양 전지를 설명하기 위한 도면이다.
도 5는 도 4에 도시한 태양 전지를 V-V선을 따라 잘라 도시한 단면도이다.1 is a view for explaining a solar cell according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view of the solar cell shown in FIG. 1 taken along line II-II.
3A to 3F are views sequentially illustrating a method of manufacturing a solar cell according to an embodiment of the present invention.
4 is a view for explaining a solar cell according to another embodiment of the present invention.
5 is a cross-sectional view of the solar cell shown in FIG. 4 cut along the line VV.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 "전체적"으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.In the drawings, the thickness is enlarged to clearly represent the layers and regions. When a layer, film, region, plate, or the like is referred to as being "on" another portion, it includes not only the case directly above another portion but also the case where there is another portion in between. Conversely, when a part is "directly over" another part, it means that there is no other part in the middle. Also, when a part is formed as "whole" on the other part, it means not only that it is formed on the entire surface (or the front surface) of the other part but also not on the edge part.

먼저, 도 1 및 도 2를 참고로 하여 본 발명의 한 실시예에 따른 태양 전지에 대하여 상세하게 설명한다.First, a solar cell according to an embodiment of the present invention will be described in detail with reference to FIGS. 1 and 2. FIG.

도 1 및 도 2를 참고로 하면, 본 발명의 일실시예에 따른 태양 전지(1)는 반도체 기판(110), 빛이 입사되는 반도체 기판(110)의 제1면인 입사면[이하, '전면(front surface)'라 함] 위에 위치하는 전면 전계부(171), 전면 전계부(171) 위에 위치하는 반사 방지부(130), 입사면의 반대쪽에 위치하는 반도체 기판(110)의 제2면[이하, '후면(back surface)'라 함] 위에 위치하는 보호층(150), 보호층(150) 위에 위치하는 복수의 에미터부(emitter region)(121), 보호층(150) 위에 위치하는 복수의 후면 전계부[back surface field (BSF) region](172), 복수의 에미터부(121) 위에 각각 위치하는 복수의 제1 전극(141)과 복수의 후면 전계부(172) 위에 각각 위치하는 복수의 제2 전극(142)을 포함한다.1 and 2, a solar cell 1 according to an embodiment of the present invention includes a semiconductor substrate 110, an incident surface (hereinafter referred to as a front surface) which is a first surface of a semiconductor substrate 110 on which light is incident an antireflective portion 130 positioned on the front electric field portion 171 and a second side of the semiconductor substrate 110 located on the opposite side of the incident surface, A plurality of emitter regions 121 located on the passivation layer 150 and a plurality of emitter regions 121 located on the passivation layer 150 A plurality of back surface field (BSF) regions 172, a plurality of first electrodes 141 respectively located on the plurality of emitter portions 121, And a plurality of second electrodes 142.

반도체 기판(110)의 후면에 위치하는 보호층(150), 복수의 에미터부(121) 및 복수의 후면 전계부(172)는 트렌치 영역(TR)만큼 서로 이격되어 위치할 수 있다. 트렌치 영역(TR)의 폭(W)은 약 10㎛ ~ 약 80㎛의 범위를 가질 수 있으며, 바람직하게 본 실시예에서는 최소 10㎛일 수 있다.The protection layer 150, the plurality of emitter regions 121 and the plurality of rear electric field portions 172 located on the rear surface of the semiconductor substrate 110 may be spaced apart from each other by the trench region TR. The width W of the trench region TR may range from about 10 占 퐉 to about 80 占 퐉, and may preferably be at least 10 占 퐉 in the present embodiment.

트렌치 영역(TR)의 폭(W)의 약 10㎛ 이하인 경우 에미터부(121)와 후면 전계부(172) 사이의 간격이 좁아 에미터부(121)와 후면 전계부(172) 사이에서 전류의 이동이 발생하는 버팅 현상(butting)이 발생할 수 있다.The distance between the emitter section 121 and the rear electric section 172 is narrow and the electric current is shifted between the emitter section 121 and the rear electric section 172 when the width W of the trench area TR is about 10 mu m or less. Butting may occur.

버팅 현상이 발생하면, 제1 전극(141)과 제2 전극(142)에 의해 각각 수집되는 전자와 정공의 수가 감소하여 태양 전지의 효율이 감소할 수 있다.When the butting phenomenon occurs, the number of electrons and holes collected by the first electrode 141 and the second electrode 142 decreases, and the efficiency of the solar cell may decrease.

하지만, 트렌치 영역(TR)의 폭(W)의 약 80㎛ 이상인 경우 에미터부(121)와 후면 전계부(172)의 간격이 넓어지고 상대적으로, 에미터부(121)와 후면 전계부(172)의 폭이 감소하여 제1 전극(141)과 제2 전극(142)의 접촉 특성이 감소되어 오믹 콘택(ohmic contact)이 감소할 수 있다.However, when the width W of the trench region TR is about 80 mu m or more, the distance between the emitter section 121 and the rear electric section 172 is widened and the emitter section 121 and the rear electric section 172 are relatively spaced. The contact characteristics between the first electrode 141 and the second electrode 142 may be reduced and the ohmic contact may be reduced.

반도체 기판(110)은 제1 도전성 타입, 예를 들어 n형 도전성 타입의 반도체 기판이다. 이때, 반도체 기판은 단결정 실리콘 또는 다결정 실리콘 등과 같은 결정질 실리콘으로 이루어진 결정질 반도체로 이루어진다.The semiconductor substrate 110 is a semiconductor substrate of a first conductivity type, for example, an n-type conductivity type. At this time, the semiconductor substrate is made of a crystalline semiconductor made of crystalline silicon such as monocrystalline silicon or polycrystalline silicon.

n형인 반도체 기판(110)에는 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 도핑(doping)되어, 반도체 기판(110)은 5가 원소의 불순물을 함유하고 있다. 하지만, 이와는 달리, 반도체 기판(110)은 p형 도전성 타입일 수 있고, 실리콘 이외의 다른 반도체 물질로 이루어질 수도 있다. 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 반도체 기판(110)은 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑된다.Impurities of pentavalent elements such as phosphorus (P), arsenic (As), antimony (Sb), and the like are doped in the semiconductor substrate 110, which is an n-type semiconductor substrate 110. The semiconductor substrate 110 contains impurities of pentavalent elements have. Alternatively, however, the semiconductor substrate 110 may be of the p-type conductivity type and may be made of a semiconductor material other than silicon. When the semiconductor substrate 110 has a p-type conductivity type, the semiconductor substrate 110 is doped with impurities of a trivalent element such as boron (B), gallium (Ga), indium (In) do.

이하에서는 이와 같은 반도체 기판(110)의 제1 도전성 타입이 n형인 경우를 일례로 설명한다.Hereinafter, a case where the first conductive type of the semiconductor substrate 110 is n-type will be described as an example.

이러한 반도체 기판(110)은 전면에 복수의 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 전면 전계부(171) 및 반사 방지부(130) 역시 요철면을 가질 수 있다.The semiconductor substrate 110 may have a plurality of uneven surfaces on its front surface. Therefore, the front electric field portion 171 and the reflection preventing portion 130 located on the front surface of the semiconductor substrate 110 may also have an uneven surface.

이에 따라, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.Accordingly, the amount of light reflected from the front surface of the semiconductor substrate 110 decreases and the amount of light incident into the semiconductor substrate 110 increases.

예를 들어, 복수의 요철을 갖고 있는 반도체 기판(110)의 전면 쪽으로 입사되는 빛은 전면 전계부(171) 및 반사 방지부(130)와 반도체 기판(110)의 표면에 형성된 복수의 요철에 의해 복수 회의 반사 동작이 발생하면서 반도체 기판(110) 내부로 입사된다. 이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가한다. 또한, 요철 표면으로 인해, 빛이 입사되는 반도체 기판(110)과 전면 전계부(171) 및 반사 방지부(130)의 표면적이 증가하여 반도체 기판(110)으로 입사되는 빛의 양 또한 증가한다.For example, the light incident on the front surface of the semiconductor substrate 110 having a plurality of projections and depressions may be formed by a plurality of irregularities formed on the surface of the front electric part 171, the reflection preventing part 130 and the semiconductor substrate 110 And is incident into the semiconductor substrate 110 while generating a plurality of reflection operations. As a result, the amount of light reflected from the front surface of the semiconductor substrate 110 decreases, and the amount of light incident into the semiconductor substrate 110 increases. In addition, due to the uneven surface, the surface area of the semiconductor substrate 110, the front electric field portion 171, and the antireflective portion 130 on which light is incident increases, and the amount of light incident on the semiconductor substrate 110 also increases.

또한, 반도체 기판(110)은 전면뿐만 아니라 후면에도 텍스처링 표면을 가질 수 있다. 이 경우, 보호층(150), 복수의 에미터부(121) 및 복수의 후면 전계부(172) 사이에 위치하는 트렌치 영역(TR)은 텍스처링 표면을 가질 수 있다.In addition, the semiconductor substrate 110 may have a textured surface on the back surface as well as the front surface. In this case, the trench region TR located between the protection layer 150, the plurality of emitter regions 121, and the plurality of rear electric fields 172 may have a textured surface.

하지만, 반도체 기판(110)의 후면에 위치하는 보호층(150), 복수의 에미터부(121), 복수의 후면 전계부(172), 제1 전극(141) 및 제2 전극(142)는 요철면을 갖지 않는다.However, the protective layer 150, the plurality of emitter portions 121, the plurality of rear electric field portions 172, the first electrode 141 and the second electrode 142 located on the rear surface of the semiconductor substrate 110 are not recessed It does not have a face.

도 1 및 도 2에 도시된 바와 같이, 본 실시예의 반도체 기판(110)의 후면에 위치하는 보호층(150), 복수의 에미터부(121), 복수의 후면 전계부(172), 제1 전극(141) 및 제2 전극(142)는 텍스처링 표면 대신 평탄면을 갖는다. 이로 인해, 반도체 기판(110)의 후면에 보호층(150), 복수의 에미터부(121) 및 복수의 후면 전계부(172)가 보다 균일하고 안정적으로 밀착하여 형성되며, 복수의 에미터부(121) 및 복수의 후면 전계부(172)와 그 위에 위치한 제1 전극(141) 및 제2 전극(142) 사이의 접촉 저항을 감소시킬 수 있다.1 and 2, a protection layer 150, a plurality of emitter sections 121, a plurality of rear electric sections 172, and a plurality of first electrodes (not shown) are disposed on the rear surface of the semiconductor substrate 110 of the present embodiment. The first electrode 141 and the second electrode 142 have a flat surface instead of the textured surface. The protection layer 150, the plurality of emitter sections 121 and the plurality of rear electrical sections 172 are formed more closely and stably in close contact with the rear surface of the semiconductor substrate 110 and the plurality of emitter sections 121 And the first electrode 141 and the second electrode 142 disposed on the plurality of rear electric fields 172, respectively.

반도체 기판(110)의 전면에 위치하는 전면 전계부(171)는 반도체 기판(110)과 동일한 도전성 타입(예, n형)의 불순물이 반도체 기판(110)보다 고농도로 함유된 불순물부이다. 이러한 전면 전계부(171)는 반도체 기판(110)과 동일한 도전성 타입의 불순물을 함유한 비정질 실리콘으로 이루어진다.The front electric field portion 171 located on the front surface of the semiconductor substrate 110 is an impurity portion containing impurities of the same conductivity type as the semiconductor substrate 110 (for example, n-type) in a higher concentration than the semiconductor substrate 110. The front electric field portion 171 is made of amorphous silicon containing impurities of the same conductive type as that of the semiconductor substrate 110.

반도체 기판(110)과 전면 전계부(171)와의 불순물 농도 차이로 인해 전위 장벽이 형성되어 반도체 기판(110) 전면 쪽으로의 전하(예, 정공) 이동을 방해하는 전면 전계 기능을 수행한다. 따라서, 반도체 기판(110)의 전면 쪽으로 이동하는 정공은 전위 장벽에 의해 반도체 기판(110)의 후면 쪽으로 되돌아가게 되는 전면 전계 효과가 얻어지고, 이로 인해, 외부 장치로 출력되는 전하의 출력량이 증가하게 되고 반도체 기판(110)의 전면에서 재결합이나 결함에 의해 손실되는 전하의 양이 감소한다.A potential barrier is formed due to a difference in impurity concentration between the semiconductor substrate 110 and the front electric field portion 171 to perform a front electric field function that disturbs charge (e.g., hole) movement toward the front surface of the semiconductor substrate 110. Therefore, the front field effect that the holes moving toward the front side of the semiconductor substrate 110 is returned to the back side of the semiconductor substrate 110 by the potential barrier is obtained, thereby increasing the output amount of the electric charge output to the external device And the amount of charges lost due to recombination or defects on the front surface of the semiconductor substrate 110 decreases.

전면 전계부(171)는 전면 전계 기능뿐만 아니라 패시베이션 기능을 수행한다.The front electric field portion 171 performs a passivation function as well as a front electric field function.

이러한 전면 전계부(171)는 약 7㎚ ~ 10㎚의 두께를 가질 수 있다.This front electrical portion 171 may have a thickness of about 7 nm to 10 nm.

전면 전계부(171)의 두께가 7㎚ 이상이면 전면 전계부(171)의 일부가 패시베이션 기능을 수행하더라고 안정적인 전면 전계 기능을 수행할 수 있는 전계 세기를 발생시키며, 전면 전계부(171)의 두께가 10㎚ 이하이면 자체에서 빛의 흡수 없이 전면 전계 기능을 수행하므로, 반도체 기판(110)으로 입사되는 빛의 양을 좀더 증가시킬 수 있다.If the thickness of the front electric part 171 is 7 nm or more, a part of the front electric part 171 performs the passivation function, so that the electric field strength capable of performing a stable front electric field function is generated. The thickness of the front electric part 171 The amount of light incident on the semiconductor substrate 110 can be further increased.

전면 전계부(171) 위에 위치한 반사 방지부(130)는 태양 전지(1)로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지(1)의 효율을 높인다.The antireflective portion 130 located on the front electric field portion 171 reduces the reflectivity of the light incident on the solar cell 1 and increases the selectivity of a specific wavelength region to increase the efficiency of the solar cell 1.

이러한 반사 방지부(130)는 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 비정질 실리콘 산화물(a-SiNx), 또는 실리콘 산화 질화물(SiOxNy) 등으로 이루어질 수 있다.The anti-reflection portion 130 may be formed of silicon nitride (SiNx), silicon oxide (SiOx), amorphous silicon oxide (a-SiNx), silicon oxide nitride (SiOxNy), or the like.

도 1 및 도 2에서, 반사 방지부(130)는 단일막 구조를 갖지만 이중막과 같은 다층막 구조를 가질 수 있다.1 and 2, the anti-reflection portion 130 has a single-layer structure, but may have a multi-layer structure such as a double-layer structure.

도 1 및 도 2에 도시한 태양 전지(1)와는 달리, 반도체 기판(110)의 전면에 위치한 전면 전계부(171) 및 반사 방지부(130) 중 적어도 하나는 필요에 따라 생략될 수 있다.Unlike the solar cell 1 shown in FIGS. 1 and 2, at least one of the front electric field portion 171 and the anti-reflection portion 130 disposed on the front surface of the semiconductor substrate 110 may be omitted if necessary.

반도체 기판(110)의 후면에 위치하며 트렌치 영역(TR)에 의해 서로 이격되어 위치하는 보호층(150)은 단결정 실리콘 재질로 형성되는 반도체 기판(110)의 후면에 직접 접촉되도록 형성될 수 있으며, 반도체 기판(110)에서 생성되는 캐리어를 통과시킬 수 있다.The protection layer 150 located on the rear surface of the semiconductor substrate 110 and spaced apart from each other by the trench region TR may be formed to be in direct contact with the rear surface of the semiconductor substrate 110 formed of a single crystal silicon material, The carriers generated in the semiconductor substrate 110 can be passed through.

이와 같이 보호층(150)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.The passivation layer 150 may pass carriers generated in the semiconductor substrate 110 and may perform a passivation function with respect to the rear surface of the semiconductor substrate 110.

아울러, 보호층(150)은 600 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성이 가능하며, 이와 같은 보호층(150)의 두께는 약 0.5nm ~ 5nm 사이에서 형성될 수 있다.In addition, the protective layer 150 may be formed of a dielectric material formed of SiCx or SiOx having high durability even at a high temperature of 600 or more. However, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON), or hydrogenerated SiON can be formed in the protective layer 150. The thickness of the protective layer 150 is about 0.5 nm to 5 nm .

여기서, 보호층(150)의 두께를 0.5nm 이상으로 형성하는 것은 반도체 기판(110)의 표면에 대한 패시베이션 기능을 확보하기 위함이고, 보호층(150)의 두께를 5nm 이하로 형성하는 것은 캐리어가 보호층(150)을 통해 복수의 에미터부(121) 및 복수의 후면 전계부(172)로 이동하는 터널 효과를 확보하기 위함이다.The protective layer 150 is formed to have a thickness of 0.5 nm or more in order to secure a passivation function with respect to the surface of the semiconductor substrate 110 and the protective layer 150 is formed to have a thickness of 5 nm or less. To secure a tunnel effect to move to the plurality of emitter sections 121 and the plurality of rear electric section 172 through the protection layer 150.

따라서, 보호층(150)의 두께가 5nm를 넘어서면 터널 효과가 감소하여, 보호층(150)을 통해 제1 및 제2 전극(141, 142)으로 이동하는 캐리어의 양이 감소할 수 있다. 이와 같은 보호층(150)의 패시베이션 기능 및 터널 효과로 인하여, 태양 전지(1)의 단락 전류가 보다 더 향상될 수 있다.Therefore, if the thickness of the protective layer 150 exceeds 5 nm, the tunnel effect is reduced, and the amount of carriers moving to the first and second electrodes 141 and 142 through the protective layer 150 can be reduced. Due to the passivation function and the tunnel effect of the protective layer 150, the short circuit current of the solar cell 1 can be further improved.

복수의 에미터부(121)는 보호층(150)의 일부에 직접 접촉하여, 복수개가 제1 방향(x)으로 길게 배치되며, 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는 다결정 실리콘 재질로 형성될 수 있으며, 에미터부(121)는 보호층(150)을 사이에 두고 반도체 기판(110)과 p-n 접합을 형성할 수 있다.The plurality of emitter sections 121 are made of a polycrystalline silicon material having a second conductivity type opposite to the first conductivity type, a plurality of emitter sections 121 are directly in contact with a part of the protection layer 150, And the emitter layer 121 may form a pn junction with the semiconductor substrate 110 with the protective layer 150 interposed therebetween.

반도체 기판(110)과 에미터부(121)와의 p-n 접합에 인한 내부 전위차(built-in potential difference)에 의해, 반도체 기판(110)에 입사된 빛에 의해 생성된 전하인 전자-정공 쌍은 전자와 정공으로 분리되어 전자는 n형 쪽으로 이동하고 정공은 p형 쪽으로 이동한다.Hole pairs that are charges generated by the light incident on the semiconductor substrate 110 due to the built-in potential difference due to the pn junction between the semiconductor substrate 110 and the emitter section 121, Electrons move to the n-type and holes move to the p-type.

따라서, 각 에미터부(121)는 반도체 기판(110)과 p-n접합을 형성하므로, 반도체 기판(110)이 n형이고 복수의 에미터부(121)가 p형일 경우, 분리된 전자는 보호층(150)을 관통하여 복수의 후면 전계부(172) 쪽으로 이동하고, 분리된 정공은 보호층(150)을 관통하여 복수의 에미터부(121) 쪽으로 이동한다.Therefore, when the semiconductor substrate 110 is n-type and the plurality of emitter portions 121 are p-type, the separated electrons are electrically coupled to the protective layer 150 And the separated holes move through the passivation layer 150 toward the plurality of emitter sections 121. In this case,

그러나, 본 실시예와 달리, 반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 에미터부(121)가 n형의 도전성 타입을 가지고, 이 경우 분리된 전자는 보호층(150)을 관통하여 복수의 에미터부(121) 쪽으로 이동하고 분리된 정공은 보호층(150)을 관통하여 복수의 후면 전계부(172) 쪽으로 이동한다.복수의 에미터부(121)가 p형의 도전성 타입을 가질 경우 에미터부(121)에는 3가 원소의 불순물이 도핑될 수 있고, 반대로 복수의 에미터부(121)가 n형의 도전성 타입을 가질 경우, 에미터부(121)에는 5가 원소의 불순물이 도핑될 수 있다.However, unlike the present embodiment, when the semiconductor substrate 110 has a p-type conductivity type, the emitter section 121 has an n-type conductivity type. In this case, the separated electrons penetrate the protection layer 150 And moves to the plurality of emitter portions 121. The separated holes move through the protective layer 150 toward the plurality of rear electric sections 172. When the plurality of emitter portions 121 have a p-type conductivity type The impurity of the pentavalent element may be doped in the emitter section 121 and the impurity of the pentavalent element may be doped in the emitter section 121 if the plurality of emitter sections 121 have the n- .

이들 복수의 에미터부(121)는 패시베이션 기능을 수행하여, 결함에 의해 반도체 기판(110)의 후면에서 소멸되는 전하의 양이 감소하여, 태양 전지(1)의 효율이 향상된다.The plurality of emitter sections 121 perform a passivation function, so that the amount of electric charges disappearing from the rear surface of the semiconductor substrate 110 due to defects is reduced, and the efficiency of the solar cell 1 is improved.

복수의 후면 전계부(172)는 보호층(150)의 후면 중에서 전술한 복수에 미터부(121) 각각과 이격된 일부 영역에 직접 접촉하여, 복수개가 에미터부(121)와 동일한 제1 방향(x)으로 길게 위치하도록 형성될 수 있다.A plurality of rear electric sections 172 are directly in contact with a part of the rear surface of the protection layer 150 separated from each of the plurality of emitter sections 121 described above so that a plurality of rear electric transistor sections 172 are formed in the same direction x. < / RTI >

따라서, 도 1 및 도 2에 도시한 것처럼, 복수의 에미터부(121)와 복수의 후면 전계부(172)는 트렌치 영역(TR)에 의해 서로 이격되어 반도체 기판(110)의 후면에서 교대로 위치한다.1 and 2, the plurality of emitter sections 121 and the plurality of rear electric sections 172 are spaced apart from each other by the trench area TR and are alternately arranged at the rear surface of the semiconductor substrate 110 do.

이와 같은 후면 전계부(172)는 제1 도전성 타입의 불순물이 반도체 기판(110)보다 고농도로 도핑되는 다결정 실리콘 재질로 형성될 수 있다. 예를 들어, 반도체 기판(110)이 n형 타입의 불순물로 도핑되는 경우, 복수의 후면 전계부(172)는 n+의 불순물 영역일 수 있다.The rear electric field portion 172 may be formed of a polycrystalline silicon material doped with impurities of the first conductivity type at a higher concentration than the semiconductor substrate 110. For example, when the semiconductor substrate 110 is doped with an n-type impurity, the plurality of rear electric fields 172 may be n + impurity regions.

이러한 후면 전계부(172)는 반도체 기판(110)과 후면 전계부(172)와의 불순물 농도 차이로 인한 전위 장벽에 의해 전자와 정공 중 하나(예, 전자)의 이동 방향인 후면 전계부(172) 쪽으로의 다른 전하(예, 정공) 이동을 방해하는 반면 후면 전계부(172) 쪽으로 해당 전하(예, 전자) 이동을 용이하게 한다. 따라서, 후면 전계부(172) 및 그 부근에서 전자와 정공의 재결합으로 손실되는 전하의 양을 감소시키고 후면 전계부(172)로의 전자 이동을 가속화시켜 후면 전계부(172)로의 전자 이동량을 증가시킨다.The rear electric field portion 172 has a rear electric field portion 172 which is a moving direction of one of electrons and holes (for example, electrons) by a potential barrier due to a difference in impurity concentration between the semiconductor substrate 110 and the rear electric field portion 172, (E. G., Electrons) to the backside electrical portion 172 while preventing other electrical charges (e. Thus, the amount of charge lost by recombination of electrons and holes in the rear electric field 172 and in the vicinity thereof is reduced, and the electron movement to the rear electric field 172 is accelerated to increase the amount of electron movement to the rear electric field 172 .

이들 복수의 후면 전계부(172)는 패시베이션 기능을 수행하여 반도체 기판(110)의 후면에서 소멸되는 전하의 양이 감소하여, 태양 전지(1)의 효율이 향상된다.The plurality of rear electric field sections 172 perform a passivation function, so that the amount of electric charges disappearing from the rear surface of the semiconductor substrate 110 is reduced, and the efficiency of the solar cell 1 is improved.

이와 같은 각각의 에미터부(121) 및 후면 전계부(172)는 약 10㎚ ~ 25㎚의 두께를 가질 수 있다. 에미터부(121) 및 후면 전계부(172)의 두께가 약 10nm 이상이면 정공의 이동을 방해하는 전위 장벽을 좀더 양호하게 형성할 수 있어 전하 손실을 좀더 감소시킬 수 있고, 에미터부(121) 및 후면 전계부(172)의 두께가 약 25nm 이하이면 에미터부(121) 및 후면 전계부(172) 내에서 흡수되는 빛의 양을 좀더 감소시켜 반도체 기판(110) 내로 재입사되는 빛의 양을 좀더 증가시킬 수 있다.Each of the emitter section 121 and the rear electric section 172 may have a thickness of about 10 nm to 25 nm. When the thickness of the emitter portion 121 and the rear electric portion 172 is about 10 nm or more, a potential barrier that hinders the movement of holes can be formed more satisfactorily, thereby further reducing the charge loss, and the emitter portions 121 and The amount of light absorbed in the emitter section 121 and the rear electric section 172 may be further reduced to reduce the amount of light re-incident into the semiconductor substrate 110 .

복수의 제1 전극(141)은 각각의 에미터부(121) 위에 위치하고, 각 에미터부(121)를 따라서 연장되어 있고, 복수의 에미터부(121)와 전기적 및 물리적으로 연결되어 있다.The plurality of first electrodes 141 are located on the respective emitter portions 121 and extend along the respective emitter portions 121 and are electrically and physically connected to the plurality of emitter portions 121.

이에 따라, 각 제1 전극(141)은 해당 에미터부(121)쪽으로 이동한 전하, 예를 들어, 정공을 수집할 수 있다.Accordingly, each first electrode 141 can collect charges (for example, holes) that have migrated toward the corresponding emitter section 121.

이때, 각 제1 전극(141)은 각 에미터부(121)의 형성 위치 내에 위치하므로, 각 제1 전극(141)의 폭은 각 에미터부(121)의 폭보다 작거나 같을 수 있다.The width of each first electrode 141 may be less than or equal to the width of each emitter section 121. The width of each first electrode 141 may be less than or equal to the width of each emitter section 121. [

복수의 제2 전극(142)은 각각의 후면 전계부(172) 위에 위치하는, 각 후면 전계부(172)를 따라서 연장되어 있고, 복수의 후면 전계부(172)와 전기적 및 물리적으로 연결되어 있다.A plurality of second electrodes 142 extend along each backside electrical portion 172 and are electrically and physically connected to a plurality of backside electrical portions 172 located on each backside electrical portion 172 .

이에 따라, 각 제2 전극(142)은 해당 후면 전계부(172)쪽으로 이동하는 전하, 예를 들어, 전자를 수집할 수 있다.Thus, each second electrode 142 may collect an electrical charge, e.g., electrons, that travels toward the backside electrical portion 172.

도 1 및 도 2에서, 제1 및 제2 전극(141, 142) 각각은 그 하부에 위치하는 에미터부(121) 및 후면 전계부(172)와 상이한 평면 형상을 가지지만, 동일한 평면 형상을 가질 수 있다. 에미터부(121) 및 후면 전계부(172)와 제1 및 제2 전극(141, 142)간의 접촉 면적이 증가할수록 접촉 저항이 감소하여, 전극(141, 142)으로의 전하 전송 효율은 증가하여 필 팩터(fill factor, FF)가 증가하여 태양 전지(1)의 효율이 향상된다.1 and 2, each of the first and second electrodes 141 and 142 has a planar shape different from that of the emitter portion 121 and the rear electric portion 172 located below the first and second electrodes 141 and 142, . As the contact area between the emitter section 121 and the rear electric section 172 and the first and second electrodes 141 and 142 increases, the contact resistance decreases and the charge transfer efficiency to the electrodes 141 and 142 increases The fill factor (FF) is increased and the efficiency of the solar cell 1 is improved.

이와 같은 복수의 제1 및 제2 전극(141, 142)은 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나의 도전성 물질로 이루어질 수 있지만, 이외의 다른 도전성 금속 물질로 이루어질 수 있다. 이처럼, 복수의 제1 및 제2 전극(141, 142)이 금속 물질로 이루어져 있으므로, 반도체 기판(110)을 통과한 빛을 기판(110)쪽으로 반사시킨다.The plurality of first and second electrodes 141 and 142 may be formed of at least one selected from the group consisting of Ni, Cu, Ag, Al, Sn, Zn, , Titanium (Ti), gold (Au), and combinations thereof, but may be made of other conductive metal materials. Since the plurality of first and second electrodes 141 and 142 are made of a metal material, the light passing through the semiconductor substrate 110 is reflected to the substrate 110 side.

앞서 살펴본 바와 같이, 보호층(150), 복수의 에미터부(121) 및 복수의 후면 전계부(172)는 트렌치 영역(TR)에 의해 서로 이격되어 위치함으로써, 반도체 기판(110)의 후면에서 발생하는 재결합에 의해 캐리어가 손실되는 것을 방지할 수 있다.As described above, the protection layer 150, the plurality of emitter regions 121, and the plurality of rear electric field portions 172 are spaced apart from each other by the trench region TR, so that they are generated at the rear surface of the semiconductor substrate 110 It is possible to prevent the carrier from being lost by recombination.

더욱이, 트렌치 영역(TR)에 의해 보호층(150), 복수의 에미터부(121) 및 복수의 후면 전계부(172)가 서로 분리되어 위치함으로써, 에미터부(121)와 후면 전계부(172) 사이에서 전류의 이동이 발생하는 버팅 현상(butting)의 발생을 감소시킬 수 있다.The emitter portion 121 and the rear electric portion 172 are separated from each other by the protection layer 150, the plurality of emitter portions 121 and the plurality of rear electric portions 172 being separated from each other by the trench region TR, It is possible to reduce occurrence of butting in which a current is transferred between the electrodes.

이와 같은 구조를 갖는 본 실시예에 따른 태양 전지(1)는 복수의 제1 전극(141)과 복수의 제2 전극(142)이 빛이 입사되지 않은 반도체 기판(110)의 후면에 위치하고, 반도체 기판(110)과 복수의 에미터부(121) 및 복수의 후면 전계부(172)가 서로 다른 종류의 반도체로 이루어져 있는 태양 전지(1)로서, 그 동작은 다음과 같다.In the solar cell 1 according to this embodiment having such a structure, a plurality of first electrodes 141 and a plurality of second electrodes 142 are located on the rear surface of the semiconductor substrate 110 on which no light is incident, A solar cell (1) in which a substrate (110), a plurality of emitter sections (121), and a plurality of rear electric field sections (172) are made of different kinds of semiconductors.

태양 전지(1)로 빛이 조사되어 반사 방지부(130) 및 전면 전계부(171)를 순차적으로 통과한 후 반도체 기판(110)으로 입사되면 빛 에너지에 의해 기판(110)에서 전자-정공 쌍이 발생한다. 이때, 반도체 기판(110)의 표면이 요철면인 텍스처링 표면이므로 반도체 기판(110)의 입사 면적이 증가하고 빛 반사도가 감소하여 반도체 기판(110)으로 입사되는 빛의 양이 증가하므로 태양 전지(1)의 효율이 향상된다. 이어 더하여, 반사 방지부(130)에 의해 반도체 기판(110)으로 입사되는 빛의 반사 손실이 줄어들어 반도체 기판(110)으로 입사되는 빛의 양은 더욱더 증가할 수 있다.When the light is irradiated to the solar cell 1 and sequentially passes through the antireflection portion 130 and the front electric field portion 171 and then is incident on the semiconductor substrate 110, Occurs. At this time, since the surface of the semiconductor substrate 110 is a textured surface that is an uneven surface, the incidence area of the semiconductor substrate 110 increases and the amount of light incident on the semiconductor substrate 110 increases, ) Is improved. In addition, the reflection loss of the light incident on the semiconductor substrate 110 is reduced by the anti-reflection unit 130, so that the amount of light incident on the semiconductor substrate 110 can be further increased.

이들 전자-정공 쌍은 반도체 기판(110)과 에미터부(121)의 p-n 접합에 의해 서로 분리되어, 정공은 보호층(150)을 관통하여 p형의 도전성 타입을 갖는 에미터부(121) 쪽으로 이동하고 전자는 보호층(150)을 관통하여 n형의 도전성 타입을 갖는 후면 전계부(172)쪽으로 이동하며, 이동한 정공과 전자는 각각 제1 전극(141)과 제2 전극(142)으로 각각 전달되어 제1 및 제2 전극(141, 142)에 의해 수집된다. 이러한 제1 전극(141)과 제2 전극(142)을 도선으로 연결하면 전류가 흐르게 되고, 이를 외부에서 전력으로 이용하게 된다.These electron-hole pairs are separated from each other by the pn junction of the semiconductor substrate 110 and the emitter section 121, and the holes pass through the protective layer 150 and move toward the emitter section 121 having the p- And the electrons pass through the passivation layer 150 and move toward the rear electric field portion 172 having the n-type conductivity type. The transferred holes and electrons are transmitted through the first electrode 141 and the second electrode 142, respectively And collected by the first and second electrodes 141 and 142. [ When the first electrode 141 and the second electrode 142 are connected to each other by a conductor, a current flows and the external power is utilized.

또한, 반도체 기판(110)의 전면과 후면에 위치한 전계부(171, 172)로 인해 전하의 손실량이 더욱 감소하여 태양 전지(1)의 효율은 더욱 향상될 수 있다.In addition, due to the electric fields 171 and 172 located on the front and rear surfaces of the semiconductor substrate 110, the loss of electric charge is further reduced, and the efficiency of the solar cell 1 can be further improved.

다음, 도 3a 내지 도 3f를 참고로 하여, 이러한 태양 전지(1)를 제조하는 방법에 대하여 설명한다.Next, referring to Figs. 3A to 3F, a method of manufacturing such a solar cell 1 will be described.

도 3a를 참고로 하면, 먼저, n형의 다결정 실리콘으로 이루어진 반도체 기판(110)의 후면에 보호층(150)을 형성할 수 있다.Referring to FIG. 3A, a protective layer 150 may be formed on the rear surface of a semiconductor substrate 110 made of n-type polycrystalline silicon.

이러한, 보호층(150)은 반도체 기판(110)에서 생성된 캐리어를 통과시키며, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.The passivation layer 150 may pass carriers generated in the semiconductor substrate 110 and passivate the backside of the semiconductor substrate 110.

이와 같은 보호층(150)은 600 이상의 고온 공정에도 내구성이 강한 SiCx 또는 SiOx로 형성되는 유전체 재질로 형성될 수 있다. 그러나 이 외에도 silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON로 형성되는 것도 가능하다.The protective layer 150 may be formed of a dielectric material formed of SiCx or SiOx having high durability even at a high temperature of 600 or more. However, it is also possible to form silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON), or hydrogenerated SiON.

그리고, 보호층(150)의 두께는 1nm ~ 1.5nm 사이로 형성될 수 있다.The thickness of the protective layer 150 may be between 1 nm and 1.5 nm.

이와 같은 보호층(150)은 Oxidation 공정이나 LPCVP 공정 또는 PECVD 증착에 의해 형성될 수 있다.The protective layer 150 may be formed by an oxidation process, an LPCVP process, or a PECVD process.

다음으로, 도 3b에 도시한 것처럼, PECVD 등을 이용하여 보호층(150) 위에 붕소(B) 등과 같은 3가 원소의 불순물 도핑 물질을 증착하여 복수의 에미터부(121) 및 인(P) 등과 같은 5가 원소의 불순물을 포함하는 불순물 도핑 물질을 증착하여 복수의 후면 전계부(172)를 형성할 수 있다. Next, as shown in FIG. 3B, an impurity doping material of a trivalent element such as boron (B) is deposited on the protective layer 150 using PECVD or the like to form a plurality of emitter portions 121 and phosphorus A plurality of rear electric fields 172 may be formed by depositing an impurity doping material containing an impurity of the same pentavalent element.

이와 같은 복수의 에미터부(121)는 반도체 기판(110)의 제1 도전성 타입과 반대인 제2 도전성 타입을 갖는다. 이로 인해, 반도체 기판(110)과 복수의 에미터부(121) 간에 p-n 접합을 형성된다.The plurality of emitter sections 121 have a second conductivity type opposite to the first conductivity type of the semiconductor substrate 110. As a result, a p-n junction is formed between the semiconductor substrate 110 and the plurality of emitter portions 121.

그리고, 복수의 후면 전계부(172)는 반도체 기판(110)과 동일한 제1 도전성 타입을 갖는다. 이로 인해, 복수의 후면 전계부(172)는 반도체 기판(110)보다 높은 불순물 농도를 갖는 불순물 영역이 된다.The plurality of rear electric sections 172 have the same first conductivity type as that of the semiconductor substrate 110. As a result, the plurality of rear electric sections 172 become impurity regions having a higher impurity concentration than the semiconductor substrate 110.

예를 들어, 복수의 에미터부(121) 및 복수의 후면 전계부(172)는 화학적 기상 증착법(chemical vapor deposition, CVD)이나 물리적 기상 증착법(physical vapor deposition, PVD) 등과 같은 적층 공정으로 기판(110) 위에 형성될 수 있지만, 이에 한정되지 않고 이온 주입법(ion implantation) 또는 열 확산법을 이용하여 예를 들어 불순물을 주입 또는 확산하는 것에 의해 형성될 수도 있다.For example, the plurality of emitter portions 121 and the plurality of rear electric field portions 172 may be formed on the substrate 110 (e.g., a semiconductor substrate) by a stacking process such as chemical vapor deposition (CVD) or physical vapor deposition (PVD) But may be formed by implanting or diffusing impurities, for example, by ion implantation or thermal diffusion.

다음으로, 도 3c에 도시한 것처럼, PECVD 등을 이용하여 복수의 에미터부(121) 및 복수의 후면 전계부(172) 위에 마스크층(160)을 형성할 수 있다.Next, as shown in FIG. 3C, the mask layer 160 may be formed on the plurality of emitter portions 121 and the plurality of rear electric field portions 172 by using PECVD or the like.

마스크층(160)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx) 또는 실리콘 카바이드(SiCx)으로 이루어질 수 있다.The mask layer 160 may be composed of silicon oxide (SiOx), silicon nitride (SiNx), or silicon carbide (SiCx).

다음으로, 도 3d에 도시한 것처럼, 레이저 빔을 이용하여 복수의 에미터부(121) 및 복수의 후면 전계부(172)의 일부분이 노출되도록 마스크층(160)을 균일한 폭(W)으로 패턴할 수 있다.Next, as shown in FIG. 3D, the mask layer 160 is patterned with a uniform width W so that a plurality of emitter portions 121 and a plurality of rear electric field portions 172 are exposed using a laser beam, can do.

레이저 빔을 이용하여 마스크층(160)을 패턴화하는 경우, 원하는 부분에만 선택적으로 식각이 가능함으로써, 트렌치 영역(TR)의 폭(W)이 균일한 폭을 가질 수 있다.In the case of patterning the mask layer 160 using a laser beam, the width W of the trench region TR can have a uniform width because it is possible to selectively etch only the desired portion.

더욱이, 트렌치 영역(TR)이 형성될 부분에만 레이저 빔을 조사함으로써, 단시간 내에 마스크층(160)을 식각함으로써, 복수의 에미터부(121) 및 복수의 후면 전계부(172)에 가해지는 열을 최소화 하여 반도체 기판(110)이 열에 의해 손상 또는 변질 되지 않을 수 있다.The mask layer 160 is etched in a short period of time by irradiating only the portion where the trench region TR is to be formed so that the heat applied to the plurality of emitter portions 121 and the plurality of rear electric field portions 172 So that the semiconductor substrate 110 may not be damaged or deteriorated by heat.

하지만, 습식 식각을 이용하여 마스크층을 패턴화하는 경우, 식각 깊이에 따라 식각에 사용되는 식각 용액의 비율 및 식각 시간 등에 영향을 받을 수 있으므로, 반도체 기판에 대한 손상이 증가하고, 트렌치 영역의 폭이 균일하게 형성될 수 없는 문제점이 있었다. 이에 따라, 식각 공정시간이 증가하고, 그만큼 생산성 저하와 원가 상승을 초래할 수 있다.However, when the mask layer is patterned by using wet etching, damage to the semiconductor substrate may be increased, and the width of the trench region may be increased because the etching rate may be affected by the ratio of the etching solution used for etching and the etching time depending on the etching depth. There is a problem that it can not be uniformly formed. As a result, the etching process time is increased, resulting in a decrease in productivity and an increase in cost.

다음으로, 도 3e에 도시한 것처럼, 습식 식각 공정을 이용하여 레이저 빔에 의해 형성된 패턴화된 마스크층(160)을 마스크로 하여 패턴화된 마스크층(160)이 형성되지 않는 반도체 기판(10)의 전체면, 즉 전면 및 후면을 식각하여 입사면인 반도체 기판(110)의 전면에 텍스처링 표면을 형성하고, 반도체 기판(110)의 후면에 텍스처링 표면을 갖는 트렌치 영역(TR)을 동시에 형성할 수 있다.Next, as shown in FIG. 3E, the semiconductor substrate 10 on which the patterned mask layer 160 is not formed using the patterned mask layer 160 formed by the laser beam as a mask using the wet etching process, The front surface and the rear surface of the semiconductor substrate 110 may be etched to form a texturing surface on the entire surface of the semiconductor substrate 110 as an incident surface and a trench region TR having a textured surface on the back surface of the semiconductor substrate 110 have.

패턴화된 마스크층(160)은 식각 방지막으로 마스크로 하여 반도체 기판(110)의 전체면을 식각액 등에 노출시켜 식각할 수 있다.The patterned mask layer 160 may be etched by exposing the entire surface of the semiconductor substrate 110 to an etchant or the like using the etch stopper layer as a mask.

이때, 반도체 기판(110)의 보호층(150), 복수의 에미터부(121) 및 복수의 후면 전계부(172)의 식각 공정 및 반도체 기판(110)의 전면의 식각 공정은 동시에 수행될 수 있다.본 실시예에서, 트렌치 영역(TR)의 폭(W)은 약 10㎛ ~ 약 80㎛의 범위를 가질 수 있으며, 바람직하게 본 실시예에서는 최소 10㎛일 수 있다.At this time, the etching process of the protective layer 150, the plurality of emitter portions 121, the plurality of rear electric field portions 172, and the etching process of the front surface of the semiconductor substrate 110 of the semiconductor substrate 110 can be performed simultaneously . In this embodiment, the width W of the trench region TR may range from about 10 [mu] m to about 80 [mu] m, and may preferably be at least 10 [mu] m in this embodiment.

트렌치 영역(TR)의 폭(W)의 약 10㎛ 이하인 경우 에미터부(121)와 후면 전계부(172) 사이의 간격이 좁아 에미터부(121)와 후면 전계부(172) 사이에서 전류의 이동이 발생하는 버팅 현상(butting)이 발생할 수 있다.The distance between the emitter section 121 and the rear electric section 172 is narrow and the electric current is shifted between the emitter section 121 and the rear electric section 172 when the width W of the trench area TR is about 10 mu m or less. Butting may occur.

버팅 현상이 발생하면, 제1 전극(141)과 제2 전극(142)에 의해 각각 수집되는 전자와 정공의 수가 감소하여 태양 전지의 효율이 감소할 수 있다.When the butting phenomenon occurs, the number of electrons and holes collected by the first electrode 141 and the second electrode 142 decreases, and the efficiency of the solar cell may decrease.

하지만, 트렌치 영역(TR)의 폭(W)의 약 80㎛ 이상인 경우 에미터부(121)와 후면 전계부(172)의 간격이 넓어지고 상대적으로, 에미터부(121)와 후면 전계부(172)의 폭이 감소하여 제1 전극(141)과 제2 전극(142)의 접촉 특성이 감소되어 오믹 콘택(ohmic contact)이 감소할 수 있다.However, when the width W of the trench region TR is about 80 mu m or more, the distance between the emitter section 121 and the rear electric section 172 is widened and the emitter section 121 and the rear electric section 172 are relatively spaced. The contact characteristics between the first electrode 141 and the second electrode 142 may be reduced and the ohmic contact may be reduced.

다음으로, 도 3f에 도시한 것처럼, 반도체 기판(110)의 후면에 형성된 패턴화된 마스크층(160)을 DHF(dilute HF) 용액 등을 이용하여 제거할 수 있다. 이때, DHF(dilute HF) 용액은 마스크층(160)만을 제거하는 것이 바람직하다.Next, as shown in FIG. 3F, the patterned mask layer 160 formed on the rear surface of the semiconductor substrate 110 can be removed using a DHF (dilute HF) solution or the like. At this time, it is preferable to remove only the mask layer 160 from the DHF (dilute HF) solution.

다음으로, PECVD 등을 이용하여 반도체 기판(110)의 전면 위에 전면 전계부(171)를 형성할 수 있다.Next, the front electric field portion 171 may be formed on the front surface of the semiconductor substrate 110 by using PECVD or the like.

이와 같은 전면 전계부(171)는 화학적 기상 증착법(chemical vapor deposition, CVD)이나 물리적 기상 증착법(physical vapor deposition, PVD) 등과 같은 적층 공정으로 기판(110) 위에 형성될 수 있지만, 이에 한정되지 않고 이온 주입법(ion implantation) 또는 열 확산법을 이용하여 예를 들어 불순물을 주입 또는 확산하는 것에 의해 형성될 수도 있다The front electric field portion 171 may be formed on the substrate 110 by a lamination process such as a chemical vapor deposition (CVD) method or a physical vapor deposition (PVD) method. However, For example, by implanting or diffusing impurities using an ion implantation or thermal diffusion method

다음으로, 전면 전계부(171) 위에 PECVD 등을 이용하여 반사 방지부(130)를 형성할 수 있다.Next, the antireflection portion 130 may be formed on the front electric field portion 171 using PECVD or the like.

반사 방지부(130)는 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx) 등으로 이루어질 수 있다. 반사 방지부(130)는 태양 전지(1)로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지(1)의 효율을 높인다. 본 실시예에서, 반사 방지부(130)는 단일막 구조를 갖지만 이중막과 같은 다층막 구조를 가질 수 있고, 필요에 따라 생략될 수 있다.The anti-reflection portion 130 may be formed of a silicon nitride film (SiNx), a silicon oxide film (SiOx), or the like. The antireflection unit 130 reduces the reflectivity of light incident on the solar cell 1 and increases the selectivity of a specific wavelength region, thereby enhancing the efficiency of the solar cell 1. In this embodiment, the antireflection portion 130 has a single film structure, but may have a multi-layer structure such as a double film, and may be omitted if necessary.

반도체 기판(110)의 전면이 텍스처링 표면을 갖고 있으므로, 이로 인해 반도체 기판(110)의 전면에 위에 위치한 전면 전계부(171) 및 반사 방지부(130) 역시 요철면을 갖는다.Since the front surface of the semiconductor substrate 110 has a textured surface, the front electric field portion 171 and the antireflection portion 130 located on the front surface of the semiconductor substrate 110 also have uneven surfaces.

다음으로, PECVD 등을 이용하여 트렌치 영역(TR), 복수의 에미터부(121) 및 복수의 후면 전계부(172) 위에 금속 물질을 함유한 도전막(미도시)을 형성할 수 있다. 그런 다음, 마스크(도시하지 않음) 등을 이용하여 습식 식각법 등으로 도전막(미도시)의 일부를 순차적으로 제거하여 복수의 제1 및 제2 전극(141, 142)을 형성할 수 있다.Next, a conductive film (not shown) containing a metal material may be formed on the trench region TR, the plurality of emitter regions 121, and the plurality of rear electric field portions 172 by PECVD or the like. Then, a plurality of first and second electrodes 141 and 142 can be formed by sequentially removing a part of the conductive film (not shown) by a wet etching method or the like using a mask (not shown) or the like.

이와는 달리, 스크린 인쇄법을 이용하여 복수의 에미터부(121)과 복수의 후면 전계부(172) 위에 금속 물질을 함유한 페이스트를 도포한 후 건조시켜, 복수의 에미터부(121) 위에 위치한 복수의 제1 전극(141)과 복수의 후면 전계부(172) 위에 위치한 복수의 제2 전극(142)을 형성할 수 있다.Alternatively, a paste containing a metal material may be applied onto a plurality of emitter portions 121 and a plurality of rear electric field portions 172 by a screen printing method and then dried to form a plurality of emitter portions 121 A plurality of second electrodes 142 may be formed on the first electrode 141 and the plurality of rear electric fields 172.

복수의 제1 및 제2 전극(141, 142)은 각각 그 하부에 위치한 복수의 에미터부(121) 및 복수의 후면 전계부(172)와 상이한 평면 형상을 가질 수 있다. 하지만, 이와는 달리, 복수의 제1 및 제2 전극(141, 142)은 복수의 에미터부(121) 및 복수의 후면 전계부(172)의 상부 평면 위에 전체적으로 위치하여, 복수의 에미터부(121) 및 복수의 후면 전계부(172)와 동일한 평면 형상을 가질 수 있다. The plurality of first and second electrodes 141 and 142 may have a planar shape different from that of the plurality of emitter portions 121 and the plurality of rear electric portions 172 located below the first and second electrodes 141 and 142, respectively. Alternatively, the plurality of first and second electrodes 141 and 142 may be located entirely on the upper planes of the plurality of emitter portions 121 and the plurality of rear electric portions 172 to form a plurality of emitter portions 121, And a plurality of the rear electric sections 172. [0053]

이러한 제1 및 제2 전극(141, 142)의 형성에 의해, 복수의 에미터부(121) 및 복수의 후면 전계부(172)로 이동한 전하는 그 위에 위치한 제1 및 제2 전극(141, 142)으로 이동한다.As a result of the formation of the first and second electrodes 141 and 142, the charge transferred to the plurality of emitter portions 121 and the plurality of rear electric field portions 172 is transferred to the first and second electrodes 141 and 142 ).

다음, 도 4 및 도 5를 참고로 하여 본 발명의 또 다른 실시예에 따른 태양 전지(2)에 대하여 설명한다.Next, a solar cell 2 according to another embodiment of the present invention will be described with reference to FIGS. 4 and 5. FIG.

도 4는 본 발명의 또 다른 실시예에 따른 태양 전지를 설명하기 위한 도면이고, 도 5는 도 4에 도시한 태양 전지를 V-V선을 따라 잘라 도시한 단면도이다.FIG. 4 is a view for explaining a solar cell according to another embodiment of the present invention, and FIG. 5 is a sectional view cut along the line V-V of the solar cell shown in FIG.

본 실시예에서, 도 1 및 도 2에 도시한 태양 전지(1)와 비교하여 동일한 기능을 수행하는 구성요소에 대해서는 같은 도면 부호를 부여하고, 그에 대한 자세한 설명 또한 생략한다.In this embodiment, constituent elements which perform the same functions as those of the solar cell 1 shown in Figs. 1 and 2 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

도 4 및 도 5에 도시한 태양 전지(2)는 도 1 및 도 2에 도시한 태양 전지(1)와 유사한 구조를 갖고 있다.The solar cell 2 shown in Figs. 4 and 5 has a structure similar to that of the solar cell 1 shown in Figs. 1 and 2.

즉, 본 실시예에 따른 태양 전지(2)는 반도체 기판(110), 반도체 기판(110)의 전면에 순차적으로 위치하는 전면 보호부(191), 전면 전계부(171) 및 반사 방지부(130), 반도체 기판(110)의 후면에 위치하는 후면 보호부(192), 트렌치 영역(TR)에 의해 서로 이격되어 위치하는 보호층(150), 복수의 에미터(121) 및 복수의 후면 전계부(172), 그리고 복수의 에미터부(121)와 복수의 후면 전계부(172) 위에 각각 위치하는 복수의 제1 전극(141)과 복수의 제2 전극(142)을 포함할 수 있다.That is, the solar cell 2 according to the present embodiment includes a semiconductor substrate 110, a front protective portion 191, a front electric field portion 171, and an antireflective portion 130, which are sequentially disposed on the entire surface of the semiconductor substrate 110 A rear protective portion 192 located on the rear surface of the semiconductor substrate 110, a protective layer 150 spaced apart from each other by the trench region TR, a plurality of emitters 121, A plurality of first electrodes 141 and a plurality of second electrodes 142 positioned on the plurality of emitter regions 121 and the plurality of rear electric fields 172, respectively.

하지만, 도 1 및 도 2에 도시한 태양 전지(1)와 다르게, 본 실시예의 태양 전지(2)는 반도체 기판(110)의 전면 및 후면에 전면 보호부(191) 및 후면 보호부(192)를 더 포함할 수 있다.However, unlike the solar cell 1 shown in FIGS. 1 and 2, the solar cell 2 of the present embodiment includes the front protective portion 191 and the rear protective portion 192 on the front and back surfaces of the semiconductor substrate 110, As shown in FIG.

이러한 전면 보호부(191) 및 후면 보호부(192)의 형성 위치를 제외하면 본 실시예의 태양 전지(2)의 구조는 도 1 및 도 2에 도시한 태양 전지(1)와 동일하다.The structure of the solar cell 2 of the present embodiment is the same as that of the solar cell 1 shown in Figs. 1 and 2, except for the formation positions of the front surface protection portion 191 and the rear surface protection portion 192. [

반도체 기판(110)의 전면 위에 위치한 전면 보호부(191)는 진성 비정질 실리콘[intrinsic amorphous silicon(a-Si)]층을 포함할 수 있다.The front protective portion 191 located on the front surface of the semiconductor substrate 110 may include a layer of intrinsic amorphous silicon (a-Si).

반도체 기판(110)의 표면 및 그 근처에 주로 존재하는 댕글링 결합(dangling bond)과 같은 결함(defect)을 안정한 결합으로 바꾸어 결함에 의해 기판(110)의 표면 쪽으로 이동한 전하가 소멸되는 것을 감소시키는 페시베이션 기능(passivation function)을 수행하여 결함에 의해 반도체 기판(110)의 표면이나 그 근처에서 손실되는 전하의 양을 감소시킬 수 있다.A defect such as a dangling bond mainly present on the surface of and near the surface of the semiconductor substrate 110 is converted into a stable bond to reduce the loss of charges moving toward the surface of the substrate 110 due to the defect A passivation function may be performed to reduce the amount of charges lost at or near the surface of the semiconductor substrate 110 due to a defect.

일반적으로 결함은 반도체 기판(110)의 표면이나 그 근처에 주로 많이 존재하므로, 실시예의 경우, 전면 보호부(191)가 반도체 기판(110)의 표면에 직접 접해 있으므로 페이베이션 기능을 더욱 향상되어, 전하의 손실량은 더욱 감소하여 태양 전지(2)의 효율을 더욱 향상 될 수 있다.Since the defects are mainly present on the surface of or near the surface of the semiconductor substrate 110 in general, the front protection portion 191 directly contacts the surface of the semiconductor substrate 110, The amount of charge loss can be further reduced and the efficiency of the solar cell 2 can be further improved.

반도체 기판(110)의 후면에 바로 위, 즉 트렌치 영역(TR)에 의해 서로 이격된 보호층(130), 복수의 에미터부(121) 및 복수의 후면 전계부(172)사이에 위치하는 후면 보호부(192)는 전면 보호부(191)와 동일하게 패시베이션 기능을 수행하여, 반도체 기판(110)의 후면 쪽으로 이동한 전하가 결함에 의해 소멸되는 것을 감소할 수 있다.The protection layer 130 spaced from each other by the trench region TR immediately above the back surface of the semiconductor substrate 110, the backside protection located between the plurality of emitter portions 121 and the plurality of backside electrical portions 172, The portion 192 performs a passivation function in the same manner as the front surface protection portion 191, so that it is possible to reduce the disappearance of charges moved toward the rear surface of the semiconductor substrate 110 due to defects.

후면 보호부(192)는 전면 보호부(191)와 동일하게, 비정질 실리콘 등으로 이루어질 수 있다.Like the front surface protection unit 191, the rear surface protection unit 192 may be formed of amorphous silicon or the like.

후면 보호부(192)는 반도체 기판(110)의 후면 쪽으로 이동한 전하가 후면 보호부(192)를 통과하여 복수의 후면 전계부(172) 또는 복수의 에미터부(121)로 이동할 수 있는 두께를 갖는다.The rear shield 192 may have a thickness that allows the charge that has moved to the rear side of the semiconductor substrate 110 to pass through the rear shield 192 and to the plurality of rear electric parts 172 or the plurality of emitters 121 .

이러한 후면 보호부(192)는 반도체 기판(110)의 표면 및 그 부근에서 페시베이션 기능을 수행하여, 반도체 기판(110)의 표면 및 그 근처에서 결함에 의해 손실되는 전하의 양을 감소시킬 수 있다.This backside protection 192 performs a passivating function at and near the surface of the semiconductor substrate 110 to reduce the amount of charge lost by the defect at and near the surface of the semiconductor substrate 110 .

이때, 후면 보호부(192)는 실리콘 산화막이나 실리콘 질화막과 같은 절연 물질로 이루어진다. 따라서 후면 보호부(192)에 의해 인접한 에미터부(121)와 후면 전계부(172) 간의 전하 이동과 같은 전기적인 간섭이 방지되어 전하의 손실이 줄어들고, 또한 반도체 기판(110)을 통과한 빛이 기판(110) 내부로 반사되어 외부로 손실되는 빛의 양이 감소될 수 있다.At this time, the rear surface protection portion 192 is made of an insulating material such as a silicon oxide film or a silicon nitride film. Therefore, electrical interference such as charge transfer between the adjacent emitter part 121 and the rear electric part 172 is prevented by the rear surface protection part 192, so that the loss of electric charge is reduced. Further, the light passing through the semiconductor substrate 110 The amount of light reflected to the inside of the substrate 110 and lost to the outside can be reduced.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

1, 2: 태양 전지 110: 반도체 기판
150: 보호층 121: 에미터부
171: 전면 전계부 172: 후면 전계부
141: 제1 전극 142: 제2 전극
191: 전면 패시베이션층 192: 후면 패시베이션층
130: 반사 방지부 TR: 트렌치 영역1, 2: solar cell 110: semiconductor substrate
150: protective layer 121: emitter portion
171: front electric part 172: rear electric part
141: first electrode 142: second electrode
191: front passivation layer 192: rear passivation layer
130: antireflection part TR: trench area

Claims (20)

제1 도전형의 반도체 기판의 후면 위에, 상기 제1 도전형과 반대인 제2 도전형의 불순물을 포함하는 에미터부와 상기 제1 도전형의 불순물을 포함하는 후면 전계부를 형성하는 단계;
상기 에미터부 및 상기 후면 전계부 위에 마스크층을 형성하는 단계;
레이저를 이용하여 상기 마스크층을 패터닝함으로써, 상기 에미터부 및 상기 후면 전계부의 일부분을 노출시키는 단계;
상기 패터닝된 마스크층을 이용한 습식 식각을 실시하여, 상기 에미터부 및 상기 후면 전계부의 상기 노출된 일부분을 식각하는 것에 의해 상기 에미터부 및 상기 후면 전계부를 분리하는 트렌치 영역을 형성함과 아울러, 상기 반도체 기판의 상기 후면의 반대쪽에 위치하는 전면을 식각하는 것에 의해 상기 전면을 텍스처링 표면으로 형성하는 제1 식각 단계; 그리고
상기 에미터부와 연결되는 제1 전극과 상기 후면 전계부와 연결되는 제2 전극을 형성하는 단계
를 포함하는 태양 전지의 제조 방법.Forming an emitter section including an impurity of a second conductivity type opposite to the first conductivity type on the rear surface of the semiconductor substrate of the first conductivity type and a rear surface electric field section including the impurity of the first conductivity type;
Forming a mask layer over the emitter portion and the backside electrical portion;
Exposing a portion of the emitter portion and the rear electric field portion by patterning the mask layer using a laser;
Forming a trench region for separating the emitter portion and the rear electric field portion by etching the exposed portion of the emitter portion and the rear electric field portion by performing wet etching using the patterned mask layer, A first etching step of forming the front surface as a texturing surface by etching a front surface located opposite to the rear surface of the substrate; And
Forming a first electrode connected to the emitter portion and a second electrode connected to the rear electric portion
Wherein the method comprises the steps of: 제1항에서,
상기 트렌치 영역의 폭은 상기 에미터부 및 상기 후면 전계부의 폭보다 작은 태양 전지의 제조 방법.The method of claim 1,
Wherein a width of the trench region is smaller than a width of the emitter portion and the rear electric field portion. 제2항에서,
상기 트렌치 영역의 폭은 최소 10㎛ 이상인 태양 전지의 제조 방법.3. The method of claim 2,
Wherein the width of the trench region is at least 10 mu m. 삭제delete 삭제delete 삭제delete 제1항에서,
상기 반도체 기판의 후면 중에서 상기 트렌치 영역에 위치하는 부분은 상기 반도체 기판의 전면에 형성된 텍스처링 표면과 동일한 텍스처링 표면으로 형성되는 태양 전지의 제조 방법.The method of claim 1,
Wherein a portion of the rear surface of the semiconductor substrate located in the trench region is formed of the same textured surface as the textured surface formed on the front surface of the semiconductor substrate. 삭제delete 제1항에서,
상기 에미터부 및 상기 후면 전계부를 형성하는 단계 이전에,
상기 반도체 기판의 후면 위에 보호층을 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.The method of claim 1,
Before forming the emitter portion and the rear electric field portion,
And forming a protective layer on the rear surface of the semiconductor substrate. 제9항에서,
상기 제1 식각 단계에서 상기 보호층이 식각되는 태양 전지의 제조 방법.The method of claim 9,
Wherein the protective layer is etched in the first etching step. 제10항에서,
상기 반도체 기판의 후면 중에서 상기 트렌치 영역에 위치하는 부분은 상기 반도체 기판의 전면에 형성된 텍스처링 표면과 동일한 텍스처링 표면으로 형성되는 태양 전지의 제조 방법.11. The method of claim 10,
Wherein a portion of the rear surface of the semiconductor substrate located in the trench region is formed of the same textured surface as the textured surface formed on the front surface of the semiconductor substrate. 삭제delete 삭제delete 제9항에서,
상기 보호층은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 비정질 실리콘 산화물(a-SiNx), 또는 실리콘 산화 질화물(SiOxNy)로 이루어지는 태양 전지의 제조 방법.The method of claim 9,
Wherein the protective layer is made of silicon nitride (SiNx), silicon oxide (SiOx), amorphous silicon oxide (a-SiNx), or silicon oxynitride (SiOxNy). 제1항에서,
상기 제1 식각 공정 이후에,
DHF(dilute HF) 용액을 이용하여 상기 패터닝된 마스크층을 제거하는 단계를 더 포함하는 태양 전지의 제조 방법.The method of claim 1,
After the first etching step,
Further comprising removing the patterned mask layer using a dilute HF (DHF) solution. 제1항에서,
상기 반도체 기판의 전면에 위치하고, 상기 후면 전계부와 동일한 도전성 타입을 갖는 전면 전계부를 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.The method of claim 1,
And forming a front field portion located on the front surface of the semiconductor substrate and having the same conductivity type as that of the rear electric field portion. 제16항에서,
상기 전면 전계부 위에 위치하는 반사 방지부를 형성하는 단계를 더 포함하는 태양 전지의 제조 방법.17. The method of claim 16,
And forming an antireflection portion located on the front electric field portion. 제17항에서,
상기 반도체 기판과 상기 전면 전계부 사이에 위치하며 진성 비정질 실리콘으로 이루어져 있는 전면 보호부와, 상기 트렌치 영역의 상기 반도체 기판의 후면에 위치하는 후면 보호부를 더 포함하는 태양 전지의 제조 방법.The method of claim 17,
A front protection part located between the semiconductor substrate and the front electrical part and made of intrinsic amorphous silicon; and a rear protection part positioned on a rear surface of the semiconductor substrate in the trench area. 제16항에서,
상기 반도체 기판의 상기 전면은 입사면인 태양 전지의 제조 방법.17. The method of claim 16,
Wherein the front surface of the semiconductor substrate is an incident surface. 제1항에서,
상기 제1 전극과 상기 에미터부의 접촉 영역의 폭은 상기 제1 전극의 폭과 동일하며, 상기 제2 전극과 상기 후면 전계부의 접촉 영역의 폭은 상기 제2 전극의 폭과 동일한 태양 전지의 제조 방법.The method of claim 1,
Wherein a width of a contact region between the first electrode and the emitter portion is equal to a width of the first electrode and a width of a contact region between the second electrode and the rear electric field portion is equal to a width of the second electrode, Way.
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CN117810276A (en) * 2024-03-01 2024-04-02 隆基绿能科技股份有限公司 Back contact battery and manufacturing method thereof

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