KR101754224B1 - Method for synchronizing multi-chp system clock signal using ring oscillator and appatus thereof - Google Patents
Method for synchronizing multi-chp system clock signal using ring oscillator and appatus thereof Download PDFInfo
- Publication number
- KR101754224B1 KR101754224B1 KR1020160040218A KR20160040218A KR101754224B1 KR 101754224 B1 KR101754224 B1 KR 101754224B1 KR 1020160040218 A KR1020160040218 A KR 1020160040218A KR 20160040218 A KR20160040218 A KR 20160040218A KR 101754224 B1 KR101754224 B1 KR 101754224B1
- Authority
- KR
- South Korea
- Prior art keywords
- oscillator
- same
- fractal structure
- ring oscillator
- inverters
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 20
- 230000000295 complement effect Effects 0.000 claims description 4
- 229910044991 metal oxide Inorganic materials 0.000 claims description 4
- 150000004706 metal oxides Chemical class 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 15
- 230000008859 change Effects 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 9
- 238000004590 computer program Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 5
- 238000004088 simulation Methods 0.000 description 5
- 230000000875 corresponding effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000470 constituent Substances 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 238000013515 script Methods 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004422 calculation algorithm Methods 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
- H03K3/0315—Ring oscillators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
링 오실레이터가 개시된다. 본 발명에 따른 링 오실레이터는, 복수 개의 칩들로부터 발생되는 클럭 신호들을 수신하는 수신부; 및 동일한 프랙탈(fractal) 구조의 오실레이터 복수 개의 각 종단을 대응되는 종단과 서로 연결시키는 연결부; 및 상기 동일 프랙탈 구조의 오실레이터에서 발진되는 신호를 출력하는 출력부; 를 포함하고, 상기 오실레이터는, 프랙탈 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 인버터가 배치되고, 상기 클럭 신호들이 동일한 주파수 및 동일한 위상으로 발진되도록 설정될 수 있다.A ring oscillator is initiated. A ring oscillator according to the present invention includes: a receiver for receiving clock signals generated from a plurality of chips; And a connecting portion connecting each of a plurality of oscillator oscillators of the same fractal structure to each other with a corresponding end; And an output unit for outputting a signal oscillated by the oscillator of the same fractal structure; The oscillator can be set such that three nodes constitute one cell to have a fractal structure, an inverter is disposed between each node, and the clock signals are oscillated at the same frequency and same phase.
Description
본 발명은 링 오실레이터(Ring OSC) 및 이를 이용한 발진 제어 방법에 관한 것이다. 더욱 상세하게는 본 발명은 프랙탈(fractal) 구조의 오실레이터를 이용한 초고속 집적 회로 클럭 신호의 동기화 방법에 관한 것이다.The present invention relates to a ring oscillator (Ring OSC) and an oscillation control method using the same. More particularly, the present invention relates to a method of synchronizing a high-speed integrated circuit clock signal using a fractal structure oscillator.
본 발명에 따르는 경우, 오실레이터에서 발생하는 지터(jitter) 현상 및 클럭 스큐(clock skew) 현상을 줄일 수 있다.According to the present invention, a jitter phenomenon and a clock skew phenomenon occurring in the oscillator can be reduced.
또한, 인버터(inverter)를 이용한 프랙탈 구조의 오실레이터 회로는 CMOS(Complementary Metal-Oxide Semiconductor)를 이용하여 사이즈를 줄일 수 있으며, 프랙탈 구조와 인버터의 특성에 의해서 지터 현상 및 클럭 스큐 현상을 감소시켜 성능이 우수한 오실레이터를 설계할 수 있다.In addition, the oscillator circuit of the fractal structure using the inverter can reduce the size by using CMOS (Complementary Metal-Oxide Semiconductor), and the jitter phenomenon and the clock skew phenomenon are reduced by the fractal structure and the characteristics of the inverter, An excellent oscillator can be designed.
오실레이터(oscillator) 회로는 안정적인 발진 주파수를 발생하는데 일부 문제점을 가지고 있다. 종래의 오실레이터 회로는 그 사이즈가 커짐에 따라 주파수가 순간적으로 흔들리는 지터(jitter) 현상, 위상이 지연되는 클럭 스큐(clock skew) 현상 등이 발생하였다.An oscillator circuit has some problems in generating a stable oscillation frequency. As the size of a conventional oscillator circuit increases, a jitter phenomenon occurs in which the frequency instantaneously shakes, and a clock skew phenomenon occurs in which the phase is delayed.
링 타입의 오실레이터는 효율이 좋고 넓은 주파수 범위를 가지며 작은 면적을 차지하는 장점이 있어 클럭 생성 회로로서 널리 사용되고 있다. 링 오실레이터의 발진 주파수는 보통 하기의 수학식 1에 따라 계산이 가능하다.A ring-type oscillator is widely used as a clock generation circuit due to its efficiency, wide frequency range, and small area. The oscillation frequency of the ring oscillator is usually calculated according to the following equation (1).
여기서 N은 지연 셀의 개수를 나타내며, td는 하나의 지연 셀이 가지는 지연 시간을 의미한다. 링 오실레이터의 발진 주파수는 N에 반비례하기 때문에 많은 지연 스테이지를 쓰는 경우, 동작 신뢰도와 면적 등에 있어서 한계가 존재한다.Where N represents the number of delay cells, and td represents the delay time of one delay cell. Since the oscillation frequency of the ring oscillator is inversely proportional to N, there are limitations in operation reliability and area when many delay stages are used.
또한 종래의 GHz 급의 고속 클럭 주파수를 발생하고 분배하는 회로에서 안정성은 성능에 상당히 주요한 요인이 되지만, 인버터만을 이용한 오실레이터는 없고, 또한 프랙탈 구조로 설계되어 고속의 클럭 주파수를 발생시키는 오실레이터의 개발이 요구되고 있다.In addition, stability in the circuit for generating and distributing the high-speed clock frequency of the conventional GHz class is a major factor in performance. However, there is no oscillator using only an inverter, and development of an oscillator designed with a fractal structure to generate a high- Is required.
본 발명의 목적은, 상기한 문제점을 해결하기 위하여 안출된 것으로, 안정적인 프랙탈 구조의 링 오실레이터를 설계하는 것을 목적으로 한다. SUMMARY OF THE INVENTION An object of the present invention is to provide a ring oscillator having a stable fractal structure.
또한, 본 발명에 따를 경우, 순간적으로 불안정한 주파수가 발생하는 지터 현상 및 위상 지연이 발생하는 클럭 스큐 현상을 줄일 수 있다.In addition, according to the present invention, a jitter phenomenon in which an unstable frequency instantly occurs and a clock skew phenomenon in which a phase delay occurs can be reduced.
본 발명이 이루고자 하는 기술적 과제(목적)들은 이상에서 언급한 기술적 과제(목적)들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제(목적)들은 아래의 기재로부터 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.It is to be understood that the technical objectives of the present invention are not limited to the above-mentioned technical objects and other technical objects which are not mentioned in the following description are to be understood from the following description, It will be understood clearly by those with knowledge.
상기한 목적을 달성하기 위한 본 발명에 따른 발진 제어 방법은 복수 개의 칩들로부터 발생되는 클럭 신호들을 입력받는 단계; 동일한 프랙탈(fractal) 구조의 오실레이터 복수 개에서 상기 입력된 클럭 신호들을 발진하는 단계; 및 상기 발진된 신호를 출력하는 단계;를 포함하고, 상기 오실레이터는, 프랙탈 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 인버터가 배치되고, 상기 클럭 신호들이 동일한 주파수 및 동일한 위상으로 발진되도록 설정될 수 있다.According to an aspect of the present invention, there is provided an oscillation control method including: receiving clock signals generated from a plurality of chips; Oscillating the input clock signals in a plurality of oscillators of the same fractal structure; And outputting the oscillated signal, wherein the oscillator is configured such that three nodes constitute one cell to have a fractal structure, an inverter is disposed between each node, And can be set to oscillate in the same phase.
바람직하게는, 상기 오실레이터는, CMOS(Complementary Metal-Oxide Semiconductor) 오실레이터이다.Preferably, the oscillator is a Complementary Metal-Oxide Semiconductor (CMOS) oscillator.
바람직하게는, 상기 오실레이터는, TTL(Transistor-Transistor Logic) 오실레이터이다.Preferably, the oscillator is a Transistor-Transistor Logic (TTL) oscillator.
또한, 상기 오실레이터는, 각 노드 사이에 홀수 개의 인버터가 연결되어 구성될 수 있다.In addition, the oscillator may be configured by connecting an odd number of inverters between each node.
또한, 상기 홀수 개의 인버터는 서로 직렬(series)로 연결되어 구성될 수 있다.The odd number of inverters may be connected to each other in series.
또한, 상기 오실레이터는, GHz급 주파수에서 동작될 수 있다.In addition, the oscillator may be operated at a GHz frequency range.
본 발명의 다른 일 실시 예에 따른 링 오실레이터는 복수 개의 칩들로부터 발생되는 클럭 신호들을 수신하는 수신부; 및 동일한 프랙탈(fractal) 구조의 오실레이터 복수 개의 각 종단을 대응되는 종단과 서로 연결시키는 연결부; 및 상기 동일 프랙탈 구조의 오실레이터에서 발진되는 신호를 출력하는 출력부; 를 포함하고, 상기 오실레이터는, 프랙탈 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 인버터가 배치되고, 상기 클럭 신호들이 동일한 주파수 및 동일한 위상으로 발진되도록 설정될 수 있다.According to another aspect of the present invention, there is provided a ring oscillator including: a receiver for receiving clock signals generated from a plurality of chips; And a connecting portion connecting each of a plurality of oscillator oscillators of the same fractal structure to each other with a corresponding end; And an output unit for outputting a signal oscillated by the oscillator of the same fractal structure; The oscillator can be set such that three nodes constitute one cell to have a fractal structure, an inverter is disposed between each node, and the clock signals are oscillated at the same frequency and same phase.
본 발명은 이하와 같은 효과가 있다.The present invention has the following effects.
본 발명에 따르면, 간단한 링 오실레이터를 이용하여 클럭 스큐 현상 및 비동기 동작에 의한 오류를 줄일 수 있다.According to the present invention, a simple ring oscillator can be used to reduce errors caused by clock skew phenomenon and asynchronous operation.
본 발명에 따르면, 인버터만을 이용하여 프랙탈 구조로 설계하여 고속의 클럭 주파수를 발생시킬 수 있다.According to the present invention, a fast clock frequency can be generated by designing a fractal structure using only inverters.
본 발명에 따르면, 프랙탈 구조의 링 오실레이터를 이용하여 부분적인 온도와 전압 차이에서도 전체적인 동기화를 이루는 유리한 효과가 있다.According to the present invention, there is an advantageous effect of achieving overall synchronization even in a partial temperature and voltage difference using a ring oscillator of fractal structure.
도 1은 본 발명에 따른 링 오실레이터의 구조를 나타낸 도면이다.
도 2는 본 발명에 따른 링 오실레이터에서의 발진 제어 과정을 나타낸 흐름도이다.
도 3은 본 발명에 따른 링 오실레이터의 구조를 개념적으로 나타낸 블록도이다.
도 4는 본 발명에 따른 프랙탈 구조의 링 오실레이터를 나타낸 도면이다.
도 5는 본 발명에 따른 링 오실레이터에서 동일한 전압 조건에서의 출력 파형을 나타낸 도면이다.
도 6은 링 오실레이터에서 1% 전압 변화에 따른 출력 파형을 나타낸 도면이다.
도 7은 링 오실레이터에서 1% 전압 변화에 따른 스큐 현상을 측정한 파형을 나타낸 도면이다.
도 8은 멀티 칩 시스템에서 2% 전압 변화에 따른 위상 차를 나타낸 도면이다.
도 9는 본 발명에 따른 멀티 칩 시스템에서 2% 전압 변화에 따른 출력 파형을 나타낸 도면이다.
도 10은 본 발명에 따른 멀티 칩 시스템에서의 TTL 회로의 스큐 현상을 측정한 도면이다.1 is a diagram showing a structure of a ring oscillator according to the present invention.
2 is a flowchart illustrating an oscillation control process in a ring oscillator according to the present invention.
3 is a block diagram conceptually showing the structure of a ring oscillator according to the present invention.
4 is a view showing a ring oscillator of a fractal structure according to the present invention.
5 is a diagram showing output waveforms under the same voltage condition in the ring oscillator according to the present invention.
6 is a diagram showing an output waveform according to a 1% voltage change in a ring oscillator.
7 is a graph showing a waveform obtained by measuring skew phenomenon with a 1% voltage change in a ring oscillator.
8 is a diagram showing a phase difference according to a 2% voltage change in a multi-chip system.
9 is a diagram showing an output waveform according to a voltage change of 2% in a multi-chip system according to the present invention.
FIG. 10 is a diagram showing a skew phenomenon of a TTL circuit in a multi-chip system according to the present invention.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다.While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail.
그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. It should be understood, however, that the invention is not intended to be limited to the particular embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Like reference numerals are used for like elements in describing each drawing.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다거나 "직접 접속되어"있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this application is used only to describe a specific embodiment and is not intended to limit the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In the present application, the terms "comprises" or "having" and the like are used to specify that there is a feature, a number, a step, an operation, an element, a component or a combination thereof described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, elements, components, or combinations thereof.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Hereinafter, the same reference numerals will be used for the same constituent elements in the drawings, and redundant explanations for the same constituent elements will be omitted.
도 1은 본 발명에 따른 링 오실레이터의 구조를 나타낸 도면이다.1 is a diagram showing a structure of a ring oscillator according to the present invention.
SoC(System on Chip) 설계 기술의 발달로 시스템을 구성하는 집적회로(IC)의 클럭 신호(Clock signal, Clock frequency)는 대부분 GHz급의 초고주파수이며, 이에 따라 동작 속도 또한 계속 증가하고 있다. Due to the development of System on Chip (SoC) design technology, the clock signal (clock signal) of the integrated circuit (IC) constituting the system is mostly GHz high frequency.
이러한 초고속 클럭 신호의 생성과 분배는 집적 회로의 설계에 있어서 중요한 요소로 작용될 수 있으며, 위상이 지연되는 클럭 스큐 (Clock Skew) 현상 등이 발생하는 경우 동기화가 정확히 되지 않아 동작상에 오류로 출력될 수 있다. The generation and distribution of the super high-speed clock signal can be an important factor in the design of the integrated circuit, and when clock skew phenomenon occurs in which the phase is delayed, the synchronization is not accurately performed, .
기존의 클럭 신호 발생 회로 중에서 일반적으로 많이 사용되는 회로는 PLL(Phase Locked Loop)이지만, PLL 회로의 경우 위상 검출기(Phase Detector; PD), 전압제어 오실레이터(Voltage Controlled Oscillator; VCO), 루프 필터(Loop Filter) 등으로 구성되어 있어 회로 구성이 복잡하고, 배선 면적이 증가함에 따라서 칩 사이즈 또한 커지는 공간적인 부담을 가지고 있다.In the conventional PLL circuit, a phase detector (PD), a voltage controlled oscillator (VCO), a loop filter (Loop) Filter, and the like, so that the circuit configuration is complicated, and as the wiring area increases, the chip size also increases.
복수 개의 칩에서 발생하는 클럭 신호들이 칩 간의 전원전압의 차이에 따라 클럭 스큐 현상 및 비동기 동작을 방지하기 위하여, 복수 개의 링 오실레이터를 이용하여 발진을 제어할 수 있다.The oscillation can be controlled by using a plurality of ring oscillators in order to prevent clock skew phenomenon and asynchronous operation in accordance with a difference in power supply voltage between chips.
도 1의 링 오실레이터에서는 발진 시에 모든 노드가 동일한 주파수로 동작되며, 서로 다른 다수개의 링 오실레이터를 연결하여도 전체 멀티 칩 내의 링 오실레이터도 동일한 주파수를 필연적으로 출력할 수 있다. 링 오실레이터간의 연결은 동위상 노드끼리의 단순 외부 라인에 의해서 실현될 수 있다.In the ring oscillator of FIG. 1, all nodes operate at the same frequency at the time of oscillation, and a ring oscillator in the entire multi-chip can inevitably output the same frequency even when a plurality of ring oscillators different from each other are connected. The connections between the ring oscillators can be realized by simple external lines between inphase nodes.
도 1에 도시된 바와 같이, 두 개의 칩에 사용되는 발진기 두 개의 링 오실레이터는 각각 15개의 인버터로 구성될 수 있다. 3개의 연결선(Connector Line; CL, CL-1, CL-2 및 CL-3)에 의해서 두 개의 링 오실레이터는 동위상 노드에 연결될 수 있다.As shown in FIG. 1, the oscillator used in the two chips and the two ring oscillators may each consist of fifteen inverters. Two ring oscillators can be connected to the in-phase node by three connector lines (CL, CL-1, CL-2 and CL-3).
두 개의 칩에 공급되는 전압에 근소한 차이가 발생되는 경우에도 3개의 연결선에 의하여 전체 오실레이터 네트워크는 동일한 주파수, 동일한 위상으로 발진할 수 있다.Even if there is a slight difference in the voltage supplied to the two chips, the entire oscillator network can oscillate in the same frequency and phase by three connecting lines.
도 2는 본 발명에 따른 링 오실레이터에서의 발진 제어 과정을 나타낸 흐름도이다.2 is a flowchart illustrating an oscillation control process in a ring oscillator according to the present invention.
단계 S210에서, 링 오실레이터의 수신부는 복수 개의 칩들로부터 발생되는 클럭 신호를 수신할 수 있다. 멀티칩 시스템의 경우, 각 칩에서 발생되는 전압 및 위상이 상이할 수 있으며, 링 오실레이터에서 이러한 클럭 신호를 수신하여 링 오실레이터 네트워크 내에서 동작하도록 지원할 수 있다.In step S210, the receiver of the ring oscillator can receive the clock signal generated from the plurality of chips. In the case of a multi-chip system, the voltage and phase generated in each chip may be different, and the ring oscillator may receive such a clock signal to support operation in the ring oscillator network.
단계 S220에서, 링 오실레이터는 동일한 프랙탈 구조의 오실레이터 복수 개에서 상기 입력된 클럭 신호들을 발진시킬 수 있다. 앞서 도 1에서 두 개의 오실레이터는 각각 프랙탈 구조로 구성된 링 오실레이터일 수 있으며, 3개의 연결선(CL-1, CL-2 및 CL-3)에 의하여 동위상 노드끼리 연결될 수 있다.In step S220, the ring oscillator can oscillate the input clock signals at a plurality of oscillators having the same fractal structure. 1, the two oscillators may be ring oscillators each having a fractal structure, and in-phase nodes may be connected to each other by three connection lines CL-1, CL-2 and CL-3.
이러한 오실레이터 네트워크 구조에 의해서 칩 간에 공급되는 전압에 차이가 있더라도 전체 오실레이터 네트워크는 동일한 주파수 및 동일한 위상으로 발진할 수 있다.With this oscillator network structure, even though there is a difference in voltage supplied between the chips, the entire oscillator network can oscillate at the same frequency and same phase.
단계 S230에서, 출력부는 동일 프랙탈 구조의 오실레이터에서 발진된 클럭 신호를 출력할 수 있다. 이때의 출력 신호는 동일 주파수, 동일 위상인 것을 특징으로 할 수 있다.In step S230, the output unit may output the clock signal oscillated in the oscillator of the same fractal structure. In this case, the output signals may have the same frequency and the same phase.
도 3은 본 발명에 따른 링 오실레이터의 구조를 개념적으로 나타낸 블록도이다.3 is a block diagram conceptually showing the structure of a ring oscillator according to the present invention.
도 3에 도시된 바와 같이, 링 오실레이터(300)는 수신부(310), 연결선(320) 및 출력부(330)를 포함할 수 있다.3, the
본 발명에 따른 수신부(310)는, 복수 개의 칩들로부터 발생되는 클럭 신호들을 수신할 수 있다. 멀티 칩 시스템에서는 복수 개의 칩들에서 요구되는 동작 전압, 주파수, 위상 등이 서로 상이할 수 있기 때문에 각각의 클럭 주파수 또한 서로 상이할 수 있다.The receiving
본 발명에 따른 연결선(320)는, 동일한 프랙탈 구조의 오실레이터 복수 개의 각 종단을 대응되는 종단과 서로 연결시킬 수 있다. 앞서 도 1에서의 3개의 연결선(CL-1, CL-2 및 CL-3)은 프랙탈 구조의 오실레이터의 세 개의 종단 각각을 서로 같은 위상을 가지는 노드끼리 연결시킬 수 있다.The connecting
본 발명에 따른 출력부(330)는, 동일 프랙탈 구조의 오실레이터에서 발진되는 신호를 출력할 수 있다. 출력되는 신호는 동일한 주파수 및 동일한 위상으로 발진된 회로임이 바람직하다.The
도 4는 본 발명에 따른 프랙탈 구조의 링 오실레이터를 나타낸 도면이다.4 is a view showing a ring oscillator of a fractal structure according to the present invention.
도 4에 도시된 바와 같이, 큰 삼각형(1-2-3) 내에는 이보다 작은 크기의 삼각형(4-5-6), 더 작은 크기의 삼각형(7-8-9)와 같이 동일 구조로 계속하여 확장이 가능한 프랙탈(fractal) 구조를 확인할 수 있다.As shown in Fig. 4, in the large triangle 1-2-3, a triangle 4-5-6 having a smaller size and a triangle 7-8-9 having a smaller size continue to have the same structure And a fractal structure that can be extended can be confirmed.
상대적으로 작은 삼각형(10-11-12)을 인버터(inverter)로 구성하여 기본 셀(cell) 단위로 할 수 있으며, 이를 계속 확장한 형태로서 CMOS를 이용한 오실레이터를 구성할 수 있다.The relatively small triangle (10-11-12) can be configured as an inverter for each basic cell, and the oscillator can be configured using CMOS as an extension of the basic triangle (10-11-12).
예를 들어, 삼각형(1-6-5)로 구성된 구조에서 노드(node) 1 및 노드 6 사이의 인버터(inverter)에 대해서 노드 1은 입력 신호일 수 있으며, 노드 6은 출력 신호일 수 있다.For example, for an inverter between
본 발명에서의 프랙탈 구조의 링 오실레이터는 GHz 급의 높은 클럭 주파수(clock frequency)를 발생시킬 수 있으며, 이를 분배시킬 수 있다. 프랙탈 링 오실레이터는 고속의 GHz 급의 클럭 주파수를 요구하는 회로에 안정적으로 일정 주파수를 발생시킬 수 있는 회로이다. 제안하는 회로에 의해서 기존의 복잡한 PLL(Phase Locked Loop) 회로의 클럭 스큐 및 지터 현상에 의해서 발생할 수 있는 오류 동작들을 감소시키는 유리한 효과가 있다.The ring oscillator of the fractal structure in the present invention can generate a high clock frequency of GHz level and can distribute the clock frequency. Fractal ring oscillator is a circuit that can stably generate a certain frequency in a circuit requiring high clock frequency of GHz. The proposed circuit has an advantageous effect of reducing the error operations that can be caused by the clock skew and jitter phenomenon of the existing complex PLL (Phase Locked Loop) circuit.
각 노드 사이에서는 홀수 개의 인버터가 연결된 형태로 구성될 수 있다. 바람직하게는 각 노드 사이에는 홀수 개의 인버터가 직렬로(in series) 연결될 수 있다. 홀수 개의 인버터를 이용함으로써, 반전을 방지할 수 있다.An odd number of inverters may be connected between each node. Preferably, an odd number of inverters may be connected in series between each node. By using an odd number of inverters, inversion can be prevented.
프랙탈 구조로 인해서 프랙탈 구조의 링 오실레이터의 크기를 확장할 수 있다. 적게는 15개부터 45개 이상의 노드를 가지는 프랙탈 구조의 링 오실레이터를 구성할 수 있다. 이러한 경우, 하나의 인버터가 ⅓ π의 위상(phase) 차이를 가지고, 3개의 인버터가 하나의 셀을 구성하므로, 하나의 셀은 ⅔ π의 위상 차를 가지게 된다. 따라서, 3개의 서로 다른 인버터에 의해서 하나의 2π 사이클(cycle)의 위상을 가질 수 있다. The fractal structure allows the size of the ring oscillator of the fractal structure to be extended. Fractional ring oscillators can be constructed with fewer than 15 to 45 nodes. In this case, one inverter has a phase difference of ⅓π, and three inverters constitute one cell, so that one cell has a phase difference of ⅔π. Thus, it can have one 2π cycle phase by three different inverters.
CMOS 프랙탈 오실레이터 회로에 전원을 공급할 경우 모든 노드에 동일한 클럭 주파수를 가지는 발진 상태를 만들 수 있다. 하나의 노드에서 주파수 차이가 발생하더라도 프랙탈 오실레이터 구조의 특성에 의해서 상호 위상 차이를 감소시키게 되어 동일한 주파수로 변환되고, 위상 역시 동일하게 제어될 수 있다.When powering a CMOS fractal oscillator circuit, it is possible to create an oscillating state with the same clock frequency at all nodes. Even if a frequency difference occurs in one node, the mutual phase difference is reduced due to the characteristic of the fractal oscillator structure, so that the same frequency can be converted and the phase can be controlled in the same manner.
본 발명에 따른 CON(Cellular Oscillator Network plane)은 최신의 다중 레이어 내장 회로 처리 및 패키징 기법에 의해서 실행될 수 있다. 디지털 및 아날로그 플레인 사이의 간격을 최소의 간섭으로 감소시킬 수 있다.The Cellular Oscillator Network plane (CON) according to the present invention can be implemented by the latest multi-layer built-in circuit processing and packaging techniques. The interval between the digital and analog planes can be reduced to minimum interference.
도 5는 본 발명에 따른 링 오실레이터에서 동일한 전압 조건에서의 출력 파형을 나타낸 도면이다.5 is a diagram showing output waveforms under the same voltage condition in the ring oscillator according to the present invention.
도 5(a)는 시뮬레이션 프로그램을 통해서 출력된 링 오실레이터에서의 출력파형이며, 도 5(b)는 실제 측정된 출력 파형이다.5 (a) shows the output waveform of the ring oscillator output through the simulation program, and Fig. 5 (b) shows the actually measured output waveform.
두 개의 칩에 동일한 전압원이 제공된다면 동위상의 동일 주파수가 발생되며, 중앙 노드(도 1에서의 13번 노드)에서는 정확하게 동위상 상태가 됨을 알 수 있다.If the same voltage source is provided to two chips, the same frequency on the same phase is generated, and it can be seen that the center node (node # 13 in FIG.
도 6은 링 오실레이터에서 1% 전압 변화에 따른 출력 파형을 나타낸 도면이다.6 is a diagram showing an output waveform according to a 1% voltage change in a ring oscillator.
도 6(a)는 +1% 전압 변화에 따른 링 오실레이터에서의 시뮬레이션 출력 파형이고, 도 6(b)는 TTL(Transistor-Transistor Logic)에서 실제 측정 파형이다.6A is a simulation output waveform in a ring oscillator with a + 1% voltage change, and FIG. 6B is an actual measurement waveform in a TTL (Transistor-Transistor Logic).
시간 구간 8ns에서 10ns 구간에서 두 클럭 신호간의 위상 차가 발생하는 것을 파형 내에서 확인할 수 있다.It can be seen from the waveform that the phase difference between two clock signals occurs in the time interval of 8ns to 10ns.
도 7은 링 오실레이터에서 1% 전압 변화에 따른 스큐 현상을 측정한 파형을 나타낸 도면이다.7 is a graph showing a waveform obtained by measuring skew phenomenon with a 1% voltage change in a ring oscillator.
도 7은 도 6에서의 위상 차를 확대하여 보는 것으로, 도 7(a)는 시뮬레이션 파형, 도 7(b)는 실제 측정 파형을 나타낸다.FIG. 7 is an enlarged view of the phase difference in FIG. 6. FIG. 7 (a) shows a simulation waveform and FIG. 7 (b) shows an actual measured waveform.
도 7(a)에 도시된 바와 같이, 전압을 1% 변화함에 따라서, 두 개의 칩(CHIP-1 및 CHIP-2) 간에 스큐 현상이 발생하는 것을 확인할 수 있다. 시간 구간 6.4ns에서 6.42ns 구간에서 위상이 지연되는 것을 확인할 수 있다.As shown in Fig. 7 (a), it can be confirmed that a skew phenomenon occurs between the two chips (CHIP-1 and CHIP-2) as the voltage is changed by 1%. The phase is delayed from 6.4 ns to 6.42 ns.
도 8은 멀티 칩 시스템에서 2% 전압 변화에 따른 위상차를 나타낸 도면이다.8 is a diagram showing a phase difference according to a 2% voltage change in a multi-chip system.
도 8은 앞서 도 5내지 도 7에서의 실험과 유사한 조건에서 전압을 +2% 변화하여 출력되는 파형이다. 도시된 바와 같이, 두 개의 칩에 최대 2%의 전압 차이가 있을 경우 143ps의 대칭적 위상 차가 발생함을 확인할 수 있다. 주기 대비해서는 22.04%에 해당되는 위상 차이다.8 is a waveform output with a + 2% change in voltage under conditions similar to those of the experiments of FIGS. As shown, it can be seen that a symmetric phase difference of 143 ps occurs when there is a maximum 2% voltage difference between two chips. The phase difference is equivalent to 22.04% of the cycle.
이하에서는 본 발명에서 제안하는 멀티칩 시스템에서의 클럭 신호 동기화 기법에 따른 효과를 설명하기로 한다.Hereinafter, effects of the clock signal synchronization technique in the multi-chip system proposed by the present invention will be described.
도 9는 본 발명에 따른 멀티 칩 시스템에서 2% 전압 변화에 따른 출력 파형을 나타낸 도면이다.9 is a diagram showing an output waveform according to a voltage change of 2% in a multi-chip system according to the present invention.
앞서 도 1의 프랙탈 링 오실레이터의 구조의 오실레이터 네트워크를 이용하여 3개 노드를 연결하고 측정하였을 경우, 도 9와 같은 파형을 출력할 수 있다. 도 9(a)는 시뮬레이션 출력파형이며, 도 9(b)는 실제 측정 파형이다.When three nodes are connected and measured using the oscillator network of the structure of the fractal ring oscillator of FIG. 1, the waveform as shown in FIG. 9 can be output. Fig. 9 (a) is a simulation output waveform, and Fig. 9 (b) is an actually measured waveform.
도 9(a) 및 도9(b)에 도시된 바와 같이, 프랙탈 구조의 링 오실레이터를 거치는 경우, Chip to Chip 동작을 통해서 스큐 현상이 현저하게 감소하고, 동일 주파수로 측정되는 것을 확인할 수 있다.As shown in Figs. 9 (a) and 9 (b), when passing through a ring oscillator having a fractal structure, it can be confirmed that the skew phenomenon remarkably decreases through the chip to chip operation and is measured at the same frequency.
도 10은 본 발명에 따른 멀티 칩 시스템에서의 TTL 회로의 스큐 현상을 측정한 도면이다.FIG. 10 is a diagram showing a skew phenomenon of a TTL circuit in a multi-chip system according to the present invention.
도 10은 2% 전압 변화에 따른 시뮬레이션과 TTL 회로의 스큐 현상을 나타내고 있으며, 도 10에 도시된 바와 같이, 프랙탈 구조의 링 오실레이터에서 발진함에 따라서, 2%의 전압 차가 있는 신호가 입력되어도 19.51ps의 대칭적 위상 차가 발생하는 것을 확인할 수 있다. 이는 앞서 도 8에서의 일반적인 2% 전압차에서의 143ps의 대칭적 위상 차와 비교하였을 때에 현저하게 위상 차이가 감소하는 것을 확인할 수 있으며, 주기 대비하여 2.98%에 불과한 위상 차이이다.10 shows a simulation according to a voltage change of 2% and a skew phenomenon of a TTL circuit. As shown in FIG. 10, even when a signal having a voltage difference of 2% is input as oscillated by a fractal ring oscillator, It can be confirmed that a symmetrical phase difference occurs. It can be seen that the phase difference is remarkably reduced when compared with the symmetric phase difference of 143 ps in the general 2% voltage difference shown in FIG. 8, and the phase difference is only 2.98% with respect to the cycle.
상기 검토한 바와 같이 전원 전압에 둔감한 링 오실레이터를 이용하여 클럭 신호를 동기화 할 수 있다. 제안된 기법을 통하여 서로 다른 두 개의 칩의 전원 전압 차이가 2%임에도 불구하고, 클럭 스큐는 시뮬레이션 기준 19.51ps 이내로 측정됨으로써 클럭 신호의 동기화가 이루어짐을 확인할 수 있다.As described above, the clock signal can be synchronized by using a ring oscillator insensitive to the power supply voltage. Through the proposed technique, clock skew is measured within 19.51ps of simulation standard, even though the power supply voltage difference between two different chips is 2%.
다수의 동위상 노드에서 동일한 클럭 신호를 얻을 수 있으며, 낮은 클럭 스큐를 보이는 측면에서 GHz 클럭의 생성과 분배의 효율이 높다는 것을 의미할 수 있으며, 현재 이용되는 PLL 및 DLL을 보완하는 요소 기술이다.It is possible to obtain the same clock signal at a plurality of in-phase nodes, and it can be said that the generation and distribution efficiency of the GHz clock is high in view of low clock skew, and is a component technology complementing currently used PLL and DLL.
이상 본 명세서에서 설명한 기능적 동작과 본 주제에 관한 실시형태들은 본 명세서에서 개시한 구조들 및 그들의 구조적인 등가물을 포함하여 디지털 전자 회로나 컴퓨터 소프트웨어, 펌웨어(firmware) 또는 하드웨어에서 혹은 이들 중 하나 이상의 조합에서 구현 가능하다. The functional operations described herein and embodiments of the present subject matter may be implemented in digital electronic circuitry or computer software, firmware or hardware, including combinations of structures disclosed herein, and structural equivalents thereof, .
본 명세서에서 기술하는 주제의 실시형태는 하나 이상의 컴퓨터 프로그램 제품, 다시 말해 데이터 처리 장치에 의한 실행을 위하여 혹은 그 동작을 제어하기 위하여 유형의 프로그램 매체 상에 인코딩되는 컴퓨터 프로그램 명령에 관한 하나 이상의 모듈로서 구현될 수 있다. 유형의 프로그램 매체는 전파형 신호이거나 컴퓨터로 판독 가능한 매체일 수 있다. 전파형 신호는 컴퓨터에 의한 실행을 위하여 적절한 수신기 장치로 전송하기 위한 정보를 인코딩하기 위하여 생성되는 예컨대 기계가 생성한 전기적, 광학적 혹은 전자기 신호와 같은 인공적으로 생성된 신호이다. 컴퓨터로 판독 가능한 매체는 기계로 판독 가능한 저장장치, 기계로 판독 가능한 저장 기판, 메모리 장치, 기계로 판독 가능한 전파형 신호에 영향을 미치는 물질의 조합 혹은 이들 중 하나 이상의 조합일 수 있다.Embodiments of the subject matter described herein may be implemented as one or more computer program products, in other words one or more modules for computer program instructions encoded on a type of program medium for execution by, or control over, the operation of the data processing apparatus Can be implemented. The type of program medium may be a propagated signal or a computer readable medium. A propagated signal is an artificially generated signal, such as a machine-generated electrical, optical or electromagnetic signal, generated to encode information for transmission to a suitable receiver device for execution by a computer. The computer-readable medium can be a machine-readable storage device, a machine-readable storage substrate, a memory device, a combination of materials that affect the machine readable propagation type signal, or a combination of one or more of the foregoing.
컴퓨터 프로그램(프로그램, 소프트웨어, 소프트웨어 어플리케이션, 스크립트 혹은 코드로도 알려져 있음)은 컴파일되거나 해석된 언어나 선험적 혹은 절차적 언어를 포함하는 프로그래밍 언어의 어떠한 형태로도 작성될 수 있으며, 독립형 프로그램이나 모듈, 컴포넌트, 서브루틴 혹은 컴퓨터 환경에서 사용하기에 적합한 다른 유닛을 포함하여 어떠한 형태로도 전개될 수 있다. A computer program (also known as a program, software, software application, script or code) may be written in any form of programming language, including compiled or interpreted language, a priori or procedural language, Components, subroutines, or other units suitable for use in a computer environment.
컴퓨터 프로그램은 파일 시스템의 파일에 반드시 대응하는 것은 아니다. 프로그램은 요청된 프로그램에 제공되는 단일 파일 내에, 혹은 다중의 상호 작용하는 파일(예컨대, 하나이상의 모듈, 하위 프로그램 혹은 코드의 일부를 저장하는 파일) 내에, 혹은 다른 프로그램이나 데이터를 보유하는 파일의 일부(예컨대, 마크업 언어 문서 내에 저장되는 하나 이상의 스크립트) 내에 저장될 수 있다. A computer program does not necessarily correspond to a file in the file system. The program may be stored in a single file provided to the requested program, or in multiple interactive files (e.g., a file storing one or more modules, subprograms, or portions of code) (E.g., one or more scripts stored in a markup language document).
컴퓨터 프로그램은 하나의 사이트에 위치하거나 복수의 사이트에 걸쳐서 분산되어 통신 네트워크에 의해 상호 접속된 다중 컴퓨터나 하나의 컴퓨터 상에서 실행되도록 전개될 수 있다.A computer program may be deployed to run on multiple computers or on one computer, located on a single site or distributed across multiple sites and interconnected by a communications network.
부가적으로, 본 특허문헌에서 기술하는 논리 흐름과 구조적인 블록도는 개시된 구조적인 수단의 지원을 받는 대응하는 기능과 단계의 지원을 받는 대응하는 행위 및/또는 특정한 방법을 기술하는 것으로, 대응하는 소프트웨어 구조와 알고리즘과 그 등가물을 구축하는 데에도 사용 가능하다. Additionally, the logic flows and structural block diagrams described in this patent document describe corresponding actions and / or specific methods supported by corresponding functions and steps supported by the disclosed structural means, It can also be used to build software structures and algorithms and their equivalents.
본 명세서에서 기술하는 프로세스와 논리 흐름은 입력 데이터 상에서 동작하고 출력을 생성함으로써 기능을 수행하기 위하여 하나 이상의 컴퓨터 프로그램을 실행하는 하나 이상의 프로그래머블 프로세서에 의하여 수행 가능하다.The processes and logic flows described herein may be performed by one or more programmable processors executing one or more computer programs to perform functions by operating on input data and generating output.
컴퓨터 프로그램의 실행에 적합한 프로세서는, 예컨대 범용 및 특수 목적의 마이크로프로세서 양자 및 어떤 종류의 디지털 컴퓨터의 어떠한 하나 이상의 프로세서라도 포함한다. 일반적으로, 프로세서는 읽기 전용 메모리나 랜덤 액세스 메모리 혹은 양자로부터 명령어와 데이터를 수신할 것이다. Processors suitable for the execution of computer programs include, for example, any one or more processors of both general purpose and special purpose microprocessors and any kind of digital computer. Generally, a processor will receive instructions and data from read-only memory, random access memory, or both.
컴퓨터의 핵심적인 요소는 명령어와 데이터를 저장하기 위한 하나 이상의 메모리 장치 및 명령을 수행하기 위한 프로세서이다. 또한, 컴퓨터는 일반적으로 예컨대 자기, 자기광학 디스크나 광학 디스크와 같은 데이터를 저장하기 위한 하나 이상의 대량 저장 장치로부터 데이터를 수신하거나 그것으로 데이터를 전송하거나 혹은 그러한 동작 둘 다를 수행하기 위하여 동작가능 하도록 결합되거나 이를 포함할 것이다. 그러나, 컴퓨터는 그러한 장치를 가질 필요가 없다.A core element of a computer is a processor for executing instructions and one or more memory devices for storing instructions and data. In addition, the computer is generally operatively coupled to receive data from, transfer data to, or perform both of the operations of, for example, one or more mass storage devices for storing data such as magnetic, magneto-optical disks, Or will include. However, the computer need not have such a device.
본 기술한 설명은 본 발명의 최상의 모드를 제시하고 있으며, 본 발명을 설명하기 위하여, 그리고 당업자가 본 발명을 제작 및 이용할 수 있도록 하기 위한 예를 제공하고 있다. 이렇게 작성된 명세서는 그 제시된 구체적인 용어에 본 발명을 제한하는 것이 아니다. The description sets forth the best mode of the invention, and is provided to illustrate the invention and to enable those skilled in the art to make and use the invention. The written description is not intended to limit the invention to the specific terminology presented.
따라서, 상술한 예를 참조하여 본 발명을 상세하게 설명하였지만, 당업자라면 본 발명의 범위를 벗어나지 않으면서도 본 예들에 대한 개조, 변경 및 변형을 가할 수 있다. 요컨대 본 발명이 의도하는 효과를 달성하기 위해 도면에 도시된 모든 기능 블록을 별도로 포함하거나 도면에 도시된 모든 순서를 도시된 순서 그대로 따라야만 하는 것은 아니며, 그렇지 않더라도 얼마든지 청구항에 기재된 본 발명의 기술적 범위에 속할 수 있음에 주의한다.Thus, while the present invention has been described in detail with reference to the above examples, those skilled in the art will be able to make adaptations, modifications, and variations on these examples without departing from the scope of the present invention. In other words, in order to achieve the intended effect of the present invention, all the functional blocks shown in the drawings are separately included or all the steps shown in the drawings are not necessarily followed in the order shown, It can be in the range.
Claims (13)
동일한 프랙탈(fractal) 구조의 오실레이터 복수 개에서 상기 입력된 클럭 신호들을 발진하는 단계; 및
상기 발진된 신호를 출력하는 단계;를 포함하고,
상기 오실레이터는,
프랙탈 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 인버터가 배치되고,
상기 클럭 신호들이 동일한 주파수 및 동일한 위상으로 발진되도록 설정되고,
상기 동일한 프랙탈 구조의 오실레이터 복수 개는,
동일한 수의 인버터로 구성되고, 서로 동일한 사이즈를 가지는 오실레이터인 것을 특징으로 하는, 발진 제어 방법.
Receiving clock signals generated from a plurality of chips;
Oscillating the input clock signals in a plurality of oscillators of the same fractal structure; And
And outputting the oscillated signal,
The oscillator includes:
In order to have a fractal structure, three nodes constitute one cell, an inverter is arranged between each node,
The clock signals are set to oscillate at the same frequency and phase,
The plurality of oscillators having the same fractal structure,
Wherein the oscillator is an oscillator composed of the same number of inverters and having the same size as each other.
상기 오실레이터는,
CMOS(Complementary Metal-Oxide Semiconductor) 오실레이터인 것을 특징으로 하는, 발진 제어 방법.
The method according to claim 1,
The oscillator includes:
Wherein the oscillator is a CMOS (Complementary Metal-Oxide Semiconductor) oscillator.
상기 오실레이터는,
TTL(Transistor-Transistor Logic) 오실레이터인 것을 특징으로 하는, 발진 제어 방법.
Claim 1:
The oscillator includes:
A transistor-transistor logic (TTL) oscillator.
상기 오실레이터는,
각 노드 사이에 홀수 개의 인버터가 연결되어 구성되는 것을 특징으로 하는, 발진 제어 방법.
The method according to claim 1,
The oscillator includes:
And an odd number of inverters are connected between each node.
상기 홀수 개의 인버터는 서로 직렬로 연결되어 구성되는 것을 특징으로 하는, 발진 제어 방법.
The method of claim 4,
And the odd number of inverters are connected in series with each other.
상기 오실레이터는, GHz급 주파수에서 동작되는 것을 특징으로 하는, 발진 제어 방법.
The method according to claim 1,
Wherein the oscillator is operated at a GHz frequency.
동일한 프랙탈(fractal) 구조의 오실레이터 복수 개의 각 종단을 대응되는 종단과 서로 연결시키는 연결부; 및
상기 동일 프랙탈 구조의 오실레이터에서 발진되는 신호를 출력하는 출력부; 를 포함하고,
상기 오실레이터는,
프랙탈 구조를 가지기 위해서 3 개의 노드가 하나의 셀을 구성하고, 각 노드 사이에는 인버터가 배치되고,
상기 클럭 신호들이 동일한 주파수 및 동일한 위상으로 발진되도록 설정되고,
상기 동일한 프랙탈 구조의 오실레이터 복수 개는,
동일한 수의 인버터로 구성되고, 서로 동일한 사이즈를 가지는 오실레이터인 것을 특징으로 하는, 링 오실레이터.
A receiver for receiving clock signals generated from a plurality of chips; And
A connection portion connecting a plurality of oscillator oscillators of the same fractal structure to each other with a corresponding end; And
An output unit for outputting a signal oscillated by the oscillator of the same fractal structure; Lt; / RTI >
The oscillator includes:
In order to have a fractal structure, three nodes constitute one cell, an inverter is arranged between each node,
The clock signals are set to oscillate at the same frequency and phase,
The plurality of oscillators having the same fractal structure,
Wherein the oscillator is composed of the same number of inverters and is an oscillator having the same size as each other.
상기 오실레이터는,
CMOS(Complementary Metal-Oxide Semiconductor) 오실레이터인 것을 특징으로 하는, 링 오실레이터.
The method of claim 7,
The oscillator includes:
A complementary metal-oxide semiconductor (CMOS) oscillator.
상기 오실레이터는,
TTL(Transistor-Transistor Logic) 오실레이터인 것을 특징으로 하는, 링 오실레이터.
The method of claim 7,
The oscillator includes:
And a TTL (Transistor-Transistor Logic) oscillator.
상기 오실레이터는,
각 노드 사이에 홀수 개의 인버터가 연결되어 구성되는 것을 특징으로 하는, 링 오실레이터.
The method of claim 7,
The oscillator includes:
And an odd number of inverters are connected between each node.
상기 홀수 개의 인버터는 서로 직렬로 연결되어 구성되는 것을 특징으로 하는, 링 오실레이터.
The method of claim 10,
And the odd number of inverters are connected in series to each other.
상기 오실레이터는, GHz급 주파수에서 동작되는 것을 특징으로 하는, 링 오실레이터.
The method of claim 7,
Characterized in that the oscillator is operated at a GHz frequency range.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160040218A KR101754224B1 (en) | 2016-04-01 | 2016-04-01 | Method for synchronizing multi-chp system clock signal using ring oscillator and appatus thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160040218A KR101754224B1 (en) | 2016-04-01 | 2016-04-01 | Method for synchronizing multi-chp system clock signal using ring oscillator and appatus thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR101754224B1 true KR101754224B1 (en) | 2017-07-05 |
Family
ID=59352366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160040218A KR101754224B1 (en) | 2016-04-01 | 2016-04-01 | Method for synchronizing multi-chp system clock signal using ring oscillator and appatus thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101754224B1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101807847B1 (en) | 2016-12-13 | 2017-12-11 | 한림대학교 산학협력단 | Multi-Chip System with In-Phase Clock Lines |
| KR101807850B1 (en) | 2016-12-13 | 2017-12-11 | 한림대학교 산학협력단 | Multi-Chip System Clock Signal Distribution Synchronization Technology with In-Phase Clock Lines |
| KR101991123B1 (en) * | 2018-06-26 | 2019-06-19 | 한림대학교 산학협력단 | Sensor device including ring oscillator cell |
| KR102013934B1 (en) * | 2018-06-19 | 2019-08-23 | 한림대학교 산학협력단 | A ring oscillator including nand gate and an oscillator control circuit controlling the same |
| KR102013933B1 (en) * | 2018-06-26 | 2019-08-23 | 한림대학교 산학협력단 | A ring oscillator including tri-state inverter and an oscillator control circuit controlling the same |
-
2016
- 2016-04-01 KR KR1020160040218A patent/KR101754224B1/en active IP Right Grant
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101807847B1 (en) | 2016-12-13 | 2017-12-11 | 한림대학교 산학협력단 | Multi-Chip System with In-Phase Clock Lines |
| KR101807850B1 (en) | 2016-12-13 | 2017-12-11 | 한림대학교 산학협력단 | Multi-Chip System Clock Signal Distribution Synchronization Technology with In-Phase Clock Lines |
| KR102013934B1 (en) * | 2018-06-19 | 2019-08-23 | 한림대학교 산학협력단 | A ring oscillator including nand gate and an oscillator control circuit controlling the same |
| KR101991123B1 (en) * | 2018-06-26 | 2019-06-19 | 한림대학교 산학협력단 | Sensor device including ring oscillator cell |
| KR102013933B1 (en) * | 2018-06-26 | 2019-08-23 | 한림대학교 산학협력단 | A ring oscillator including tri-state inverter and an oscillator control circuit controlling the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101754224B1 (en) | Method for synchronizing multi-chp system clock signal using ring oscillator and appatus thereof | |
| JP5523623B2 (en) | System and method for lockstep synchronization | |
| TWI390852B (en) | Delay circuit | |
| US20150222274A1 (en) | System ready in a clock distribution chip | |
| KR20110014230A (en) | Apparatus and method for multi-phase clock generation | |
| US10523224B2 (en) | Techniques for signal skew compensation | |
| US6441667B1 (en) | Multiphase clock generator | |
| US10587253B1 (en) | Ring oscillator-based programmable delay line | |
| JP2007087380A (en) | Method and apparatus for managing clock skew | |
| KR20090107256A (en) | Duty cycle correction circuit | |
| KR100594297B1 (en) | Delay locked loop using an oscillator obeying an external clock signal frequency and method thereof | |
| US9136826B2 (en) | Integrated circuit comprising frequency change detection circuitry | |
| US10951199B1 (en) | Timing data acquisition device that supports efficient set-up and hold time determination in synchronous systems | |
| TWI678887B (en) | Asymmetric locking technique for asymmetric frequency locked loop | |
| KR101807850B1 (en) | Multi-Chip System Clock Signal Distribution Synchronization Technology with In-Phase Clock Lines | |
| CN108008763B (en) | Clock generation circuit, and semiconductor device and system using the same | |
| US11411553B1 (en) | System of free running oscillators for digital system clocking immune to process, voltage and temperature (PVT) variations | |
| KR101783997B1 (en) | A Cellular Oscillator Network Circuit using CMOS Inverter | |
| JP4191185B2 (en) | Semiconductor integrated circuit | |
| Dolev et al. | HEX: Scaling honeycombs is easier than scaling clock trees | |
| TWI257539B (en) | Circuit and method for clock signal generation and distribution via ring oscillators | |
| JP2012130003A (en) | Device and method for compensating signal propagation delay | |
| KR101723638B1 (en) | A Fractal Ring-Oscillator Using a Frequency-Shift Keying Modulation Technique | |
| JP2009187258A (en) | Input/output terminal-sharing clock frequency selecting/oscillating circuit | |
| KR101807847B1 (en) | Multi-Chip System with In-Phase Clock Lines |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |