KR101752441B1 - 발광모듈 및 이를 포함하는 패키지 - Google Patents

발광모듈 및 이를 포함하는 패키지 Download PDF

Info

Publication number
KR101752441B1
KR101752441B1 KR1020100072824A KR20100072824A KR101752441B1 KR 101752441 B1 KR101752441 B1 KR 101752441B1 KR 1020100072824 A KR1020100072824 A KR 1020100072824A KR 20100072824 A KR20100072824 A KR 20100072824A KR 101752441 B1 KR101752441 B1 KR 101752441B1
Authority
KR
South Korea
Prior art keywords
light emitting
electrode
emitting diode
semiconductor layer
diode chips
Prior art date
Application number
KR1020100072824A
Other languages
English (en)
Other versions
KR20120011174A (ko
Inventor
윤선진
김대원
Original Assignee
서울반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울반도체 주식회사 filed Critical 서울반도체 주식회사
Priority to KR1020100072824A priority Critical patent/KR101752441B1/ko
Publication of KR20120011174A publication Critical patent/KR20120011174A/ko
Application granted granted Critical
Publication of KR101752441B1 publication Critical patent/KR101752441B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

여기에서는 제1 전극과 제2 전극이 형성된 웨이퍼와, 제1 도전형 반도체층, 활성층 및 2 도전형 반도체층을 포함하며, 상기 웨이퍼 상에 배치되는 복수의 발광다이오드 칩들과, 이웃하는 발광다이오드 칩들의 제1 도전형 전극패드와 제2 도전형 전극패드를 연결하도록 형성된 중간 전극막과, 상기 이웃하는 발광다이오드 칩들 사이에서 상기 발광다이오드 칩들 사이로 출력된 광을 위로 반사시키도록 형성된 반사막을 포함하는 발광모듈이 개시된다.

Description

발광모듈 및 이를 포함하는 패키지{LIGHT EMITTING MODULE AND PACKAGE COMPRISING THE SAME}
본 발명은 웨이퍼 레벨에서 복수의 발광다이오드 칩을 모듈화하여 만든 발광모듈 및 이를 포함하는 발광 모듈의 패키지에 관한 것이다.
발광다이오드는 전류 인가에 의해 p형 반도체층과 n형 반도체층 사이에서 전자와 정공이 만나 빛을 발하는 대표적인 반도체 발광소자이다. 발광다이오드는 저전압, 저전류로 연속 발광이 가능하고, 소비전력이 작은 이점 등 기존의 광원에 비해 많은 이점을 가지고 있다.
일반적으로, 반도체 칩의 형태로 제조된 하나 이상의 발광다이오드 칩을 패키지에 실장하여 만든 발광다이오드 패키지가 많이 이용되고 있다. 발광다이오드 패키지는 패키지 본체를 포함하며, 그 패키지 본체에는 발광다이오드 칩에 대응되게 리드프레임들이 설치된다. 와이어(들)에 의해, 리드프레임들과 발광다이오드 칩은 전기적으로 연결되며, 따라서, 리드프레임들을 통해 외부로부터 전력을 인가받은 발광다이오드 칩은 광을 발생시킬 수 있다.
하지만, 하나의 발광다이오드 패키지가 복수의 발광다이오드 칩들을 포함하고 그 발광다이오드 칩들 사이를 전기적으로 연결하여야 하는 경우에는, 복수의 발광다이오드 칩들을 패키지 내에 각각 개별적으로 실장하는 공정이 필요함은 물론이고, 패키지 레벨에서 실장된 복수의 발광다이오드 칩들 사이를 다수의 와이어들로 연결하는 불편하고 복잡한 공정이 요구된다.
본 발명은, 종래기술의 문제점을 해결하기 위한 것으로서, 웨이퍼 레벨에서 발광다이오드 칩들 사이를 전극막으로 연결하는 구조의 채택을 통해, 보다 간단하고 편리하게 만들어질 수 있는 발광모듈을 제공하는 것을 하나의 목적으로 한다.
웨이퍼 레벨에서 발광다이오드 칩들 사이를 전극막으로 연결하는 시도에서, 이웃하는 발광다이오드 칩들 사이에서 광의 손실이 있었다.
따라서, 본 발명의 다른 목적은 웨이퍼 레벨에서 발광다이오드 칩들 사이를 전극막으로 연결하여 만들어진 발광모듈에서 이웃하는 발광다이오드 칩들 사이에서의 광 손실을 최소화한 발광모듈을 제공하는 것이다.
본 발명의 일측면에 따른 발광모듈은, 제1 전극과 제2 전극이 형성된 웨이퍼와, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 웨이퍼 상에 배치되는 복수의 발광다이오드 칩들과, 이웃하는 발광다이오드 칩들의 제1 도전형 전극패드와 제2 도전형 전극패드를 연결하도록 형성된 중간 전극막과, 상기 이웃하는 발광다이오드 칩들 사이에 위치하여, 상기 이웃하는 발광다이오드 칩들 사이로 출력된 광을 위로 반사시키는 반사막을 포함한다.
일 실시예에 따라, 상기 반사막은 상기 활성층보다 낮은 높이로 위치한다.
일 실시예에 따라, 제1 전극과 상기 제2 전극 각각은 상기 웨이퍼의 상면으로부터 저면까지 관통하도록 형성되며, 상기 발광다이오드 칩들 중 하나의 발광다이오드 칩은 상기 제1 도전형 전극패드가 말단 전극막에 의해 상기 제1 전극에 연결되고, 상기 발광다이오드 칩들 중 다른 하나의 발광다이오드 칩은 상기 제2 도전형 전극패드가 다른 말단 전극막에 의해 상기 제2 전극에 연결된다.
일 실시예에 따라, 상기 발광다이오드 칩들로부터 상기 중간 전극막을 절연시키기 위한 절연막을 더 포함하되, 상기 절연막은 상기 제1 전극 및 상기 제2 전극과 상기 제1 도전형 전극패드 및 상기 제2 도전형 전극패드를 제외하고 상기 발광다이오드 칩들을 덮도록 상기 웨이퍼 상에 형성된다. 더 나아가, 상기 발광다이오드 칩들로부터 상기 중간 전극막 및 상기 말단 전극막을 절연시키기 위한 절연막을 더 포함하되, 상기 절연막은 상기 제1 전극 및 상기 제2 전극과 상기 제1 도전형 전극패드 및 상기 제2 도전형 전극패드를 제외하고 상기 발광다이오드 칩들을 덮도록 상기 웨이퍼 상에 형성된다.
일 실시예에 따라, 상기 반사막은 상기 중간 전극막의 일부를 덮도록 상기 절연막 상에 형성된다.
일 실시예에 따라, 상기 웨이퍼에는 복수의 홈이 형성되며, 상기 복수의 발광다이오드 칩들은 상기 복수의 홈들 각각에 일부가 수용된다.
일 실시예에 따라, 상기 복수의 발광다이오드 칩들은 상기 웨이퍼 상에 부착된다.
일 실시예에 따라, 상기 이웃하는 발광다이오드 칩들은 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 순서가 서로 같은 래터럴형의 발광다이오드 칩들을 일 수 있다.
다른 실시예에 따라, 상기 이웃하는 발광다이오드 칩들은 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 순서가 서로 반대인 수직형 발광다이오드 칩들일 수 있다.
본 발명의 다른 측면에 따른 발광모듈은, 상면으로부터 저면까지 관통하여 이어지는 제1 관통 전극과 제2 관통 전극이 형성된 웨이퍼와, 제1 도전형 반도체층, 활성층 및 2 도전형 반도체층을 포함하며, 상기 웨이퍼 상에 배치되는 복수의 발광다이오드 칩들과, 상기 발광다이오드 칩들 각각의 제1 도전형 전극패드 및 제2 도전형 전극패드와 상기 제1 관통 전극 및 상기 제2 관통 전극의 상단을 제외한 채, 상기 발광다이오드 칩을 덮도록 상기 웨이퍼 상에 형성된 절연막과, 상기 절연막 상에 형성되며, 이웃하는 발광다이오드 칩들의 상기 제1 도전형 전극패드와 상기 제2 도전형 전극패드를 연결하는 중간 전극막과, 상기 절연막 상에 형성되며, 상기 제1 또는 상기 제2 관통 전극을 그에 이웃하는 발광다이오드 칩의 제1 또는 제2 전극패드에 연결하는 말단 전극막을 포함한다. 이때, 상기 이웃하는 발광다이오드 칩들 사이에서 상기 발광다이오드 칩들의 측면으로부터 나온 광을 위로 반사시키도록 형성된 반사막을 더 포함하며, 상기 반사막은 적어도 상기 중간 전극막의 일부를 덮도록 형성된다. 상기 발광모듈은 상기 반사막, 상기 중간 전극막, 상기 말단 전극막을 모두 덮도록 형성된 절연성의 보호막을 더 포함할 수 있다.
본 발명의 또 다른 측면에 따라, 패키지 본체와, 상기 본체에 설치되는 제1 리드프레임 및 제2 리드프레임과, 상기 패키지 본체에 실장되는 발광모듈을 포함하는 발광다이오드 패키지가 제공된다. 이때, 발광모듈은 웨이퍼에 제1 관통 전극과 상기 제2 관통 전극을 포함하며, 이 제1 관통 전극과 제2 관통 전극은 상기 제1 리드프레임과 상기 제2 리드프레임에 각각 연결된다.
본 발명의 또 다른 측면에 따른 발광 모듈은, 웨이퍼와, 상기 웨이퍼 상에 배치되는 복수의 발광다이오드 칩들과, 상기 웨이퍼 상에 형성되어, 이웃하는 발광다이오드 칩들의 하부 전극들을 연결하는 공통 전극 패턴과, 이웃하는 발광다이오드 칩들의 상부 전극들을 연결하는 전극막과, 이웃하는 발광다이오드 칩들 사이에서 광을 위로 반사시키는 반사막을 포함한다. 이때, 상기 이웃하는 발광다이오드 칩들은 활성층을 기준으로 제1 도전형 반도체층과 제2 도전형 반도체층이 반대로 위치하는 것이 바람직하다. 또한, 상기 웨이퍼는 상기 발광다이오드 칩의 하부 전극에 직간접적으로 접속되는 관통 전극을 더 포함할 수 있다.
본 발명에 따르면, 웨이퍼 레벨에서 발광다이오드 칩들 사이를 전극막으로 연결하는 구조에 의해, 종래 와이어를 연결하는 복잡한 공정을 제거하여, 보다 간단하고 편리하게 웨이퍼 상에 발광다이오드 칩들이 모듈화된 발광모듈을 구현할 수 있다. 또한, 본 발명은 이웃하는 발광다이오드 칩들 사이에 반사막을 둠으로써, 발광다이오드 칩들로부터 나온 광들을 보다 효율적으로 반사하여 내보낼 수 있다.
도 1은 본 발명의 일 실시예에 따른 발광모듈을 도시한 단면도.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 발광모듈의 제조방법을 설명하기 위한 도면들.
도 9는 본 발명의 다른 실시예에 따른 발광모듈을 도시한 단면도.
도 10은 본 발명에 따른 발광모듈을 포함하는 발광다이오드 패키지의 한 예를 도시한 단면도.
도 11은 발광모듈에 적용될 수 있는 다른 예의 발광다이오드 칩을 설명하기 위한 도면.
도 12는 본 발명의 또 다른 실시예에 따른 발광모듈을 도시한 단면도.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 발광모듈을 도시한 단면도이다.
도 1을 참조하면, 본 실시예에 따른 발광모듈은, 웨이퍼(10)와 상기 웨이퍼(10)상에 배치되는 복수의 발광다이오드 칩(20)들과, 이웃하는 발광다이오드 칩(20)들 사이를 전기적으로 연결하기 위한 전극막(30, 31)과, 상기 전극막(30, 31)으로부터 발광다이오드 칩(20)의 주변을 절연하는 절연막(40)과, 이웃하는 발광다이오드 칩(20)들 사이 또는 발광다이오드 칩(20)이 없는 영역에서 발광다이오드 칩(20)의 측면에서 주로 나온 광을 반사시켜 위로 보내기 위한 반사막(50)과, 위 열거된 구성요소들을 보호하기 위해 제공된 보호막(60)을 포함한다.
상기 웨이퍼(10)는 Al2O3, SiC, ZnO, Si, GaAs, GaP, Bn, LiAl2O3, AlN 및 GaN 중 어느 하나의 재료로 제작된 것이 이용될 수 있다. 상기 웨이퍼(10)는 상면에 복수의 홈(11)들을 포함한다. 또한, 상기 웨이퍼(10)는 자신의 상면으로부터 자신의 저면까지 관통하여 형성되는 제1 관통 전극(12a)과 제2 관통 전극(12b)을 서로 이격되게 포함한다. 상기 웨이퍼(10)의 상면에서, 상기 제1 관통 전극(12a)의 일단은 복수의 홈(11)들 중에서 어느 하나의 홈(11)에 위치하고, 상기 제2 관통 전극(12b)의 일단은 상기 복수의 홈(11)들 중에서 나머지 하나의 홈(11)에 위치한다. 상기 웨이퍼(10)의 저면에서, 상기 제1 관통 전극(12a)과 상기 제2 관통 전극(12b)은, 예컨대, 발광다이오드 패키지의 리드프레임들(미도시됨) 또는 PCB 상의 랜딩 전극패드들(미도시됨)과 넓은 면적으로 솔더링될 수 있도록, 상기 웨이퍼(10)의 저면에서 넓게 확장되어 있다. 상기 제1 관통 전극(12a) 및 상기 제2 관통 전극(12b)은 예를 들면, 전기 전도도가 좋은 Cu, Al, Ag, Au, Pt 또는 일들 중 적어도 하나는 포함하는 합금 재료로 형성되며, 예컨대, 상기 웨이퍼(10)에 관통 구멍들을 형성한 후, 그 관통 구멍을 채우는 도금 공정에 의해, 상기 제1 관통 전극(12a)과 상기 제2 관통 전극(12b)이 형성될 수 있다.
상기 복수의 발광다이오드 칩(20)들은, 상기 복수의 홈(11)들 각각에 일부가 수용된 채로, 상기 웨이퍼(10)의 상면에 부착된다. 복수의 전극막(30, 31)들은 이웃하는 발광다이오드 칩들(20, 20)의 사이, 상기 제1 관통 전극(12a)과 그에 이웃하는 발광다이오드 칩(20) 사이, 그리고, 상기 제2 관통 전극(12b)과 그에 이웃하는 발광다이오드 칩(20) 사이를 전기적으로 연결하는데 이용된다. 본 실시예에서는, 하나의 홈(11)에 있는 발광다이오드 칩(20)은 말단 전극막(31)에 의해 상기 제1 관통 전극(12a)과 연결되고, 다른 하나의 홈(11)에 있는 발광다이오드 칩(20)은 다른 말단 전극막(31)에 의해 상기 제2 관통 전극(12b)과 연결된다. 또한, 중간 전극막(30)에 의한 발광다이오드 칩들(20, 20) 사이가 전기적으로 연결된다. 전극막(30 또는 31)에 의한 이웃하는 발광다이오드 칩들(20, 20) 사이의 연결 구조와 관통 전극(12a 또는 12b)과 발광다이오드 칩(20) 사이의 연결 구조에 대해서는 다음에 보다 더 자세히 설명하기로 한다.
도 1의 확대도에 잘 도시된 바와 같이, 상기 발광다이오드 칩(20)은, 기판(21)과, 상기 기판(21) 상에 적층된 제1 도전형 반도체층(22), 활성층(23) 및 제2 도전형 반도체층(24)을 포함한다. 상기 기판(21)은, 화합물 반도체로 된 상기 층들을 성장시키기 위한 성장기판일 수 있으며, 상기 성장기판은 III족 질화물 반도체의 성장에 적합한 사파이어 기판인 것이 바람직하다. 사파이어 기판을 성장기판(21)으로 포함하는 발광다이오드 칩의 경우, 상기 제1 도전형 반도체층(22)은 n형 화합물 반도체층이고, 상기 제2 도전형 반도체층(24)은 p형 화합물 반도체층일 수 있다. 도시하지는 않았지만, 상기 제2 도전형 반도체층(24)의 상면에는 예를 들면 ITO층과 같은 투명전극층이 형성될 수 있다.
상기 제1 도전형 반도체층(22), 활성층(23) 및 제2 도전형 반도체층(24)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상기 제1 및 제2 도전형 반도체층(22, 24) 각각은 단일층 또는 다중층일 수 있다. 예컨대, 상기 제1 도전형 반도체층(22) 및/또는 제2 도전형 반도체층(24)은 콘택층과 클래드층 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(23)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다.
본 실시예에서는, 상기 제2 도전형 반도체층(24)과 그 아래의 활성층(23)의 일부가 제거되어, 상기 제1 도전형 반도체층(22)의 일부 영역이 노출되며, 그 노출된 제1 도전형 반도체층(22) 측에 제1 도전형(n형)의 전극패드(20a)가 형성되는 한편, 상기 제2 도전형 반도체층(24) 측에 제2 도전형(p형)의 전극패드(20b)가 형성된다.
한편, 상기 절연막(40)은 상기 전극패드(20a, 20b)를 제외한 발광다이오드 칩(20)들을 전체적으로 덮도록 웨이퍼(10)의 상면에 형성된다. 게다가, 상기 절연막(40)은 발광다이오드 칩(20)들 뿐 아니라 발광다이오드 칩(20) 주변의 웨이퍼(10)의 상면도 덮고 있다. 상기 절연막(40)은 상기 전극막(30, 31)과 발광다이오드 칩(20)의 사이를 절연하는 역할을 하며, 더 나아가, 발광다이오드 칩(20)의 측면에서 각 반도체층들 사이를 절연하는 역할도 한다. 특히, 상기 절연막(40)은 그 위로 형성되는 전극막(30, 31), 반사막(50) 및 보호막(60)에 대하여 베이스층이 되며, 따라서, 절연막(40)의 두께를 다르게 하는 것에 의해, 발광다이오드 칩(20) 또는 그것의 해당 반도체층, 특히, 활성층에 대해, 상기 막들의 높이를 다르게 조절하는 역할도 한다. 상기 절연막(40)은 SiO2 또는 이를 주성분으로 하는 절연성 재료로 형성되는 것이 좋다.
상기 웨이퍼(10)의 상면에서, 상기 절연막(40)은 제1 및 제2 관통 전극(12a, 12b)의 상단부가 있는 영역과 상기 발광다이오드 칩(20)의 제1 및 제2 도전형 전극패드(20a, 20b)가 있는 영역이 제거되어 있고, 이에 의해, 상기 제1 및 제2 관통 전극(12a, 12b)의 상단부들과 상기 제1 및 제2 도전형 전극패드(20a, 20b)는 상기 절연막(40)으로부터 노출되어 있다. 상기 절연막(40) 상에는 전술한 것과 같은 전극막(30, 31)들이 영역적으로 형성되어, 이웃하는 발광다이오드 칩들의 제1 도전형 전극패드(20a)와 제2 도전형 전극패드(20b) 사이, 하나의 발광다이오드 칩에 있는 제1 도전형 전극패드(20a)와 제1 관통 전극(12a)의 사이, 그리고, 다른 하나의 발광다이오드 칩에 있는 제2 도전형 전극패드(20b)와 제2 관통 전극(12b)의 사이를 전기적으로 연결한다. 더 구체적으로, 상기 전극막(30, 31)들 중 중간 전극막(30)(들)은 그 양단부가 이웃하는 발광다이오드 칩(20, 20)들의 제1 도전형 전극패드(20a)와 제2 도전형 전극패드(20b)에 연결되어, 두 이웃하는 발광다이오드 칩(20, 20)들을 전기적으로 연결한다. 또한, 상기 전극막(30, 31)들 중 말단 전극막(31)들은 그 양단부가 발광다이오드 칩(20)의 도전형 전극패드(20a 또는 20b)와 웨이퍼에 구비된 관통전극(12a 또는 12b)에 연결되어, 발광다이오드 칩(20)과 관통전극(12a 또는 12b)을 전기적으로 연결한다. 이때, 상기 전극막(30, 31)은 전기 전도성이 좋은 금속 재료로 형성되는 것이 좋으며, 가장 바람직하게는, Au, Cu, Al 중 적어도 하나의 금속 재료 또는 그 금속 재료를 포함하는 합금 재료로 형성되는 것이 바람직하다.
이웃하는 발광다이오드 칩(20, 20)들 사이에서 상기 발광다이오드 칩(20)의 측면으로부터 나온 광을 위로 반사하기 위한 반사막(50)이 적어도 상기 중간 전극막(30)의 일부를 덮도록 형성된다. 자세히 도시되지는 않았지만, 상기 반사막(50)은 상기 중간 전극막(30)보다 큰 폭으로 형성될 수 있으며, 이 경우, 상기 반사막(50)의 일부 또는 대부분이 상기 절연막(40) 상에 직접 접촉하여 위치한다. 이때, 상기 반사막(50)은, 발광다이오드 칩(20)의 활성층(23) 보다 낮게 위치하는 것이 좋다. 활성층(23) 아래에 위치하는 반사막(50)은 활성층(23)에서 발생하여 발광다이오드 칩(20)의 측면으로 방출되는 광을 보다 효과적으로 반사시켜 의도된 방향, 즉, 상방향으로 유도할 수 있다. 상기 반사막(50)은 반사성이 좋은 금속 재료로 형성되는 것이 좋으며, 가장 바람직하게는, Ag, Au, Ni 중 적어도 하나의 금속 재료 또는 그 금속 재료를 포함하는 합금 재료로 형성되는 것이 바람직하다. 마지막으로 전술한 반사막(50), 전극막(30), 절연막(40) 및 발광다이오드 칩(20)을 전체적으로 덮도록 보호막(60)이 제공된다. 상기 보호막(60)은 광 투과성이 좋고 절연성이 있는 SiO2로 형성되는 것이 좋다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 발광 모듈 제조방법을 설명하기 위한 도면들이다.
먼저 도 2를 참조하면, 제1 관통 전극(12a) 및 제2 관통 전극(12b)을 포함하는 세라믹 재질의 웨이퍼(10)가 준비된다. 상기 웨이퍼(10)는 Al2O3, SiC, ZnO, Si, GaAs, GaP, Bn, LiAl2O3, AlN 및 GaN 중 어느 하나의 재료를 이용하여 제작된다. 상기 웨이퍼(10)는 예를 들면 식각 가공에 의해 복수의 홈(11)을 갖도록 제작된다. 도시하지는 않았지만, 상기 복수의 홈(11)의 내부면 적어도 일부에 반사막 또는 반사패턴이 형성될 수 있다. 상기 제1 관통 전극(12a)의 일단은 복수의 홈(11)들 중에서 어느 하나의 홈(11)에 위치하고, 상기 제2 관통 전극(12b)의 일단은 상기 복수의 홈(11)들 중에서 다른 어느 하나의 홈(11)에 위치하고 있다. 제1 또는 제2 관통 전극이 형성된 홈들 사이에는 관통 전극이 존재하지 않는 하나의 이상의 홈(11)들이 형성될 수 있다. 상기 웨이퍼(10)의 저면에서, 상기 제1 관통 전극(12a)과 상기 제2 관통 전극(12b)은 넓게 확장되어 있다. 상기 제1 관통 전극(12a) 및 상기 제2 관통 전극(12b)은 예를 들면, 전기 전도도가 좋은 Cu, Al, Ag, Au, Pt 또는 이들 중 적어도 하나를 포함하는 합금 재료로 형성되며, 예컨대, 상기 웨이퍼(10)에 관통 구멍들을 형성한 후, 그 관통 구멍을 채우는 도금 공정에 의해, 상기 제1 관통 전극(12a)과 상기 제2 관통 전극(12b)이 형성될 수 있다.
다음 도 3을 참조하면, 상기 웨이퍼(10)의 상면에 복수의 발광다이오드 칩(20)들이 부착된다. 이때, 상기 복수의 발광다이오드 칩(20)들은 상기 복수의 홈(11)들 각각에 하부 일부분들이 수용된다. 상기 홈(11)들은 발광다이오드 칩(20)의 측면으로 나온 광을 반사시키는 반사컵의 역할을 할 수 있다. 발광다이오드 칩(20)들을 웨이퍼(10)의 상면에 배치함에 있어서, 하나의 발광다이오드 칩(20)은 제1 관통 전극(12a)의 상단 노출 단부와 인접하게 배치시키고, 또 다른 하나의 발광다이오드 칩(20)은 제2 관통 전극(12b)의 상단 노출 단부와 인접하게 배치시킨다. 도면으로 볼 때, 상기 제1 관통 전극(12a)과 상기 제2 관통 전극(12b)은 그 상단부들이 3개의 홈들 중 좌우 두개의 홈들(11, 11)에 각각 위치하고 있다.
다음 도 4를 참조하면, 상기 복수의 발광다이오드 칩(20)들과 상기 발광다이오드 칩(20)들이 배치된 상기 웨이퍼(10)의 상면 전체를 덮도록 예컨대, SiO2 재질의 절연막(40)이 형성된다.
다음 도 5를 참조하면, 상기 제1 관통 전극(12a)의 상단부, 상기 제2 관통 전극(12b)의 상단부, 그리고, 발광다이오드 칩(20)들의 제1 도전형 전극패드(20a) 및 제2 도전형 전극패드(20b)가 노출되도록, 상기 절연막(40)은 식각 공정에 의해 영역적으로 제거된다. 도 5에는 절연막이 제거된 영역들 일부가 점선의 원들 내에 보여진다.
다음 도 6을 참조하면, 복수의 전극막(30, 31)들에 의해 이웃하는 발광다이오드 칩들(20, 20)의 사이, 상기 제1 관통 전극(12a)과 그에 이웃하는 발광다이오드 칩(20) 사이, 그리고, 상기 제2 관통 전극(12b)과 그에 이웃하는 발광다이오드 칩(20) 사이가 전기적으로 연결된다. 상기 전극막(30, 31)들은 그것들이 형성되는 영역들만 남긴 채 형성된 감광막(또는 마스크) 상에서 수행되는 도금 공정에 의해 형성될 수 있다. Au, Cu, Al중 적어도 하나의 금속 재료 또는 그 금속 재료를 포함하는 합금 재료를 이용하는 도금 공정에 의해 말단 전극막(31)과 중간 전극막(30)이 형성되되, 두 말단 전극막(31, 31)들 중 하나의 말단 전극막(31)은 양단이 상기 제1 관통 전극(12a)의 상단과 그에 이웃하는 발광다이오드 칩(20)의 제1 도전형 전극패드(20a)에 연결되고, 나머지 하나의 말단 전극막(31)은 양단이 상기 제2 관통 전극(12b)의 상단과 그에 이웃하는 발광다이오드 칩(20)의 제2 도전형 전극패드(20b)에 연결된다.
다음 도 7을 참조하면, 이웃하는 발광다이오드 칩(20, 20)들 사이로 반사막(50)이 형성된다. 상기 반사막(50)은 그것이 형성되는 영역을 남긴 채 형성된 감광막(또는 마스크) 상에서 수행되는 도금 공정에 의해 형성될 수 있다. 도금 공정은 Ag, Au, Ni 중 적어도 하나의 금속 재료 또는 그 금속 재료를 포함하는 합금 재료를 이용하는 것이 좋다. 상기 반사막(50)은 상기 중간 전극막(30)보다 큰 폭으로 형성되며, 상기 반사막(50)의 일부 또는 대부분이 상기 절연막(40) 상에 직접 접촉하여 위치한다. 이때, 상기 반사막(50)이 상기 발광다이오드 칩(20)의 활성층(23) 보다 낮게 위치되도록 하는 것이 좋다.
다음 도 8을 참조하면, 전술한 반사막(50), 전극막(30), 절연막(40) 및 발광다이오드 칩(20)을 전체적으로 덮도록 보호막(60)이 형성된다. 상기 보호막(60)은 광 투과성이 좋고 절연성이 있는 SiO2로 형성될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 발광모듈을 도시한 단면도로서, 도 9를 참조하면, 앞선 실시예와 달리, 웨이퍼(10)는 홈들을 구비하지 않은 평면을 포함한다. 상기 웨이퍼(10)에 요철이나 또는 다른 반사 패턴을 형성할 수 있다. 본 실시예의 발광 모듈은, 앞선 실시예의 발광 모듈과 마찬가지로, 상기 웨이퍼(10)상에 배치되는 복수의 발광다이오드 칩(20)들과, 이웃하는 발광다이오드 칩(20)들 사이를 전기적으로 연결하기 위한 전극막(30, 31)과, 상기 전극막(30, 31)으로부터 발광다이오드 칩(20)의 주변을 절연하는 절연막(40)과, 이웃하는 발광다이오드 칩(20)들 사이 또는 발광다이오드 칩(20)이 없는 영역에서 발광다이오드 칩(20)의 측면에서 주로 나온 광을 반사시켜 위로 보내기 위한 반사막(50)과, 위 열거된 구성요소들을 보호하기 위해 제공된 보호막(60)을 포함한다. 그리고, 상기 웨이퍼(10)에는 제1 및 제2 관통 전극(12a, 12b)이 형성된다.
전술한 것과 같은 발광모듈은 PCB 상에 직접 실장되어 이용될 수 있고, 발광다이오드 패키지에 내장되어 이용될 수 있다. 도 10은 본 실시예에 따른 발광모듈을 포함하는 발광다이오드 패키지를 도시한 단면도이다.
도 10을 참조하면, 발광다이오드 패키지는 패키지 본체(100)와 상기 패키지 본체에 설치된 채 서로 다른 극성을 갖는 제1 및 제2 리드프레임(200a, 200b)을 포함한다. 상기 발광모듈은 웨이퍼(10)의 제1 관통 전극(12a) 하부가 상기 제1 리드프레임(200a)에 연결되고, 웨이퍼(10)의 제2 관통 전극(12b) 하부가 상기 제2 리드프레임(200b)에 연결됨으로써, 상기 웨이퍼(10) 상에 직렬로 연결되어 있는 모든 발광다이오드 칩(20, 20,...)들이 발광 동작 가능한 상태가 된다.
위의 실시예들에서는 성장기판(특히, 사파이어 기판) 상에 n형을 갖는 제1 도전형 반도체층과, 활성층과, p형을 갖는 제2 도전형 반도체층이 차례로 형성된 발광다이오드 칩을 포함하는 발광모듈을 주로 설명하였다. 그러나, 이에 의한 본 발명이 제한되어서는 아니되며, 도 11에 도시된 바와 같이, 성장기판(특히, 사파이어 기판)이 제거되는데 대신, 지지기판(21') 상에 p형 반도체층(22') 및 활성층(23') 및 n형 반도체층(24')이 형성된 발광다이오드(20')가 이용될 수 있다. 도시된 바에 따르면, p형 반도체층(22')과 지지기판(21') 사이에는 도전성의 접착층(211')이 위치하고, 그 접착층(211')이 지지기판(21')을 따라 더 연장되어, 그 곳에 p형 전극패드(201')이 형성되고, n형 반도체층(24')에는 n형 전극패드(202')가 형성된다. 이 발광다이오드 칩(20')은 앞선 실시예와 같은 방식으로 발광모듈에 적용될 수 있다. 위와 같은 지지기판을 웨이퍼로 이용하는 것도 고려될 수 있으며, 이 경우, 웨이퍼는 성장기판이 제거된 발광다이오드 칩들의 공통 지지기판의 역할을 할 수 있을 것이다.
도 12는 본 발명의 또 다른 실시예에 따른 발광모듈을 도시한 단면도이다.
도 12를 참조하면, 본 실시예에 따른 발광모듈은, 웨이퍼(110)와 상기 웨이퍼(110)상에 배치되는 복수의 발광다이오드 칩(120)들을 포함한다. 서로 이웃하는 발광다이오드 칩(120)들은 활성층(123)을 기준으로 n형 반도체층(122)과 p형 반도체층(124)이 서로 반대 방향으로 배치되어 있다. 예컨대, 첫 번째 발광다이오드 칩(120)이 기판(121) 상에 n형 반도체층(122), 활성층(123) 및 p형 반도체층(124)의 순서로 적층된 구조라면, 두 번째 발광다이오드 칩(120)은 기판(121) 상에 p형 반도체층(124), 활성층(123) 및 n형 반도체층(122)의 순서로 적층된 구조를 이룬다. 상기 기판(121)은 도전성의 기판이며, 반도체층들의 성장에 이용된 도전성 성장 기판이거나, 또는 성장기판이 제거된 반도체층의 반대편 반도체층에 부착되는 2차 기판일 수 있다.
상기 발광모듈은 이웃하는 발광다이오드 칩(120)들 사이의 상부 전극 또는 상부 전극 패드(120a)들을 전기적으로 연결하기 위한 전극막(130)과, 서로 이웃하는 발광다이오드 칩(120)들의 하부 전극들(또는, 도전성 기판들) 사이를 전기적으로 연결하기 위한 공통 전극 패턴(120c)을 포함한다. 상기 전극막(130)에 의해, 하나의 발광다이오드 칩(120)의 상부에 있는 p형 반도체층(124) 측의 상부 전극 패드(120a)와 다른 발광다이오드 칩(120)의 상부에 있는 n형 반도체층(122) 측의 상부 전극 패드(120a)가 전기적으로 연결되며, 상기 공통 전극 패턴(120c)에 의해 하나의 발광다이오드 칩(120)의 하부에 있는 p형 반도체층(124) 측의 도전성 기판(121, 또는 하부 전극)과 다른 발광다이오드 칩(120)의 하부에 있는 n형 반도체층(122) 측의 도전성 기판(121, 또는 하부 전극)이 전기적으로 연결된다. 이를 위해, 여러개의 발광다이오드 칩들 중 적어도 두 개의 이웃하는 발광다이오드 칩(120, 120)은 상기 웨이퍼(110) 상에 형성된 하나의 공통 전극 패턴(120c) 상에 공통적으로 실장된다.
상기 웨이퍼(110)는 자신의 상면으로부터 자신의 저면까지 관통하여 형성되는 제1 관통 전극(112a)과 제2 관통 전극(112b)을 서로 이격되게 포함한다. 상기 제1 관통 전극(112a)과 상기 제2 관통 전극(112b)은 웨이퍼(110) 상에 개별적으로 존재하는 개별 전극 패턴(120b, 120b)에 각각 연결된다. 상기 발광다이오드 칩(120)들의 어레이 양단에 있는 발광다이오드 칩(120, 120)들은 상기 개별 전극 패턴(120b, 120b)들에 각각 개별적으로 실장되며, 이에 의해, 하나의 직렬 어레이를 구성할 수 있다. 이때, 개별 전극 패턴(120b, 120b)가 생략되고, 발광다이오드 칩(120)들이 상기 제1 관통 전극(112a)와 상기 제2 관통 전극(112b)에 직접 접촉할 수 있다.
앞선 실시예에서와 마찬가지로, 상기 전극막(130)은 절연막(140)의 상면에 형성되며, 상기 절연막(140)은 웨이퍼(110) 상에서 발광다이오드 칩(120)들을 덮도록 형성된다. 이때, 상기 절연막(140)은 상부 전극 패드(120a)들을 노출시키는 개구부들을 포함하며, 상기 절연막(140) 상에 형성되는 선형의 전극막(130)은 상기 개구부들을 통해 n형과 p형을 각각 갖는 상부 전극 패드(120a)들에 연결된다. 이웃하는 발광다이오드 칩들(120, 120)들 사이에는 반사막(150)이 활성층(123)보다 낮은 높이로 형성되어 있다. 반사막(150)은, 상기 절연막(140) 상에 형성되되, 그 아래에 전극막(130)이 있다면 그 전극막(130)을 덮는다. 보호막(160)은 앞선 실시예와 대략 같은 방식으로 전술한 반사막(150), 전극막(130), 절연막(140) 및 발광다이오드 칩(120)을 전체적으로 덮도록 형성된다.
본 실시예에 따르면, 발광다이오드 칩(120)들이 관통 전극(112a, 112b)들에 전기적으로 연결되도록 실장될 수 있어 앞선 실시예에서와 같은 말단 전극막의 생략을 가능하게 하며, 웨이퍼(110)에 발광다이오드 칩(120)에 상응하는 홈들을 형성하여, 금 홈들 내로 발광다이오드 칩(120)들을 각각 위치시키는 경우, 그 홈들의 크기를 일정하게 하여 발광모듈의 소형화에 기여할 수 있다. 또, 위와 같은 실시예에 따르면, 발광다이오드 칩(120)들의 어레이를 직병렬은 물론이고 역병렬로 구성할 수 있다.
10, 110: 웨이퍼 112a, 112b: 관통 전극
20, 120: 발광 다이오드 칩 20a, 20b, 120a, 120b: 전극패드
30, 31, 130; 전극막 40, 140: 절연막
50, 150: 반사막 60, 160: 보호막

Claims (17)

  1. 제1 전극과 제2 전극이 형성된 웨이퍼;
    기판, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 웨이퍼 상에 실장되는 복수의 발광다이오드 칩들;
    이웃하는 발광다이오드 칩들의 제1 도전형 반도체층과 제2 도전형 반도체층을 전기적으로 연결하도록 형성된 전극막; 및
    상기 이웃하는 발광다이오드 칩들 사이에 위치하여, 상기 이웃하는 발광다이오드 칩들 사이로 출력된 광을 위로 반사시키는 반사막을 포함하는 발광모듈.
  2. 청구항 1에 있어서, 상기 반사막은 상기 활성층보다 낮은 높이로 위치하는 것을 특징으로 하는 발광모듈.
  3. 청구항 1에 있어서, 상기 제1 전극과 상기 제2 전극 각각은 상기 웨이퍼의 상면으로부터 저면까지 관통하도록 형성되며, 상기 발광다이오드 칩들 중 하나의 발광다이오드 칩은 상기 제1 도전형 반도체층이 말단 전극막에 의해 상기 제1 전극에 전기적으로 연결되고, 상기 발광다이오드 칩들 중 다른 하나의 발광다이오드 칩은 상기 제2 도전형 반도체층이 다른 말단 전극막에 의해 상기 제2 전극에 전기적으로 연결되는 것을 특징으로 하는 발광모듈.
  4. 청구항 1에 있어서, 상기 발광다이오드 칩들로부터 상기 전극막을 절연시키기 위한 절연막을 더 포함하되, 상기 절연막은 상기 제1 전극 및 상기 제2 전극과 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층의 일부를 제외하고 상기 발광다이오드 칩들을 덮도록 상기 웨이퍼 상에 형성되는 것을 특징으로 하는 발광모듈.
  5. 청구항 3에 있어서, 상기 발광다이오드 칩들로부터 상기 전극막 및 상기 말단 전극막을 절연시키기 위한 절연막을 더 포함하되, 상기 절연막은 상기 제1 전극 및 상기 제2 전극과 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층의 일부를 제외하고 상기 발광다이오드 칩들을 덮도록 상기 웨이퍼 상에 형성되는 것을 특징으로 하는 발광모듈.
  6. 청구항 4 또는 청구항 5에 있어서, 상기 반사막은 상기 전극막의 일부를 덮도록 상기 절연막 상에 형성되는 것을 특징으로 발광모듈.
  7. 청구항 1에 있어서, 상기 웨이퍼에는 복수의 홈이 형성되며, 상기 복수의 발광다이오드 칩들은 상기 복수의 홈들 각각에 일부가 수용되는 것을 특징으로 하는 발광모듈.
  8. 청구항 1에 있어서, 상기 복수의 발광다이오드 칩들은 상기 웨이퍼 상에 부착된 것을 특징으로 하는 발광모듈,
  9. 상면으로부터 저면까지 관통하여 이어진 제1 관통 전극과 제2 관통 전극이 형성된 웨이퍼;
    기판, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 웨이퍼 상에 실장되는 복수의 발광다이오드 칩들;
    상기 발광다이오드 칩들 각각의 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부와 상기 제1 관통 전극의 상단 및 상기 제2 관통 전극의 상단을 제외한 채, 상기 발광다이오드 칩을 덮도록 상기 웨이퍼 상에 형성된 절연막;
    상기 절연막 상에 형성되며, 이웃하는 발광다이오드 칩들의 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층을 전기적으로 연결하는 전극막;
    상기 절연막 상에 형성되며, 상기 제1 관통 전극 또는 상기 제2 관통 전극을 그에 이웃하는 발광다이오드 칩의 상기 제1 도전형 반도체층 또는 제2 도전형 반도체층에 전기적으로 연결하는 말단 전극막을 포함하는 발광모듈.
  10. 청구항 9에 있어서, 상기 이웃하는 발광다이오드 칩들 사이에서 상기 발광다이오드 칩들 사이로 출력된 광을 위로 반사시키도록 형성된 반사막을 더 포함하며, 상기 반사막은 적어도 상기 전극막의 일부를 덮도록 형성된 것을 특징으로 하는 발광모듈.
  11. 청구항 10에 있어서, 상기 반사막, 상기 전극막, 상기 말단 전극막을 모두 덮도록 형성된 절연성의 보호막을 더 포함하는 것을 특징으로 하는 발광모듈.
  12. 청구항 1에 있어서, 상기 이웃하는 발광다이오드 칩들은 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 순서가 서로 같은 래터럴형의 발광다이오드 칩들인 것을 특징으로 하는 발광모듈.
  13. 청구항 1에 있어서, 상기 이웃하는 발광다이오드 칩들은 상기 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 순서가 서로 반대인 수직형 발광다이오드 칩들인 것을 특징으로 하는 발광모듈.
  14. 패키지 본체와, 상기 본체에 설치되는 제1 리드프레임 및 제2 리드프레임과, 상기 패키지 본체에 실장되는 발광모듈을 포함하는 발광다이오드 패키지로서,
    상기 발광모듈은, 상면으로부터 저면까지 관통하여 이어지는 제1 관통 전극과 제2 관통 전극이 형성된 웨이퍼와; 기판, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 웨이퍼 상에 실장되는 복수의 발광다이오드 칩들과; 상기 발광다이오드 칩들 각각의 제1 도전형 반도체층 및 제2 도전형 반도체층의 일부와 상기 제1 관통 전극의 상단 및 상기 제2 관통 전극의 상단을 제외한 채, 상기 발광다이오드 칩을 덮도록 상기 웨이퍼 상에 형성된 절연막과; 상기 절연막 상에 형성되며, 이웃하는 발광다이오드 칩들의 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층을 전기적으로 연결하는 전극막과; 상기 절연막 상에 형성되며, 상기 제1 관통 전극 또는 상기 제2 관통 전극을 그에 이웃하는 발광다이오드 칩의 상기 제1 도전형 반도체층 또는 제2 도전형 반도체층에 전기적으로 연결하는 말단 전극막을 포함하며,
    상기 제1 관통 전극과 상기 제2 관통 전극이 상기 제1 리드프레임과 상기 제2 리드프레임에 각각 연결되는 것을 특징으로 하는 발광다이오드 패키지.
  15. 웨이퍼와;
    기판, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 웨이퍼 상에 실장되는 복수의 발광다이오드 칩들과;
    상기 웨이퍼 상에 형성되어, 이웃하는 발광다이오드 칩들의 하부 전극들을 연결하는 공통 전극 패턴과;
    이웃하는 발광다이오드 칩들의 상부 전극들을 연결하는 전극막과;
    이웃하는 발광다이오드 칩들 사이에서 광을 위로 반사시키는 반사막을 포함하는 발광모듈.
  16. 청구항 15에 있어서, 상기 이웃하는 발광다이오드 칩들은 상기 활성층을 기준으로 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층이 반대로 위치하는 것을 특징으로 하는 발광모듈.
  17. 청구항 16에 있어서, 상기 웨이퍼는 상기 발광다이오드 칩의 하부 전극에 접속되는 관통 전극을 더 포함하는 것을 특징으로 하는 발광모듈.
KR1020100072824A 2010-07-28 2010-07-28 발광모듈 및 이를 포함하는 패키지 KR101752441B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100072824A KR101752441B1 (ko) 2010-07-28 2010-07-28 발광모듈 및 이를 포함하는 패키지

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100072824A KR101752441B1 (ko) 2010-07-28 2010-07-28 발광모듈 및 이를 포함하는 패키지

Publications (2)

Publication Number Publication Date
KR20120011174A KR20120011174A (ko) 2012-02-07
KR101752441B1 true KR101752441B1 (ko) 2017-07-04

Family

ID=45835446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100072824A KR101752441B1 (ko) 2010-07-28 2010-07-28 발광모듈 및 이를 포함하는 패키지

Country Status (1)

Country Link
KR (1) KR101752441B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681725A (zh) * 2012-09-11 2014-03-26 旭明光电股份有限公司 发光二极管
KR102299238B1 (ko) * 2014-01-08 2021-09-07 루미리즈 홀딩 비.브이. 파장 변환 반도체 발광 디바이스
KR20170025628A (ko) 2015-08-31 2017-03-08 (주)엠피에스코리아 전기 구동장치의 리듐전지 팩 구조
KR20170025629A (ko) 2015-08-31 2017-03-08 (주)엠피에스코리아 복수의 배터리 충전 및 방전을 위한 알고리즘 장치
CN108493208B (zh) * 2018-05-22 2024-04-05 珠海市一芯半导体科技有限公司 一种无混光多光点集成led芯片结构及制备方法
JPWO2023052893A1 (ko) * 2021-09-29 2023-04-06

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196889A (ja) * 2005-01-14 2006-07-27 Au Optronics Corp 白色発光素子及びその製造方法
JP2009238963A (ja) * 2008-03-26 2009-10-15 Kyocera Corp 発光ダイオードチップおよびその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196889A (ja) * 2005-01-14 2006-07-27 Au Optronics Corp 白色発光素子及びその製造方法
JP2009238963A (ja) * 2008-03-26 2009-10-15 Kyocera Corp 発光ダイオードチップおよびその製造方法

Also Published As

Publication number Publication date
KR20120011174A (ko) 2012-02-07

Similar Documents

Publication Publication Date Title
US10784406B2 (en) Light emitting diode, method of fabricating the same and led module having the same
US20190019923A1 (en) Light emitting diode package and method of manufacturing the same
KR101142965B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR102135624B1 (ko) 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
US9318530B2 (en) Wafer level light-emitting diode array and method for manufacturing same
KR101138952B1 (ko) 복수개의 발광셀들을 갖는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
US9728698B2 (en) Light emitting device package having improved heat dissipation efficiency
KR101423717B1 (ko) 복수개의 발광셀들을 갖는 발광 다이오드 패키지 및 그것을 제조하는 방법
CN111120962B (zh) 具有多个发光单元的发光二极管
US11587972B2 (en) Wafer level light-emitting diode array
KR101634369B1 (ko) 복수개의 발광셀들을 갖는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR101752441B1 (ko) 발광모듈 및 이를 포함하는 패키지
KR101660020B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR20180055971A (ko) 다층 구조의 반사막을 구비한 반도체 발광 소자
KR101654339B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR20150052513A (ko) 발광 소자 및 그 제조 방법
KR101873505B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지
KR101797561B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR101731058B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR102475409B1 (ko) 금속 벌크를 포함하는 발광 소자
TW201413915A (zh) 晶圓等級之發光二極體陣列及其製造方法
KR102149911B1 (ko) 발광 다이오드 및 그것을 갖는 발광 다이오드 모듈
KR101775664B1 (ko) 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법
KR20160112295A (ko) 금속 벌크를 포함하는 발광 소자

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant