KR101737069B1 - Duty cycle detection circuit - Google Patents

Duty cycle detection circuit Download PDF

Info

Publication number
KR101737069B1
KR101737069B1 KR1020100095659A KR20100095659A KR101737069B1 KR 101737069 B1 KR101737069 B1 KR 101737069B1 KR 1020100095659 A KR1020100095659 A KR 1020100095659A KR 20100095659 A KR20100095659 A KR 20100095659A KR 101737069 B1 KR101737069 B1 KR 101737069B1
Authority
KR
South Korea
Prior art keywords
signal
clock signal
strobe
output
clock
Prior art date
Application number
KR1020100095659A
Other languages
Korean (ko)
Other versions
KR20120033907A (en
Inventor
장재민
김용주
최해랑
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100095659A priority Critical patent/KR101737069B1/en
Publication of KR20120033907A publication Critical patent/KR20120033907A/en
Application granted granted Critical
Publication of KR101737069B1 publication Critical patent/KR101737069B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)

Abstract

듀티 싸이클 검출 회로는 스트로브 신호에 응답하여 제 1 클럭 신호와 제 2 클럭 신호의 듀티 차이에 따라 제 1 출력 신호 및 제 2 출력 신호를 생성하도록 구성된 코어 블록, 및 코어 블록의 출력 신호에 응답하여 생성한 예비 스트로브 신호의 활성화 타이밍을 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 보정하여 상기 스트로브 신호로서 생성하도록 구성된 제어 블록을 포함한다.The duty cycle detection circuit includes a core block configured to generate a first output signal and a second output signal in response to a duty difference between a first clock signal and a second clock signal in response to a strobe signal, And a control block configured to correct the activation timing of one preliminary strobe signal according to the first clock signal or the second clock signal to generate the strobe signal as the strobe signal.

Description

듀티 싸이클 검출 회로{DUTY CYCLE DETECTION CIRCUIT}[0001] DUTY CYCLE DETECTION CIRCUIT [0002]

본 발명은, 반도체 회로에 관한 것으로서, 특히 듀티 싸이클 검출 회로에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor circuit, and more particularly to a duty cycle detection circuit.

반도체 회로 예를 들어, 동기식 반도체 메모리는 클럭 신호(CLK)를 기반으로 동작이 이루어진다.A semiconductor circuit, for example, a synchronous semiconductor memory, operates based on a clock signal (CLK).

따라서 클럭 신호(CLK)의 타이밍은 물론이고, 클럭 신호(CLK)의 듀티 싸이클(Duty Cycle) 또한 반도체 메모리의 동작 특성을 결정하는 중요한 요소 중의 하나이다.Therefore, not only the timing of the clock signal CLK but also the duty cycle of the clock signal CLK is one of important factors for determining the operating characteristics of the semiconductor memory.

클럭 신호(CLK)의 듀티 싸이클은 50%가 되는 것이 이상적이다. 즉, 클럭 신호(CLK)의 하이 듀티와 로우 듀티가 일치하는 것이 이상적이다.The duty cycle of the clock signal CLK is ideally 50%. That is, it is ideal that the high duty and the low duty of the clock signal CLK coincide with each other.

그러나 클럭 신호(CLK)는 PVT(PVT)와 같은 각종 환경 요인의 변동에 따라 이상적인 듀티 싸이클을 갖는 것이 어렵다.However, it is difficult for the clock signal (CLK) to have an ideal duty cycle due to variations in various environmental factors such as PVT (PVT).

따라서 반도체 회로에는 듀티 싸이클을 검출하기 위한 회로 구성을 포함하고 있다.Therefore, the semiconductor circuit includes a circuit configuration for detecting the duty cycle.

도 1에 도시된 바와 같이, 종래의 기술에 따른 듀티 싸이클 검출 회로(10)는 코어 블록(11) 및 제어 블록(20)을 포함한다.1, the duty cycle detection circuit 10 according to the prior art includes a core block 11 and a control block 20. [

코어 블록(11)은 스트로브 신호(STROBE)에 응답하여 제 1 클럭 신호(RCLK)의 하이 레벨 구간과 제 2 클럭 신호(FCLK)의 듀티 차이에 따라 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)를 생성한다.The core block 11 outputs the first output signal OUTP and the second output signal OUTP in response to the strobe signal STROBE in accordance with the duty difference between the high level interval of the first clock signal RCLK and the second clock signal FCLK, (OUTN).

이때 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)는 외부에서 제공된 클럭 신호(CLK)를 소스로 하여 생성된 신호로서, 제 1 클럭 신호(RCLK)는 클럭 신호(CLK)와 동일한 위상을 가지며, 제 2 클럭 신호(FCLK)는 제 1 클럭 신호(RCLK)와 반대의 위상을 갖는다.The first clock signal RCLK and the second clock signal FCLK are signals generated by using an externally provided clock signal CLK as a source and the first clock signal RCLK has the same phase as the clock signal CLK And the second clock signal FCLK has a phase opposite to that of the first clock signal RCLK.

제 1 클럭 신호(RCLK)의 하이 레벨 구간은 클럭 신호(CLK)의 하이 듀티에 해당하며, 제 2 클럭 신호(FCLK)의 하이 레벨 구간은 클럭 신호(CLK)의 로우 듀티에 해당한다.The high level interval of the first clock signal RCLK corresponds to the high duty of the clock signal CLK and the high level interval of the second clock signal FCLK corresponds to the low duty of the clock signal CLK.

따라서 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 레벨에 따라 클럭 신호(CLK)의 하이 듀티와 로우 듀티 중에서 어느 것이 더 큰지 알 수 있다.Therefore, it can be determined which of the high duty and the low duty of the clock signal CLK is larger according to the level of the first output signal OUTP and the second output signal OUTN.

제어 블록(20)은 출력부(21) 및 스트로브 생성부(22)를 포함한다.The control block 20 includes an output section 21 and a strobe generating section 22. [

출력부(21)는 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)의 차이를 증폭하여 듀티 싸이클 검출 신호(DCDOUT)를 생성하고, 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)가 서로 반대의 논리 레벨을 갖는 것을 인식함을 알리기 위한 유효 신호(VALID)를 생성한다. 즉, 유효 신호(VALID)는 듀티 싸이클 검출 신호(DCDOUT)가 유효한 신호임을 알리기 위한 신호이다.The output unit 21 amplifies the difference between the first output signal OUTP and the second output signal OUTN to generate the duty cycle detection signal DCDOUT and outputs the first output signal OUTP and the second output signal OUT OUTN) have opposite logic levels to each other. That is, the valid signal VALID is a signal for notifying that the duty cycle detection signal DCDOUT is a valid signal.

스트로브 생성부(22)는 유효 신호(VALID)에 응답하여 스트로브 신호(STROBE)를 생성한다.The strobe generating unit 22 generates the strobe signal STROBE in response to the valid signal VALID.

이때 스트로브 신호(STROBE)는 유효 신호(VALID)에 응답하여 생성되는 것으로서, 제 1 클럭 신호(RCLK) 또는 제 2 클럭 신호(FCLK)와 동기 되지 않으므로 도 2의 타이밍들(A ~ E) 중 어디에서도 활성화될 수 있다.Since the strobe signal STROBE is generated in response to the valid signal VALID and is not synchronized with the first clock signal RCLK or the second clock signal FCLK, Lt; / RTI >

스트로브 신호(STROBE)가 타이밍(A)에서 활성화되는 경우, 코어 블록(11)은 도 2와 같이, 제 1 클럭 신호(RCLK)의 첫 번째 클럭 펄스의 하이 레벨 전 구간 동안 방전 동작을 수행하고, 그에 따라 제 2 출력 신호(OUTN)의 노드를 완전히 방전시키게 된다.When the strobe signal STROBE is activated at the timing A, the core block 11 performs a discharging operation for a high-level full period of the first clock pulse of the first clock signal RCLK, Thereby completely discharging the node of the second output signal OUTN.

이때 실제로는 제 2 클럭 신호(FCLK)의 듀티가 제 1 클럭 신호(RCLK)의 듀티에 비해 크지만 그 차이가 크지 않다면 제 1 출력 신호(OUTP)의 레벨은 계속해서 제 2 출력 신호(OUTN)의 레벨 보다 낮아지지 못하게 된다. 결국, 제 2 출력 신호(OUTN)가 제 1 출력 신호(OUTP) 보다 먼저 접지 전압 레벨이 된다.At this time, if the duty of the second clock signal FCLK is larger than the duty of the first clock signal RCLK but the difference is not large, the level of the first output signal OUTP continues to be the second output signal OUTN, Of the level. As a result, the second output signal OUTN becomes the ground voltage level before the first output signal OUTP.

따라서, 듀티 검출 결과는 제 1 클럭 신호(RCLK)의 듀티가 큰 것으로 인식 되는 동작 오류를 초래하며, 듀티 싸이클 검출 회로(10)의 오프셋(offset)(VOUT)이 최대가 된다.Therefore, the duty detection result causes an operation error in which the duty of the first clock signal RCLK is recognized to be large, and the offset (VOUT) of the duty cycle detection circuit 10 becomes the maximum.

한편, 스트로브 신호(STROBE)가 타이밍(E)에서 활성화되는 경우에도 타이밍(A)과 같이, 듀티 싸이클 검출 회로(10)의 오프셋(offset)(VOUT)이 최대가 된다.On the other hand, even when the strobe signal STROBE is activated at the timing E, the offset (VOUT) of the duty cycle detection circuit 10 becomes maximum as in the timing (A).

상술한 바와 같이, 종래의 기술에 따른 듀티 싸이클 검출 회로(10)는 스트로브 신호(STROBE)의 활성화 타이밍에 따라 오프셋이 증가하는 문제가 있다. 또한 듀티 싸이클 검출 회로(10)의 미스매치(mismatch) 또한 그 요인이 될 수 있다.As described above, the duty cycle detection circuit 10 according to the related art has a problem that the offset increases in accordance with the activation timing of the strobe signal STROBE. The mismatch of the duty cycle detection circuit 10 may also be a factor.

본 발명의 실시예는 오프셋을 줄일 수 있도록 한 듀티 싸이클 검출 회로를 제공하고자 한다.Embodiments of the present invention provide a duty cycle detection circuit that can reduce the offset.

본 발명의 실시예는 스트로브 신호에 응답하여 제 1 클럭 신호와 제 2 클럭 신호의 듀티 차이에 따라 제 1 출력 신호 및 제 2 출력 신호를 생성하도록 구성된 코어 블록, 및 코어 블록의 출력 신호에 응답하여 생성한 예비 스트로브 신호의 활성화 타이밍을 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 보정하여 상기 스트로브 신호로서 생성하도록 구성된 제어 블록을 포함함을 특징으로 한다.An embodiment of the present invention provides a core block configured to generate a first output signal and a second output signal in response to a duty difference between a first clock signal and a second clock signal in response to a strobe signal, And a control block configured to correct the activation timing of the generated preliminary strobe signal according to the first clock signal or the second clock signal to generate the strobe signal as the strobe signal.

본 발명의 실시예는 클럭 신호를 이용하여 스트로브 신호를 생성하므로 안정적인 듀티 싸이클 검출 동작이 가능하도록 하여 오프셋을 감소시킬 수 있다.The embodiment of the present invention generates a strobe signal using a clock signal, thereby enabling a stable duty cycle detection operation to reduce the offset.

도 1은 종래의 기술에 따른 듀티 싸이클 검출 회로(10)의 블록도,
도 2는 스트로브 신호에 따른 듀티 검출 동작의 변화를 나타내는 타이밍도,
도 3은 본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)의 블록도,
도 4는 도 3의 코어 블록(300)의 회로도이다.1 is a block diagram of a duty cycle detection circuit 10 according to a conventional technique,
2 is a timing chart showing a change in the duty detecting operation according to the strobe signal,
3 is a block diagram of a duty cycle detection circuit 100 according to an embodiment of the present invention.
4 is a circuit diagram of the core block 300 of FIG.

이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)는 코어 블록(300) 및 제어 블록(200)을 포함한다.3, the duty cycle detection circuit 100 according to the embodiment of the present invention includes a core block 300 and a control block 200. [

코어 블록(300)은 스트로브 신호(STROBE)에 응답하여 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)의 듀티 싸이클을 검출하도록 구성된다.The core block 300 is configured to detect a duty cycle of the first clock signal RCLK and the second clock signal FCLK in response to the strobe signal STROBE.

코어 블록(300)은 스트로브 신호(STROBE)에 응답하여 제 1 클럭 신호(RCLK)의 하이 레벨 구간과 제 2 클럭 신호(FCLK)의 듀티 차이에 따라 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)를 생성하도록 구성된다.The core block 300 outputs the first output signal OUTP and the second output signal OUTP in response to the strobe signal STROBE in accordance with the duty difference between the high level interval of the first clock signal RCLK and the second clock signal FCLK, (OUTN).

제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK) 중에서 하이 레벨 구간이 긴 신호에 의해 제 1 출력 신호(OUTP) 또는 제 2 출력 신호(OUTN) 중에서 어느 하나는 로우 레벨로 출력되고, 다른 하나는 하이 레벨로 출력된다.Either the first output signal OUTP or the second output signal OUTN is output at a low level by a signal having a long high level interval among the first clock signal RCLK and the second clock signal FCLK, One is output at a high level.

이때 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)는 외부에서 제공된 클럭 신호(CLK)를 소스로 하여 생성된 신호로서, 제 1 클럭 신호(RCLK)는 클럭 신호(CLK)와 동일한 위상을 가지며, 제 2 클럭 신호(FCLK)는 제 1 클럭 신호(RCLK)와 반대의 위상을 갖는다.The first clock signal RCLK and the second clock signal FCLK are signals generated by using an externally provided clock signal CLK as a source and the first clock signal RCLK has the same phase as the clock signal CLK And the second clock signal FCLK has a phase opposite to that of the first clock signal RCLK.

제 1 클럭 신호(RCLK)의 하이 레벨 구간은 클럭 신호(CLK)의 하이 듀티에 해당하며, 제 2 클럭 신호(FCLK)의 하이 레벨 구간은 클럭 신호(CLK)의 로우 듀티에 해당한다.The high level interval of the first clock signal RCLK corresponds to the high duty of the clock signal CLK and the high level interval of the second clock signal FCLK corresponds to the low duty of the clock signal CLK.

따라서 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 레벨에 따라 클럭 신호(CLK)의 하이 듀티와 로우 듀티 중에서 어느 것이 더 큰지 알 수 있다.Therefore, it can be determined which of the high duty and the low duty of the clock signal CLK is larger according to the level of the first output signal OUTP and the second output signal OUTN.

제어 블록(200)은 코어 블록(300)의 출력 신호 즉, 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)에 응답하여 생성한 예비 스트로브 신호(STROBE_PRE)의 활성화 타이밍을 제 1 클럭 신호(RCLK) 또는 제 2 클럭 신호(FCLK)에 따라 보정하여 스트로브 신호(STROBE)를 생성하도록 구성된다.The control block 200 sets the activation timings of the output signals of the core block 300, that is, the pre-strobe signal STROBE_PRE generated in response to the first output signal OUTP and the second output signal OUTN, And generates the strobe signal STROBE by correcting it according to the first clock signal RCLK or the second clock signal FCLK.

이때 본 발명의 실시예에 따른 제어 블록(200)을 구성함에 있어, 예비 스트로브 신호(STROBE_PRE)의 활성화 타이밍을 보정하기 위해 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK) 중에서 어느 것을 이용하여도 본 발명의 목적 및 효과의 달성이 가능하다.In this case, in configuring the control block 200 according to the embodiment of the present invention, either the first clock signal RCLK or the second clock signal FCLK is used to correct the activation timing of the preliminary strobe signal STROBE_PRE It is possible to achieve the objects and effects of the present invention.

그러나 도 3은 제어 블록(200)이 예비 스트로브 신호(STROBE_PRE)의 활성화 타이밍을 제 1 클럭 신호(RCLK)에 따라 보정하여 스트로브 신호(STROBE)를 생성하도록 구성한 예를 든 것이다.3 is an example in which the control block 200 is configured to generate the strobe signal STROBE by correcting the activation timing of the preliminary strobe signal STROBE_PRE according to the first clock signal RCLK.

제어 블록(200)은 출력부(21), 스트로브 생성부(22) 및 타이밍 보정부(210)를 포함한다.The control block 200 includes an output section 21, a strobe generating section 22 and a timing correcting section 210. [

출력부(21)는 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)의 전압 레벨 차이를 증폭하여 듀티 싸이클 검출 신호(DCDOUT)를 생성하고, 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)가 서로 반대의 논리 레벨을 갖는 것을 인식함을 알리기 위한 유효 신호(VALID)를 생성한다. 즉, 유효 신호(VALID)는 듀티 싸이클 검출 신호(DCDOUT)가 유효한 신호임을 알리기 위한 신호이다.The output unit 21 amplifies the voltage level difference between the first output signal OUTP and the second output signal OUTN to generate the duty cycle detection signal DCDOUT and outputs the first output signal OUTP and the second output OUTP, And generates a valid signal VALID for notifying that the signal OUTN has a logic level opposite to that of the signal OUTN. That is, the valid signal VALID is a signal for notifying that the duty cycle detection signal DCDOUT is a valid signal.

스트로브 생성부(22)는 유효 신호(VALID)에 응답하여 예비 스트로브 신호(STROBE_PRE)를 생성한다.The strobe generating unit 22 generates the preliminary strobe signal STROBE_PRE in response to the valid signal VALID.

이때 예비 스트로브 신호(STROBE_PRE)는 도 1의 스트로브 신호(STROBE)와 동일한 타이밍을 갖는다.At this time, the preliminary strobe signal STROBE_PRE has the same timing as the strobe signal STROBE in Fig.

타이밍 보정부(210)는 예비 스트로브 신호(STROBE_PRE)를 제 1 클럭 신호(RCLK)에 따라 래치하여 스트로브 신호(STROBE)를 생성하도록 구성된다.The timing correction unit 210 is configured to latch the preliminary strobe signal STROBE_PRE according to the first clock signal RCLK to generate the strobe signal STROBE.

타이밍 보정부(210)는 클럭 단자에 제 1 클럭 신호(RCLK)를 입력 받고, 입력 단자에 예비 스트로브 신호(STROBE_PRE)를 입력 받아, 출력 단자를 통해 스트로브 신호(STROBE)를 출력하도록 구성된 플립 플롭(D-Flip Flop)을 포함한다.The timing correction unit 210 includes a flip-flop (not shown) configured to receive a first clock signal RCLK at a clock terminal, receive a preliminary strobe signal STROBE_PRE at an input terminal, and output a strobe signal STROBE through an output terminal D-Flip Flop).

이때 타이밍 보정부(210)에는 기 설정된 지연시간 즉, 내부 신호처리를 위한 지연시간이 존재한다.At this time, the timing correction unit 210 has a predetermined delay time, i.e., a delay time for internal signal processing.

따라서 스트로브 신호(STROBE)는 예비 스트로브 신호(STROBE_PRE)가 제 1 클럭 신호(RCLK)에 의해 래치된 타이밍부터 소정 시간 지연된 후 출력된다.Therefore, the strobe signal STROBE is output after a predetermined time delay from the timing at which the preliminary strobe signal STROBE_PRE is latched by the first clock signal RCLK.

타이밍 보정부(210)의 내부 신호처리를 위한 지연시간은 실질적으로 제 1 클럭 신호(RCLK)의 하이 레벨 구간의 폭의 절반을 넘지 않도록 정해진다.The delay time for the internal signal processing of the timing correction unit 210 is set so that it does not substantially exceed half the width of the high level section of the first clock signal RCLK.

도 4에 도시된 바와 같이, 코어 블록(300)은 복수의 트랜지스터와 커패시터의 조합으로 구성된다.4, the core block 300 is formed of a combination of a plurality of transistors and a capacitor.

이때 포지티브 피드백을 구성하는 커패시터(C1, C2)는 각각 복수개의 커패시터로 구성되며, 코드 신호(CCODE<3:0>)에 따라 방전 시간을 조정할 수 있도록 구성된다.At this time, the capacitors C1 and C2 constituting the positive feedback are constituted by a plurality of capacitors, respectively, and the discharge time can be adjusted according to the code signal CCODE <3: 0>.

또한 트랜지스터(M6, M7)는 각각 복수개의 트랜지스터로 구성되며, 코드 신호(PCODE<2:0>, NCODE<2:0>)에 따라 서로 대칭되는 제 1 클럭 신호(RCLK) 관련 회로 구성 및 제 2 클럭 신호(FCLK) 관련 회로 구성의 미스매치를 보정하도록 구성된다.Each of the transistors M6 and M7 is constituted by a plurality of transistors and has a circuit configuration related to the first clock signal RCLK symmetrical to each other according to the code signals PCODE <2: 0>, NCODE <2: 0> 2 clock signal (FCLK) related circuit configuration.

코어 블록(300)은 스트로브 신호(STROBE)가 로우 레벨인 경우에는 트랜지스터(M1, M2)가 턴 온 상태이므로 제 1 노드(N1) 및 제 2 노드(N2)가 전원 전압 레벨로 프리차지(Precharge) 된다.When the strobe signal STROBE is at a low level, the transistors M1 and M2 are turned on, so that the first node N1 and the second node N2 are precharged ) do.

이후에, 스트로브 신호(STROBE)가 로우 레벨에서 하이 레벨로 천이됨에 따라 트랜지스터(M3)가 턴 온 됨으로써 전류 패스가 열려, 제 1 클럭 신호(RCLK)의 하이 레벨 구간과 제 2 클럭 신호(FCLK)의 하이 레벨 구간 동안 제 1 노드(N1) 및 제 2 노드(N2)를 방전시킴으로써 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 레벨이 낮아지게 된다.Thereafter, as the strobe signal STROBE transits from the low level to the high level, the transistor M3 is turned on to open the current path, and the high level section of the first clock signal RCLK and the second clock signal FCLK, The level of the first output signal OUTP and the level of the second output signal OUTN are lowered by discharging the first node N1 and the second node N2 during a high level period of the first output signal OUTP and the second output signal OUTN.

이때 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)의 듀티 차이 즉, 제 1 클럭 신호(RCLK)의 하이 레벨 구간과 제 2 클럭 신호(FCLK)의 하이 레벨 구간의 차이가 있다.At this time, there is a duty difference between the first clock signal RCLK and the second clock signal FCLK, that is, a difference between a high level interval of the first clock signal RCLK and a high level interval of the second clock signal FCLK.

따라서 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN) 중에서 어느 하나의 레벨이 부하(Load) 트랜지스터(M4, M5)의 문턱 전압에 도달하게 되고, 포지티브 피드백(Positive Feedback)에 의해 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN) 중에서 어느 하나는 접지 전압 레벨이 되며, 다른 하나는 전원 전압 레벨이 된다.Accordingly, the level of one of the first output signal OUTP and the second output signal OUTN reaches the threshold voltages of the load transistors M4 and M5 and the positive Either the output signal OUTP or the second output signal OUTN becomes the ground voltage level and the other becomes the power supply voltage level.

이와 같이 구성된 본 발명의 실시예에 따른 듀티 싸이클 검출 회로(100)의 동작을 설명하면 다음과 같다.The operation of the duty cycle detection circuit 100 according to the embodiment of the present invention will now be described.

시스템 초기화에 따라 출력부(21)에서 출력된 유효 신호(VALID)에 응답하여 스트로브 생성부(22)가 예비 스트로브 신호(STROBE_PRE)를 생성한다.The strobe generating unit 22 generates the preliminary strobe signal STROBE_PRE in response to the valid signal VALID output from the output unit 21 in accordance with the system initialization.

타이밍 보정부(210)는 예비 스트로브 신호(STROBE_PRE)를 제 1 클럭 신호(RCLK)의 라이징 에지(Rising Edge)에 래치하여 스트로브 신호(STROBE)로서 출력한다.The timing correction unit 210 latches the preliminary strobe signal STROBE_PRE to the rising edge of the first clock signal RCLK and outputs the strobe signal STROBE.

본 발명의 실시예는 타이밍 보정부(210)를 이용하여, 스트로브 신호(STROBE)가 제 1 클럭 신호(RCLK)와 동기 된 후, 지연되어 출력되도록 함으로써 코어 블록(300)의 안정적인 동작을 위한 타이밍 마진을 확보한 것이다.The embodiment of the present invention uses the timing correction unit 210 to delay and output the strobe signal STROBE after being synchronized with the first clock signal RCLK so that the timing for stable operation of the core block 300 We have secured a margin.

즉, 도 2를 참조하면, 코어 블록(300)이 안정적으로 동작하기 위해서는, 스트로브 신호(STROBE)의 활성화가 타이밍들(B ~ D) 중 어느 하나에 이루어져야 한다.2, in order for the core block 300 to operate stably, activation of the strobe signal STROBE must be performed at any one of the timings B to D.

다시 말해, 스트로브 신호(STROBE)가 타이밍(A, E)에 활성화되는 것을 방지해야 한다.In other words, the strobe signal STROBE must be prevented from being activated at the timings A and E.

이때 상술한 바와 같이, 스트로브 신호(STROBE)는 예비 스트로브 신호(STROBE_PRE)를 제 1 클럭 신호(RCLK)로 래치 한 후, 제 1 클럭 신호(RCLK)의 하이 레벨 구간의 폭의 절반을 넘지 않도록 정해진 지연시간만큼 지연된 신호이므로 타이밍들(B ~ D) 중 어느 하나에 활성화된다.As described above, the strobe signal STROBE latches the preliminary strobe signal STROBE_PRE with the first clock signal RCLK, and then, after the predetermined strobe signal STROBE_PRE latches the preliminary strobe signal STROBE_PRE, And is activated at any one of the timings B to D since it is a signal delayed by the delay time.

따라서 코어 블록(300)은 스트로브 신호(STROBE)에 따라 정상적인 제 1 출력 신호(OUTP) 및 제 2 출력 신호(OUTN)를 생성한다.Therefore, the core block 300 generates a normal first output signal OUTP and a second output signal OUTN according to the strobe signal STROBE.

즉, 코어 블록(300)은 스트로브 신호(STROBE)가 타이밍들(B ~ D) 중 어느 하나에 활성화되므로 제 1 클럭 신호(RCLK)의 첫 번째 클럭 펄스에 의해 제 2 출력 신호(OUTN)의 노드(N2)가 완전히 방전되는 것을 방지한다.That is, since the strobe signal STROBE is activated at any one of the timings B to D, the core block 300 is driven by the first clock pulse of the first clock signal RCLK, (N2) from being completely discharged.

따라서 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 듀티 차이가 크지 않더라도 제 1 출력 신호(OUTP)의 레벨과 제 2 출력 신호(OUTN)의 레벨이 서로 번갈아 가며 낮아지게 되고, 결국, 제 1 클럭 신호(RCLK)와 제 2 클럭 신호(FCLK)의 듀티 차이에 맞도록 제 1 출력 신호(OUTP)와 제 2 출력 신호(OUTN)의 레벨이 정해진다.Therefore, even if the duty difference between the first output signal OUTP and the second output signal OUTN is not large, the level of the first output signal OUTP and the level of the second output signal OUTN are alternately lowered, The levels of the first output signal OUTP and the second output signal OUTN are determined to match the duty difference between the first clock signal RCLK and the second clock signal FCLK.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Thus, those skilled in the art will appreciate that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

Claims (5)

스트로브 신호에 응답하여 제 1 클럭 신호와 제 2 클럭 신호의 듀티 차이에 따라 제 1 출력 신호 및 제 2 출력 신호를 생성하도록 구성된 코어 블록;
상기 제 1 출력 신호 및 상기 제 2 출력 신호에 응답하여 생성한 예비 스트로브 신호의 활성화 타이밍을 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 보정하여 상기 스트로브 신호로서 생성하도록 구성된 제어 블록을 포함하는 듀티 싸이클 검출 회로.A core block configured to generate a first output signal and a second output signal in response to a duty difference between a first clock signal and a second clock signal in response to a strobe signal;
And a control block configured to correct the activation timing of the preliminary strobe signal generated in response to the first output signal and the second output signal in accordance with the first clock signal or the second clock signal to generate the strobe signal as the strobe signal Duty cycle detection circuit. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 제 1 클럭 신호는 외부 클럭 신호와 동기된 클럭 신호이며,
상기 제 2 클럭 신호는 상기 제 1 클럭 신호와 반대의 위상을 갖는 클럭 신호인 듀티 싸이클 검출 회로.The method according to claim 1,
Wherein the first clock signal is a clock signal synchronized with an external clock signal,
Wherein the second clock signal is a clock signal having a phase opposite to that of the first clock signal. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 has been abandoned due to the setting registration fee. 제 1 항에 있어서,
상기 제어 블록은
상기 제 1 출력 신호 및 상기 제 2 출력 신호에 따라 듀티 싸이클 검출 신호 및 상기 듀티 싸이클 검출 신호가 유효한 신호임을 정의하는 유효 신호를 생성하도록 구성된 출력부,
상기 유효 신호에 응답하여 상기 예비 스트로브 신호를 생성하도록 구성된 스트로브 생성부, 및
상기 예비 스트로브 신호를 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 래치하여 상기 스트로브 신호를 생성하도록 구성된 타이밍 보정부를 포함하는 듀티 싸이클 검출 회로.The method according to claim 1,
The control block
An output configured to generate an effective signal defining a duty cycle detection signal and a duty cycle detection signal as valid signals in accordance with the first output signal and the second output signal,
A strobe generator configured to generate the preliminary strobe signal in response to the valid signal,
And a timing corrector configured to latch the preliminary strobe signal according to the first clock signal or the second clock signal to generate the strobe signal. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 has been abandoned due to the setting registration fee. 제 3 항에 있어서,
상기 타이밍 보정부는
상기 예비 스트로브 신호를 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호에 따라 래치한 후, 기 설정된 지연시간 만큼 지연시켜 상기 스트로브 신호로서 출력하도록 구성된 듀티 싸이클 검출 회로.The method of claim 3,
The timing corrector
Latches the preliminary strobe signal according to the first clock signal or the second clock signal, and outputs the strobe signal as a delayed signal by delaying the preliminary strobe signal by a predetermined delay time. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 has been abandoned due to the setting registration fee. 제 3 항에 있어서,
상기 타이밍 보정부는
클럭 단자에 상기 제 1 클럭 신호 또는 상기 제 2 클럭 신호를 입력 받고, 입력 단자에 상기 예비 스트로브 신호를 입력 받아, 출력 단자를 통해 상기 스트로브 신호를 출력하도록 구성된 플립 플롭을 포함하는 듀티 싸이클 검출 회로.The method of claim 3,
The timing corrector
And a flip-flop configured to receive the first clock signal or the second clock signal at a clock terminal, receive the preliminary strobe signal at an input terminal, and output the strobe signal through an output terminal.
KR1020100095659A 2010-09-30 2010-09-30 Duty cycle detection circuit KR101737069B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100095659A KR101737069B1 (en) 2010-09-30 2010-09-30 Duty cycle detection circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100095659A KR101737069B1 (en) 2010-09-30 2010-09-30 Duty cycle detection circuit

Publications (2)

Publication Number Publication Date
KR20120033907A KR20120033907A (en) 2012-04-09
KR101737069B1 true KR101737069B1 (en) 2017-05-22

Family

ID=46136569

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100095659A KR101737069B1 (en) 2010-09-30 2010-09-30 Duty cycle detection circuit

Country Status (1)

Country Link
KR (1) KR101737069B1 (en)

Also Published As

Publication number Publication date
KR20120033907A (en) 2012-04-09

Similar Documents

Publication Publication Date Title
US7199634B2 (en) Duty cycle correction circuits suitable for use in delay-locked loops and methods of correcting duty cycles of periodic signals
US8358160B2 (en) Clock signal generation circuit
KR100701423B1 (en) Duty correction device
CN101079627B (en) Correction circuit of work period
US8710886B2 (en) Semiconductor memory device and method for driving the same
US7800423B2 (en) Duty correction circuit
US8643358B2 (en) Oscillator
JP4434858B2 (en) Duty correction voltage generation circuit and duty correction voltage generation method
US20090146700A1 (en) Duty ratio correction circuit
JP2010206348A (en) Duty ratio correction circuit, and duty ratio correction method
Wang et al. An all-digital 50% duty-cycle corrector
KR20200121522A (en) Phase detection circuit, clock generating circuit and semiconductor apparatus using the same
US7863955B2 (en) Semiconductor device and operation method thereof
JP2009278528A (en) Dll circuit, and semiconductor device
US9337817B2 (en) Hold-time optimization circuit and receiver with the same
KR100843002B1 (en) duty cycle correction circuit and delay locked loop with the same
KR20160076197A (en) Duty cycle detecting circuit and semiconductor apparatus including the same
CN107046416B (en) Duty ratio correction circuit
US8508272B2 (en) Data output circuit and data output method thereof
US8446197B2 (en) Delay locked loop and method for driving the same
US7616034B2 (en) Circuit for controlling data output
TWI437820B (en) Voltage hold circuit
KR101737069B1 (en) Duty cycle detection circuit
US7557632B2 (en) Internal clock generator and method of generating internal clock
US8164963B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right