KR101730018B1 - Multi-level Inverter Apparatus - Google Patents

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Abstract

본 발명은 멀티레벨 인버터 장치에 관한 것으로, 본 발명의 일 실시예에 따른 멀티레벨 인버터 장치는 제1 커패시터의 제1단에 제1단이 연결되는 제1 스위치, 상기 제1 스위치의 제2단에 제1단이 연결되고 제2단이 상기 제1 커패시터의 제2단 및 제2 커패시터의 제1단에 연결되는 제2 스위치, 상기 제2 커패시터의 제2단 및 제3 커패시터의 제1단에 제1단이 연결되는 제3 스위치, 상기 제3 스위치의 제2단에 제1단이 연결되고, 상기 제3 커패시터의 제2단에 제2단이 연결되는 제4 스위치, 상기 제1 스위치의 제2단 및 상기 제2 스위치의 제1단에 제1단이 연결되고 제2단이 제4 커패시터의 제1단과 연결되는 제5 스위치, 상기 제4 커패시터의 제2단에 제1단이 연결되고, 상기 제3 스위치의 제2단 및 상기 제4 스위치의 제1단에 제2단이 연결되는 제6 스위치, 상기 제5 스위치의 제2단에 제1단이 연결되고, 제2단이 출력단에 연결되는 제7 스위치, 그리고 상기 출력단에 제1단이 연결되고, 상기 제6 스위치의 제1단에 제2단이 연결되는 제8 스위치를 포함한다.
이와 같이 본 발명에 의하면, 멀티레벨 인버터 장치를 이용함으로써, 적은 수의 소자를 이용하여 다양한 전압 레벨을 갖는 출력 전원을 제공하여 비용과 부피를 절감할 수 있으며 전력 손실을 절감할 수 있다. According to an aspect of the present invention, there is provided a multi-level inverter device including a first switch connected to a first end of a first capacitor, a first switch connected to a first end of the first capacitor, A second switch having a first end coupled to the first end of the second capacitor and a second end coupled to the second end of the first capacitor and the first end of the second capacitor, A fourth switch to which a first end is connected to a second end of the third switch and a second end to which a second end of the third capacitor is connected, And a second end connected to the first end of the first switch and a second end connected to the first end of the fourth capacitor, A sixth switch connected to a second end of the third switch and a first end of the fourth switch, A seventh switch having a first end connected to a second end thereof and a second end connected to an output end thereof and a second end connected to the first end of the sixth switch, 8 switches.
As described above, according to the present invention, by using a multi-level inverter device, an output power having various voltage levels can be provided by using a small number of elements, thereby reducing cost and volume, and reducing power loss.

Description

멀티레벨 인버터 장치{Multi-level Inverter Apparatus}[0001] The present invention relates to a multi-level inverter device,

본 발명은 멀티레벨 인버터 장치에 관한 것으로서, 더욱 상세하게는 여러 개의 전압 레벨을 갖는 전원을 출력할 수 있는 멀티레벨 인버터 장치에 관한 것이다.The present invention relates to a multi-level inverter device, and more particularly, to a multi-level inverter device capable of outputting a power having a plurality of voltage levels.

멀티레벨 인버터(Multi-level Inverter)는 출력 전압에 다수의 레벨을 형성하여 출력 전압을 정현파에 근접하게 구현할 수 있다. 멀티레벨 인버터는 회로의 구조적 특징에 따라 일반적으로 다이오드 클램프형 멀티레벨(DCM, diode-clamped multilevel) 인버터, 플라잉 커패시터형(FC, flying capacitor) 멀티레벨 인버터, 직렬형 H 브리지(CHB, cascaded H-bridge) 멀티레벨 인버터로 구분된다. A multi-level inverter can form multiple levels of the output voltage so that the output voltage is close to the sine wave. Multi-level inverters typically have a diode-clamped multilevel (DCM) inverter, a flying capacitor (FC) multilevel inverter, a series H bridge (CHB), a cascaded H- bridge multi-level inverter.

도 1은 종래의 일반적인 멀티레벨 인버터의 구조를 나타낸 도면이다.FIG. 1 is a diagram showing a structure of a conventional general multi-level inverter.

먼저, Diode-clamped 멀티레벨 인버터의 구조는 도 1의 (a)에 도시되어 있다. Diode-clamped 멀티레벨 인버터는 고조파 성분이 매우 낮고, 모든 소자들이 기본 주파수로 스위칭되기 때문에 인버터의 효율이 높으며 제어가 간단하다. 그러나 레벨 수가 높아질수록 많은 수의 다이오드를 필요로 한다는 단점이 있다. 또한 개별 커패시터의 전압 균형을 제어하기 어려워 높은 전압 출력 레벨에는 적용하기 힘들다. First, the structure of a diode-clamped multilevel inverter is shown in FIG. 1 (a). Diode-clamped multilevel inverters have very low harmonic content and all devices are switched to the fundamental frequency, so the efficiency of the inverter is high and control is simple. However, the higher the number of levels, the larger the number of diodes required. It is also difficult to control the voltage balance of the individual capacitors, which is difficult to apply to high voltage output levels.

그리고 도 1의 (b)는 Flying capacitor 멀티레벨 인버터의 구조를 나타낸 것이다. Flying capacitor 멀티레벨 인버터는 다이오드를 사용하는 Diode-clamped 멀티레벨 인버터와 달리 커패시터를 이용하므로 안정적인 전원 공급이 가능하다. 1 (b) shows the structure of a flying capacitor multilevel inverter. Flying capacitor A multilevel inverter uses a capacitor to provide stable power supply, unlike a diode-clamped multilevel inverter that uses a diode.

그러나 Flying capacitor 멀티레벨 인버터는 레벨 수가 증가할수록 커패시터 전압의 제어가 복잡해지고, 다수의 커패시터를 필요로 하며, 구조상 모듈화가 어려워 확장이 힘들다. 또한 커패시터의 전압 유지를 위한 스위칭 제어가 복잡해지며, 이로 인한 스위칭 주파수 증가로 스위칭 손실도 증가한다. However, the Flying capacitor multilevel inverter has a complicated control of the capacitor voltage as the number of levels increases, requires a large number of capacitors, and is difficult to expand due to difficulty in modularization. Also, the switching control for maintaining the voltage of the capacitor is complicated, and the switching loss increases due to the increase of the switching frequency.

다음으로 도 1의 (c)에 나타낸 Cascaded H-bridge 멀티레벨 인버터는 다수의 H-bridge 모듈을 직렬로 연결한 구조로, 클램핑 다이오드나 플라잉 커패시터가 불필요하다. 따라서 모듈화를 통한 확장 및 제어가 용이하고, 구조상 전압 불균형이 발생하지 않는다. Next, the Cascaded H-bridge multi-level inverter shown in FIG. 1 (c) has a structure in which a plurality of H-bridge modules are connected in series, and a clamping diode or a flying capacitor is unnecessary. Therefore, expansion and control through modularization are easy, and voltage imbalance does not occur in the structure.

그러나 Cascaded H-bridge 멀티레벨 인버터는 독립적인 전원 소스를 필요로 하며, 전압 레벨이 증가할수록 독립된 DC 전압원도 증가되어야 하고, 제어가 복잡하다. 일반적으로 다수의 독립된 DC 전압을 확보하는 것에 어려움이 따르므로 Cascaded H-bridge 멀티레벨 인버터는 사용에 제약이 있다. However, a Cascaded H-bridge multilevel inverter requires an independent power source, and as the voltage level increases, independent DC voltage sources also need to be increased and control is complex. Cascaded H-bridge multilevel inverters are limited in use because of the difficulty in securing multiple independent DC voltages in general.

본 발명의 배경이 되는 기술은 한국등록특허 제10-1230862호(2013.02.07 공개)에 개시되어 있다.The technology to be a background of the present invention is disclosed in Korean Patent No. 10-1230862 (published on Mar. 23, 2013).

본 발명은 멀티레벨 인버터 장치에 관한 것으로서, 더욱 상세하게는 여러 개의 전압 레벨을 갖는 전원을 출력할 수 있는 멀티레벨 인버터 장치를 제공하는데 목적이 있다.The present invention relates to a multi-level inverter device, and more particularly, to a multi-level inverter device capable of outputting power having a plurality of voltage levels.

이러한 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 멀티레벨 인버터 장치는 제1 커패시터의 제1단에 제1단이 연결되는 제1 스위치, 상기 제1 스위치의 제2단에 제1단이 연결되고 제2단이 상기 제1 커패시터의 제2단 및 제2 커패시터의 제1단에 연결되는 제2 스위치, 상기 제2 커패시터의 제2단 및 제3 커패시터의 제1단에 제1단이 연결되는 제3 스위치, 상기 제3 스위치의 제2단에 제1단이 연결되고, 상기 제3 커패시터의 제2단에 제2단이 연결되는 제4 스위치, 상기 제1 스위치의 제2단 및 상기 제2 스위치의 제1단에 제1단이 연결되고 제2단이 제4 커패시터의 제1단과 연결되는 제5 스위치, 상기 제4 커패시터의 제2단에 제1단이 연결되고, 상기 제3 스위치의 제2단 및 상기 제4 스위치의 제1단에 제2단이 연결되는 제6 스위치, 상기 제5 스위치의 제2단에 제1단이 연결되고, 제2단이 출력단에 연결되는 제7 스위치, 그리고 상기 출력단에 제1단이 연결되고, 상기 제6 스위치의 제1단에 제2단이 연결되는 제8 스위치를 포함한다. According to an aspect of the present invention, there is provided a multi-level inverter including a first switch having a first end connected to a first end of a first capacitor, a first end connected to a second end of the first switch, A second end connected to the second end of the first capacitor and the first end of the second capacitor, a second end connected to the first end of the second capacitor and the third end of the third capacitor, A fourth switch having a first end connected to a second end of the third switch and a second end connected to a second end of the third capacitor, a second end of the first switch, A fifth switch having a first end connected to the first end of the second switch and a second end connected to the first end of the fourth capacitor, a first end connected to the second end of the fourth capacitor, A sixth switch having a second end connected to a second end of the switch and a first end of the fourth switch, Connected and, the second end is a first end connected to the switch 7, and the output thereof connected to the output terminal, and a second switch 8 which is a second terminal connected to a first terminal of said sixth switch.

또한, 상기 제1 스위치 및 상기 제2 스위치는 턴온 및 턴오프가 서로 반대로 동작하고, 상기 제3 스위치 및 상기 제4 스위치는 턴온 및 턴오프가 서로 반대로 동작하며, 상기 제5 스위치 및 상기 제6 스위치는 턴온 및 턴오프가 서로 반대로 동작하고, 상기 제7 스위치 및 상기 제8 스위치는 턴온 및 턴오프가 서로 반대로 동작할 수 있다. Also, the first switch and the second switch are turned on and off in opposite directions, the third switch and the fourth switch are turned on and off in opposite directions, and the fifth switch and the sixth switch The switches are turned on and off in opposite directions, and the seventh switch and the eighth switch can be turned on and off in opposite directions.

또한, 상기 제1 커패시터는 제1 전압(Vdc/5)을 충전하며, 상기 제2 커패시터는 상기 제1 전압보다 3배의 크기를 가지는 제2 전압(3Vdc/5)을 충전하고, 상기 제3 커패시터는 상기 제1 전압과 동일한 크기를 가지는 제3 전압(Vdc/5)을 충전하며, 상기 제4 커패시터는 상기 제1 전압보다 2배의 크기를 가지는 제4 전압(2Vdc/5)을 충전하고 있을 수 있다. Also, the first capacitor charges the first voltage (V dc / 5), the second capacitor charges the second voltage (3V dc / 5) that is three times larger than the first voltage, The third capacitor charges a third voltage (V dc / 5) having the same magnitude as the first voltage, and the fourth capacitor charges the fourth voltage (2V dc / 5 ). ≪ / RTI >

또한, 상기 제1, 제3, 제5 및 제7 스위치가 턴온되어 상기 제1 커패시터의 제1단에 인가된 제5 전압(Vdc)이 상기 출력단에 출력될 수 있다. In addition, the first, third, fifth, and seventh switches are turned on, and a fifth voltage (V dc ) applied to the first end of the first capacitor may be output to the output terminal.

또한, 상기 제2, 제4, 제5 및 제7 스위치가 턴온되어 상기 제1 커패시터의 제2단에 인가된 제6 전압(4Vdc/5)이 상기 출력단에 출력될 수 있다. In addition, the second, fourth, fifth, and seventh switches are turned on and a sixth voltage (4V dc / 5) applied to the second end of the first capacitor may be output to the output end.

또한, 상기 제1, 제3, 제5 및 제8 스위치가 턴온되어 상기 제5 전압(Vdc)과 상기 제4 전압(2Vdc/5)의 차이에 해당하는 전압(3Vdc/5)이 상기 출력단에 출력될 수 있다. The first, third, fifth, and eighth switches are turned on to generate a voltage (3V dc / 5) corresponding to the difference between the fifth voltage (V dc ) and the fourth voltage (2V dc / 5) And output to the output terminal.

또한, 상기 제1, 제3, 제5 및 제8 스위치가 턴온되면, 상기 제1 커패시터의 제1단, 상기 제1 스위치, 상기 제5 스위치, 상기 제4 커패시터, 상기 제8 스위치 및 상기 출력단으로 전류 경로가 형성될 수 있다. When the first, third, fifth, and eighth switches are turned on, the first end of the first capacitor, the first switch, the fifth switch, the fourth capacitor, the eighth switch, A current path can be formed.

또한, 상기 제1, 제3, 제6 및 제7 스위치가 턴온되어 상기 제2 커패시터의 제2 단에 인가된 제7 전압(Vdc/5)과 상기 제3 전압(Vdc/5)의 합에 해당하는 전압(2Vdc/5)이 상기 출력단에 출력될 수 있다. (V dc / 5) applied to the second terminal of the second capacitor and the third voltage (V dc / 5) applied to the second terminal of the second capacitor are turned on and the first, third, (2V dc / 5) corresponding to the sum can be output to the output terminal.

또한, 상기 제1, 제3, 제6 및 제7 스위치가 턴온되면, 상기 제3 커패시터의 제1단, 상기 제3 스위치, 상기 제6 스위치, 상기 제4 커패시터, 상기 제7 스위치 및 상기 출력단으로 전류 경로가 형성될 수 있다. When the first, third, sixth, and seventh switches are turned on, the first switch of the third capacitor, the third switch, the sixth switch, the fourth capacitor, the seventh switch, A current path can be formed.

또한, 상기 제2, 제4, 제5 및 제8 스위치가 턴온되어 상기 제6 전압(4Vdc/5)과 상기 제4 전압(2Vdc/5)의 차이에 해당하는 전압(2Vdc/5)이 상기 출력단에 출력될 수 있다. Also, the second, the fourth, the fifth and the eighth switch are turned on while the sixth voltage (4V dc / 5) and said fourth voltage (2V dc / 5) voltage (2V dc / 5 corresponding to a difference between May be output to the output terminal.

또한, 상기 제2, 제4, 제5 및 제8 스위치가 턴온되면, 상기 제1 커패시터의 제2단, 상기 제2 스위치, 상기 제5 스위치, 상기 제4 커패시터, 상기 제8 스위치 및 상기 출력단으로 전류 경로가 형성될 수 있다. When the second, fourth, fifth, and eighth switches are turned on, the second terminal of the first capacitor, the second switch, the fifth switch, the fourth capacitor, the eighth switch, A current path can be formed.

또한, 상기 제2, 제4, 제6 및 제7 스위치가 턴온되어 상기 제3 커패시터의 제2단에 인가된 제8 전압과 상기 제4 전압(2Vdc/5)의 합에 해당하는 전압(2Vdc/5)이 상기 출력단에 출력될 수 있다. Also, a voltage corresponding to the sum of the eighth voltage applied to the second terminal of the third capacitor and the fourth voltage (2V dc / 5) (the second, fourth, sixth and seventh switches are turned on) 2V dc / 5) may be output to the output terminal.

또한, 상기 제2, 제4, 제6 및 제7 스위치가 턴온되면, 상기 제3 커패시터의 제2단, 상기 제4 스위치, 상기 제6 스위치, 상기 제4 커패시터, 상기 제7 스위치 및 상기 출력단으로 전류 경로가 형성될 수 있다. When the second, fourth, sixth, and seventh switches are turned on, the second end of the third capacitor, the fourth switch, the sixth switch, the fourth capacitor, the seventh switch, A current path can be formed.

또한, 상기 제1, 제3, 제6 및 제8 스위치가 턴온되어 상기 제7 전압(Vdc/5)이 상기 출력단에 출력될 수 있다. In addition, the first, third, sixth, and eighth switches may be turned on and the seventh voltage (V dc / 5) may be output to the output terminal.

또한, 상기 제2, 제4, 제6, 제8 스위치가 턴온되어 상기 제8 전압이 상기 출력단에 출력될 수 있다. Also, the second, fourth, sixth, eighth switches may be turned on and the eighth voltage may be output to the output terminal.

또한, 상기 제1 스위치 및 제2 스위치는 제1 DCM(Diode-clamped multilevel)을 형성하고, 상기 제3 스위치 및 제4 스위치는 제2 DCM(Diode-clamped multilevel)을 형성하며, 상기 제5 내지 제8 스위치 및 상기 제4 커패시터는 FC(Flying capacitor)를 형성할 수 있다. The first switch and the second switch form a first DCM (Diode-clamped multilevel), the third switch and the fourth switch form a second DCM (Diode-clamped multilevel) The eighth switch, and the fourth capacitor may form a flying capacitor (FC).

따라서 본 발명에 따르면 멀티레벨 인버터 장치를 이용함으로써, 적은 수의 소자를 이용하여 다양한 전압 레벨을 갖는 출력 전원을 제공하여 비용과 부피를 절감할 수 있으며 전력 손실을 절감할 수 있다. Therefore, according to the present invention, by using a multi-level inverter device, an output power having various voltage levels can be provided by using a small number of elements, thereby reducing cost and volume, and reducing power loss.

또한, DCM 타입의 인버터에 비하여 적은 수의 클램핑 다이오드를 사용하여 멀티레벨 인버터를 구현할 수 있다. In addition, a multilevel inverter can be implemented using a smaller number of clamping diodes than DCM type inverters.

또한, FC 타입의 인버터에 비하여 적은 수의 커패시터를 사용하여 멀티레벨 인버터를 구현할 수 있다. In addition, a multilevel inverter can be implemented using a smaller number of capacitors than FC-type inverters.

도 1은 종래의 일반적인 멀티레벨 인버터의 구조를 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 멀티레벨 인버터 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 3h는 스위치의 작동여부에 따른 멀티레벨 인버터 장치의 동작을 나타낸 도면이다.
도 4는 본 발명의 실시예에 따른 멀티레벨 인버터 장치의 확장된 실시예를 나타낸 도면이다.
도 5a 내지 5c는 멀티레벨 인버터 장치(100)가 2개의 DCM 인버터를 사용하여 구현된 경우의 소자 개수를 나타낸 그래프이다.
도 6a 내지 6c는 멀티레벨 인버터 장치(100)가 3개의 DCM 인버터를 사용하여 구현된 경우의 소자 개수를 나타낸 그래프이다.
도 7a 및 도 7b는 본 발명의 실시예에 따른 멀티레벨 인버터 장치와 DCM 타입 인버터의 전력 손실을 나타낸 그래프이다.
도 8a 및 도 8b는 본 발명의 실시예에 따른 멀티레벨 인버터 장치의 출력 전압을 나타낸 그래프이다. FIG. 1 is a diagram showing a structure of a conventional general multi-level inverter.
2 is a diagram illustrating a structure of a multi-level inverter apparatus according to an embodiment of the present invention.
3A to 3H are diagrams showing the operation of the multi-level inverter apparatus depending on whether the switch is operated or not.
4 is an enlarged view of a multilevel inverter device according to an embodiment of the present invention.
5A to 5C are graphs showing the number of elements when the multi-level inverter device 100 is implemented using two DCM inverters.
6A to 6C are graphs showing the number of elements when the multi-level inverter device 100 is implemented using three DCM inverters.
7A and 7B are graphs showing power loss of the multi-level inverter device and the DCM type inverter according to the embodiment of the present invention.
8A and 8B are graphs showing output voltages of a multi-level inverter apparatus according to an embodiment of the present invention.

그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily carry out the present invention. The present invention may, however, be embodied in many different forms and should not be construed as limited to the embodiments set forth herein. In order to clearly illustrate the present invention, parts not related to the description are omitted, and similar parts are denoted by like reference characters throughout the specification.

이하 첨부된 도면을 참조하면서 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 멀티레벨 인버터 장치의 구조를 나타낸 도면이다. 2 is a diagram illustrating a structure of a multi-level inverter apparatus according to an embodiment of the present invention.

도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 멀티레벨 인버터 장치(100)의 하나의 레그는 2개의 2-레벨 인버터 레그(110a, 110b)와 1개의 3-레벨 플라잉 커패시터 인버터 레그(120)로 구성된다. 여기서, 2-레벨 인버터 레그(110a, 110b)는 다이오드 클램프형 멀티레벨(DCM, diode-clamped multilevel) 인버터 타입이고, 3-레벨 플라잉 커패시터 인버터 레그(120)는 플라잉 커패시터형(FC, flying capacitor) 멀티레벨 인버터 타입이다. 2, one leg of the multi-level inverter apparatus 100 according to the embodiment of the present invention includes two two-level inverter legs 110a and 110b and one three-level flying capacitor inverter leg 120). The two-level inverter legs 110a and 110b are a diode-clamped multilevel (DCM) inverter type, and the three-level flying capacitor inverter leg 120 is a flying capacitor type (FC) It is a multi-level inverter type.

그리고 각각의 2-레벨 인버터 레그(110a, 110b)는 각각 한 쌍의 스위치를 포함하고, 3-레벨 플라잉 커패시터 인버터 레그(120)는 플라잉 커패시터와 두 쌍의 스위치를 포함한다. 즉, 멀티레벨 인버터 장치(100)의 하나의 레그는 3개의 직류링크 커패시터(C1, C2, C3), 1개의 플라잉 커패시터(C4) 및 8개의 스위치(S1, S2, S3, S4, S5, S6, S7, S8)를 포함한다. Each of the two-level inverter legs 110a and 110b includes a pair of switches, and the three-level flying capacitor inverter leg 120 includes a flying capacitor and two pairs of switches. That is, one leg of the multi-level inverter apparatus 100 includes three DC link capacitors C 1 , C 2 , and C 3 , one flying capacitor C 4 , and eight switches S 1 , S 2 , S 3 , S 4 , S 5 , S 6 , S 7 , S 8 ).

2-레벨 인버터 레그(110a)에 포함된 제1 스위치(S1)와 제2 스위치(S2)는 한 쌍을 이루고, 2-레벨 인버터 레그(110b)에 포함된 제3 스위치(S3)와 제4 스위치(S4)가 한 쌍을 이룬다. 그리고 3-레벨 플라잉 커패시터 인버터 레그(120)에 포함된 제5 스위치(S5)와 제6 스위치(S6)가 한 쌍을 이루고, 제7 스위치(S7)와 제8 스위치(S8)가 한 쌍을 이룬다. The first switch S 1 and the second switch S 2 included in the 2-level inverter leg 110a form a pair, the third switch S 3 included in the 2-level inverter leg 110b forms a pair, And the fourth switch (S 4 ) form a pair. The fifth switch S 5 and the sixth switch S 6 included in the three-level flying capacitor inverter leg 120 form a pair and the seventh switch S 7 and the eighth switch S 8 form a pair. A pair.

이때, 한 쌍을 이룬 스위치는 턴온 및 턴오프가 서로 반대로 동작하며 인버터의 기능을 담당한다. 즉, 한 쌍의 스위치 중에서 하나의 스위치가 턴온되면, 다른 하나의 스위치는 턴오프되며 서로 상보적으로 동작한다. At this time, the pair of switches are turned on and off in opposite directions and function as an inverter. That is, when one of the switches is turned on, the other switch is turned off and operates complementarily with each other.

도 2와 같이, 제1 스위치(S1)는 제1 커패시터(C1)의 제1단에 제1단이 연결되어 있고, 제2 스위치(S2)는 제1 스위치(S1)의 제2단에 제1단이 연결되고 제2단이 제1 커패시터(C1)의 제2단 및 제2 커패시터(C2)의 제1단에 연결되어 있다. As shown in FIG. 2, the first switch S 1 is connected to the first end of the first capacitor C 1 and the second switch S 2 is connected to the first end of the first switch S 1 . The first stage is connected to the second stage and the second stage is connected to the second stage of the first capacitor C 1 and the first stage of the second capacitor C 2 .

그리고 제3 스위치(S3)는 제2 커패시터(C2)의 제2단 및 제3 커패시터(C3)의 제1단에 제1단이 연결되어 있고, 제4 스위치(S4)는 제3 스위치(S3)의 제2단에 제1단이 연결되고, 제3 커패시터(C3)의 제2단에 제2단이 연결된다. The third switch S 3 is connected to the first end of the second capacitor C 2 and the third end of the third capacitor C 3 and the fourth switch S 4 is connected to the first end of the third capacitor C 3 , 3 switch S 3 and the second end of the third capacitor C 3 is connected to the second end of the third capacitor C 3 .

다음으로 제5 스위치(S5)는 제1 스위치(S1)의 제2단 및 제2 스위치(S2)의 제1단에 제1단이 연결되고 제2단이 제4 커패시터(C4)의 제1단과 연결되며, 제6 스위치(S6)는 제4 커패시터(C4)의 제2단에 제1단이 연결되고, 제3 스위치(S3)의 제2단 및 제4 스위치(S4)의 제1단에 제2단이 연결되어 있다. The fifth switch S 5 is connected between the first end of the first switch S 1 and the first end of the second switch S 2 and the second end is connected to the fourth end of the fourth capacitor C 4 The sixth switch S 6 is connected to the first end of the fourth capacitor C 4 and the second end of the third switch S 3 is connected to the first end of the third switch S 3 , And the second stage is connected to the first stage of the fourth stage S 4 .

또한 제7 스위치(S7)는 제5 스위치(S5)의 제2단에 제1단이 연결되고, 제2단이 출력단에 연결되어 있으며, 제8 스위치(S8)는 출력단에 제1단이 연결되고, 제6 스위치(S6)의 제1단에 제2단이 연결되어 있다. The seventh switch S 7 has a first end connected to the second end of the fifth switch S 5 , a second end connected to the output end, and an eighth switch S 8 connected to the output end, and end the connection, and is the second stage is connected to a first terminal of the sixth switch (S 6).

여기서 제1 커패시터(C1)의 제1단은 하이 레벨 전압인 Vdc 전압을 공급하는 전원에 연결되어 있고, 제1 커패시터(C1)는 Vdc/5를 충전한다. 그리고 제2 커패시터(C2)의 제1단은 제1 커패시터(C1)의 제2단에 연결되어 있고, 4Vdc/5 전압이 인가되며, 제2 커패시터(C2)는 3Vdc/5를 충전한다. Wherein a first end of the first capacitor (C 1) is connected to a power supply for supplying the voltage V dc high level voltage, the first capacitor (C 1) is charged to V dc / 5. And the second first stage of the capacitor (C 2) has a first and connected to a second terminal of the capacitor (C 1), is applied to 4V dc / 5 voltage, a second capacitor (C 2) is 3V dc / 5 .

다음으로 제3 커패시터(C3)의 제1단은 제2 커패시터(C2)의 제2단에 연결되어 있고, Vdc/5 전압이 인가되며, 제3 커패시터(C3)는 Vdc/5를 충전한다. 그리고 제3 커패시터(C3)의 제2단은 로우 레벨 전압을 공급하는 전원에 연결되어 있다. Next, a third first end of the capacitor (C 3) is a second capacitor (C 2) first being connected to the second stage, are applied to the V dc / 5 the voltage of the third capacitor (C 3) is V dc / 5. The second end of the third capacitor (C 3 ) is connected to a power supply for supplying a low level voltage.

또한, 3-레벨 플라잉 커패시터 인버터 레그(120)에 포함된 제4 커패시터(C4)는 제5 스위치(S5)의 제2단 및 제7 스위치(S7)의 제1단에 제1단이 연결되어 있고, 제8 스위치(S8)의 제2단 및 제6 스위치(S6)의 제1단에 제2단이 연결되어 있다. 그리고 제4 커패시터(C4)는 2Vdc/5를 충전한다. The fourth capacitor C 4 included in the three-level flying capacitor inverter leg 120 is connected to the first end of the fifth switch S 5 and the first end of the seventh switch S 7 , this is connected, is the second stage is connected to a first terminal of the eighth switch (S 8) a second terminal and a sixth switch (S 6) of the. And the fourth capacitor C 4 charges 2V dc / 5.

플라잉 커패시터인 제4 커패시터(C4)의 전압은 인버터의 동작에 따른 상전류의 방향과 스위칭 상태에 따라 충방전한다. 상전류의 방향이 양인 경우 즉 인버터에서 부하로 전류가 흐르는 경우, 제4 커패시터(C4)의 전압은 방전되고, 상전류의 방향이 음일 경우 커패시터(C4)의 전압은 충전된다. 이때, iC4는 제4 커패시터(C4)로 흐르는 전류를 의미한다. The voltage of the fourth capacitor C 4 , which is a flying capacitor, is charged and discharged according to the direction of the phase current and the switching state according to the operation of the inverter. When the direction of the phase current is positive, that is, when a current flows from the inverter to the load, the voltage of the fourth capacitor C 4 is discharged, and when the direction of the phase current is negative, the voltage of the capacitor C 4 is charged. Here, i C4 denotes a current flowing to the fourth capacitor C 4 .

이하에서는 도 3a 내지 도 3h를 통하여 본 발명의 실시예에 따른 멀티레벨 인버터 장치의 동작 방법에 대하여 더욱 상세하게 설명한다. Hereinafter, an operation method of the multi-level inverter apparatus according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3H.

도 3a 내지 도 3h는 스위치의 작동여부에 따른 멀티레벨 인버터 장치의 동작을 나타낸 도면이다. 3A to 3H are diagrams showing the operation of the multi-level inverter apparatus depending on whether the switch is operated or not.

먼저, 도 3a는 제1 스위치(S1), 제3 스위치(S3), 제5 스위치(S5) 및 제7 스위치(S7)가 턴온되는 모드 1(M1)에서 제1 커패시터(C1)의 제1단에 인가된 Vdc 전압이 출력단에 출력되는 동작을 나타낸 도면이다. First, FIG. 3A illustrates a first mode in which the first switch S 1 , the third switch S 3 , the fifth switch S 5 , and the seventh switch S 7 are turned on. 1, the first stage V dc voltage applied to one of) a diagram showing the operation to be output to the output terminal.

모드 1에서는 도 3a에 도시한 화살표와 같이 전류 경로가 형성되며, 제1 커패시터(C1)의 제1단에 인가된 Vdc 전압이 제1 스위치(S1), 제5 스위치(S5) 및 제7 스위치(S7)를 지나 출력단에 출력된다. In the mode 1, a current path is formed as shown by an arrow in FIG. 3A, and a voltage V dc applied to the first end of the first capacitor C 1 is applied to the first switch S 1 , the fifth switch S 5 , and 7 is output to the output terminal through a switch (S 7).

다음으로 도 3b는 제2 스위치(S2), 제4 스위치(S4), 제5 스위치(S5) 및 제7 스위치(S7)가 턴온되는 모드 2(M2)에서 제1 커패시터(C1)의 제2단에 인가된 4Vdc/5 전압이 출력단에 출력되는 동작을 나타낸 도면이다. Next, FIG. 3B shows a case where the first capacitor C (2) is turned on in a mode 2 (M2) in which the second switch S 2 , the fourth switch S 4 , the fifth switch S 5 and the seventh switch S 7 are turned on 1 < / RTI > is applied to the output terminal of the 4V dc / 5 voltage.

모드 2에서는 도 3b에 도시한 화살표와 같이 전류 경로가 형성되며, 제1 커패시터(C1)의 제2단에 인가된 4Vdc/5 전압이 제2 스위치(S2), 제 5 스위치(S5) 및 제 7 스위치(S7)를 지나 출력단에 출력된다. In mode 2, a current path is formed as shown by an arrow in FIG. 3B. The 4V dc / 5 voltage applied to the second terminal of the first capacitor C 1 is applied to the second switch S 2 , the fifth switch S 5) and 7 is output to the output terminal through a switch (S 7).

그리고 도 3c는 제1 스위치(S1), 제3 스위치(S3), 제5 스위치(S5) 및 제8 스위치(S8)가 턴온되는 모드 3(M3)에서 Vdc 전압과 2Vdc/5 전압의 차이에 해당하는 3Vdc/5 전압이 출력단에 출력되는 동작을 나타낸 도면이다. 3C shows a relationship between the V dc voltage and 2V dc in the mode 3 (M3) in which the first switch S 1 , the third switch S 3 , the fifth switch S 5 and the eighth switch S 8 are turned on. / a view 3V dc / 5 voltage corresponding to the difference between the fifth voltage is outputted to an output terminal of an operation.

모드 3에서는 도 3c에 나타난 화살표와 같이 전류 경로가 형성되며, 제1 커패시터(C1)의 제1단에 인가된 Vdc 전압이 제1 스위치(S1), 제5 스위치(S5), 제4 커패시터(C4), 제8 스위치(S8)를 지나 출력단에 출력된다. In mode 3, a current path is formed as shown by an arrow in FIG. 3C, and a voltage V dc applied to the first terminal of the first capacitor C 1 is applied to the first switch S 1 , the fifth switch S 5 , The fourth capacitor C 4 and the eighth switch S 8 , and is output to the output terminal.

이때, 제4 커패시터(C4)를 지나면서 2Vdc/5 전압이 강하되므로 출력단에서 3Vdc/5 전압이 출력된다.At this time, since the 2V dc / 5 voltage drops through the fourth capacitor C 4 , a 3V dc / 5 voltage is outputted from the output terminal.

도 3d는 제1 스위치(S1), 제3 스위치(S3), 제6 스위치(S6) 및 제7 스위치(S7)가 턴온되는 모드 4(M4)에서 Vdc/5 전압과 Vdc/5 전압의 합에 해당하는 2Vdc/5 전압이 출력단에 출력되는 동작을 나타낸 도면이다. FIG. 3D shows a relationship between the voltage V dc / 5 and the voltage V (V) in the mode 4 (M4) in which the first switch S 1 , the third switch S 3 , the sixth switch S 6 and the seventh switch S 7 are turned on. dc / 5 voltage corresponding to the sum of the dc / 5 voltages is output to the output terminal.

모드 4에서는 도 3d에 나타난 화살표와 같이 전류 경로가 형성되며, 제2 커패시터(C2)의 제2단에 인가된 Vdc/5 전압이 제3 스위치(S3), 제6 스위치(S6), 제4 커패시터(C4) 및 제7 스위치(S7)를 지나 출력단에 출력된다. 이때, 제4 커패시터(C4)를 지나면서 제4 커패시터(C4)에 충전된 2Vdc/5 전압에 의해 전압 상승이 발생하므로 출력단에서 3Vdc/5 전압이 출력된다. In the mode 4, a current path is formed as shown by an arrow in Fig. 3d, and a voltage V dc / 5 applied to the second end of the second capacitor C 2 is applied to the third switch S 3 , the sixth switch S 6 ), The fourth capacitor (C 4 ), and the seventh switch (S 7 ). At this time, a fourth output is the 3V dc / 5 voltage at the output terminal a voltage increase caused by the so 2V dc / 5 voltage charged in the fourth capacitor (C 4), over the capacitor (C 4).

다음으로 도 3e는 제2 스위치(S2), 제4 스위치(S4), 제5 스위치(S5) 및 제8 스위치(S8)가 턴온되는 모드 5(M5)에서 4Vdc/5 전압과 2Vdc/5 전압의 차이에 해당하는 전압(2Vdc/5)이 출력단에 출력되는 동작을 설명하기 위한 도면이다. Next, FIG. 3E shows a case where the 4V dc / 5 voltage (5V) is applied in the mode 5 (M5) in which the second switch S 2 , the fourth switch S 4 , the fifth switch S 5 and the eighth switch S 8 are turned on And a voltage (2V dc / 5) corresponding to the difference between 2V dc / 5 voltages is output to the output terminal.

모드 5에서는 도 3e의 화살표와 같은 전류 경로가 형성되며, 제1 커패시터(C1)의 제2단에 인가된 4Vdc/5 전압이 제2 스위치(S2), 제5 스위치(S5), 제4 커패시터(C4) 및 제8 스위치(S8)를 지나 출력단에 출력된다. 이때, 제4 커패시터(C4)를 지나면서 2Vdc/5 전압이 강하되므로 출력단에서 2Vdc/5 전압이 출력된다.In mode 5, a current path as shown by the arrow in FIG. 3E is formed. The 4V dc / 5 voltage applied to the second terminal of the first capacitor C 1 is applied to the second switch S 2 , the fifth switch S 5 , , The fourth capacitor (C 4 ) and the eighth switch (S 8 ). At this time, the fourth is 2V dc / 5 voltage is output at the output terminal, so through the capacitor (C 4) while 2V dc / 5 voltage drop.

또한 도 3f는 제2 스위치(S2), 제4 스위치(S4), 제6 스위치(S6) 및 제7 스위치(S7)가 턴온되는 모드 6(M6)에서 제3 커패시터(C3)의 제2단에 인가된 전압과 2Vdc/5 전압의 합에 해당하는 2Vdc/5 전압이 출력단에 출력되는 동작을 나타낸 도면이다. 3F shows a state in which the third capacitor C 3 is turned on in the sixth mode M6 in which the second switch S 2 , the fourth switch S 4 , the sixth switch S 6 and the seventh switch S 7 are turned on, And the 2V dc / 5 voltage corresponding to the sum of the 2V dc / 5 voltage is outputted to the output terminal.

모드 6에서는 도 3f의 화살표와 같은 전류 경로가 형성되며, 제3 커패시터(C3)의 제2단에 인가된 전압이 제4 스위치(S4), 제6 스위치(S6), 제4 커패시터(C4) 및 제7 스위치(S7)를 지나 출력단에 출력된다. 이때, 제4 커패시터(C4)를 지나면서 제4 커패시터(C4)에 충전된 2Vdc/5 전압에 의해 전압 상승이 발생하므로 출력단에서 2Vdc/5 전압이 출력된다. In Mode 6, a current path as shown by the arrow in FIG. 3F is formed, and a voltage applied to the second end of the third capacitor C 3 is applied to the fourth switch S 4 , the sixth switch S 6 , (C 4) and 7 is output to the output terminal through a switch (S 7). At this time, the fourth outputs the 2V dc / 5 voltage at the output terminal a voltage increase caused by the so 2V dc / 5 voltage charged in the fourth capacitor (C 4), over the capacitor (C 4).

다음으로 도 3g는 제1 스위치(S1), 제3 스위치(S3), 제6 스위치(S6) 및 제8 스위치(S8)가 턴온되는 모드7(M7)에서 Vdc/5 전압이 출력단에 출력되는 동작을 설명하기 위한 도면이다. Next, Figure 3g is a first switch (S 1), the third switch (S 3), the sixth switch (S 6) and the eighth switch (S 8) is V dc / 5 voltage at which turn-on mode 7 (M7) And an operation output to the output terminal.

모드 7에서는 도 3g에 나타난 화살표와 같은 전류 경로가 형성되며, 제2 커패시터(C2)의 제2단에 인가된 Vdc/5 전압이 제3 스위치(S3), 제6 스위치(S6) 및 제8 스위치(S8)를 지나 출력단에 출력된다. In the mode 7, a current path as shown by the arrow shown in FIG. 3G is formed, and a voltage V dc / 5 applied to the second end of the second capacitor C 2 is applied to the third switch S 3 , the sixth switch S 6 ) And the eighth switch (S 8 ).

마지막으로 도 3h는 제2 스위치(S2), 제4 스위치(S4), 제6 스위치(S6) 및 제8 스위치(S8)가 턴온되는 모드 8(M8)에서 제3 커패시터(C3)의 제2단에 인가된 전압이 출력단에 출력되는 동작을 설명하기 위한 도면이다. Finally, FIG. 3H shows a state in which the third capacitor C (C) is turned on in a mode 8 (M8) in which the second switch S 2 , the fourth switch S 4 , the sixth switch S 6 and the eighth switch S 8 are turned on. 3 is output to the output terminal.

모드 8에서는 도 3h에 도시한 화살표와 같은 방향으로 전류 경로가 형성되며, 제3 커패시터(C3)의 제2단에 인가된 전압이 제4 스위치(S4), 제6 스위치(S6), 제8 스위치(S8)를 지나 출력단에 출력된다. 이때, 제3 커패시터(C3)의 제2단에 인가된 전압은 접지 전압인 0V일 수 있으며, 이 경우 출력단에 출력되는 전압도 0V이다. In the mode 8, a current path is formed in the direction of the arrow shown in FIG. 3H, and the voltage applied to the second end of the third capacitor C 3 is applied to the fourth switch S 4 , the sixth switch S 6 , , 8 is output to the output terminal through a switch (S 8). In this case, the voltage applied to the second end of the third capacitor C 3 may be 0 V, which is the ground voltage, and the voltage output to the output terminal is 0 V in this case.

표 1은 멀티레벨 인버터 장치의 스위칭 상태에 따른 각각의 모드에서의 제4 커패시터(C4)의 전류 및 폴전압을 나타낸 것이다. Table 1 shows the current and the pole voltage of the fourth capacitor C 4 in each mode according to the switching state of the multi-level inverter device.

SwitchingSwitching statestate SS 1One SS 33 SS 55 SS 77 ii C4C4 V a V a M1M1 1One 1One 1One 1One 00 Vdc V dc M2M2 00 00 1One 1One 00 4Vdc/54V dc / 5 M3M3 1One 1One 1One 00 ia i a 3Vdc/53V dc / 5 M4M4 1One 1One 00 1One -ia -i a 3Vdc/53V dc / 5 M5M5 00 00 1One 00 ia i a 2Vdc/52V dc / 5 M6M6 00 00 00 1One -ia -i a 2Vdc/52V dc / 5 M7M7 1One 1One 00 00 00 Vdc/5V dc / 5 M8M8 00 00 00 00 00 00

여기서, Mn은 모드 n을 의미하고, 스위칭 상태의 1은 On을 의미하며, 0은 Off를 의미하고, iC4는 제4 커패시터(C4)의 전류를 의미하며, Va는 n 모드에서의 출력전압을 의미한다. Here, Mn means mode n, 1 in the switching state means On, 0 means Off, i C4 means the current of the fourth capacitor (C 4 ), and V a means the current in the n mode Output voltage.

도 4는 본 발명의 실시예에 따른 멀티레벨 인버터 장치의 확장된 실시예를 나타낸 도면이다. 도 4는 3상 6-레벨 인버터 토폴로지를 나타낸 도면이며, 도 2에 도시한 멀티레벨 인버터 장치(100)를 3개의 레그로 구성한 것이다. 4 is an enlarged view of a multilevel inverter device according to an embodiment of the present invention. FIG. 4 is a diagram showing a three-phase six-level inverter topology, in which the multilevel inverter device 100 shown in FIG. 2 is formed by three legs.

도 4의 확장된 실시예에 따른 멀티레벨 인버터 장치(100)의 구성 및 동작 방법은 도 2에 도시한 바와 실질적으로 동일한 바, 중복되는 설명은 생략한다. The configuration and operation method of the multi-level inverter device 100 according to the expanded embodiment of FIG. 4 are substantially the same as those shown in FIG. 2, and a duplicate description will be omitted.

이하에서는 도 5a 내지 도 6c를 통하여 본 발명의 실시예에 따른 멀티레벨 인버터 장치(100)의 소자 개수에 대하여 더욱 상세하게 설명한다. Hereinafter, the number of elements of the multilevel inverter device 100 according to the embodiment of the present invention will be described in more detail with reference to FIGS. 5A to 6C.

표 2는 DCM 타입 인버터, FC 타입 인버터 및 멀티레벨 인버터 장치(100)의 소자 개수를 나타낸 것이다. Table 2 shows the number of elements of the DCM type inverter, FC type inverter, and multi-level inverter device 100.

TypeType ofof
inverterinverter Number of switchNumber of switch Number of diodeNumber of diodes number of capacitornumber of capacitor DCMDCM 6(n-1)6 (n-1) 3(n-1)(n-2)3 (n-1) (n-2) n-1n-1 FCFC 6(n-1)6 (n-1) 00 (n-1)(3n-4)/2(n-1) (3n-4) / 2 멀티레벨
인버터 장치Multilevel
Inverter device 12(m1-1)+6(m2-1)12 (m 1 -1) +6 (m 2 -1) 6(m1-1)(m1-1)6 (m 1 -1) (m 1 -1) (m1 m2-1)+3m1(m2-1)( m2-2)/2(m 1 m 2 -1) + 3m 1 (m 2 -1) (m 2 -2) / 2

표 2에서 n은 멀티레벨 인버터의 레벨 수를 나타낸 것이고, m1은 본 발명의 실시예에 따른 멀티레벨 인버터 장치(100)에서 DCM 타입 인버터의 레벨 수를 나타낸 것이며, m2는 멀티레벨 인버터 장치(100)에서 FC 타입 인버터의 레벨 수를 나타낸 것이다. 이때, m1은 2 이상인 수이고, m2는 3 이상인 수이다. Table 2 n will showing the number of levels in multi-level inverter, m 1 will shown the number of levels in DCM type inverter in a multi-level inverter device 100 in accordance with an embodiment of the present invention, m 2 is a multi-level inverter device (100) shows the number of levels of the FC type inverter. Here, m 1 is a number of 2 or more, and m 2 is a number of 3 or more.

도 5a 내지 5c는 멀티레벨 인버터 장치(100)가 2개의 DCM 인버터를 사용하여 구현된 경우의 소자 개수를 나타낸 그래프이다. 5A to 5C are graphs showing the number of elements when the multi-level inverter device 100 is implemented using two DCM inverters.

도 5a 내지 5c에 나타낸 것처럼, 멀티레벨 인버터 장치(100)가 2개의 DCM 인버터를 포함하는 경우 인버터의 레벨 수가 증가할수록 DCM 타입 인버터 및 FC 타입 인버터 보다 적은 수의 스위치를 필요로 한다. 또한 DCM 타입 인버터에 비하여 다이오드의 개수는 현저하게 적으며, 커패시터의 개수는 FC 타입 인버터에 비하여 적다. As shown in FIGS. 5A to 5C, when the multi-level inverter device 100 includes two DCM inverters, the number of levels of the inverters increases as the number of levels of the inverters increases, requiring fewer switches than DCM type inverters and FC type inverters. In addition, the number of diodes is significantly smaller than that of DCM type inverters, and the number of capacitors is smaller than that of FC type inverters.

도 6a 내지 6c는 멀티레벨 인버터 장치(100)가 3개의 DCM 인버터를 사용하여 구현된 경우의 소자 개수를 나타낸 그래프이다. 6A to 6C are graphs showing the number of elements when the multi-level inverter device 100 is implemented using three DCM inverters.

도 6a 내지 6c에 도시한 바와 같이, 멀티레벨 인버터 장치(100)가 3개의 DCM 타입 인버터를 포함하는 경에도 도 5a 내지 도 5c와 유사하게 DCM 타입 인버터 및 FC 타입 인버터보다 적은 수의 소자로 멀티레벨 인버터를 구현할 수 있다.As shown in Figs. 6A to 6C, even when the multi-level inverter apparatus 100 includes three DCM type inverters, the number of elements of the multi-level inverter apparatus 100 is reduced to a fewer number than that of the DCM type inverter and the FC type inverter similarly to Figs. 5A to 5C. Level inverter.

도 7a 및 도 7b는 본 발명의 실시예에 따른 멀티레벨 인버터 장치와 DCM 타입 인버터의 전력 손실을 나타낸 그래프이다. 7A and 7B are graphs showing power loss of the multi-level inverter device and the DCM type inverter according to the embodiment of the present invention.

도 7a는 변조 지수에 따른 전력 손실을 나타낸 것이고, 도 7b는 역률에 따른 전력 손실을 나타낸 그래프이다. FIG. 7A shows a power loss according to modulation index, and FIG. 7B is a graph showing power loss according to a power factor.

모의 실험은 용량이 3.3kV, 2MW인 멀티레벨 인버터 장치를 이용하여 시뮬레이션 하였으며, DCM 타입의 6레벨 인버터를 비교대상으로 선정하여 전력 손실을 비교하였다. 모의 실험에서 직류링크 전압은 5.1kV이고, IGBT(스위치)는 인피니온사의 FF400R17KF6C_B2와 FF400R33KF2C를 고려하였으며 스위칭 주파수는 1,980Hz이다. Simulations were conducted using a multilevel inverter with capacities of 3.3 kV and 2 MW, and power losses were compared by selecting a DCM type 6 - level inverter as a comparator. In the simulation, the DC link voltage is 5.1kV and the IGBT (switch) is Infinion FF400R17KF6C_B2 and FF400R33KF2C, and the switching frequency is 1,980Hz.

도 7a 및 7b에서 본 발명의 실시예에 따른 멀티레벨 인버터 장치(100)와 DCM 타입 인버터의 전력 손실은 스위칭 손실(sw)과 전도 손실(con)로 구분하여 나타냈다. 도 7a 및 7b와 같이, 멀티레벨 인버터 장치(100)의 스위칭 손실은 DCM 타입 인버터의 손실보다 크게 나타나지만, 전도 손실이 DCM 타입 인버터보다 작으므로 총 손실은 DCM 타입 인버터보다 낮다. 그리고 도 7a와 같이, 변조지수 0.8 이상의 구간에서 전력 손실이 현저히 저감된다. In FIGS. 7A and 7B, the power loss of the multi-level inverter device 100 and the DCM type inverter according to the embodiment of the present invention is divided into a switching loss (sw) and a conduction loss (con). As shown in FIGS. 7A and 7B, the switching loss of the multilevel inverter device 100 is larger than the loss of the DCM type inverter, but the total loss is lower than that of the DCM type inverter since the conduction loss is smaller than that of the DCM type inverter. As shown in FIG. 7A, the power loss is significantly reduced in the section where the modulation index is 0.8 or more.

도 8a 및 도 8b는 본 발명의 실시예에 따른 멀티레벨 인버터 장치의 출력 전압을 나타낸 그래프이다. 8A and 8B are graphs showing output voltages of a multi-level inverter apparatus according to an embodiment of the present invention.

본 발명의 실시예에 따른 멀티레벨 인버터 장치(100)는 다이오드 정류기와 연결되어 있는 두 개의 스위치, 다이오드 및 두 개의 인덕터로 구성된 추가적인 전력회로를 더 포함할 수 있으며, 이를 통하여 직류링크 전압이 일정하게 제어될 수 있다. The multi-level inverter device 100 according to the embodiment of the present invention may further include an additional power circuit composed of two switches, a diode and two inductors connected to the diode rectifier, Lt; / RTI >

도 8a는 멀티레벨 인버터 장치의 선간전압 출력 파형을 나타낸 그래프이고, 도 8b는 고속퓨리에변환(Fast Fourier Transform)한 결과를 나타낸 그래프이다. 도 8b와 같이, 2kHz 부분 전압의 크기는 기본파의 5% 이하로 나타난다. FIG. 8A is a graph showing a line-to-line voltage output waveform of the multilevel inverter device, and FIG. 8B is a graph showing a result of Fast Fourier Transform. As shown in FIG. 8B, the magnitude of the 2 kHz partial voltage is 5% or less of the fundamental wave.

이와 같이 본 발명의 실시예에 따르면 멀티레벨 인버터 장치를 이용함으로써, 적은 수의 소자를 이용하여 다양한 전압 레벨을 갖는 출력 전원을 제공하여 비용과 부피를 절감할 수 있으며 전력 손실을 절감할 수 있다. As described above, according to the embodiment of the present invention, by using a multi-level inverter device, an output power having various voltage levels can be provided by using a small number of elements, thereby reducing cost and volume, and reducing power loss.

또한, DCM 타입의 인버터에 비하여 적은 수의 클램핑 다이오드를 사용하여 멀티레벨 인버터를 구현할 수 있고, FC 타입의 인버터에 비하여 적은 수의 커패시터를 사용하여 멀티레벨 인버터를 구현할 수 있다.In addition, a multilevel inverter can be implemented using a small number of clamping diodes as compared with a DCM type inverter, and a multi-level inverter can be implemented using a smaller number of capacitors than an FC type inverter.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, Of the right.

100 : 멀티레벨 인버터 장치 110a, 110b : 2-레벨 인버터 레그
120 : 3-레벨 플라잉 커패시터 인버터 레그100: Multi-level inverter device 110a, 110b: Two-level inverter leg
120: Three-Level Flying Capacitor Inverter Leg

Claims (16)

제1 커패시터의 제1단에 제1단이 연결되는 제1 스위치,
상기 제1 스위치의 제2단에 제1단이 연결되고 제2단이 상기 제1 커패시터의 제2단 및 제2 커패시터의 제1단에 연결되는 제2 스위치,
상기 제2 커패시터의 제2단 및 제3 커패시터의 제1단에 제1단이 연결되는 제3 스위치,
상기 제3 스위치의 제2단에 제1단이 연결되고, 상기 제3 커패시터의 제2단에 제2단이 연결되는 제4 스위치,
상기 제1 스위치의 제2단 및 상기 제2 스위치의 제1단에 제1단이 연결되고 제2단이 제4 커패시터의 제1단과 연결되는 제5 스위치,
상기 제4 커패시터의 제2단에 제1단이 연결되고, 상기 제3 스위치의 제2단 및 상기 제4 스위치의 제1단에 제2단이 연결되는 제6 스위치,
상기 제5 스위치의 제2단에 제1단이 연결되고, 제2단이 출력단에 연결되는 제7 스위치, 그리고
상기 출력단에 제1단이 연결되고, 상기 제6 스위치의 제1단에 제2단이 연결되는 제8 스위치를 포함하는 멀티레벨 인버터 장치. A first switch having a first end connected to a first end of the first capacitor,
A second switch having a first end connected to a second end of the first switch and a second end connected to a second end of the first capacitor and a first end of the second capacitor,
A third switch having a first end connected to a second end of the second capacitor and a first end of the third capacitor,
A fourth switch having a first end connected to a second end of the third switch and a second end connected to a second end of the third capacitor,
A fifth switch having a first end connected to a first end of the first switch and a first end of the second switch and a second end connected to a first end of the fourth capacitor,
A sixth switch having a first end connected to the second end of the fourth capacitor and a second end connected to the second end of the third switch and the first end of the fourth switch,
A seventh switch having a first end connected to the second end of the fifth switch and a second end connected to the output end,
And an eighth switch having a first terminal connected to the output terminal and a second terminal connected to the first terminal of the sixth switch. 제1항에 있어서,
상기 제1 스위치 및 상기 제2 스위치는 턴온 및 턴오프가 서로 반대로 동작하고,
상기 제3 스위치 및 상기 제4 스위치는 턴온 및 턴오프가 서로 반대로 동작하며,
상기 제5 스위치 및 상기 제6 스위치는 턴온 및 턴오프가 서로 반대로 동작하고,
상기 제7 스위치 및 상기 제8 스위치는 턴온 및 턴오프가 서로 반대로 동작하는 멀티레벨 인버터 장치. The method according to claim 1,
Wherein the first switch and the second switch are turned on and off in opposite directions,
Wherein the third switch and the fourth switch are turned on and off in opposite directions,
The fifth switch and the sixth switch are turned on and off in opposite directions,
Wherein the seventh switch and the eighth switch are turned on and off in opposite directions. 제1항에 있어서,
상기 제1 커패시터는 제1 전압(Vdc/5)을 충전하며,
상기 제2 커패시터는 상기 제1 전압보다 3배의 크기를 가지는 제2 전압(3Vdc/5)을 충전하고,
상기 제3 커패시터는 상기 제1 전압과 동일한 크기를 가지는 제3 전압(Vdc/5)을 충전하며,
상기 제4 커패시터는 상기 제1 전압보다 2배의 크기를 가지는 제4 전압(2Vdc/5)을 충전하고 있는 멀티레벨 인버터 장치. The method according to claim 1,
The first capacitor charges the first voltage (V dc / 5)
The second capacitor charges a second voltage (3V dc / 5) having a magnitude three times larger than the first voltage,
The third capacitor charges a third voltage (V dc / 5) having the same magnitude as the first voltage,
And the fourth capacitor charges a fourth voltage (2V dc / 5) having a magnitude twice as large as the first voltage. 제3항에 있어서,
상기 제1, 제3, 제5 및 제7 스위치가 턴온되어 상기 제1 커패시터의 제1단에 인가된 제5 전압(Vdc)이 상기 출력단에 출력되는 멀티레벨 인버터 장치.The method of claim 3,
Wherein the first, third, fifth, and seventh switches are turned on and a fifth voltage (V dc ) applied to the first end of the first capacitor is output to the output end. 제3항에 있어서,
상기 제2, 제4, 제5 및 제7 스위치가 턴온되어 상기 제1 커패시터의 제2단에 인가된 제6 전압(4Vdc/5)이 상기 출력단에 출력되는 멀티레벨 인버터 장치.The method of claim 3,
And a sixth voltage (4V dc / 5) applied to a second end of the first capacitor is turned on and the second, fourth, fifth, and seventh switches are turned on. 제4항에 있어서,
상기 제1, 제3, 제5 및 제8 스위치가 턴온되어 상기 제5 전압(Vdc)과 상기 제4 전압(2Vdc/5)의 차이에 해당하는 전압(3Vdc/5)이 상기 출력단에 출력되는 멀티레벨 인버터 장치. 5. The method of claim 4,
The first, third, fifth, and eighth switches are turned on so that the voltage (3V dc / 5) corresponding to the difference between the fifth voltage (V dc ) and the fourth voltage (2V dc / 5) Level inverter. 제6항에 있어서,
상기 제1, 제3, 제5 및 제8 스위치가 턴온되면, 상기 제1 커패시터의 제1단, 상기 제1 스위치, 상기 제5 스위치, 상기 제4 커패시터, 상기 제8 스위치 및 상기 출력단으로 전류 경로가 형성되는 멀티레벨 인버터 장치. The method according to claim 6,
Wherein when the first, third, fifth, and eighth switches are turned on, current is supplied to the first end of the first capacitor, the first switch, the fifth switch, the fourth capacitor, the eighth switch, Wherein a path is formed. 제3항에 있어서,
상기 제1, 제3, 제6 및 제7 스위치가 턴온되어 상기 제2 커패시터의 제2 단에 인가된 제7 전압(Vdc/5)과 상기 제3 전압(Vdc/5)의 합에 해당하는 전압(2Vdc/5)이 상기 출력단에 출력되는 멀티레벨 인버터 장치. The method of claim 3,
(V dc / 5) applied to the second terminal of the second capacitor and the third voltage (V dc / 5) applied to the second terminal of the second capacitor are turned on by the first, third, And the corresponding voltage (2V dc / 5) is output to the output terminal. 제8항에 있어서,
상기 제1, 제3, 제6 및 제7 스위치가 턴온되면, 상기 제3 커패시터의 제1단, 상기 제3 스위치, 상기 제6 스위치, 상기 제4 커패시터, 상기 제7 스위치 및 상기 출력단으로 전류 경로가 형성되는 멀티레벨 인버터 장치. 9. The method of claim 8,
Wherein when the first, third, sixth, and seventh switches are turned on, current is supplied to the first end of the third capacitor, the third switch, the sixth switch, the fourth capacitor, Wherein a path is formed. 제5항에 있어서,
상기 제2, 제4, 제5 및 제8 스위치가 턴온되어 상기 제6 전압(4Vdc/5)과 상기 제4 전압(2Vdc/5)의 차이에 해당하는 전압(2Vdc/5)이 상기 출력단에 출력되는 멀티레벨 인버터 장치. 6. The method of claim 5,
The second, fourth, fifth and eighth switch is turned on while the sixth voltage (4V dc / 5) and wherein the difference between the voltage (2V dc / 5) corresponding to the fourth voltage (2V dc / 5) the And output to the output stage. 제10항에 있어서,
상기 제2, 제4, 제5 및 제8 스위치가 턴온되면, 상기 제1 커패시터의 제2단, 상기 제2 스위치, 상기 제5 스위치, 상기 제4 커패시터, 상기 제8 스위치 및 상기 출력단으로 전류 경로가 형성되는 멀티레벨 인버터 장치. 11. The method of claim 10,
And wherein when the second, fourth, fifth, and eighth switches are turned on, current flows to the second end of the first capacitor, the second switch, the fifth switch, the fourth capacitor, Wherein a path is formed. 제3항에 있어서,
상기 제2, 제4, 제6 및 제7 스위치가 턴온되어 상기 제3 커패시터의 제2단에 인가된 제8 전압과 상기 제4 전압(2Vdc/5)의 합에 해당하는 전압(2Vdc/5)이 상기 출력단에 출력되는 멀티레벨 인버터 장치. The method of claim 3,
Voltage to the second, fourth, sixth, and seventh switches are turned on corresponds to the sum of the third of the eighth voltage is applied to the second terminal of the capacitor and the fourth voltage (2V dc / 5) (2V dc / 5) is output to the output terminal. 제12항에 있어서,
상기 제2, 제4, 제6 및 제7 스위치가 턴온되면, 상기 제3 커패시터의 제2단, 상기 제4 스위치, 상기 제6 스위치, 상기 제4 커패시터, 상기 제7 스위치 및 상기 출력단으로 전류 경로가 형성되는 멀티레벨 인버터 장치. 13. The method of claim 12,
Wherein when the second, fourth, sixth, and seventh switches are turned on, current is supplied to the second end of the third capacitor, the fourth switch, the sixth switch, the fourth capacitor, Wherein a path is formed. 제8항에 있어서,
상기 제1, 제3, 제6 및 제8 스위치가 턴온되어 상기 제7 전압(Vdc/5)이 상기 출력단에 출력되는 멀티레벨 인버터 장치. 9. The method of claim 8,
Wherein the first, third, sixth, and eighth switches are turned on and the seventh voltage (V dc / 5) is output to the output terminal. 제12항에 있어서,
상기 제2, 제4, 제6, 제8 스위치가 턴온되어 상기 제8 전압이 상기 출력단에 출력되는 멀티레벨 인버터 장치. 13. The method of claim 12,
Wherein the second, fourth, sixth, eighth switches are turned on and the eighth voltage is outputted to the output terminal. 제2항에 있어서,
상기 제1 스위치 및 제2 스위치는 제1 DCM(Diode-clamped multilevel)을 형성하고,
상기 제3 스위치 및 제4 스위치는 제2 DCM(Diode-clamped multilevel)을 형성하며,
상기 제5 내지 제8 스위치 및 상기 제4 커패시터는 FC(Flying capacitor)를 형성하는 멀티레벨 인버터 장치. 3. The method of claim 2,
The first switch and the second switch form a first DCM (Diode-clamped multilevel)
The third switch and the fourth switch form a second DCM (Diode-clamped multilevel)
And the fifth to eighth switches and the fourth capacitor form a flying capacitor (FC).
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