KR101728135B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 title claims description 44
- 238000003860 storage Methods 0.000 claims abstract description 148
- 239000011229 interlayer Substances 0.000 claims abstract description 37
- 229910052751 metal Inorganic materials 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 26
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 23
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims abstract description 12
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims abstract description 8
- 239000010410 layer Substances 0.000 claims description 67
- 238000001039 wet etching Methods 0.000 claims description 10
- 238000009413 insulation Methods 0.000 claims description 5
- 239000003990 capacitor Substances 0.000 abstract description 9
- 239000012535 impurity Substances 0.000 description 12
- 239000010936 titanium Substances 0.000 description 8
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 7
- 238000010438 heat treatment Methods 0.000 description 7
- 229910052718 tin Inorganic materials 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 229910052719 titanium Inorganic materials 0.000 description 6
- 229910052721 tungsten Inorganic materials 0.000 description 6
- 229910004166 TaN Inorganic materials 0.000 description 5
- 229910052741 iridium Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 229910052697 platinum Inorganic materials 0.000 description 5
- 229910052703 rhodium Inorganic materials 0.000 description 5
- 229910052707 ruthenium Inorganic materials 0.000 description 5
- 239000005368 silicate glass Substances 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 229910017855 NH 4 F Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000011049 filling Methods 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 230000002265 prevention Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- -1 ammonium peroxide Chemical class 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 239000008367 deionised water Substances 0.000 description 2
- 229910021641 deionized water Inorganic materials 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- 229910005540 GaP Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- 229910003811 SiGeC Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
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- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3105—After-treatment
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- Semiconductor Memories (AREA)
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Abstract
반도체 소자의 제조방법이 제공된다. 반도체 소자의 제조방법은, 기판 상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하고, 상기 층간 절연막 상에 실리콘막 또는 실리콘 게르마늄막을 포함하는 식각 정지막을 형성하고, 상기 식각 정지막 상에 몰드용 절연막을 형성하고, 상기 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성하고, 상기 스토리지 전극 형성용 홀 내면 및 상기 몰드용 절연막의 상면 상에 컨포말하게 스토리지 전극용 도전막을 형성하고, 상기 스토리지 전극용 도전막이 형성된 기판을 열처리하여 상기 몰드용 절연막에 의해 노출된 상기 식각 정지막의 일정 영역을 금속 실리사이드 패턴으로 형성하는 것을 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것이다.
반도체 메모리 소자의 제조 기술이 발달함에 따라 트랜지스터의 크기가 작아지고 반도체 메모리 소자의 집적도는 증가하여 왔다. 특히, 디램(DRAM)의 경우 집적도가 증가함에 따라 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 디램은 하나의 트랜지스터와 하나의 캐패시터를 포함하며, 캐패시터의 형성 방법에 따라 스택형(stack type) 캐패시터와 트렌치형(trench type) 캐패시터로 분류될 수 있다.
이 중, 스택형 캐패시터를 갖는 디램은 디자인 룰이 감소함에 따라 작은 면적에서 원하는 캐패시턴스를 얻기 위해 스토리지(storage) 노드 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 주로 개발되어 왔다.
실린더형 스토리지 전극은 디자인 룰이 감소함에 따라 내부 홀 크기가 감소하며, 스토리지 전극의 높이가 증가함에 따라 하부의 홀 크기는 보다 더 감소하게 된다, 하부의 홀 크기가 감소하면, 홀의 표면을 따라 스토리지 노드 전극을 형성한 후 그 상부에 유전막을 증착할 때, 유전막이 스토로지 노드 전극의 하부에 증착이 되지 않는 현상이 발생할 수 있다. 또한, 하부의 홀의 크기가 감소하면, 스토리지 노드 콘택 플러그와 스토리지 노드 전극의 접촉 면적이 작아지게 되어 저항이 증가하여 소자의 속도를 저하시킬 수 있다.
본 발명이 해결하고자 하는 과제는, 스토리지 노드 콘택 플러그와 스트로지 노드 전극 사이의 저항 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법의 일 태양은, 기판 상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하고, 상기 층간 절연막 상에 실리콘막 또는 실리콘 게르마늄막을 포함하는 식각 정지막을 형성하고, 상기 식각 정지막 상에 몰드용 절연막을 형성하고, 상기 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성하고, 상기 스토리지 전극 형성용 홀 내면 및 상기 몰드용 절연막의 상면 상에 컨포말하게 스토리지 전극용 도전막을 형성하고, 상기 스토리지 전극용 도전막이 형성된 기판을 열처리하여 상기 몰드용 절연막에 의해 노출된 상기 식각 정지막의 일정 영역을 금속 실리사이드 패턴으로 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법의 다른 태양은, 기판 상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하고, 상기 층간 절연막 상에 실리콘막 또는 실리콘 게르마늄막을 포함하는 식각 정지막을 형성하고, 상기 식각 정지막 상에 제1 몰드용 절연막 및 제2 몰드용 절연막을 순차적으로 형성하고, 상기 제1 및 제2 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성하고, 상기 스토리지 전극 형성용 홀 내면 및 상기 몰드용 절연막의 상면 상에 컨포말하게 스토리지 전극용 도전막을 형성하고, 상기 스토리지 전극용 도전막이 형성된 기판을 열처리하여 상기 몰드용 절연막에 의해 노출된 상기 식각 정지막의 일정 영역을 금속 실리사이드 패턴으로 형성하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 반도체 소자의 제조방법의 또 다른 태양은, 기판 상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하고, 상기 층간 절연막 상에 실리콘막 또는 실리콘 게르마늄막을 포함하는 식각 정지막을 형성하고, 상기 식각 정지막 상에 몰드용 절연막을 형성하고, 상기 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성하고, 상기 스토리지 전극 형성용 홀 내면 및 상기 몰드용 절연막의 상면 상에 컨포말하게 제1 스토리지 전극용 도전막을 형성하고, 상기 제1 스토리지 전극용 도전막이 형성된 기판을 열처리하여 상기 몰드용 절연막에 의해 노출된 상기 식각 정지막의 일정 영역을 금속 실리사이드 패턴으로 형성하고, 상기 제1 스토리지 전극용 도전막 상에 제2 스토리지 전극용 도전막을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자 제조 공정 단계별 각각의 단면도들이다.
도 10 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 10 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 15 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 이용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 이용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 이용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 이용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
다른 정의가 없다면, 본 명세서에서 이용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 이용될 수 있을 것이다. 또 일반적으로 이용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법에 대해 상세히 설명한다. 도 1 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 공정 단계별 각각의 단면도들이다.
먼저, 도 1에 도시된 바와 같이, 소자 분리막(102)에 의해 필드 영역과 활성 영역으로 구분된 기판(100) 상에 게이트 전극(미도시)을 형성하고, 게이트 전극(미도시) 양측의 기판(100) 내에 이온 주입 공정을 실시하여 불순물 영역(미도시)을 형성한다. 기판(100)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
이어서, 게이트 전극(미도시) 및 불순물 영역(미도시)이 형성된 기판(100) 상부에 절연 물질을 증착한다. 그리고 나서 CMP(Chemicl Mechanical Polishing) 또는 에치백(etch back) 공정을 실시하여 상부를 평탄화시킴으로써 제 1 층간 절연막(110)을 형성한다.
그리고, 제 1 층간 절연막(110)에 통상의 사진 식각(photolithography) 공정을 실시하여 기판(100) 내의 불순물 영역(미도시)을 노출시키는 콘택홀을 형성한다. 실리콘 산화물로 이루어진 제 1 층간 절연막(110)에 콘택홀을 형성하는 경우, 게이트 전극(미도시)에 대하여 높은 식각 선택비를 갖는 식각 가스를 이용함으로써 콘택홀들이 게이트 전극(미도시)에 대하여 자기 정렬(self-alignment)되면서 기판(100) 내의 불순물 영역(미도시)을 노출시킬 수 있다.
다음으로, 콘택홀이 형성된 제 1 층간 절연막(110) 전면에 콘택홀을 매립시키는 고농도의 불순물로 도핑된 도전성 폴리 실리콘막 또는 금속막을 증착하여 도전막을 형성한다. 이어서, 제 1 층간 절연막(110)의 상부가 노출될 때까지 도전막을 평탄화시킴으로써 제 1 층간 절연막(110) 내에 자기 정렬된 콘택 패드(112)를 형성한다.
다음으로, 콘택 패드(112)를 포함하는 제 1 층간 절연막(110) 상부에 절연 물질을 증착하고 평탄화하여 제 2 층간 절연막(120)을 형성한다. 그리고 나서, 제 2 층간 절연막(120)에 비트 라인용 콘택홀을 형성하고, 도전 물질을 증착 및 평탄화하여 제 2 층간 절연막(120) 내에 비트 라인용 콘택 플러그(미도시)를 형성한다. 이 때, 비트 라인용 콘택 플러그(미도시)는 제 1 층간 절연막(110) 내에 위치한 콘택 패드(112)와 선택적으로 연결된다.
그리고, 제 2 층간 절연막(120) 상에 비트 라인용 콘택 플러그(미도시)와 연결되는 비트 라인(132)을 형성한다. 상세히 설명하면, 비트 라인(132)은 확산 방지막(132a), 금속막(132b) 및 절연막(132c)이 적층된 구조로 형성될수 있으며, 측벽에는 스페이서(132d)가 형성된다. 이 때, 확산 방지막(132a)은 티타늄/티타늄 질화막(Ti/TiN)으로 형성될 수 있고, 금속막(132b)은 텅스텐막(W)으로 형성될 수 있다. 그리고 절연막(132c) 및 스페이서(132d)는 질화막으로 형성될 수 있다. 이와 달리, 비트 라인(132)은 확산 방지막(132a) 및 금속막(132b) 대신 고농도 불순물이 도핑된 도전성 폴리 실리콘막으로 형성될 수 있다.
이와 같이 제 2 층간 절연막(120) 상에 비트 라인(132)을 형성한 다음 전면에 비트 라인(132)을 매립시키는 절연 물질을 증착하고 평탄화하여 제 3 층간 절연막(130)을 형성한다.
이 후, 제 2 및 제 3 층간 절연막(120, 130)에 걸쳐 통상의 사진 식각(photolithography) 공정을 실시하여 하부의 콘택 패드(112)를 노출시키는 콘택홀을 형성한다. 이때, 콘택홀의 상부는 스토리지 노드 콘택 플러그(134)와 스토리지 노드 전극(도 6의 181) 간의 접촉 면적을 늘리기 위해 확장될 수 있다. 그리고 나서, 콘택홀 내부를 도전 물질 또는 금속 물질로 충진시키고 평탄화하여 스토리지 노드 콘택 플러그(134)를 완성한다.
다음으로, 스토리지 노드 콘택 플러그(134)의 표면을 노출시키는 제 3 층간 절연막(130) 상에 제 3 층간 절연막(130)과 스토리지 노드 콘택 플러그(134)를 덮는 식각 정지막(140) 및 몰드용 절연막(150)을 순차적으로 형성한다. 식각 정지막(140)은 몰드용 절연막(150)을 식각하는 후속 공정에서 식각을 종료시키기 위하여 형성하는 것으로서, 몰드용 절연막(150)과는 식각 선택비가 다른 물질로 형성될 수 있다.
본 발명에서 식각 정지막(140)은 실리콘(Si)막 또는 실리콘 게르마늄(SiGe)막으로 형성한다. 실리콘막 또는 실리콘 게르마늄막은 불순물이 도핑된 막일 수 있으며, 또는 불순물이 도핑되지 않은 막일 수도 있다.
식각 정지막(140)은 CVD(Chemical Vapor Doposition)법을 이용하여 형성할 수 있다. 실리콘 소스 가스로는 SiH4, SiH2Cl2, SiHCl3, SiCl4, SiHxCly(x+y=4), Si(OC4H9)4, Si(OCH3)4, Si(OC2H5)4 등을 사용할 수 있고, 게르마늄 소스 가스로는 GeH4, GeCl4, GeHxCly(x+y=4) 등을 사용할 수 있으며, 이에 한정되는 것은 아니다. 또한 불순물 도핑 가스로는 PH3, BH3 등을 사용할 수 있다. 식각 정지막(140)은 약 100 내지 600Å의 두께로 형성할 수 있다
몰드용 절연막(150)은 실리콘 산화막 계열일 수 있으며, 예를 들어, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), HDP(High Density Plasma) 산화막, 또는 P-SiH4 산화막 등일 수 있다. 그러나 이에 한정되는 것은 아니다.
이어서, 도 2를 참조하면, 몰드용 절연막(150) 상에 스토리지 노드 전극 형성용 홀(151)을 형성하기 위한 마스크를 형성하고, 마스크를 이용하여 몰드용 절연막(150)을 선택적으로 식각함으로써, 몰드용 절연막(150)을 관통하는 스토리지 노드 전극 형성용 홀(151)을 형성한다. 스토리지 노드 전극 형성용 홀(151)은 스토리지 노드 콘택 플러그(134)의 일정 영역에 대응하여 형성된다.
스토리지 노드 전극 형성용 홀(151)은 이방성 건식 식각에 의해 형성할 수 있다. 이러한 이방성 건식 식각은 예를 들어, C4F6 또는 C3F8 와 같은 CxFy 계열의 식각 가스를 사용할 수 있는데, 이에 한정되지는 않는다. 몰드용 절연막(150)을 식각하는 것은 식각 정지막(140)에 의해 종료될 수 있으며, 스토리지 노드 전극 형성용 홀(151)은 몰드용 절연막(150) 내에만 형성될 수 있다.
몰드용 절연막(150) 내에 형성된 스토리지 노드 전극 형성용 홀(151)은 건식 식각 공정의 한계로 인하여 도 2에 도시된 바와 같이 상부에서 하부로 일정한 경사를 지니게 될 수도 있다.
이어서, 도 3을 참조하면, 몰드용 절연막(150) 내에 형성된 스토리지 노드 전극 형성용 홀(151)을 더 확장할 수 있다. 이 때, 스토리지 노드 전극 형성용 홀(151)의 확장은 등방성 식각에 의할 수 있다. 예를 들면, 불산, SC-1(NH4OH + H2O2 + 탈이온수)과 같은 APM(ammonium peroxide mixture) 또는 HF/NH4F 혼합물을 포함하는 BOE(buffered oxide etchant)를 이용한 습식 식각일 수 있다. 스토리지 노드 전극 형성용 홀(151)은 실린더형 커패시터의 스토리지 노드 전극(도 6의 181)을 형성하기 위한 영역인데, 이러한 확장 공정에 의해, 후속 공정에 의해 형성될 스토리지 노드 전극(181)의 하부 면적을 보다 확대시킬 수 있다.
이어서, 도 4를 참조하면, 스토리지 노드 전극 형성용 홀(151) 내면 및 몰드용 절연막(150)의 상면 상에 컨포말하게(conformally) 스토리지 노드 전극용 도전막(160)을 형성한다. 스토리지 노드 전극용 도전막(160)은, 금속막으로 형성할 수 있다. 스토리지 노드 전극용 도전막(160)은, 예를 들면 Ru, Ir, Ti, TiN, Co, Rh, Os, Pd, Pt, W, Mo, Ta, TaN, Al, Cu 등의 단일막 또는 이들의 복합막일 수 있으며, CVD, ALD(Atomic Layer Deposition), PVD(Physical Vapor Deposition)와 같은 통상적인 증착방법에 의해 형성될 수 있다. 스토리지 노드 전극용 도전막(160)은 스토리지 노드 전극 형성용 홀(151)에 의해 노출된 식각 정지막(140)의 일정 영역과 직접 접하여 형성된다.
이어서 스토리지 노드 전극용 도전막(160)이 형성된 기판(100)에 열처리 공정을 실시하여 스토리지 노드 전극 형성용 홀(151)에 의해 노출된 식각 정지막(140)의 일정 영역을 스토리지 노드 전극용 도전막(160)과 반응시켜 식각 정지막(140)의 일정 영역을 금속 실리사이드 패턴(141)으로 형성한다. 본 실시예에서는 식각 정지막(140)을 실리콘막 또는 실리콘 게르마늄막으로 형성하고 있으므로, 식각 정지막(140)에 포함된 실리콘과 스토리지 노드 전극용 도전막(160)에 포함된 금속이 결합하여 금속 실리사이드를 형성할 수 있다.
금속 실리사이드 패턴(141)은 스토리지 노드 콘택 플러그(134)의 일정 영역과 중첩하며, 직접 접하고 있다. 스토리지 노드 전극용 도전막(160)과 스토리지 노드 콘택 플러그(134)는 금속 실리사이드 패턴(141)으로 인하여 오믹 콘택(Ohmic Contact)을 형성할 수 있다.
열처리 공정은, 예를 들어 N2 분위기 하에서 RTN(Rapid Termal Nitridation) 공정으로 진행할 수 있으며, 500 내지 900℃ 온도에서 수행될 수 있다.
스토리지 노드 전극 형성용 홀(151)을 식각 정지막(140)까지 형성하지 않음으로써, 식각 정지막(140) 내에서 스토리지 노드 전극 형성용 홀(151)의 크기가 작아지는 것을 방지할 수 있다. 또한 스토리지 노드 전극 형성용 홀(151)에 의해 노출된 식각 정지막(140)의 일정 영역을 금속 실리사이드 패턴(141)으로 형성함으로써, 스토리지 노드 콘택 플러그(134)와 스토리지 노드 전극용 도전막(160) 사이의 콘택 저항을 감소시킬 수 있다.
이어서, 도 5를 참조하면, 스토리지 노드 전극 형성용 홀(151)을 채우되 스토리지 노드 전극용 도전막(160)보다 높은 상면을 갖는 희생 캡핑막(170)을 형성한다. 희생 캡핑막(170)은 갭 필링 특성이 좋은 절연막으로 형성하며, 예를 들어 BPSG, PSG, USG(Undoped Silicate Glass) 등과 같은 산화막으로 형성할 수 있다.
이어서 도 6을 참조하면, 몰드용 절연막(150)이 노출될 때까지 희생 캡핑막(170) 및 스토리지 노드 전극용 도전막(160)을 제거하는 평탄화 공정을 수행한다. 평탄화 공정은 CMP 또는 에치백 공정을 이용하여 수행할 수 있다. 이로써 스토리지 노드 전극(181)이 완성된다.
이어서 도 7을 참조하면, 몰드용 절연막(150) 및 스토리지 노드 전극 형성용 홀(도 5의 151) 내부에 남아 있는 희생 캡핑막(170)을 제거한다. 몰드용 절연막(150) 및 희생 캡핑막(170)의 제거는, 예를 들어 불산이나 HF/NH4F 혼합물을 포함하는 BOE(buffered oxide etchant)를 이용한 습식 식각을 이용할 수 있다. 또한 습식 식각 공정 후에는 통상적인 건조 공정이 수행될 수도 있다.
이어서 도 8을 참조하면, 스토리지 노드 전극용 도전막(도 4의 160)과 반응하지 않은 식각 정지막(140)의 일정 영역을 제거한다. 식각 정지막(140)의 제거는 스토리지 노드 전극(181), 스토리지 노드 콘택 플러그(134) 및 제3 층간 절연막(130)에 대하여 높은 식각 선택비를 갖는 식각액 또는 식각 가스를 이용하여 습식 식각 또는 건식 식각을 수행할 수 있다. 습식 식각은 NH3 계열 식각액을 이용할 수 있으며, 예를 들어 NH4OH, TMAH(TetraMethyl Ammonium Hydroxide) 등을 이용할 수 있다. 건식 식각은 CF4/O2 가스 또는 HBr 가스 등을 이용할 수 있다.
Si막 또는 SiGe막으로 형성된 식각 정지막(140)의 제거에 이용되는 식각액 또는 식각 가스는 식각 정지막(140)에 대해서 스토리지 노드 전극(181), 스토리지 노드 콘택 플러그(134) 및 제3 층간 절연막(130)보다 높은 식각 선택비를 가지므로, 금속 실리사이드 패턴(141)으로 형성되지 않은 식각 정지막(140)의 제거가 용이하다.
이어서 도 9를 참조하면, 제3 층간 절연막(130), 스토리지 노드 콘택 플러그(134), 금속 실리사이드 패턴(141) 및 스토리지 노드 전극(181)의 표면을 따라 컨포말하게 유전막(182)을 증착한다. 유전막(182)으로는 예를 들어, 탄탈륨 산화막(Ta2O5), 알루미늄 산화막(AlO3), 하프늄 산화막(HfO2) 등의 고유전막을 이용하여 형성할 수 있으며, 단일막 또는 이들의 이중막으로 형성할 수 있다.
이어서 유전막(182) 상에 상부 전극(183)을 형성하여 캐패시터(180)를 완성한다. 상부 전극(183)은, 예를 들면 Ru, Ir, Ti, TiN, Co, Rh, Os, Pd, Pt, W, Mo, Ta, TaN, Al, Cu 등의 단일막 또는 이들의 복합막을 이용하여 형성할 수 있으며, 스토리지 노드 전극(181)과 동일하거나 다른 물질로 형성할 수 있다.
따라서, 본 발명의 일 실시예에 따른 반도체 소자 제조방법에 따르면, 스토리지 노드 전극 형성용 홀(151)을 식각 정지막(140)까지 형성하지 않음으로써, 스토리지 노드 전극 형성용 홀(151)의 하부 크기를 충분히 확보할 수 있다. 그로 인하여 스토리지 노드 전극(181)의 하부 면적을 충분히 확보할 수 있으며, 스토리지 노드 전극 형성용 홀(151)의 하부에서 유전막(182)을 안정적으로 증착할 수 있다. 또한 열처리 공정을 통하여 스토리지 노드 전극 형성용 홀(151)에 의해 노출된 식각 정지막(140)의 일정 영역을 금속 실리사이드 패턴(141)으로 형성함으로써, 스토리지 노드 콘택 플러그(134)와 스토리지 노드 전극용 도전막(160) 사이의 콘택 저항을 감소시킬 수 있다.
또한 Si막 또는 SiGe막으로 형성된 식각 정지막(140)의 제거에 이용되는 식각액 또는 식각 가스는 식각 정지막(140)에 대해서 스토리지 노드 전극(181), 스토리지 노드 콘택 플러그(134) 및 제3 층간 절연막(130)보다 높은 식각 선택비를 가지므로, 금속 실리사이드 패턴(141)으로 형성되지 않은 식각 정지막(140)의 제거가 용이하다.
도 10 내지 도 14를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에 대하여 설명한다. 도 10 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 공정 이하의 설명에서는 대부분의 공정 조건이 전술한 실시예에서 언급한 공정 조건과 실질적으로 동일하게 적용될 수 있으므로, 이러한 부분에 대해서는 그 설명을 생략하거나 간략하게 하기로 하며, 전술한 실시예와는 다른 점을 위주로 설명하기로 한다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법에서는 식각 정지막(140) 상에 몰드용 절연막(250)을 다층으로 형성한다. 예를 들어 몰드용 절연막(250)은 제1 몰드용 절연막(251) 및 제2 몰드용 절연막(252)를 포함할 수 있다. 제1 및 제2 몰드용 절연막(251, 252)은 실리콘 산화막 계열로 형성할 수 있으며, 도핑되는 불순물의 농도를 달리하여 습식 식각시 식각비가 다르도록 할 수 있다. 실리콘 산화막으로는, 예를 들어, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), HDP(High Density Plasma) 산화막, 또는 P-SiH4 산화막 등일 수 있다. 그러나 이에 한정되는 것은 아니다. 한편, 도 10에서는 몰드용 절연막(250)이 이중층으로 형성된 것을 도시하였으나, 이에 한정되는 것은 아니고, 그 이상의 다층으로 형성될 수도 있다.
이어서 도 11을 참조하면, 제1 및 제2 몰드용 절연막(251, 252)을 선택적으로 식각하여 제1 및 제2 몰드용 절연막(251, 252)을 관통하는 스토리지 노드 전극 형성용 홀(253)을 형성한다. 스토리지 노드 전극 형성용 홀(253)은 이방성 건식 식각에 의해 형성할 수 있다.
이어서 도 12를 참조하면, 제1 및 제2 몰드용 절연막(251, 252) 내에 형성된 스토리지 노드 전극 형성용 홀(253)을 더 확장할 수 있다. 스토리지 노드 전극 형성용 홀(253)의 확장은 습식 식각에 의할 수 있는데, 제1 몰드용 절연막(251)에 대하여 더 큰 식각 선택비를 갖는 식각액을 이용함으로써, 제1 몰드용 절연막(251) 내에 형성된 스토리지 노드 전극 형성용 홀(255)이 제2 몰드용 절연막(252) 내에 형성된 스토리지 노드 전극 형성용 홀(254)보다 큰 폭을 갖도록 형성할 수 있다. 식각액으로는, 예를 들면 불산, SC-1(NH4OH + H2O2 + 탈이온수)과 같은 APM(ammonium peroxide mixture) 또는 HF/NH4F 혼합물을 포함하는 BOE(buffered oxide etchant) 등을 들 수 있다.
이어서 도 13을 참조하면, 제1 및 제2 몰드용 절연막(251, 252) 내에 형성된 스토리지 노드 전극 형성용 홀(254, 255) 내면 및 제2 몰드용 절연막(252)의 상면 상에 컨포말하게 스토리지 노드 전극용 도전막(260)을 형성한다. 스토리지 노드 전극용 도전막(260)은, 금속막으로 형성할 수 있으며, 예를 들면 Ru, Ir, Ti, TiN, Co, Rh, Os, Pd, Pt, W, Mo, Ta, TaN, Al, Cu 등의 단일막 또는 이들의 복합막으로 형성할 수 있다.
이어서 스토리지 노드 전극용 도전막(260)이 형성된 기판(100)에 열처리 공정을 실시하여 스토리지 노드 전극 형성용 홀(254, 255)에 의해 노출된 식각 정지막(140)의 일정 영역을 스토리지 노드 전극용 도전막(260)과 반응시켜 식각 정지막(140)의 일정 영역을 금속 실리사이드 패턴(241)으로 형성한다. 열처리 공정은, 예를 들어 N2 분위기 하에서 RTN(Rapid Termal Nitridation) 공정으로 진행할 수 있으며, 500 내지 900℃ 온도에서 수행될 수 있다. 금속 실리사이드 패턴(241)은 스토리지 노드 콘택 플러그(134)와 중첩하며, 직접 접하고 있다.
이어서 도 5 내지 도 9의 과정과 동일한 과정을 거쳐서 스토리지 노드 전극(281), 유전막(282), 상부 전극(283)을 포함하는 캐패시터(280)를 형성한다.
스토리지 노드 전극 형성용 홀(254, 255)을 식각 정지막(140)까지 형성하지 않음으로써, 스토리지 노드 전극 형성용 홀(254, 255)의 하부 크기가 식각 정지막(140) 내에서 작아지는 것을 방지할 수 있으며, 그로 인하여 스토리지 노드 전극(281)의 하부 면적도 충분히 확보할 수 있다. 또한 스토리지 노드 전극 형성용 홀(254, 255)에 의해 노출된 식각 정지막(140)의 일정 영역을 금속 실리사이드 패턴(141)으로 형성함으로써, 스토리지 노드 콘택 플러그(134)와 스토리지 노드 전극(281) 사이의 콘택 저항을 감소시킬 수 있다.
도 15 내지 도 16을 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법에 대하여 설명한다. 도 15 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 이하의 설명에서는 대부분의 공정 조건이 전술한 실시예에서 언급한 공정 조건과 실질적으로 동일하게 적용될 수 있으므로, 이러한 부분에 대해서는 그 설명을 생략하거나 간략하게 하기로 하며, 전술한 실시예와는 다른 점을 위주로 설명하기로 한다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조방법에서는 제1 스토리지 노드 전극용 도전막(360a)을 형성한 후, 열처리 공정을 수행하여 식각 정지막(140)의 일정 영역을 금속 실리사이드 패턴(141)으로 형성한다. 제1 스토리지 노드 전극용 도전막(360a)은, 금속막으로 형성할 수 있으며, 예를 들면 Ru, Ir, Ti, TiN, Co, Rh, Os, Pd, Pt, W, Mo, Ta, TaN, Al, Cu 등의 단일막 또는 이들의 복합막으로 형성할 수 있다. 열처리 공정은, 예를 들어 N2 분위기 하에서 RTN(Rapid Termal Nitridation) 공정으로 진행할 수 있으며, 500 내지 900℃ 온도에서 수행될 수 있다
이어서 도 16을 참조하면, 제1 스토리지 노드 전극용 도전막(360a) 상에 제2 스토리지 노드 전극용 도전막(360b)을 형성한다. 제2 스토리지 노드 전극용 도전막(360a)은, 금속막 또는 불순물이 도핑된 도전성 실리콘막으로 형성할 수 있다. 제1 스토리지 노드 전극용 도전막(360a)을 이용하여 금속 실리사이드 패턴(141)을 형성하므로, 제2 스토리지 노드 전극용 도전막(360b)은 불순물이 도핑된 도전성 실리콘막을 이용할 수도 있다. 금속막으로는, 예를 들면 Ru, Ir, Ti, TiN, Co, Rh, Os, Pd, Pt, W, Mo, Ta, TaN, Al, Cu 등의 단일막 또는 이들의 복합막으로 형성할 수 있다.
제1 스토리지 노드 전극용 도전막(360a)과 제2 스토리지 노드 전극용 도전막(360b)이 스토리지 노드 전극용 도전막(360)을 형성한다. 제1 스토리지 노드 전극용 도전막(360a)과 제2 스토리지 노드 전극용 도전막(360b)은 동일하거나 서로 다른 물질로 형성할 수 있다. 예를 들면 제1 스토리지 노드 전극용 도전막(360a)은 Ti로 형성하고, 제2 스토리지 노드 전극용 도전막(360b)은 TiN으로 형성할 수 있다.
한편, 제1 스토리지 노드 전극용 도전막(360a)과 식각 정지막(140)을 반응시켜 금속 실리사이드 패턴(141)을 형성하고 난 후, 제2 스토리지 노드 전극용 도전막(360b)를 증착하기 전에 제1 스토리지 노드 전극용 도전막(360a)은 제거할 수도 있다.
이어서, 도 5 내지 9에 도시된 과정과 동일한 과정을 진행한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 134: 스토리지 노드 콘택 플러그
140: 식각 정지막 141: 금속 실리사이드 패턴
150: 몰드용 절연막 160: 스토리지 노드 전극용 도전막
181: 스토리지 노드 전극 182: 유전막
183: 상부 전극
140: 식각 정지막 141: 금속 실리사이드 패턴
150: 몰드용 절연막 160: 스토리지 노드 전극용 도전막
181: 스토리지 노드 전극 182: 유전막
183: 상부 전극
Claims (10)
- 기판 상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하고,
상기 층간 절연막 상에 실리콘막 또는 실리콘 게르마늄막을 포함하는 식각 정지막을 형성하고,
상기 식각 정지막 상에 몰드용 절연막을 형성하고,
상기 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성하고,
상기 스토리지 노드 전극 형성용 홀 내면 및 상기 몰드용 절연막의 상면 상에 컨포말하게 스토리지 전극용 도전막을 형성하고,
상기 스토리지 전극용 도전막이 형성된 기판을 열처리하여 상기 몰드용 절연막에 의해 노출된 상기 식각 정지막의 일정 영역을 금속 실리사이드 패턴으로 형성하는 것을 포함하는 반도체 소자의 제조방법. - 제 1항에 있어서,
상기 스토리지 전극용 도전막은 금속막인 반도체 소자의 제조방법. - 제 1항에 있어서,
상기 스토리지 전극용 도전막과 상기 몰드용 절연막에 의해 노출된 상기 식각 정지막의 일정 영역은 직접 접하는 반도체 소자의 제조방법. - 제 1항에 있어서,
상기 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성한 후에, 등방성 식각으로 상기 스토리지 노드 전극 형성용 홀을 확장하는 것을 더 포함하는 반도체 소자의 제조방법. - 제 1항에 있어서,
상기 금속 실리사이드 패턴을 형성한 후에,
상기 스토리지 전극용 도전막 상에 희생 캡핑막을 형성하고,
평탄화 공정을 이용하여 상기 몰드용 절연막이 노출될 때까지 상기 희생 캡핑막 및 상기 스토리지 전극용 도전막의 일부를 제거하고,
상기 몰드용 절연막 및 상기 스토리지 노드 전극 형성용 홀 내부에 남아 있는 상기 희생 캡핑막을 제거하고,
상기 스토리지 전극용 도전막과 반응하지 않은 상기 식각 정지막의 일정 영역을 제거하는 것을 더 포함하는 반도체 소자의 제조방법. - 제 5항에 있어서,
상기 스토리지 전극용 도전막과 반응하지 않은 상기 식각 정지막의 일정 영역을 제거하는 것은 NH3 계열 식각액을 이용하여 습식 식각하는 반도체 소자의 제조방법. - 기판 상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하고,
상기 층간 절연막 상에 실리콘막 또는 실리콘 게르마늄막을 포함하는 식각 정지막을 형성하고,
상기 식각 정지막 상에 제1 몰드용 절연막 및 제2 몰드용 절연막을 순차적으로 형성하고,
상기 제1 및 제2 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성하고,
상기 스토리지 노드 전극 형성용 홀 내면 및 상기 제2 몰드용 절연막의 상면 상에 컨포말하게 스토리지 전극용 도전막을 형성하고,
상기 스토리지 전극용 도전막이 형성된 기판을 열처리하여 상기 제1 및 제2 몰드용 절연막에 의해 노출된 상기 식각 정지막의 일정 영역을 금속 실리사이드 패턴으로 형성하는 것을 포함하는 반도체 소자의 제조방법. - 제 7항에 있어서,
상기 제1 및 제2 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성한 후에, 습식 식각으로 상기 스토리지 노드 전극 형성용 홀을 확장하는 것을 더 포함하는 반도체 소자의 제조방법. - 제 8항에 있어서,
상기 습식 식각시 상기 제1 몰드용 절연막이 상기 제2 몰드용 절연막에 대하여 더 큰 식각 선택비를 갖는 반도체 소자의 제조방법. - 기판 상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 형성하고,
상기 층간 절연막 상에 실리콘막 또는 실리콘 게르마늄막을 포함하는 식각 정지막을 형성하고,
상기 식각 정지막 상에 몰드용 절연막을 형성하고,
상기 몰드용 절연막을 상기 식각 정지막이 노출될 때까지 선택적으로 식각하여 스토리지 노드 전극 형성용 홀을 형성하고,
상기 스토리지 노드 전극 형성용 홀 내면 및 상기 몰드용 절연막의 상면 상에 컨포말하게 제1 스토리지 전극용 도전막을 형성하고,
상기 제1 스토리지 전극용 도전막이 형성된 기판을 열처리하여 상기 몰드용 절연막에 의해 노출된 상기 식각 정지막의 일정 영역을 금속 실리사이드 패턴으로 형성하고,
상기 제1 스토리지 전극용 도전막 상에 제2 스토리지 전극용 도전막을 형성하는 것을 포함하는 반도체 소자의 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100055688A KR101728135B1 (ko) | 2010-06-11 | 2010-06-11 | 반도체 소자의 제조방법 |
| US13/117,478 US8518772B2 (en) | 2010-06-11 | 2011-05-27 | Fabricating method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100055688A KR101728135B1 (ko) | 2010-06-11 | 2010-06-11 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110135768A KR20110135768A (ko) | 2011-12-19 |
| KR101728135B1 true KR101728135B1 (ko) | 2017-04-18 |
Family
ID=45096566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100055688A KR101728135B1 (ko) | 2010-06-11 | 2010-06-11 | 반도체 소자의 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US8518772B2 (ko) |
| KR (1) | KR101728135B1 (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5741382B2 (ja) | 2011-09-30 | 2015-07-01 | 東京エレクトロン株式会社 | 薄膜の形成方法及び成膜装置 |
| KR20140148070A (ko) * | 2013-06-21 | 2014-12-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 제조 방법 |
| CN109273373A (zh) | 2017-07-18 | 2019-01-25 | 联华电子股份有限公司 | 电连接电容插塞的硅化钴层的制作方法 |
| CN114072544A (zh) * | 2019-07-26 | 2022-02-18 | 应用材料公司 | 各向异性的外延生长 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100811271B1 (ko) | 2006-09-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6404005B1 (en) * | 1998-09-17 | 2002-06-11 | Micron Technology, Inc. | Methods of forming capacitors and related integrated circuitry |
| US6159818A (en) * | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
| JP4780818B2 (ja) * | 2000-03-03 | 2011-09-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6784084B2 (en) * | 2002-06-29 | 2004-08-31 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device capable of reducing seam generations |
| KR100506816B1 (ko) * | 2003-01-06 | 2005-08-09 | 삼성전자주식회사 | 반도체 장치 커패시터의 하부 전극 및 이를 형성하기 위한방법 |
| KR100780610B1 (ko) | 2003-11-28 | 2007-11-29 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| KR100713065B1 (ko) * | 2004-07-30 | 2007-05-02 | 주식회사 하이닉스반도체 | 실린더형 스토리지노드를 포함하는 반도체메모리장치의제조 방법 |
| KR20060076010A (ko) | 2004-12-29 | 2006-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2006203255A (ja) | 2006-04-14 | 2006-08-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR100977716B1 (ko) * | 2008-05-21 | 2010-08-24 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
| KR101014855B1 (ko) * | 2008-12-22 | 2011-02-15 | 주식회사 하이닉스반도체 | 실린더형 커패시터 형성 방법 |
-
2010
- 2010-06-11 KR KR1020100055688A patent/KR101728135B1/ko active IP Right Grant
-
2011
- 2011-05-27 US US13/117,478 patent/US8518772B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100811271B1 (ko) | 2006-09-29 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20110306204A1 (en) | 2011-12-15 |
| KR20110135768A (ko) | 2011-12-19 |
| US8518772B2 (en) | 2013-08-27 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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