KR101720890B1 - 메모리에 대한 기준 전압들을 결정하는 장치, 방법 및 시스템 - Google Patents

Abstract

상이한 각각의 기준 전압 레벨에 기초하여 신호들 각각을 동시에 수신 및 처리하는 메모리 디바이스에 대한 기술들 및 메커니즘들. 일 실시예에서, 메모리 디바이스의 I/O(Input/Output) 인터페이스는 버스의 대응 신호 라인을 통해 수신되는 각각의 신호를 각각 처리하는 수신기 회로들을 포함한다. 하나 이상의 구성 커맨드들에 응답하여, 제1 수신기 회로는 제1 기준 전압 레벨에 기초하여 제1 신호를 처리하도록 구성되고, 제2 수신기 회로는 제2 기준 전압 레벨에 기초하여 제2 신호를 처리하도록 구성된다. 다른 실시예에서, 메모리 컨트롤러는 버스의 상이한 각각의 신호 라인에 각각 대응하는 전압 스윙 특성들의 평가에 기초하여 이러한 메모리 디바이스에 하나 이상의 구성 커맨드들을 보낸다.

Description

메모리에 대한 기준 전압들을 결정하는 장치, 방법 및 시스템{APPARATUS, METHOD AND SYSTEM FOR DETERMINING REFERENCE VOLTAGES FOR A MEMORY}

<관련된 출원>

본 출원은, 2012년 11월 30일 출원된 미국 가 특허 출원 61/731,906호에 기초하는 정규 출원으로, 해당 가 특허 출원의 우선권의 이익을 주장한다. 가 출원 61/731,906호는 본 명세서에 참조로써 원용된다.

본 발명의 실시예들은, 일반적으로 메모리 시스템들에 관한 것으로, 보다 구체적으로는, 배타적인 것은 아니지만, 메모리 디바이스에 대한 기준 전압들의 구성에 관한 것이다.

집적 회로 기술들은 계속 진화하고 있다. 컴퓨팅 및 통신 설계들은, 더 많은 기능성, 더 높은 처리 및 송신 속도들, 더 작은 최소 배선폭들, 더 많은 메모리 등을 더 작고 더 강건한 아키텍처들에 포함시키고 있다. 반도체 메모리들은 특히 빠른 속도로 진화하고 있다. 메모리 디바이스들은, 감소된 전력 요건들, 증가된 용량들, 증가된 동작 주파수들, 감소된 대기시간 등을 모두 갖는 한편 무어의 법칙(Moore's Law)에 따라 지수 밀도로 상승이 증가한다.

전력을 감소하거나 또는 다른 방식으로 성능을 올리기 위해서, 더블-데이터-레이트(LPDDR 4), 교차형 메모리(cross point memory), 상변화 메모리(PCM: Phase Change Memory) 및 기타 메모리 기술들은 대안적인 종료 방식들과 같은 다양한 특징들을 포함하고 있다. VDDQ 또는 VSSQ 종료를 포함할 수 있는 이러한 방식들은 통상적으로 다양한 사용 모델들 하에서 전력 효율을 위한 비교적 간단한 메모리 관리를 가능하게 한다. 그러나, 이들 종료 방식들은 I/O 신호 에러들의 수신측 관리와 같은 기타 성능 고려사항의 대가를 치르는 경향이 있다. 이것의 원인 중 하나는 이러한 종료가 집적 회로 제조 공정에서의 변화의 효과에 민감하다는 것이고, 이는, 결국, 시그널링 성능을 감소시킬 수 있다. 메모리 시스템들이 신호 변화에 대처하기 위한 향상된 기술들 및 메커니즘들을 제공하여야 할 필요 성장에 대한 원인 중 하나가 이것이다.

본 발명의 다양한 실시예들이 첨부 도면들의 도해들에 예로서 도시되지만 제한적인 것은 아니다:
도 1은 일 실시예에 따라 메모리를 조작하는 플랫폼의 엘리먼트들을 도시하는 블럭도이다.
도 2a는 일 실시예에 따라 다양하게 결정될 기준 전압들의 엘리먼트들을 도시하는 타이밍도이다.
도 2b는 일 실시예에 따라 수용될 기준 전압 변화의 엘리먼트들을 도시하는 눈형상도(eye diagram)이다.
도 3은 일 실시예에 따라 상이한 기준전압들에 구성될 메모리 디바이스의 엘리먼트들을 도시하는 블럭도이다.
도 4a는 일 실시예에 따라 메모리 디바이스를 제어하는 방법의 엘리먼트들을 도시하는 흐름도이다.
도 4b는 일 실시예에 따라 다수 기준 전압들을 구성하는 방법의 엘리먼트들을 도시하는 흐름도이다.
도 5a 및 5b는 상이한 기준 전압들을 다양하게 구현하는 각 실시예들에 따라 회로의 엘리먼트들을 도시하는 블럭도들이다.
도 6은 일 실시예예 따라 상이한 기준 전압들을 구현하는 시스템의 엘리먼트들을 도시하는 회로도이다.
도 7은 일 실시예에 따라 기준 전압 레벨들을 식별하는 모드 레지스터 값들의 표를 도시한다.
도 8은 일 실시예에 따라 기준 전압들을 구성하는 컴퓨팅 시스템의 엘리먼트들을 도시하는 블럭도이다.
도 9는 일 실시예에 따라 기준 전압들을 구성하는 모바일 디바이스의 엘리먼트들을 도시하는 블럭도이다.

본 명세서에 논의되는 실시예들은 상이한 기준 전압 레벨들에 기초하여 메모리 디바이스를 조작하는 기술들 및 메커니즘들을 제공한다. 본 명세서에 사용되는 바와 같이, "기준 전압 레벨(reference voltage level)"(또는 줄여서, 간단히 "기준 전압(reference voltage)" 또는 "Vref")이란 주어진 신호가 제1 로직 상태를 나타내는지 또는 제2 로직 상태를 나타내는지를 구별하는 임계값으로서 역할을 하는 전압의 레벨을 말한다. 특정 실시예들은, 예를 들어, 메모리 디바이스의 개별 I/O 회로들의 레벨로 제어하는 것- I/O 회로들은 버스의 상이한 각 신호 라인에 대응함 -을 포함하여, 기준 전압 레벨들에 대한 고 입도(high granularity) 제어를 다양하게 제공한다. 데이터 버스의 상이한 각 신호 라인들을 통해 수신되는 신호들을 처리하는 기준 전압 레벨들을 구성하는 맥락으로 본 명세서에서는 특정 실시예들이 논의된다. 그러나, 이러한 논의는 다양한 세트들의 신호 라인들 중 임의의 것을 통해 수신되는 신호들을 처리하는 기준 전압 레벨들을 구성하는 것에 추가적으로 또는 대안적으로 적응하도록 확장될 수 있다.

도 1은 일 실시예에 따라 복수의 기준 전압들을 제공하는 시스템(100)의 엘리먼트들을 도시한다. 시스템(100)은 메모리 컨트롤러(120)에 연결되는 메모리 디바이스(110)를 포함할 수 있다- 예를 들어, 여기서 메모리 컨트롤러(120)는 시스템(100)에 포함되거나 또는 연결되는 호스트 프로세서(140)에 대한 메모리 디바이스(110)로의 액세스를 제공한다.

메모리 디바이스(110)는, 예를 들어, 워드라인을 통해 데이터가 액세스될 수 있는 메모리 셀들의 행들을 갖는 다양한 타입들의 메모리 기술 중 임의의 것 또는 그 등가물을 포함할 수 있다. 일 실시예에서, 메모리 디바이스(110)는 DRAM(Dynamic Random Access Memory) 기술을 포함한다. 메모리 디바이스(110)는 시스템(100)의 더 큰 메모리 디바이스(도시되지 않음) 내의 집적 회로 패키지일 수 있다. 예를 들어, 메모리 디바이스(110)는 DIMM(Dual In-line Memory Module)과 같은 메모리 모듈의 DRAM 디바이스일 수 있다.

메모리 디바이스(110)는 메모리 리소스(114)를 포함할 수 있고, 이는 메모리의 하나 이상의 논리적 및/또는 물리적 그룹들을 나타낸다. 메모리의 이러한 그룹핑 중 하나의 일 예는, 예를 들어, 행들과 열들로 배치되는 스토리지 엘리먼트들의 배열을 포함할 수 있는 메모리 리소스의 뱅크이다. 메모리 디바이스(110)는 메모리 리소스(114)로의 액세스를, 적어도 부분적으로, 가능하게 하는 액세스 로직(118)을 포함할 수 있다- 예를 들어, 여기서 이러한 액세스는 메모리 컨트롤러(120)로부터 하나 이상의 커맨드들을 서비스하기 위해 제공된다. 액세스 로직(118)은 종래의 기술들에 따라 리소스 액세스를 제공하는 메모리 디바이스(110)의 로직을 포함하거나 또는 이와 함께 동작할 수 있다- 예를 들어, 여기서 입력/출력(I/O) 회로(112) 및/또는 액세스 로직(118)의 기능성은 이러한 종래 기술들에 본 명세서에 논의되는 부가적인 기능성을 추가한다. 제한이 아니라 도해에 의하면, 액세스 로직(118)은 메모리 리소스(114) 내의 적절한 메모리 위치로의 액세스 명령어를 디코드하는데 사용되는 열 로직 및/또는 행 로직(도시되지 않음)을 포함하거나 또는 이에 연결될 수 있다.

메모리 컨트롤러(120)는, 예시적인 CA(Command/Address) 버스(165)로 도시된 바와 같은, 하나 이상의 버스를 통해 메모리 디바이스(110)에 커맨드들 또는 명령어들을 보낼 수 있다. 이러한 커맨드들은, 예를 들어, 커맨드 정보를 디코딩하여 메모리 내의 다양한 액세스 기능들을 수행하고 및/또는 열 로직 및/또는 행 로직으로 어드레스 정보를 디코딩하는 메모리 디바이스(110)를 포함하는, 메모리 디바이스(110)에 의해 해석될 수 있다. 예를 들어, 이러한 로직은 CAS(Column Address Strobe or Signal) 및 RAS(Row Address Strobe or Signal)의 조합으로 메모리 리소스(114)의 특정 위치를 액세스할 수 있다. 메모리의 행들은 알려진 메모리 아키텍처들 또는 그 파생물들에 따라 구현될 수 있다. 간략히, 메모리 리소스(14)의 행은, 메모리(110)의 열 로직에 의해 생성되는 CAS에 의해 식별되는 바와 같이, 메모리 셀들의 하나 이상의 어드레스가능한 열들을 포함할 수 있다. 이러한 행들은 메모리(110)의 행 로직에 의해 생성되는 RAS를 통해 각각 다양하게 어드레스가능하다.

메모리 리소스(114)로의 액세스는 메모리(110)의 I/O 회로(112)에 연결되는 데이터 버스를 통해 교환되는 데이터의 기입- 및/또는 교환될 데이터의 판독 -의 목적일 수 있다. 예를 들어, N개의 데이터 버스 신호 라인들 DQ(1:N)(160)는 I/O 회로(112)를 메모리 컨트롤러(120) 및/또는 하나 이상의 다른 메모리 디바이스들(도시되지 않음)에 연결할 수 있다.

일 실시예에서, I/O 회로(112)는 DQ(1:N)(160)를 통해 수신되는 신호들을 처리하도록 동작한다- 예를 들어, 복수의 논리 상태들 중 임의의 것을 나타내는 신호들을 다양하게 식별하고- 예를 들어, 복수는 로직 하이 ("1") 상태 및 로직 로우 ("0") 상태를 포함함. 이러한 처리는, 로직 하이 상태에 대응할 전압들을 로직 로우 상태에 대응할 다른 전압들로부터 다양하게 구별하기 위한 각각의 기초로서 각각 기능하는 기준 전압들에 기초할 수 있다.

메모리 디바이스(110)는, 적어도 하나의 신호 라인들 DQ(1:N)(160)를 통해 수신되는 신호를 처리하기 위한 제1 기준 전압 레벨 및 적어도 하나의 다른 신호 라인들 DQ(1:N)(160)를 통해 수신되는 신호를 처리하기 위한 제2 기준 전압 레벨- 제1 기준 전압 레벨과는 상이함 -을 결정하는 구성 로직(116)을 포함할 수 있다. 예를 들어, 메모리 컨트롤러(135)는 DQ(1:N)(160) 중 일부 또는 전부에 대해 각각의 전압 스윙 특징들을 평가하는 검출 로직(130)을 포함할 수 있다. 이러한 평가에 기초하여, 메모리 컨트롤러(120)의 커맨드 로직(135)은, 상이한 각각의 하나 이상의 DQ(1:N)(160)에 대해 각각 사용될 다수의 기준 전압 레벨들을 특정하거나 또는 다른 방식으로 나타내는 정보를- 예를 들어, CA(165)를 통해 - 구성 로직(116)에 통신할 수 있다. 이에 응답하여, 구성 로직(116)은 상이한 각각의 DQ(1:N)(160)를 통해 수신되는 신호들을 처리하는데 사용될 기준 전압 레벨들을 I/O 회로(112)에 제공하거나 또는 다른 방식으로 나타낼 수 있다.

도 2a는 I/O 회로(112)를 통해 수신되는 것들과 같은 신호들에 대한 타이밍도(200)를 도시한다. 타이밍도(200)는 본 명세서에 논의되는 기술들에 따라 어드레스될 수 있는 전압 레벨 변화의 일 예를 도시한다. 보다 구체적으로, 타이밍도(200)는, 레벨 Vin DC max와 레벨 Vin DC low 사이의 비교적 큰 전압 스윙을 나타내는 하나의 신호, 및 Vin DC max와 Vin DC low보다는 높은 다른 전압 레벨 사이의 비교적 작은 전압 스윙을 나타내는 제2 신호를 도시한다. 이러한 2개의 신호들은 (예를 들어) 동일한 버스- 예를 들어, 동일한 데이터 버스- 의 상이한 신호 라인들을 통해 I/O 회로(112)에 의해 동시에 수신될 수 있다. 대안적으로, 이러한 2개의 신호들은 버스의 동일한 신호 라인을 통해 상이한 시간에 수신될 수 있다. 특정 실시예들이 이러한 관점으로 제한되는 것은 아니지만, 타이밍도(200)에 도시되는 전압 변화는, 예를 들어, ODT(On-Die Termnination)에서의 변화 또는 다른 신호 회로 특성들을 포함하는 IC 제조 공정 변화로부터 초래될 수 있다.

타이밍도(200)는, 또한, 2개의 신호들 중 상이한 각각에 대해 유효 기준 전압값 Vref small과 유효 기준 전압값 Vref large를 각각 도시한다. Vref small과 Vref large는, 그들의 대응 신호들에 대해 각각, 로직 로우 상태들을 로직 하이 상태들로부터 다양하게 구별하는 상이한 기준 값들로서 역할을 할 수 있다.

도 2b는, 동일한 데이터 버스의 상이한 신호 라인들 DQx, DQy, DQz에 대해, 각각 중심 전압들 Vcent_DQx, Vcent_DQy, Vcent_DQz를 나타내는 눈형상도(210)를 도시한다. 특정 실시예들은 중심 전압들 Vcent_DQx, Vcent_DQy, Vcent_DQz 사이의 변화의 인식에 기초하고, 해당 메모리 성능은 신호 라인들 DQx, DQy, DQz를 통해 수신되는 각각의 신호들에 대해 상이한 Vref 레벨들을 제공함으로써 향상될 수 있다.

도 3은 일 실시예에 따라 다수의 기준 전압들을 제공하는 메모리 디바이스(300)의 엘리먼트들을 도시한다. 메모리 디바이스(300)는 메모리 컨트롤러(120)와 같은 메모리 컨트롤러와 함께 동작할 수 있다. 예를 들어, 메모리 디바이스(300)는 메모리 디바이스(110)의 하나 이상의 특징들을 포함할 수 있다. 특정 실시예들이 이러한 관점으로 제한되는 것은 아니지만, 메모리 디바이스(300)는, LPDDR 4 및/또는 더블-데이터-레이트 표준 메모리 동작들에 대한 다양한 표준들 중 임의의 것을 지원할 수 있다.

일 실시예에서, 메모리 디바이스(300)는, 예를 들어, 액세스 로직(360) 및 메모리 리소스(370)의 각각의 기능성 중 일부 또는 전부를 제공하는 액세스 로직(360) 및 메모리 리소스(370)를 포함한다. 메모리 디바이스(300)는, 메모리 디바이스(300)를, 커맨드 어드레스 버스(320) 및 데이터 버스(325)에 각각 연결하는 CA(Command/Address) I/O(330) 및 데이터 I/O(310)를 더 포함할 수 있다. 데이터 I/O(310)는, 예를 들어, I/O 회로(112)의 특징들 중 일부 또는 전부를 포함할 수 있다. 일부 실시예들에서, CA I/O(330) 및 데이터 I/O(310)는 동일한 I/O 인터페이스에 포함된다.

I/O 회로(112)에 대해 본 명세서에 논의되는 바와 같이, 데이터 I/O(310)는 데이터 버스(325)의 상이한 각각의 신호 라인들을 통해 신호들을 수신할 수 있다. 이러한 수신된 신호들의 처리는, 로직 하이 상태 및 로직 로우 상태 중 어느 하나를 나타내는 것으로서 신호들을 다양하게 식별하는 데이터 I/O(310)를 포함할 수 있다. 일 실시예에서, 이러한 식별은 데이터 버스(325)의 상이한 각각의 하나 이상의 상이한 신호 라인들에 대한 각각의 기준 전압 레벨들에 기초할 수 있다.

제한이 아니라 도해에 의하면, 데이터 I/O(310)는 데이터 버스(325)의 상이한 각 신호 라인에 각각 연결되는 복수의 수신기 회로들(312a, ..., 312n)을 포함할 수 있다. 일 실시예에서, 복수의 수신기 회로들(312a, ..., 312n)은 상이한 기준 전압 레벨들에 기초하여 상이한 데이터 버스 신호들을 동시에 처리하는 적어도 2개의 수신기 회로들- 예를 들어, 예시적인 수신기 회로들(312a, 312n) -을 포함한다.

예를 들어, 메모리 디바이스(300)는 신호들(350a, ..., 350n) 각각을 복수의 수신기 회로들(312a, ..., 312n) 중 각각에 대해 제공하는 구성 로직(340)(구성 로직(116)과 같음)을 포함할 수 있다. 신호들(350a, ..., 350n)은 각각의 기준 전압 레벨을 각각 포함하거나 또는 다른 방식으로 나타낼 수 있다. 신호들(350a, ..., 350n)에 응답하여, 복수의 수신기 회로들(312a, ..., 312n) 중 상이한 것들은 각각의 기준 전압 레벨에 기초하여 다양하게 각각 구성될 수 있다. 제한이 아니라 도해에 의하면, 수신기 회로(312a) 및 수신기 회로(312n)는 타이밍도(200)의 Vref small 및 Vref large 중 상이한 각각의 것에 기초하여 다양하게 각각 구성될 수 있다.

일 실시예에서, 구성 로직(340)은 메모리 디바이스(300)에 연결되는 메모리 컨트롤러(도시되지 않음)로부터의 정보에 기초하여 신호들(350a, ..., 350n)을 제공한다. 예를 들어, 구성 로직(340)은 메모리 디바이스(300)에 대한 구성 상태를 특정하거나 또는 다른 방식으로 나타내는 정보를 저장할 하나 이상의 레지스터들- 예를 들어, 예시적인 모드 레지스터(345)를 포함함 -을 포함하거나 또는 이에 연결될 수 있다. 메모리 컨트롤러는 이러한 하나 이상의 모드 레지스터들에 기입하여, 구성 로직(340)이 상이한 기준 전압 레벨들을 식별하게 해주고, 적어도 각각의 수신기 회로들(312a, ..., 312n)에 대해 이러한 기준 전압 레벨들을 다양하게 각각 구성하게 해줄 수 있다.

도 4a는 일 실시예에 따라 메모리 디바이스를 제어하는 방법(400)의 엘리먼트들을 도시한다. 방법(400)은 메모리 컨트롤러(120)의 기능성 중 일부 또는 전부를 갖는 메모리 컨트롤러에 의해 수행될 수 있다. 예를 들어, 방법(400)은 메모리 디바이스(110) 및/또는 메모리 디바이스(300)의 하나 이상의 특징들을 갖는 메모리 디바이스를 구성하도록 수행될 수 있다.

방법(400)은, 410에서, 데이터 버스의 제1 신호 라인에 대응하는 제1 전압 스윙 특성을 평가하는 것을 포함할 수 있다. 방법(400)은, 420에서, 데이터 버스의 제2 신호 라인에 대응하는 제2 전압 스윙 특성을 평가하는 것을 더 포함할 수 있다. 예를 들어, 410에서의 평가(또는 420에서의 평가)는, 제1 신호 라인(또는 제2 신호 라인)을 통해 하나 이상의 테스트 신호들을 메모리 디바이스와 교환하는 것, 및, 이에 기초하여, 테스트 신호의 하이 전압 레벨, 테스트 신호의 로우 전압 레벨, 테스트 신호의 총 전압 스윙 및/또는 등등을 검출하는 것을 포함할 수 있다. 일 실시예에서, 410에서의 평가(또는 420에서의 평가)는 데이터 버스의 모든 신호 라인들에 대해 사용할 기준 전압 레벨을 결정하는 종래의 기술들로부터 적응될 수 있다- 예를 들어, 이러한 기술들은 데이터 버스의 신호 라인들 중 하나의 신호 라인 또는 일부 다른 부분집합에 대해서만 기준 전압 레벨을 결정하도록 변경된다.

방법(400)은, 430에서, 제1 전압 스윙 특성에 기초하는 제1 기준 전압 레벨 및 제2 전압 스윙 특성에 기초하는 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 보내는 것을 더 포함할 수 있다. 예를 들어, 하나 이상의 구성 커맨드들은 방법(400)을 수행하는 메모리 컨트롤러로부터 다수 기준 전압 레벨들에 기초하여 구성될 메모리 디바이스에 보내질 수 있다.

430에서 보내진 하나 이상의 커맨드들에 응답하여, 이러한 메모리 디바이스는 제1 기준 전압 레벨에 기초하여 제1 신호를 처리하도록 구성될 수 있다. 이 메모리 디바이스는 하나 이상의 커맨드들에 기초하여 제2 기준 전압 레벨에 기초하는 제2 신호를 처리하도록 더 구성될 수 있다. 이러한 구성은, 예를 들어, 수신기 회로들(312a, ..., 312n) 중 다수를 다양하게 구성하는 것에 관하여 본 명세서에 논의되는 특징들 중 일부 또는 전부를 포함할 수 있다. 방법(400)은, 440에서, 메모리 컨트롤러가 제1 신호 라인을 통해서 제1 신호를 그리고 제2 신호 라인을 통해서 제2 신호를 메모리 디바이스에 동시에 보내는 것을 더 포함할 수 있다.

도 4b는 일 실시예에 따라 메모리 디바이스를 조작하는 방법(450)의 엘리먼트들을 도시한다. 일 실시예에서, 방법(400)은 메모리 디바이스(110) 및/또는 메모리 디바이스(300)의 기능성 중 일부 또는 전부를 갖는 메모리 디바이스에 의해 수행될 수 있다.

방법(450)은, 460에서, 제1 기준 전압 레벨 및 제1 기준 전압과 다른 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 수신하는 것을 포함할 수 있다. 하나 이상의 구성 커맨드들은, 460에서, 예를 들어 CA 버스(165)를 통해, 메모리 디바이스에 연결되는 메모리 컨트롤러로부터 수신될 수 있다. 예를 들어, 하나 이상의 구성 커맨드들은 방법(400)에서의 430에서 보낸 것들에 대응할 수 있다.

하나 이상의 구성 커맨드들에 응답하여, 방법(450)은, 470에서, 제1 기준 전압 레벨에 기초하는 제1 신호를 처리하는 제1 수신기 회로를 구성하는 것을 더 수행할 수 있다. 480에서, 방법(450)은, 하나 이상의 구성 커맨드들에 응답하여, 제2 기준 전압 레벨에 기초하는 제2 신호를 처리하는 I/O 인터페이스의 제2 수신기 회로를 구성하는 것을 더 수행할 수 있다. 470 및 480에서의 구성함은, 예를 들어, 다수의 수신기 회로들(312a, ..., 312n)을 다양하게 구성하는 것과 관련하여 본 명세서에 논의되는 특직들 중 일부 또는 전부를 포함할 수 있다.

일 실시예에서, 방법(400)은, 490에서, I/O 인터페이스에서 제1 신호 및 제2 신호를 동시에 수신하는 것을 더 포함하며, 제1 신호는 데이터 버스의 제1 신호 라인을 통해 수신되고, 제2 신호는 데이터 버스의 제2 신호 라인을 통해 수신된다. 490에서 수신되는 제1 신호 및 제2 신호는, 각각, 제1 기준 전압 레벨에 기초하여 구성되는 제1 수신기 회로에 의해 및 제2 기준 전압 레벨에 기초하여 구성되는 제2 수신기 회로에 의해 처리될 수 있다.

도 5a는 일 실시예에 따른 메모리 디바이스의 전압 생성 회로(500)의 엘리먼트들을 도시한다. 전압 생성 회로(500)는, 예를 들어, I/O 회로(112) 및/또는 데이터 I/O(310)의 특징들 중 일부 또는 전부를 갖는 I/O 회로에 포함되거나 또는 이에 연결될 수 있다. 일 실시예에서, 전압 생성 회로는 이러한 I/O 회로의 상이한 각각의 하나 이상의 수신기 회로들에 각각 다양한 기준 전압 레벨들을 제공하도록 구성된다.

제한이 아니라 도시에 의하면, 전압 생성 회로(500)는, Vddq와 같은 공급 전압에 각각 연결되는 복수의 회로들- 예시적인 VG 회로들(520a, 520b, ..., 520n)으로 표시됨 -을 포함할 수 있다. 다양한 VG 회로들(520a, 520b, ..., 520n)은, 상이한 기준 전압 레벨들을 나타내는 각각의 제어 신호들(510a, 510b, ..., 510n)에 각각 응답하여, 상호 독립적으로 동작할 수 있다. 일 실시예에서, 제어 신호들(510a, 510b, ..., 510n)- 예를 들어 신호들(350a, ..., 350n)의 특징들 중 일부 또는 전부를 포함할 수 있음 -은, VG 회로들(520a, 520b, ..., 520n) 중 대응하는 것을 각각 튜닝하거나, 조절하거나 또는 다른 방식으로 구성한다. 이러한 구성에 기초하여, VG 회로들(520a, 520b, ..., 520n)은, 2 이상의 상이한 전압 레벨들을 포함하는 기준 전압 레벨들 Vref1a, Vref1b, ..., Vref1n을 각각 출력할 수 있다. 따라서, 전압 생성 회로(500)는 비트-레벨 입도의- 예를 들어, 비트-당 특정의 - Vref 제어를 가능하게 할 수 있다.

도 5b는 다른 실시예에 따른 메모리 디바이스의 전압 생성 회로(540)의 엘리먼트들을 도시한다. 전압 생성 회로(540)는 제어 신호들(510a, 510b, ..., 510n)에 기초하여 기준 전압 레벨들 Vref2a, Vref2b, ..., Vref2n을 제공하는 VG 회로들(570a, 570b, ..., 570n)을 포함할 수 있다- 예를 들어, 전압 생성 회로(540)의 VG 회로들(520a, 520b, ..., 520n)에 의해 기준 전압 레벨들 Vref1a, Vref1b, ..., Vref1n을 제공하는 것과 유사한 방식으로 -. 그러나, 전압 생성 회로(540)에서, VG 회로들(570a, 570b, ..., 570n)은 다른 VG 회로(560)를 통해 동일한 공급 전압- 본 예에서는, Vddq -에 연결된다. 일 실시예에서, VG 회로(560)는 VG 회로들(570a, 570b, ..., 570n) 각각에 베이스라인 기준 전압 레벨 Vref0를 출력하고, 이는 각각 각각의 트림(즉, 주변 전압 변화)을 적영하여 기준 전압 레벨들 Vref2a, Vref2b, ..., Vref2n 각각을 다양하게 생성한다. 예를 들어, 일 실시예에서의 메모리 컨트롤러는 상이한 데이터 버스 신호 라인들에 대해 기준 전압 트림 제어 값들을 특정하는 비트-당 Vref 제어 신호들을 메모리 디바이스에 통신할 수 있다.

도 6은 상이한 기준 전압에 기초하여 정보를 통신하는 일 실시예에 따른 시스템(600)의 엘리먼트들을 도시한다. 시스템(600)은, 예를 들어, 시스템(100)의 특징들 중 일부 또는 전부를 포함할 수 있다. 일 실시예에서, 시스템(600)은 메모리 컨트롤러(650) 및 CA 버스(640)와 신호 라인들(DQX, ..., DQZ)를 포함하는 데이터 버스를 통해 이에 결합되는 메모리 디바이스(610)를 포함한다. 메모리 디바이스(610) 및 메모리 컨트롤러(650)는, 예를 들어, 메모리 디바이스(100) 및 메모리 컨트롤러(120) 각각의 기능성을 제공할 수 있다.

메모리 컨트롤러(650)는 DQX, ..., DQZ 중 대응하는 것을 통해 각각 메모리 디바이스(610)와 각각의 신호들을 교환하는 송수신기 회로들(660x, ..., 660z)을 포함한다. 유사하게, 메모리 디바이스(610)는 DQX, ..., DQZ 중 대응하는 것을 통해 메모리 컨트롤러(650)와 각각의 신호들을 각각 교환하는 송수신기 회로들(620x, ..., 620z)을 포함할 수 있다. 송수신기 회로들(620x, ..., 620z) 중 일부 또는 전부는 DQX, ..., DQZ를 통해 교환되는 신호들을 처리하도록 다양하게 구성될 수 있다.

특정 실시예들이 이러한 관점으로 제한되는 것은 아니지만, 송수신기 회로들(620x, ..., 620z) 중 일부 또는 전부는 각각의 수신 차동 증폭기 Rx 및 이에 연결되는 각각의 가변 분압기를 각각 포함할 수 있다. 이러한 가변 분압기들 중 일부 또는 전부는 송수신기 회로들(620x, ..., 620z)의 상이한 각각의 수신 차동 증폭기 Rx에 각각 기준 전압 레벨들을 제공하도록 상호 독립적으로 조작될 수 있다. 예를 들어, 메모리 컨트롤러(650)의 Vref 커맨드 로직(670)은 CA 버스(640)를 통해 메모리 디바이스(110)의 Vref 구성 로직(630)에 하나 이상의 구성 커맨드들을 보낼 수 있다. 대안적인 실시예에서는, Vref 구성 정보가 그 대신 데이터 버스를 통해 교환될 수 있다- 예를 들어, 메모리 디바이스(610)의 저속 데이터 모드 동안 -. 하나 이상의 구성 커맨드들은 각각의 송수신기 회로들(620x, ..., 620z)에 대해 상이한 기준 전압 레벨들을 특정하거나 또는 다른 방식으로 나타낼 수 있다. 하나 이상의 구성 커맨드들에 기초하여, Vref 구성 로직(630)은 송수신기 회로들(620x, ..., 620z)의 가변 분압기들을 조절하는 신호들을 출력할 수 있다.

도 7은 일 실시예에 따라 대응 기준 전압 레벨에 대해 모드 레지스터 값들 각각의 관계를 다양하게 나타내는 표들(700, 710)을 도시한다. 표들(700, 710)에 나타나는 바와 같은 정보는, 상이한 데이터 버스 신호 라인들에 대해 기준 전압 레벨들이 되도록 하는 조절들을 결정하기 위해 메모리 디바이스에 포함되거나 또는 다른 방식으로 메모리 디바이스에 의해 액세스될 수 있다. 제한이 아니라 도시에 의하면, 구성 로직(340)은 하나 이상의 모드 레지스터들에 구성 값들을 기입하는 메모리 컨트롤러에 응답하여 참조하기 위해 표들(700, 710)을 저장하는 메모리를 포함할 수 있다. 표 700에서는, 모드 레지스터 비트 A6가 복수의 범위들 중 하나를 선택하는데 사용된다- 예를 들어, Range 1 및 Range 2를 포함함 -. 비트 A6에 의해 나타나는 범위내의 특정 값들은 모드 레지스터 비트들 A0 내지 A5에 의해 식별될 수 있다. 본 예에서, Vref 구성 정보의 7개 비트들의 상이한 세트가 메모리 디바이스 I/O의 다수 수신기 회로들 각각을 각각 구성하도록 제공될 수 있다.

도 8은 버스의 신호들을 평가하는 상이한 기준 전압들이 구현될 수 있는 컴퓨팅 시스템의 일 실시예의 블럭도이다. 시스템(800)은 본 명세서에 설명되는 임의의 실시예에 따른 컴퓨팅 디바이스를 나타내고, 랩탑 컴퓨터, 데스크톱 컴퓨터, 서버, 게이밍 또는 엔터테인먼트 제어 시스템, 스캐너, 복사기, 인쇄기 또는 기타 전자 디바이스일 수 있다. 시스템(800)은 시스템(800)에 대한 처리, 조작 관리 및 명령어들의 실행을 제공하는 프로세서(820)를 포함할 수 있다. 프로세서(820)는 시스템(800)에 대한 처리를 제공하는 마이크로프로세서, CPU(Central Processing Unit), 프로세싱 코어 또는 기타 프로세싱 하드웨어 중 임의의 타입을 포함할 수 있다. 프로세서(820)는, 시스템(800)의 전체 조작을 제어할 수 있고, 하나 이상의 프로그래머블 범용 또는 특수 목적 마이크로프로세서들, DSP들(Digital Signal Processors), 프로그래머블 컨트롤러들, ASIC들(Application Specific Integrated Circuits), PLD들(Programmable Logic Devices) 등, 또는 이러한 디바이스들의 조합일 수 있거나 또는 이를 포함할 수 있다.

메모리 서브시스템(830)은, 시스템(800)의 메인 메모리를 나타내고, 프로세서(820)에 의해 실행될 코드 또는 루틴 실행에 사용될 데이터 값들에 대한 임시 스토리지를 제공한다. 메모리 서브시스템(830)은, ROM(Read-Only Memory), 플래시 메모리, 하나 이상의 다양한 RAM(Random Access Memory) 또는 기타 메모리 디바이스들과 같은 하나 이상의 메모리 디바이스, 또는 이러한 디바이스들의 조합을 포함할 수 있다. 메모리 서브시스템(830)은, 다른 것들 중에서, 시스템(800)에서 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 OS(Operating System)(836)을 저장하고 주관한다. 또한, 시스템(800)의 로직 및 처리를 제공하는 다른 명령어들(838)이 메모리 서브시스템(830)에 저장되어 이로부터 실행된다. OS(836) 및 명령어들(838)은 프로세서(820)에 의해 실행된다.

메모리 서브시스템(830)은, 데이터, 명령어들, 프로그램들 또는 기타 아이템들을 저장하는 메모리 디바이스(832)를 포함할 수 있다. 일 실시예에서, 메모리 서브시스템은 메모리 컨트롤러(834)를 포함하고, 이는 본 명세서에 설명되는 임의의 실시예에 따른 메모리 컨트롤러이며, 메모리 디바이스(832)의 상이한 기준 전압 레벨들을 구성하는 메커니즘들을 제공한다. 일 실시예에서, 메모리 컨트롤러(834)는 메모리 디바이스(832)에 커맨드들을 제공한다. 이러한 커맨드들은 메모리 디바이스(832)가 메모리 디바이스(832)의 각각의 I/O 수신기 회로에 대해 각각 상이한 기준 전압 레벨들을 다양하게 구성하게 하는 것일 수 있다.

프로세서(820) 및 메모리 서브시스템(830)은 버스/버스 시스템(810)에 연결된다. 버스(810)는, 적절한 브릿지들, 어댑터들 및/또는 컨트롤러들에 의해 접속되는, 임의의 하나 이상의 별도의 물리적 버스들, 통신 라인들/인터페이스들 및/또는 지점-대-지점 접속들을 나타내는 개념이다. 따라서, 버스(810)는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(Industry Standard Architecture) 버스, SCSI(Small Computer System Interface) 버스, USB(Universal Serial Bus) 또는 IEEE(Institute of Electrical and Electronics Engineers) 표준 1394 버스(통상적으로 "Firewire"라고 함) 중 하나 이상을 포함할 수 있다. 버스(810)의 버스들은 또한 네트워크 인터페이스(850)에서의 인터페이스들에 대응할 수 있다.

시스템(800)은, 또한, 버스(810)에 연결되는, 하나 이상의 I/O(Input/Output) 인터페이스(들)(840), 네트워크 인터페이스(850), 하나 이상의 내부 대용량 스토리지 디바이스(들)(860) 및 주변기기 인터페이스(870)를 포함할 수 있다. I/O 인터페이스(840)는 이를 통해 사용자가 시스템(800)과 상호작용하는 하나 이상의 인터페이스 컴포넌트들(예를 들어, 비디오, 오디오 및/또는 영숫자 인터페이싱)을 포함할 수 있다. 네트워크 인터페이스(850)는 하나 이상의 네트워크를 통해 원격 디바이스들(예를 들어, 서버들, 기타 컴퓨팅 디바이스들)과 통신하는 능력을 시스템(800)에 제공한다. 네트워크 인터페이스(850)는 Ethernet 어댑터, 무선 상호접속 컴포넌트들, USB(Universal Serial Bus) 또는 기타 유선 또는 무선 표준들 기반의 또는 등록상표의 인터페이스들을 포함할 수 있다.

스토리지(860)는, 하나 이상의 자기, 솔리드 스테이트, 또는 광학 기반 디스크들 또는 조합과 같은 불휘발성 방식으로 다량의 데이터를 저장하는 임의의 종래 매체이거나 또는 이를 포함할 수 있다. 스토리지(860)는 코드 또는 명령어들 및 데이터(862)를 영구 상태로 유지한다(즉, 그 값은 시스템(800)으로의 전력의 중단에도 불구하고 유지된다). 메모리(830)가 프로세서(820)에 명령어들을 제공하는 실행 또는 동작 메모리이지만, 스토리지(860)가 일반적으로 "메모리(memory)"로 고려될 수 있다. 스토리지(860)가 불휘발성인 반면, 메모리(830)는 휘발성 메모리를 포함할 수 있다(즉, 시스템(800)로의 전력이 중단되면 그 데이터의 값 또는 상태가 불확정함).

주변기기 인터페이스(870)는 위에 특정하게 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변기기들은 시스템(800)에 종속적으로 접속하는 디바이스들을 일반적으로 말한다. 종속적 접속은, 그 위에서 동작이 실행되고, 사용자가 그와 상호작용하는 소프트웨어 및/또는 하드웨어 플랫폼을 시스템(700)이 제공하는 곳에 존재한다.

도 9는 예를 들어 비트-당 기반으로 상이한 기준 전압 레벨들이 구현될 수 있는 모바일 디바이스의 일 실시예의 블럭도이다. 디바이스(900)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 무선-인에이블형 이-리더, 또는 기타 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 일부 컴포넌트들은 일반적으로 도시되고, 이러한 디바이스의 모든 컴포넌트들이 디바이스(900)에 도시되는 것은 아니라는 점이 이해될 것이다.

디바이스(900)는 디바이스(900)의 주요 처리 조작들을 수행하는 프로세서(910)를 포함할 수 있다. 프로세서(910)는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그래머블 로직 디바이스들 또는 기타 처리 수단과 같은 하나 이상의 물리적 디바이스들을 포함할 수 있다. 프로세서(910)에 의해 수행되는 처리 조작들은, 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 이러한 처리 조작들은, 인간 사용자와의 또는 기타 디바이스들과의 I/O(Input/Output)에 관련되는 조작들, 전력 관리에 관련되는 조작들, 및/또는 다른 디바이스에 디바이스(900)를 접속시키는 것과 관련되는 조작들을 포함한다. 이러한 처리 조작들은 또한 오디오 I/O 및/또는 디스플레이 I/O에 관련되는 조작들을 포함할 수 있다.

일 실시예에서, 디바이스(900)는 오디오 서브시스템(920)을 포함하고, 이는 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련되는 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커 및/또는 헤드폰 출력 뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들에 대한 디바이스들은 디바이스(900)에 통합되거나 또는 디바이스(900)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(910)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 디바이스(900)와 상호작용한다.

디스플레이 서브시스템(930)은 사용자가 컴퓨팅 디바이스와 인터렉트하는 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(930)은 디스플레이 인터페이스(932)를 포함할 수 있고, 이는 사용자에게 디스플레이를 제공하는데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함할 수 있다. 일 실시예에서, 디스플레이 인터페이스(932)는 프로세서(910)와는 별도로 디스플레이와 관련되는 적어도 일부 처리를 수행하는 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(930)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치스크린 디바이스를 포함한다.

I/O 컨트롤러(940)는 사용자와의 상호작용에 관련되는 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 컨트롤러(940)는 오디오 서브시스템(920) 및/또는 디스플레이 서브시스템(930)의 일부인 하드웨어를 관리하도록 동작할 수 있다. 또한, I/O 컨트롤러(940)는 그를 통해 사용자가 시스템과 상호작용할 수 있는 디바이스(900)에 접속하는 추가 디바이스들에 대한 접속 포인트를 도시한다. 예를 들어, 디바이스(900)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스들, 스피커 또는 스테레오 시스템들, 비디오 시스템들 또는 기타 디스플레이 디바이스, 키보드 또는 키패드 디바이스들, 또는 카드 리더기들 또는 다른 디바이스들과 같이 특정 애플리케이션들용 기타 I/O 디바이스들을 포함할 수 있다.

위에 언급된 바와 같이, I/O 컨트롤러(940)는 오디오 서브시스템(920) 및/또는 디스플레이 서브시스템(930)과 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 기타 오디오 디바이스를 통한 입력은 디바이스(900)의 하나 이상의 애플리케이션들 또는 기능들에 대한 입력 또는 커맨드들을 제공할 수 있다. 또한, 디스플레이 출력 대신에 또는 이에 추가하여 오디오 출력이 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하면, 디스플레이 디바이스는 입력 디바이스로서도 역할을 하는데, 이는 I/O 컨트롤러(940)에 의해 적어도 부분적으로 관리될 수 있다. 또한, I/O 컨트롤러(940)에 의해 관리되는 I/O 기능들을 제공하는 추가적인 버튼들 또는 스위치들이 디바이스(900) 상에 존재할 수 있다.

일 실시예에서, I/O 컨트롤러(940)는, 가속도계들, 카메라들, 광 센서들 또는 기타 환경 센서들, 자이로스코프들, GPS(Global Positioning System), 또는 디바이스(900)에 포함될 수 있는 기타 하드웨어와 같은 디바이스들을 관리한다. 입력은 직접적인 사용자 상호작용의 일부일 뿐만 아니라, (노이즈에 대한 필터링, 휘도 검출에 대한 디스플레이 조절, 카메라에 대한 플래시 적용, 또는 기타 특징들과 같은) 시스템의 조작들에 영향을 주는 환경 입력을 시스템에 제공할 수 있다.

일 실시예에서, 디바이스(900)는, 배터리 전력 사용량, 배터리의 충전 및 전력 절감 조작에 관련되는 특징들을 관리하는 전력 관리(950)를 포함한다. 메모리 서브시스템(960)은 디바이스(900)에 정보를 저장하는 메모리 디바이스(들)(962)를 포함할 수 있다. 메모리 서브시스템(960)은 불휘발성(메모리 디바이스로의 전력이 중단되는 경우 상태가 변하지 않음) 및/또는 휘발성(메모리 디바이스로의 전력이 중단되는 경우 상태가 불확정임) 메모리 디바이스들을 포함할 수 있다. 메모리(960)는, 애플리케이션 데이터, 사용자 데이터, 음악, 사진들, 문서들 또는 기타 데이터, 뿐만 아니라, 시스템(900)의 애플리케이션들 및 기능들의 실행에 관련되는 시스템 데이터(장기적 또는 일시적)를 저장할 수 있다.

일 실시예에서, 메모리 서브시스템(960)은 메모리 컨트롤러(964)(이는 또한 시스템(900)의 제어의 일부로 고려될 수 있고, 프로세서(910)의 일부로서 잠재적으로 고려될 수 있음)를 포함한다. 메모리 컨트롤러(964)는 버스의 전압 스윙 특성들을 모니터한다. 예를 들어, 메모리 컨트롤러(964)는 동일한 버스- 예를 들어, 데이터 버스 -의 상이한 신호 라인들에 대해 상이한 전압 스윙 특성들을 검출할 수 있다. 일 실시예에서, 메모리 컨트롤러(964)는 메모리(962)가 버스의 상이한 하나 이상의 신호 라인들에 대해 각각 상이한 기준 전압 레벨들을 구성하는 커맨드들을 발행한다.

접속부(970)는 디바이스(900)가 외부 디바이스들과 통신할 수 있게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버, 프로토콜 스택들)을 포함할 수 있다. 이러한 디바이스는, 기타 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별도의 디바이스들, 뿐만 아니라 헤드셋들, 프린터들 또는 기타 디바이스들과 같은 주변기기들일 수 있다.

접속부(970)는 다수의 상이한 타입의 접속부를 포함할 수 있다. 일반화하여, 디바이스(900)는 셀룰러 접속부(972) 및 무선 접속부(974)로 도시된다. 셀룰러 접속부(972)는, GSM(Global System for Mobile communications) 또는 그 변형물들이나 파생물들, CDMA(Code Division Multiple Access) 또는 그 변형물들이나 파생물들, TDM(Time Division Multiplexing) 또는 그 변형물들이나 파생물들, LTE(Long Term Evolution - "4G"라고도 함), 또는 기타 셀룰러 서비스 표준들과 같이, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속부를 일반적으로 말한다. 무선 접속부(974)는, 셀룰러가 아니고, (Bluetooth와 같은) 개인 영역 네트워크들, (WiFi와 같은) 근거리 네트워크들, 및/또는 (WiMax와 같은) 광역 네트워크들, 또는 기타 무선 통신을 포함할 수 있는 무선 접속부를 말한다. 무선 통신은 논-솔리드(non-solid) 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 전송하는 것을 말한다. 유선 통신은 솔리드 통신 매체를 통해 발생한다.

주변기기 접속들(980)은, 주변기기 접속들을 이루는, 하드웨어 인터페이스들 및 커넥터들, 뿐만 아니라, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 디바이스(900)는, 다른 컴퓨팅 디바이스들에 대한 주변 디바이스일 수 있을 뿐만 아니라("to"(982)) 이에 접속되는 주변 디바이스들을 가질 수 있다("from"(984))는 점이 이해될 것이다. 디바이스(900)는 콘텐츠를 관리하는 것(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)과 같은 목적으로 다른 컴퓨팅 디바이스에 접속하는 "도킹" 커넥터를 디바이스(900) 상에 통상 갖는다. 또한, 도킹 커넥터는, 디바이스(900)가, 예를 들어, 시청각 또는 기타 시스템으로의 콘텐츠 출력을 제어하게 하는 특정 주변기기들에 디바이스(900)가 접속하게 할 수 있다.

등록상표의 도킹 커넥터 또는 기타 등록상표의 접속 하드웨어 외에도, 디바이스(900)는 공통의 또는 표준들-기반 커넥터들을 통해 주변기기 접속들(980)을 이룰 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(이는 다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MDP(Mini Display Port)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), Firewire 또는 기타 타입을 포함할 수 있다.

일 실시예에서, 메모리 디바이스에서의 방법은, 제1 기준 전압 레벨 및 제1기준 전압과는 다른 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 메모리 디바이스에 연결되는 메모리 컨트롤러로부터 수신하는 것을 포함한다. 본 방법은, 하나 이상의 구성 커맨드들에 응답하여, 제1 기준 전압 레벨에 기초하는 제1 신호를 처리하는 I/O(Input/Output) 인터페이스의 제1 수신기 회로를 구성하는 것, 및 제2 기준 전압 레벨에 기초하는 제2 신호를 처리하는 I/O 인터페이스의 제2 수신기 회로를 구성하는 것을 더 포함한다. 본 방법은, I/O 인터페이스에서 제1 신호 및 제2 신호를 동시에 수신하는 것을 더 포함하며, 제1 신호는 데이터 버스의 제1 신호 라인을 통해 수신되고, 제2 신호는 데이터 버스의 제2 신호 라인을 통해 수신된다.

일 실시예에서, 제1 수신기 회로를 구성하는 것은 제1 수신기 회로의 가변 분압기를 조절하는 것을 포함한다. 다른 실시예에서, 가변 분압기는 베이스라인 기준 전압을 수신하고, 가변 분압기는 베이스라인 기준 전압에 트림을 적용한다. 다른 실시예에서, 가변 분압기는 공급 전압을 수신한다.

다른 실시예에서, I/O 인터페이스의 각 수신기 회로에 대해 상이한 각각의 기준 전압 레벨들이 구성된다. 다른 실시예에서, 제1 수신기 회로 및 제2 수신기 회로는 제1 롱 워드(long word)의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 수신기 회로 및 제2 수신기 회로는 제1 워드의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 수신기 회로 및 제2 수신기 회로는 제1 바이트의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 수신기 회로 및 제2 수신기 회로는 제1 니블(nibble)의 상이한 각각의 비트들에 대응한다.

다른 실시예에서, I/O 인터페이스는 제3 수신기 회로를 더 포함하고, 구성 로직은 제3 수신기 회로를 제3 기준 전압 레벨에 기초하는 제3 신호를 처리하도록 더 구성하고, 제3 신호는 제1 신호 및 제2 신호와 동시이다. 다른 실시예에서, 제1 수신 로직은 제1 차동 증폭기 및 제1 차동 증폭기의 입력에 연결되는 제1 분압 회로를 포함하고, 제1 수신 데이터 신호의 처리를 위해 제1 수신 로직을 구성하는 구성 로직은 제1 분압 회로의 부하를 조절하는 구성 로직을 포함한다. 다른 실시예에서, 전압 스윙 값들의 범위 내의 전압 스윙 값을 나타내는 값을 저장하는 모드 레지스터를 더 포함한다. 다른 실시예에서, 모드 레지스터는 복수의 전압 스윙 값들의 범위들 중에서 전압 스윙 값들의 범위의 선택을 특정하는 값을 저장하는 하나 이상의 비트들을 더 포함한다.

다른 실시예에서, 메모리 디바이스는, 메모리 디바이스를 데이터 버스를 통해 메모리 컨트롤러에 연결하는 I/O(Input/Output) 인터페이스를 포함하고, I/O 인터페이스는, 데이터 버스의 제1 신호 라인을 통해 제1 신호를 수신하고, 데이터 버스의 제2 신호 라인을 통해 제1 신호와 동시에 제2 신호를 수신한다. I/O 인터페이스는, 제1 신호를 처리하는 제1 수신기 회로, 및 제2 신호를 처리하는 제2 수신기 회로를 포함한다. I/O 인터페이스는, 메모리 컨트롤러로부터, 제1 기준 전압 레벨 및 제1 기준 전압과는 다른 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 더 수신한다. 메모리 디바이스는, 하나 이상의 구성 커맨드들에 응답하여, 제1 기준 전압 레벨에 기초하여 제1 수신기 회로를 구성하고, 또한 제2 기준 전압 레벨에 기초하여 제2 수신기 회로를 더 구성하는 구성 로직을 더 포함한다.

일 실시예에서, 제1 수신기 회로를 구성하는 구성 로직은 제1 수신기 회로의 가변 분압기를 조절하는 구성 로직을 포함한다. 다른 실시예에서, 가변 분압기는 베이스라인 기준 전압을 수신하고, 베이스라인 기준 전압에 트림을 적용한다. 다른 실시예에서, 가변 분압기는 공급 전압을 수신한다.

다른 실시예에서, 구성 로직은 I/O 인터페이스의 각 수신기 회로에 대해 상이한 각각의 기준 전압 레벨들을 구성한다. 다른 실시예에서, 제1 수신기 회로 및 제2 수신기 회로는 제1 롱 워드(long word)의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 수신기 회로 및 제2 수신기 회로는 제1 워드의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 수신기 회로 및 제2 수신기 회로는 제1 바이트의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 수신기 회로 및 제2 수신기 회로는 제1 니블(nibble)의 상이한 각각의 비트들에 대응한다.

다른 실시예에서, I/O 인터페이스는 제3 수신기 회로를 더 포함하고, 구성 로직은 제3 수신기 회로를 제3 기준 전압 레벨에 기초하여 제3 신호를 처리하도록 더 구성하고, 제3 신호는 제1 신호 및 제2 신호와 동시이다. 다른 실시예에서, 제1 수신 로직은 제1 차동 증폭기 및 제1 차동 증폭기의 입력에 연결되는 제1 분압 회로를 포함하고, 제1 수신 데이터 신호의 처리를 위해 제1 수신 로직을 구성하는 구성 로직은 제1 분압 회로의 부하를 조절하는 구성 로직을 포함한다. 다른 실시예에서, 전압 스윙 값들의 범위 내의 전압 스윙 값을 나타내는 값을 저장하는 모드 레지스터를 더 포함한다. 다른 실시예에서, 모드 레지스터는 복수의 전압 스윙 값들의 범위들 중에서 전압 스윙 값들의 범위의 선택을 특정하는 값을 저장하는 하나 이상의 비트들을 더 포함한다.

다른 실시예에서, 메모리 컨트롤러에서의 방법은, 데이터 버스의 제1 신호 라인에 대응하는 제1 전압 스윙 특성을 평가하는 것, 데이터 버스의 제2 신호 라인에 대응하는 제2 전압 스윙 특성을 평가하는 것, 및 제1 전압 스윙 특성에 기초하여 제1 전압 레벨 및 제2 전압 스윙 특성에 기초하여 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 메모리 컨트롤러로부터 보내는 것을 포함한다. 하나 이상의 커맨드들에 응답하여, 메모리 컨트롤러에 연결되는 메모리 디바이스는, 제1 기준 전압 레벨에 기초하여 제1 신호를 처리하고, 또한 제2 기준 전압 레벨에 기초하여 제2 신호를 처리한다. 본 방법은 제1 신호 라인을 통해 제1 신호를 그리고 제2 신호 라인을 통해 제2 신호를 메모리 디바이스에 동시에 보내는 것을 더 포함한다.

일 실시예에서, 메모리 디바이스는 데이터 버스의 각 신호 라인에 대해 상이한 각각의 기준 전압 레벨을 구성하한다. 다른 실시예에서, 제1 신호 라인 및 제2 신호 라인은 제1 롱 워드의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 신호 라인 및 제2 신호 라인은 제1 워드의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 신호 라인 및 제2 신호 라인은 제1 바이트의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 신호 라인 및 제2 신호 라인은 제1 니블(nibble)의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 하나 이상의 구성 커맨드들은 전압 스윙 값들의 범위 내의 전압 스윙 값을 나타내는 값을 메모리 디바이스의 모드 레지스터에 기입한다. 다른 실시예에서, 하나 이상의 구성 커맨드들은 전압 스윙 값들의 복수의 범위 중에서 전압 스윙 값들의 범위의 선택을 특정하는 값을 모드 레지스터에 기입한다.

다른 실시예에서, 메모리 컨트롤러로는, 데이터 버스의 제1 신호 라인에 대응하는 제1 전압 스윙 특성을 평가하는 검출 로직을 포함하고, 검출 로직은 또한 데이터 버스의 제2 신호 라인에 대응하는 제2 전압 스윙 특성을 평가한다. 메모리 컨트롤러는 또한 제1 전압 스윙 특성에 기초하여 제1 전압 레벨을 및 제2 전압 스윙 특성에 기초하여 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 메모리 컨트롤러로부터 보내는 커맨드 로직을 더 포함한다. 하나 이상의 커맨드들에 응답하여, 메모리 컨트롤러에 연결되는 메모리 디바이스는, 제1 기준 전압 레벨에 기초하여 제1 신호를 처리하고, 또한 제2 기준 전압 레벨에 기초하여 제2 신호를 처리하도록 더 구성되며, 메모리 컨트롤러는, 제1 신호 라인을 통해 제1 신호를 그리고 제2 신호 라인을 통해 제2 신호를 메모리 디바이스에 동시에 보낸다.

다른 실시예에서, 메모리 디바이스는 데이터 버스의 각 신호 라인에 대해 상이한 각각의 기준 전압 레벨을 구성한다. 다른 실시예에서, 제1 신호 라인 및 제2 신호 라인은 제1 롱 워드의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 신호 라인 및 제2 신호 라인은 제1 워드의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 신호 라인 및 제2 신호 라인은 제1 바이트의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 제1 신호 라인 및 제2 신호 라인은 제1 니블(nibble)의 상이한 각각의 비트들에 대응한다. 다른 실시예에서, 하나 이상의 구성 커맨드들은 전압 스윙 값들의 범위 내의 전압 스윙 값을 나타내는 값을 메모리 디바이스의 모드 레지스터에 기입한다. 다른 실시예에서, 하나 이상의 구성 커맨드들은 전압 스윙 값들의 복수의 범위 중에서 전압 스윙 값들의 범위의 선택을 특정하는 값을 모드 레지스터에 기입한다.

메모리 디바이스를 조작하는 기술들 및 아키텍처들이 본 명세서에 설명된다. 위 설명에서는, 설명의 목적상, 특정 실시예들의 완전한 이해를 제공하기 위해 다수의 특정 상세들이 제시된다. 그러나, 기술분야의 숙련된 자에게는 이러한 특정 상세들 없이도 특정 실시예들이 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 설명을 모호하게 하는 것을 회피하기 위해 구조들 및 디바이스들이 블럭도 형태로 도시된다.

명세서에서 "하나의 실시예" 또는 "일 실시예"라는 참조는 해당 실시예와 관련하여 설명되는 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함된다는 점을 의미한다. 명세서의 여러 곳에서 "일 실시예에서"라는 문구의 출현이 모두 반드시 동일 실시예를 참조하려는 것은 아니다.

본 명세서에서 상세한 설명의 여러 부분들은 컴퓨터 메모리 내의 데이터 비트들에 관한 조작들의 알고리즘들 및 심볼형 표현들에 의해 나타난다. 이러한 알고리즘적 설명들 및 표현들은 컴퓨팅 분야에서 숙련된 자들이 기술분야의 숙련된 다른자들에게 자신의 작업의 본질을 가장 효과적으로 전달하는데 사용되는 수단이다. 여기서 및 일반적으로 알고리즘은 소망하는 결과에 이르는 일관성있는 일련의 단계들인 것으로 인식된다. 이러한 단계들은 물리량들의 물리적 조작들을 요구하는 것들이다. 일반적으로, 반드시 그런 것은 아니지만, 이러한 양들은 저장되고, 전송되고, 조합되고, 비교되고 다른 방식으로 조작될 수 있는 전기 또는 자기 신호들의 형태를 취한다. 때로는 주로 통상적인 용도를 이유로 이러한 신호들을 비트들, 값들, 엘리먼트들, 심볼들, 문자들, 항들, 또는 숫자들 등으로 말하는 것이 편리한 것으로 입증되었다.

그러나, 명심해야 할 것은, 이러한 그리고 유사한 용어들 전부가 적절한 물리량과 연관되는 것이고, 이러한 양에 적용되는 편리한 레이블들일 뿐이라는 점이다. 본 명세서에서의 논의로부터 명백한 바와 같이 명시적으로 달리 지정되지 않는 한, 설명 전반에서 "처리", "컴퓨팅", "계산", "결정", "표시" 등과 같은 용어들을 이용하는 논의들은, 컴퓨터 시스템들의 레지스터들 및 메모리들 내에서 물리(전자적)량들로서 표현되는 데이터를, 컴퓨터 시스템 메모리들 또는 레지스터들 또는 기타 이러한 정보 저장, 전송 또는 디스플레이 디바이스들 내에서 물리량들로서 유사하게 표현되는 기타 데이터로 조작하고 변환하는 컴퓨터 시스템 또는 유사한 전자 컴퓨팅 디바이스의 액션 및 프로세스들을 말한다는 점이 이해된다.

특정 실시예들은 또한 본 명세서의 동작들을 수행하는 장치에 관련된다. 이러한 장치는 요구되는 목적들을 위해 특수하게 구성될 수 있거나, 또는 이는 컴퓨터에 저장되는 컴퓨터 프로그램에 의해 선택적으로 활성화되거나 또는 재구성되는 범용 컴퓨터를 포함할 수 있다. 이러한 컴퓨터 프로그램은, 플로피 디스크들, 광 디스크들, CD-ROM들 및 자기-광 디스크들을 포함하는 임의 타입의 디스크, ROM들, DRAM(Dynamic RAM)과 같은 RAM들(Random Access Memories), EPROM들, EEPROM들, 자기 또는 광 카드들, 또는 전자 명령어들을 저장하는데 적합하고 컴퓨터 시스템 버스에 연결되는 임의 타입의 매체와 같은 컴퓨터 판독가능 스토리지 매체에 저장될 수 있지만, 이에 제한되는 것은 아니다.

본 명세서에 제시되는 알고리즘들 및 디스플레이들은 임의의 특정 컴퓨터 또는 기타 장치에 본질적으로 관련되는 것은 아니다. 여러 범용 시스템들이 본 명세서의 교시사항들에 따라 프로그램들과 함께 사용될 수 있거나, 이는 요구되는 방법 단계들을 수행하는데 보다 특수화된 장치들을 구성하는데 편리하는 것으로 입증될 수 있다. 이러한 다양한 시스템들에 대해 요구되는 구조는 본 명세서의 설명으로부터 명백할 것이다. 또한, 특정 실시예들은 임의의 특정 프로그래밍 언어를 참조하여 설명되지 않는다. 본 명세서에 개시되는 바와 같은 이러한 실시예들의 교시사항들을 구현하는데 다양한 프로그래밍 언어들이 사용될 수 있다는 점이 이해될 것이다.

본 명세서에 설명되는 것 외에도, 그 범위를 벗어나지 않고 개시된 실시예들 및 그 구현들에 다양한 변형들이 이루어질 수 있다. 따라서, 본 명세서의 도시사항들 및 예들은 제한적인 의미가 아니라 예시적인 의미로 해석되어야 한다. 본 발명의 범위는 이하의 청구범위들을 참조하여서만 판단되어야 한다.

Claims (25)

1. 메모리 디바이스로서,
   상기 메모리 디바이스를 데이터 버스를 통해 메모리 컨트롤러에 연결하는 I/O(Input/Output) 인터페이스- 상기 I/O 인터페이스는, 상기 데이터 버스의 제1 신호 라인을 통해 제1 신호를 수신하고, 상기 데이터 버스의 제2 신호 라인을 통해 상기 제1 신호와 동시에 제2 신호를 수신하며, 상기 I/O 인터페이스는, 상기 제1 신호를 처리하는 제1 수신기 회로; 및 상기 제2 신호를 처리하는 제2 수신기 회로를 포함하고, 상기 I/O 인터페이스는, 상기 메모리 컨트롤러로부터, 제1 기준 전압 레벨 및 상기 제1 기준 전압과는 다른 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 더 수신함 -; 및
   상기 하나 이상의 구성 커맨드들에 응답하여, 상기 제1 기준 전압 레벨에 기초하여 상기 제1 수신기 회로를 구성하고, 또한 상기 제2 기준 전압 레벨에 기초하여 상기 제2 수신기 회로를 구성하는 구성 로직
   을 포함하고,
   상기 제1 수신기 회로를 구성하는 상기 구성 로직은 상기 제1 수신기 회로의 가변 분압기를 조절하는 구성 로직을 포함하는 메모리 디바이스.
2. 삭제
3. 제1항에 있어서,
   상기 가변 분압기는, 베이스라인 기준 전압을 수신하고, 상기 베이스라인 기준 전압에 트림(trim)을 적용하는 메모리 디바이스.
4. 제1항에 있어서,
   상기 가변 분압기는 공급 전압을 수신하는 메모리 디바이스.
5. 제1항에 있어서,
   상기 구성 로직은 상기 I/O 인터페이스의 각 수신기 회로에 대해 상이한 각각의 기준 전압 레벨들을 구성하는 메모리 디바이스.
6. 제1항에 있어서,
   상기 제1 수신기 회로 및 상기 제2 수신기 회로는 제1 바이트의 상이한 각각의 비트들에 대응하는 메모리 디바이스.
7. 제1항에 있어서,
   상기 제1 수신기 회로 및 상기 제2 수신기 회로는 제1 니블(nibble)의 상이한 각각의 비트들에 대응하는 메모리 디바이스.
8. 제1항에 있어서,
   제1 수신기 회로는 제1 차동 증폭기 및 상기 제1 차동 증폭기의 입력에 연결되는 제1 분압 회로를 포함하고, 상기 제1 수신기 회로를 구성하는 상기 구성 로직은 상기 제1 분압 회로의 부하를 조절하는 구성 로직을 포함하는 메모리 디바이스.
9. 제1항에 있어서,
   전압 스윙 값들의 범위 내의 전압 스윙 값을 나타내는 값을 저장하는 모드 레지스터를 더 포함하는 메모리 디바이스.
10. 제9항에 있어서,
    상기 모드 레지스터는 복수의 전압 스윙 값들의 범위들 중에서 상기 전압 스윙 값들의 범위의 선택을 특정하는 값을 저장하는 하나 이상의 비트들을 더 포함하는 메모리 디바이스.
11. 메모리 컨트롤러로서,
    데이터 버스의 제1 신호 라인에 대응하는 제1 전압 스윙 특성을 평가하고, 또한 상기 데이터 버스의 제2 신호 라인에 대응하는 제2 전압 스윙 특성을 평가하는 검출 로직; 및
    상기 제1 전압 스윙 특성에 기초하는 제1 기준 전압 레벨 및 상기 제2 전압 스윙 특성에 기초하는 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 상기 메모리 컨트롤러로부터 보내는 커맨드 로직
    을 포함하고,
    상기 하나 이상의 구성 커맨드들에 응답하여, 상기 메모리 컨트롤러에 연결되는 메모리 디바이스는, 상기 제1 기준 전압 레벨에 기초하여 제1 신호를 처리하도록 구성되고, 또한 상기 제2 기준 전압 레벨에 기초하여 제2 신호를 처리하도록 구성되며, 상기 메모리 컨트롤러는, 상기 제1 신호 라인을 통해 상기 제1 신호를 그리고 상기 제2 신호 라인을 통해 상기 제2 신호를 상기 메모리 디바이스에 동시에 보내는 메모리 컨트롤러.
12. 제11항에 있어서,
    상기 메모리 디바이스는 상기 데이터 버스의 각 신호 라인에 대해 상이한 각각의 기준 전압 레벨을 구성하는 메모리 컨트롤러.
13. 제11항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인은 제1 바이트의 상이한 각각의 비트들에 대응하는 메모리 컨트롤러.
14. 제11항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인은 제1 니블(nibble)의 상이한 각각의 비트들에 대응하는 메모리 컨트롤러.
15. 제11항에 있어서,
    상기 하나 이상의 구성 커맨드들은 전압 스윙 값들의 범위 내의 전압 스윙 값을 나타내는 값을 상기 메모리 디바이스의 모드 레지스터에 기입하는 메모리 컨트롤러.
16. 제15항에 있어서,
    상기 하나 이상의 구성 커맨드들은 복수의 전압 스윙 값들의 범위 중에서 상기 전압 스윙 값들의 범위의 선택을 특정하는 값을 상기 모드 레지스터에 기입하는 메모리 컨트롤러.
17. 메모리 디바이스에서의 방법으로서,
    상기 메모리 디바이스에 연결되는 메모리 컨트롤러로부터 제1 기준 전압 레벨 및 상기 제1 기준 전압과는 다른 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 수신하는 단계;
    상기 하나 이상의 구성 커맨드들에 응답하여:
    상기 제1 기준 전압 레벨에 기초하여 제1 신호를 처리하는 I/O(Input/Output) 인터페이스의 제1 수신기 회로를 구성하는 단계 - 상기 제1 수신기 회로를 구성하는 단계는 상기 제1 수신기 회로의 가변 분압기를 조절하는 단계를 포함함 -; 및
    상기 제2 기준 전압 레벨에 기초하여 제2 신호를 처리하는 상기 I/O 인터페이스의 제2 수신기 회로를 구성하는 단계; 및
    상기 I/O 인터페이스에서 상기 제1 신호 및 상기 제2 신호를 동시에 수신하는 단계- 상기 제1 신호는 데이터 버스의 제1 신호 라인을 통해 수신되고, 상기 제2 신호는 상기 데이터 버스의 제2 신호 라인을 통해 수신됨 -
    를 포함하는 방법.
18. 삭제
19. 제17항에 있어서,
    상기 I/O 인터페이스의 각 수신기 회로에 대해 상이한 각각의 기준 전압 레벨들이 구성되는 방법.
20. 제17항에 있어서,
    상기 제1 수신기 회로 및 상기 제2 수신기 회로는 제1 바이트의 상이한 각각의 비트들에 대응하는 방법.
21. 제17항에 있어서,
    상기 제1 수신기 회로 및 상기 제2 수신기 회로는 제1 니블(nibble)의 상이한 각각의 비트들에 대응하는 방법.
22. 메모리 컨트롤러에서의 방법으로서,
    데이터 버스의 제1 신호 라인에 대응하는 제1 전압 스윙 특성을 평가하는 단계;
    상기 데이터 버스의 제2 신호 라인에 대응하는 제2 전압 스윙 특성을 평가하는 단계;
    상기 제1 전압 스윙 특성에 기초하는 제1 기준 전압 레벨 및 상기 제2 전압 스윙 특성에 기초하는 제2 기준 전압 레벨을 나타내는 하나 이상의 구성 커맨드들을 상기 메모리 컨트롤러로부터 보내는 단계- 상기 하나 이상의 구성 커맨드들에 응답하여, 상기 메모리 컨트롤러에 연결되는 메모리 디바이스는, 상기 제1 기준 전압 레벨에 기초하여 제1 신호를 처리하도록 구성되고, 또한 상기 제2 기준 전압 레벨에 기초하여 제2 신호를 처리하도록 구성됨 -; 및
    상기 제1 신호 라인을 통해 상기 제1 신호를 그리고 상기 제2 신호 라인을 통해 상기 제2 신호를 상기 메모리 디바이스에 동시에 보내는 단계
    를 포함하는 방법.
23. 제22항에 있어서,
    상기 메모리 디바이스는 상기 데이터 버스의 각 신호 라인에 대해 상이한 각각의 기준 전압 레벨을 구성하는 방법.
24. 제22항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인은 제1 바이트의 상이한 각각의 비트들에 대응하는 방법.
25. 제22항에 있어서,
    상기 제1 신호 라인 및 상기 제2 신호 라인은 제1 니블(nibble)의 상이한 각각의 비트들에 대응하는 방법.

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